JP2009088186A - Trench gate type transistor and manufacturing method thereof - Google Patents

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Yoshikazu Yamaoka
義和 山岡
Satoshi Shimada
聡 嶋田
Tomonori Tanabe
智規 田部
Kazunori Fujita
和範 藤田
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a trench gate type transistor which is prevented from generating a gate leak current and reduced in gate capacity. <P>SOLUTION: In a trench 17, a gate oxide film 13B is formed and at an end of the trench 17, a trench oxide film 16 is formed in contact with the gate oxide film 13B. The trench oxide film 16 has a larger film thickness than the gate oxide film 13B. In the trench 17, a gate electrode 18 is formed covering the gate oxide film 13B. On a surface of an N-type semiconductor layer 12, a body layer 19 is formed in contact with the gate oxide film 13B on a side wall of the trench 17. Thus, the thick trench oxide film 16 is formed at a lead-out portion 18S of the gate electrode 18 in the trench 17, so the gate leak current can be prevented from being generated and the gate capacity can be reduced. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、トレンチゲート型トランジスタ及びその製造方法に関する。   The present invention relates to a trench gate type transistor and a manufacturing method thereof.

ＤＭＯＳトランジスタは、二重拡散されたＭＯＳ電界効果型トランジスタであり、電源回路やドライバー回路等の電力用半導体素子として用いられている。ＤＭＯＳトランジスタの一種として、トレンチゲート型トランジスタが知られている。   The DMOS transistor is a double-diffused MOS field effect transistor, and is used as a power semiconductor element such as a power supply circuit and a driver circuit. A trench gate type transistor is known as a kind of DMOS transistor.

このトレンチゲート型トランジスタは、図３５に示すように、半導体層１１２に形成したトレンチ１１４内にゲート酸化膜１１５を形成し、トレンチ１１４内のゲート酸化膜１１５を覆ってゲート電極１１６を形成したものである。また、トレンチ１１４の側壁の半導体層１１２の表面に、垂直方向の二重拡散により、不図示のボディ層とソース層とが形成される。   In this trench gate type transistor, as shown in FIG. 35, a gate oxide film 115 is formed in a trench 114 formed in a semiconductor layer 112, and a gate electrode 116 is formed so as to cover the gate oxide film 115 in the trench 114. It is. In addition, a body layer and a source layer (not shown) are formed on the surface of the semiconductor layer 112 on the sidewall of the trench 114 by double diffusion in the vertical direction.

なお、トレンチゲート型トランジスタについては、特許文献１に記載されている。
特開２００５−３２２９４９号公報 The trench gate type transistor is described in Patent Document 1.
JP 2005-322949 A

しかしながら、図３５に示すように、ゲート電極１１６をトレンチ１１４内から外に引き出す部分（以下、引き出し部という）１１６Ｓにおいて、ゲート電極１１６と半導体層１１２の間にリーク電流（以下、ゲートリーク電流という）が発生するという問題があった。その理由は、本発明者の検討によれば、第１にゲート酸化膜１１５の厚さが薄いこと、第２に引き出し部１１６Ｓにおいて、半導体層１１２の角部１１２Ｃが薄いゲート酸化膜１１５を挟んでゲート電極１１６と対向するので、この部分で電界集中が生じるためである。   However, as shown in FIG. 35, a leak current (hereinafter referred to as a gate leak current) is formed between the gate electrode 116 and the semiconductor layer 112 in a portion (hereinafter referred to as a lead portion) 116S where the gate electrode 116 is pulled out from the trench 114. ) Occurred. The reason for this is that, according to the study by the present inventors, first, the thickness of the gate oxide film 115 is thin, and secondly, in the lead-out portion 116S, the corner portion 112C of the semiconductor layer 112 sandwiches the thin gate oxide film 115. This is because electric field concentration occurs in this portion since the gate electrode 116 is opposed to the gate electrode 116.

本発明のトレンチゲート型トランジスタは、半導体層と、前記半導体層に形成されたトレンチ内に形成されたゲート絶縁膜と、前記トレンチの端部に前記ゲート絶縁膜と接して形成され、前記ゲート絶縁膜より厚い膜厚を有する厚い絶縁膜と、前記トレンチ内の前記ゲート絶縁膜を覆って前記厚い絶縁膜上に延びたゲート電極と、前記半導体層の表面近傍に形成され、前記トレンチの側壁の前記ゲート絶縁膜に接したボディ層と、を備えることを特徴とする。   The trench gate type transistor of the present invention includes a semiconductor layer, a gate insulating film formed in the trench formed in the semiconductor layer, an end of the trench formed in contact with the gate insulating film, and the gate insulating film. A thick insulating film having a thickness thicker than the film; a gate electrode covering the gate insulating film in the trench and extending on the thick insulating film; and formed in the vicinity of the surface of the semiconductor layer; And a body layer in contact with the gate insulating film.

係る構成によれば、前記厚い絶縁膜を形成したことにより、ゲート電極の引き出し部においてゲート電極と半導体層の角部との距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極、絶縁膜、半導体層からなる）を低減することができる。   According to such a configuration, the formation of the thick insulating film ensures a long distance between the gate electrode and the corner of the semiconductor layer in the gate electrode lead-out portion, thereby preventing generation of gate leakage current. The gate capacitance (consisting of a gate electrode, an insulating film, and a semiconductor layer) can be reduced.

また、本発明のトレンチゲート型トランジスタの製造方法は、半導体層の表面に短辺と長辺を有するトレンチを形成する工程と、前記トレンチの長辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁及び底面の前記半導体層、及び前記トレンチに隣接する半導体基板の表面に、不純物を導入する第１のイオン注入工程と、前記トレンチの短辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁上方の前記半導体層及び前記トレンチに隣接する半導体基板の表面に、不純物を導入する第２のイオン注入工程と、前記第１及び第２のイオン注入工程により不純物が導入された部分に増速酸化により厚い膜厚を有するゲート絶縁膜を形成する工程と、前記トレンチ内から、前記増速酸化により形成された厚い膜厚を有するゲート絶縁膜を介して前記トレンチの外の半導体層上に延びたゲート電極を形成する工程と、を特徴とする。   The method for manufacturing a trench gate type transistor of the present invention includes a step of forming a trench having a short side and a long side on the surface of the semiconductor layer, and oblique ion implantation of impurities from a direction along the long side of the trench. Thus, the first ion implantation step of introducing impurities into the semiconductor layer on the sidewall and bottom surface of the trench, and the surface of the semiconductor substrate adjacent to the trench, and the impurity from the direction along the short side of the trench. A second ion implantation step of introducing impurities into the semiconductor layer above the sidewall of the trench and the surface of the semiconductor substrate adjacent to the trench, and the first and second ion implantations. A step of forming a thick gate insulating film by accelerated oxidation at a portion into which impurities are introduced by the step; and from the inside of the trench, the accelerated acid And wherein the steps of forming a gate electrode extending to the outside of the semiconductor layer of the trench through the gate insulating film having a thick film thickness formed by.

係る構成によれば、不純物導入による増速酸化を利用して、厚いゲート絶縁膜を形成したことにより、ゲート電極の引き出し部においてゲート電極と半導体層の角部との距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極、絶縁膜、半導体層からなる）を低減することができる。   According to such a configuration, the distance between the gate electrode and the corner of the semiconductor layer is ensured long in the lead-out portion of the gate electrode by forming the thick gate insulating film by using the accelerated oxidation by introducing the impurity. In addition, generation of gate leakage current can be prevented, and gate capacitance (consisting of a gate electrode, an insulating film, and a semiconductor layer) can be reduced.

本発明のトレンチゲート型トランジスタによれば、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。   According to the trench gate type transistor of the present invention, generation of gate leakage current can be prevented and gate capacitance can be reduced.

［第１の実施形態］
本発明の第１の実施形態について図面を参照して説明する。図１は本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。また、図２（Ａ）乃至図１３（Ａ）は、図１のＡ−Ａ線に沿った断面図であり、図２（Ｂ）乃至図１３（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。以下の説明では、トレンチゲート型トランジスタを、単に、トランジスタと呼ぶことにする。 [First Embodiment]
A first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan view illustrating a trench gate type transistor and a method for manufacturing the same according to the first embodiment of the present invention. 2A to 13A are cross-sectional views taken along line AA in FIG. 1, and FIGS. 2B to 13B are taken along line BB in FIG. FIG. In the following description, the trench gate type transistor is simply referred to as a transistor.

図１及び図１３に示すように、Ｐ型の半導体基板１０上にＮ＋型半導体層１１、Ｎ−型半導体層１２がこの順番に積層して形成されており、Ｎ−型半導体層１２の表面には、複数のトレンチ１７が形成されている。以下において、半導体基板１０はシリコン単結晶基板であるとして説明するが、これに限られるものではない。   As shown in FIGS. 1 and 13, an N + type semiconductor layer 11 and an N− type semiconductor layer 12 are laminated in this order on a P type semiconductor substrate 10, and the surface of the N− type semiconductor layer 12 is formed. A plurality of trenches 17 are formed. In the following description, the semiconductor substrate 10 is described as a silicon single crystal substrate, but is not limited thereto.

トレンチ１７内には、ゲート酸化膜１３Ｂが形成され、トレンチ１７の端部にゲート酸化膜１３Ｂと接してトレンチ酸化膜１６（本発明の厚い絶縁膜の一例）が形成されている。トレンチ酸化膜１６は、ゲート酸化膜１３Ｂより厚い膜厚を有している。トレンチ１７内には、ゲート酸化膜１３Ｂを覆って、ゲート電極１８が形成されている。ゲート電極１８はトレンチ１７のゲート酸化膜１３Ｂからトレンチ酸化膜１６上に延びている。トレンチ１７の外に延びたゲート電極１８は、層間絶縁膜２４に設けられたコンタクトホールＨ１を通して、配線層２５と接続されている。また、Ｎ−型半導体層１２の表面には、トレンチ１７の側壁のゲート酸化膜１３Ｂに接してボディ層１９及びソース層２１が形成されている。ソース層２１は、ゲート酸化膜１３Ｂ及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通して、ソース電極２３と接続されている。   A gate oxide film 13B is formed in the trench 17, and a trench oxide film 16 (an example of a thick insulating film of the present invention) is formed at the end of the trench 17 in contact with the gate oxide film 13B. The trench oxide film 16 is thicker than the gate oxide film 13B. A gate electrode 18 is formed in the trench 17 so as to cover the gate oxide film 13B. Gate electrode 18 extends from gate oxide film 13 </ b> B of trench 17 onto trench oxide film 16. The gate electrode 18 extending outside the trench 17 is connected to the wiring layer 25 through a contact hole H 1 provided in the interlayer insulating film 24. Further, a body layer 19 and a source layer 21 are formed on the surface of the N − type semiconductor layer 12 so as to be in contact with the gate oxide film 13B on the side wall of the trench 17. The source layer 21 is connected to the source electrode 23 through a contact hole H2 provided in the gate oxide film 13B and the interlayer insulating film 24.

このように、ゲート電極１８のトレンチ１７の引き出し部に、厚いトレンチ酸化膜１６を形成したので、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。   As described above, since the thick trench oxide film 16 is formed in the lead portion of the trench 17 of the gate electrode 18, it is possible to prevent the occurrence of gate leakage current and reduce the gate capacitance.

以下に、本実施形態によるトランジスタ及びその製造方法について、図面を参照して説明する。   The transistor according to the present embodiment and the manufacturing method thereof will be described below with reference to the drawings.

図２に示すように、Ｐ型の半導体基板１０の表面にＮ型不純物をドーピングした後、半導体層をエピタキシャル成長させることにより、Ｎ＋型半導体層１１、及びＮ−型半導体層１２を形成する。以下において、半導体基板１０はシリコン単結晶基板であり、Ｎ＋型半導体層１１及びＮ−型半導体層１２はシリコン単結晶半導体層であるとして説明するが、これに限られるものではない。次に、Ｎ−型半導体層１２上に、シリコン酸化膜１３Ａ及びシリコン窒化膜１４を、この順で形成する。   As shown in FIG. 2, after doping the surface of a P-type semiconductor substrate 10 with an N-type impurity, the semiconductor layer is epitaxially grown to form an N + type semiconductor layer 11 and an N− type semiconductor layer 12. In the following description, it is assumed that the semiconductor substrate 10 is a silicon single crystal substrate and the N + type semiconductor layer 11 and the N− type semiconductor layer 12 are silicon single crystal semiconductor layers, but the present invention is not limited to this. Next, a silicon oxide film 13A and a silicon nitride film 14 are formed in this order on the N − type semiconductor layer 12.

次に、図３に示すように、シリコン窒化膜１４上に、開口部Ｍ１を有したレジスト層Ｒ１を形成する。このレジスト層Ｒ１をマスクとして、シリコン酸化膜１３Ａ及びシリコン窒化膜１４、Ｎ−型半導体層１２をエッチングすることにより、Ｎ−型半導体層１２にトレンチ状の凹部１５を形成する。その後、レジスト層Ｒ１は除去される。この時のエッチングは、Ｃｌ２ガスを用いたプラズマエッチングであることが好ましい。 Next, as shown in FIG. 3, a resist layer R1 having an opening M1 is formed on the silicon nitride film. Using this resist layer R1 as a mask, the silicon oxide film 13A, the silicon nitride film 14, and the N − type semiconductor layer 12 are etched to form a trench-shaped recess 15 in the N − type semiconductor layer 12. Thereafter, the resist layer R1 is removed. The etching at this time is preferably plasma etching using Cl 2 gas.

次に、図４に示すように、凹部１５内を含むシリコン窒化膜１４上に、ＣＶＤ法によりシリコン酸化膜１６Ａを形成する。その後、図５に示すように、シリコン窒化膜１４をエッチングストッパーとして、シリコン酸化膜１６Ａに対して、ＣＭＰ（Chemical Mechanical Etching）処理を行う。これにより、シリコン酸化膜１６Ａは、シリコン窒化膜１４と同じ表面に至るまで除去され、凹部１５内のみ残存して、トレンチ酸化膜１６になる。   Next, as shown in FIG. 4, a silicon oxide film 16A is formed on the silicon nitride film 14 including the inside of the recess 15 by a CVD method. Thereafter, as shown in FIG. 5, CMP (Chemical Mechanical Etching) is performed on the silicon oxide film 16A using the silicon nitride film 14 as an etching stopper. As a result, the silicon oxide film 16 </ b> A is removed to reach the same surface as the silicon nitride film 14, and remains only in the recess 15 to become the trench oxide film 16.

次に、図６に示すように、凹部１５内のトレンチ酸化膜１６に対してウェットエッチングを行い、その表面をシリコン酸化膜１３Ａの表面と同じに至るまで除去しておくことが平坦化の上で好ましい。その後、開口部Ｍ２を有したレジスト層Ｒ２を形成する。開口部Ｍ２は、平面的には短辺と長辺を有する複数の長方形である。開口部Ｍ２の一方の端は、トレンチ酸化膜１６上に位置している。   Next, as shown in FIG. 6, the wet etching is performed on the trench oxide film 16 in the recess 15 and the surface is removed until the surface is the same as the surface of the silicon oxide film 13A. Is preferable. Thereafter, a resist layer R2 having an opening M2 is formed. The opening M2 is a plurality of rectangles having a short side and a long side in plan view. One end of the opening M <b> 2 is located on the trench oxide film 16.

次に、図７に示すように、レジスト層Ｒ２をマスクとして、開口部Ｍ２内のシリコン酸化膜１３Ａ、シリコン窒化膜１４をエッチングして除去する。これにより、開口部Ｍ２内ではＮ−型半導体層１２が露出される。   Next, as shown in FIG. 7, using the resist layer R2 as a mask, the silicon oxide film 13A and the silicon nitride film 14 in the opening M2 are removed by etching. Thereby, the N − type semiconductor layer 12 is exposed in the opening M2.

次に、図８に示すように、レジスト層Ｒ２をマスクとして、Ｎ−型半導体層１２をエッチングし、開口部Ｍ２に対応して、トレンチ１７を形成する。トレンチ１７の深さは、凹部１５の深さよりも浅いことが好ましい。   Next, as shown in FIG. 8, using the resist layer R2 as a mask, the N − type semiconductor layer 12 is etched to form a trench 17 corresponding to the opening M2. The depth of the trench 17 is preferably shallower than the depth of the recess 15.

好ましくは、トレンチ１７の深さは約１μｍであり、その長辺は約５０μｍ、その短辺は約０．５μｍである。また、好ましくは、トレンチ酸化膜１６における垂直方向の膜厚（即ち凹部１５の深さ）は約１．２μｍであり、トレンチ酸化膜１６におけるトレンチ１７の長辺方向に沿った膜厚は約２μｍである。なお、トレンチ１７を形成するためのエッチングは、ＳＦ６またはＣｌ２ガスを用いたプラズマエッチングであることが好ましい。 Preferably, the depth of the trench 17 is about 1 μm, its long side is about 50 μm, and its short side is about 0.5 μm. Preferably, the thickness of the trench oxide film 16 in the vertical direction (that is, the depth of the recess 15) is about 1.2 μm, and the thickness of the trench oxide film 16 along the long side of the trench 17 is about 2 μm. It is. Note that the etching for forming the trench 17 is preferably plasma etching using SF 6 or Cl 2 gas.

次に、レジスト層Ｒ２、シリコン窒化膜１４、及びシリコン酸化膜１３Ａの除去後、図９に示すように、熱酸化処理を行い、トレンチ１７内を含むＮ−型半導体層１２の表面上にゲート酸化膜１３Ｂを形成する。シリコン酸化膜１３Ｂの膜厚は、トレンチ酸化膜１６の膜厚よりも薄い。好ましくは、シリコン酸化膜１３Ｂの膜厚は、約２０ｎｍである。   Next, after removing the resist layer R2, the silicon nitride film 14, and the silicon oxide film 13A, as shown in FIG. 9, a thermal oxidation process is performed to form a gate on the surface of the N− type semiconductor layer 12 including the inside of the trench 17. An oxide film 13B is formed. The thickness of the silicon oxide film 13B is smaller than the thickness of the trench oxide film 16. Preferably, the thickness of the silicon oxide film 13B is about 20 nm.

次に、図１０に示すように、ゲート酸化膜１３Ｂ及びトレンチ酸化膜１６を覆うポリシリコン層１８Ｐを形成し、ポリシリコン層１８Ｐに不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。   Next, as shown in FIG. 10, a polysilicon layer 18P that covers the gate oxide film 13B and the trench oxide film 16 is formed, and impurities are doped into the polysilicon layer 18P. This impurity is preferably an N-type impurity.

その後、図１１に示すように、ポリシリコン層１８Ｐ上であってトレンチ酸化膜１６と一部重畳する領域に、レジスト層Ｒ３を形成する。次に、レジスト層Ｒ３をマスクとして、ポリシリコン層１８Ｐに対してエッチングを行うことにより、各トレンチ１７からトレンチ酸化膜１６上に延びるゲート電極１８を形成する。ゲート電極１８は、トレンチ１７の外のトレンチ酸化膜１６上で互いに接続されている。このエッチングは、Ｃｌ２ガスを用いたプラズマエッチングであることが好ましい。その後、レジスト層Ｒ３は除去される。 Thereafter, as shown in FIG. 11, a resist layer R3 is formed in a region on the polysilicon layer 18P and partially overlapping with the trench oxide film 16. Next, the polysilicon layer 18P is etched using the resist layer R3 as a mask to form the gate electrode 18 extending from each trench 17 onto the trench oxide film 16. The gate electrodes 18 are connected to each other on the trench oxide film 16 outside the trench 17. This etching is preferably plasma etching using Cl 2 gas. Thereafter, the resist layer R3 is removed.

次に、図１２に示すように、Ｎ−型半導体層１２において、各トレンチ１７の周囲に、垂直方向にＰ型の不純物をイオン注入することで、Ｐ型のボディ層１９を形成する。さらに、ボディ層１９の表面に、各トレンチ１７の長辺方向に沿ってＮ型の不純物をイオン注入することにより、Ｎ型のソース層２１を形成する。なお、ボディ層１９とソース層２１の活性化や不純物分布を調整するために、熱処理を行うことが好ましい。   Next, as shown in FIG. 12, in the N − type semiconductor layer 12, a P type body layer 19 is formed by ion-implanting a P type impurity in the vertical direction around each trench 17. Further, an N-type source layer 21 is formed on the surface of the body layer 19 by ion-implanting N-type impurities along the long side direction of each trench 17. Note that heat treatment is preferably performed to adjust the activation of the body layer 19 and the source layer 21 and the impurity distribution.

次に、図１３に示すように、ゲート酸化膜１３Ｂ及びゲート電極１８を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極１８と接続される配線層２５が形成される。また、層間絶縁膜２４上には、ゲート酸化膜１３Ｂ及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。   Next, as shown in FIG. 13, an interlayer insulating film 24 covering the gate oxide film 13B and the gate electrode 18 is formed. On the interlayer insulating film 24, a wiring layer 25 connected to the gate electrode 18 through a contact hole H1 provided in the interlayer insulating film 24 is formed. On the interlayer insulating film 24, a source electrode 23 connected to the source layer 21 through the contact hole H2 provided in the gate oxide film 13B and the interlayer insulating film 24 is formed.

こうして完成したトランジスタでは、配線層２５からゲート電極１８に閾値以上の電位が印加されると、トレンチ１７の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３と、ドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。   In the transistor thus completed, when a potential higher than the threshold value is applied from the wiring layer 25 to the gate electrode 18, the surface of the body layer 19 on the side wall of the trench 17 is inverted to N-type to form a channel. As a result, a current can flow between the source electrode 23 and the N− type semiconductor layer 12 and the N + type semiconductor layer 11 that become the drain D.

そして、トレンチ酸化膜１６を形成したことにより、ゲート電極１８の引き出し部１８Ｓにおいてゲート電極１８とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極１８を上部電極とし、ゲート酸化膜１３Ｂ及びトレンチ酸化膜１６を容量絶縁膜とし、Ｎ−型半導体層１２を下部電極とする）を低減することができる。   Since the trench oxide film 16 is formed, the distance between the gate electrode 18 and the corner portion 12C of the N− type semiconductor layer 12 is ensured long in the lead portion 18S of the gate electrode 18, and therefore, a gate leakage current is generated. While being prevented, gate capacitance (the gate electrode 18 is an upper electrode, the gate oxide film 13B and the trench oxide film 16 are capacitive insulating films, and the N− type semiconductor layer 12 is a lower electrode) can be reduced.

なお、本実施形態の変形例として、図１４に示すように、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。   As a modification of the present embodiment, a drain lead portion 26 and a drain electrode 27 may be formed as shown in FIG. In this case, before the interlayer insulating film 24 is formed, the opening 12H is formed in the N − type semiconductor layer 12, the insulating film 28 is formed in the opening 12H, and the drain lead portion 26 is embedded. Thereafter, an interlayer insulating film 24 is formed, a through hole H3 penetrating the interlayer insulating film 24 is formed, and a drain electrode 27 connected to the drain lead portion 26 is formed in the through hole H3.

また、本実施形態の他の変形例として、ゲート電極１８は、図１のようにトレンチ酸化膜１６上で互いに接続されずに、図１５の平面図に示すように、トレンチ１７毎に分離されて孤立するように形成されてもよい。その他の構成は図１と同様である。これにより、ポリシリコン層１８Ｐに対するエッチングがプラズマエッチングである場合において、そのポリシリコン層１８Ｐからなるゲート電極１８の面積が小さくなるため、ゲート電極１８に対するプラズマダメージを抑えることができる。従って、トランジスタの信頼性を向上させることができる。   As another modification of the present embodiment, the gate electrodes 18 are not connected to each other on the trench oxide film 16 as shown in FIG. 1, but are separated for each trench 17 as shown in the plan view of FIG. And may be formed so as to be isolated. Other configurations are the same as those in FIG. Thereby, when the etching with respect to the polysilicon layer 18P is plasma etching, the area of the gate electrode 18 made of the polysilicon layer 18P is reduced, so that the plasma damage to the gate electrode 18 can be suppressed. Therefore, the reliability of the transistor can be improved.

さらにトランジスタの信頼性を向上させるため、図１５の構成に加えて、図１６の平面図に示すように、トレンチ酸化膜１６についてもトレンチ１７毎（即ち分離されたゲート電極１８毎）に分離されて孤立するように形成されてもよい。これにより、熱処理時のトレンチ酸化膜１６の熱膨張によるＮ−型半導体層１２の結晶欠陥の発生を抑えることができる。   In order to further improve the reliability of the transistor, in addition to the configuration of FIG. 15, as shown in the plan view of FIG. 16, the trench oxide film 16 is also separated for each trench 17 (that is, for each separated gate electrode 18). And may be formed so as to be isolated. Thereby, it is possible to suppress the occurrence of crystal defects in the N − type semiconductor layer 12 due to the thermal expansion of the trench oxide film 16 during the heat treatment.

［第２の実施形態］
本発明の第２の実施形態について図面を参照して説明する。図１７は本発明の第２の実施形態によるトランジスタ及びその製造方法を説明する平面図である。また、図１８（Ａ）乃至図２７（Ａ）は、図１７のＣ−Ｃ線に沿った断面図であり、図１８（Ｂ）乃至図２７（Ｂ）は、図１７のＤ−Ｄ線に沿った断面図である。図１７乃至図２７において、図１乃至図１６と同じ構成要素については同一の符号を付している。このトランジスタでは、図２７に示すように、トレンチ酸化膜１６の代わりに、ＬＯＣＯＳ酸化膜３３Ｌを用いた構造になっている。その他の構成は基本的には第１の実施形態と同じである。 [Second Embodiment]
A second embodiment of the present invention will be described with reference to the drawings. FIG. 17 is a plan view illustrating a transistor and a manufacturing method thereof according to the second embodiment of the present invention. 18A to 27A are cross-sectional views taken along the line CC in FIG. 17, and FIGS. 18B to 27B are taken along the line DD in FIG. FIG. 17 to 27, the same components as those in FIGS. 1 to 16 are denoted by the same reference numerals. This transistor has a structure using a LOCOS oxide film 33L instead of the trench oxide film 16, as shown in FIG. Other configurations are basically the same as those of the first embodiment.

以下に、本実施形態によるトランジスタ及びその製造方法について、図面を参照して説明する。   The transistor according to the present embodiment and the manufacturing method thereof will be described below with reference to the drawings.

図１８に示すように、第１の実施形態と同様にして、半導体基板１０上にＮ＋型半導体層１１及びＮ−型半導体層１２を形成する。次に、Ｎ−型半導体層１２上に、シリコン酸化膜３３Ａを形成する。その後、シリコン酸化膜３３Ａ上に、開口部Ｍ４を有したレジスト層Ｒ４を形成する。   As shown in FIG. 18, an N + type semiconductor layer 11 and an N − type semiconductor layer 12 are formed on a semiconductor substrate 10 in the same manner as in the first embodiment. Next, a silicon oxide film 33 </ b> A is formed on the N− type semiconductor layer 12. Thereafter, a resist layer R4 having an opening M4 is formed on the silicon oxide film 33A.

次に、図１９に示すように、レジスト層Ｒ４をマスクとして、開口部Ｍ４内のシリコン酸化膜３３Ａに対してエッチングを行い、それを除去する。これにより、開口部Ｍ２内ではＮ−型半導体層１２が露出される。   Next, as shown in FIG. 19, using the resist layer R4 as a mask, the silicon oxide film 33A in the opening M4 is etched and removed. Thereby, the N − type semiconductor layer 12 is exposed in the opening M2.

次に、図２０に示すように、レジスト層Ｒ４をマスクとして、Ｎ−型半導体層１２に対してエッチングを行い、トレンチ３４を形成する。   Next, as shown in FIG. 20, the N − type semiconductor layer 12 is etched using the resist layer R4 as a mask to form a trench.

次に、レジスト層Ｒ４及びシリコン酸化膜３３Ａの除去後、図２１に示すように、熱酸化処理により、トレンチ３４内にゲート酸化膜３３Ｂを形成する。好ましくは、ゲート酸化膜３３Ｂの膜厚は、約２０ｎｍである。   Next, after removing the resist layer R4 and the silicon oxide film 33A, as shown in FIG. 21, a gate oxide film 33B is formed in the trench 34 by thermal oxidation. Preferably, the thickness of the gate oxide film 33B is about 20 nm.

次に、図２２に示すように、ＣＶＤ法により、シリコン酸化膜３３Ｂを覆ってシリコン窒化膜３５を形成し、そのシリコン窒化膜３５をエッチバックする。これにより、トレンチ３４の側壁のゲート酸化膜３３Ｂ上にシリコン窒化膜３５を残存させる。   Next, as shown in FIG. 22, a silicon nitride film 35 is formed by CVD to cover the silicon oxide film 33B, and the silicon nitride film 35 is etched back. As a result, the silicon nitride film 35 is left on the gate oxide film 33B on the sidewall of the trench.

次に、図２３に示すように、シリコン窒化膜３５をマスクとした熱酸化処理により、
トレンチ３４の底部、トレンチ３４の外側の端部を覆うＬＯＣＯＳ酸化膜３３Ｌを形成する。ＬＯＣＯＳ酸化膜３３Ｌの膜厚は、元のゲート酸化膜３３Ｂの膜厚よりも厚くなる。 Next, as shown in FIG. 23, by a thermal oxidation process using the silicon nitride film 35 as a mask,
A LOCOS oxide film 33 </ b> L is formed to cover the bottom of the trench 34 and the outer end of the trench 34. The film thickness of the LOCOS oxide film 33L is larger than the film thickness of the original gate oxide film 33B.

次に、図２４に示すように、ゲート酸化膜３３Ｂ及びＬＯＣＯＳ酸化膜３３Ｌを覆うポリシリコン層３６Ｐを形成し、それに対して不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。   Next, as shown in FIG. 24, a polysilicon layer 36P covering the gate oxide film 33B and the LOCOS oxide film 33L is formed, and impurities are doped therein. This impurity is preferably an N-type impurity.

その後、図２５に示すように、ポリシリコン層３６Ｐ上であってＬＯＣＯＳ酸化膜３３Ｌと一部重畳する領域に、レジスト層Ｒ５を形成する。次に、レジスト層Ｒ５をマスクとして、ポリシリコン層３６Ｐに対してエッチングを行うことにより、各トレンチ３４から、その外のＬＯＣＯＳ酸化膜３３Ｌ上に延びるゲート電極３６を形成する。ゲート電極３６は、トレンチ３４の外のＬＯＣＯＳ酸化膜３３Ｌ上で互いに接続されている。その後、レジスト層Ｒ５は除去される。   Thereafter, as shown in FIG. 25, a resist layer R5 is formed on the polysilicon layer 36P in a region partially overlapping with the LOCOS oxide film 33L. Next, the polysilicon layer 36P is etched using the resist layer R5 as a mask, thereby forming the gate electrode 36 extending from each trench 34 onto the LOCOS oxide film 33L outside thereof. The gate electrodes 36 are connected to each other on the LOCOS oxide film 33L outside the trench 34. Thereafter, the resist layer R5 is removed.

次に、図２６に示すように、Ｎ−型半導体層１２の表面に、第１の実施形態と同様に、ボディ層１９及びソース層２１を形成する。   Next, as shown in FIG. 26, the body layer 19 and the source layer 21 are formed on the surface of the N − type semiconductor layer 12 as in the first embodiment.

次に、図２７に示すように、ＬＯＣＯＳ酸化膜３３Ｌ及びゲート電極３６を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極３６と接続される配線層２５が形成される。また、層間絶縁膜２４上には、層間絶縁膜２４及びＬＯＣＯＳ酸化膜３３Ｌに設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。   Next, as shown in FIG. 27, the interlayer insulating film 24 covering the LOCOS oxide film 33L and the gate electrode 36 is formed. On the interlayer insulating film 24, a wiring layer 25 connected to the gate electrode 36 through a contact hole H1 provided in the interlayer insulating film 24 is formed. On the interlayer insulating film 24, a source electrode 23 connected to the source layer 21 through a contact hole H2 provided in the interlayer insulating film 24 and the LOCOS oxide film 33L is formed.

こうして完成したトランジスタでは、第１の実施形態と同様に、配線層２５からゲート電極３６に閾値以上の電位が印加されると、トレンチ３４の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３と、ドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。なお、トレンチ３４の側壁にシリコン窒化膜３５を残すことで、ゲート酸化膜３３Ｂの厚さを補って、信頼性向上を図ることができるが、低閾値化を図りたい場合にはシリコン窒化膜３５を除去してもよい。   In the transistor thus completed, as in the first embodiment, when a potential higher than the threshold is applied from the wiring layer 25 to the gate electrode 36, the surface of the body layer 19 on the side wall of the trench 34 is inverted to N-type. A channel is formed. As a result, a current can flow between the source electrode 23 and the N− type semiconductor layer 12 and the N + type semiconductor layer 11 that become the drain D. By leaving the silicon nitride film 35 on the side wall of the trench 34, the thickness of the gate oxide film 33B can be supplemented to improve the reliability. However, when it is desired to reduce the threshold value, the silicon nitride film 35 is used. May be removed.

そして、ＬＯＣＯＳ酸化膜３３Ｌを形成したことにより、ゲート電極３６の引き出し部３６Ｓにおいてゲート電極３６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極３６を上部電極とし、ゲート酸化膜３３Ｂ及びＬＯＣＯＳ酸化膜３３Ｌを容量絶縁膜とし、Ｎ−型半導体層１２を下部電極とする）を低減することができる。   Since the LOCOS oxide film 33L is formed, a long distance is ensured between the gate electrode 36 and the corner portion 12C of the N− type semiconductor layer 12 in the lead portion 36S of the gate electrode 36, and therefore a gate leakage current is generated. While being prevented, the gate capacitance (the gate electrode 36 is the upper electrode, the gate oxide film 33B and the LOCOS oxide film 33L are the capacitive insulating films, and the N− type semiconductor layer 12 is the lower electrode) can be reduced.

なお、本実施形態の変形例として、第１の実施形態の図１４に示したものと同様に、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。   As a modification of the present embodiment, the drain lead portion 26 and the drain electrode 27 may be formed in the same manner as that shown in FIG. 14 of the first embodiment. In this case, before the interlayer insulating film 24 is formed, the opening 12H is formed in the N − type semiconductor layer 12, the insulating film 28 is formed in the opening 12H, and the drain lead portion 26 is embedded. Thereafter, an interlayer insulating film 24 is formed, a through hole H3 penetrating the interlayer insulating film 24 is formed, and a drain electrode 27 connected to the drain lead portion 26 is formed in the through hole H3.

また、本実施形態の他の変形例として、ゲート電極３６は、第１の実施形態の図１５に示したものと同様に、トレンチ３４毎に分離されて孤立するように形成されてもよい。この場合においても第１の実施形態と同等の効果を得ることができる。   Further, as another modification of the present embodiment, the gate electrode 36 may be formed so as to be isolated and isolated for each trench 34 as in the case of the first embodiment shown in FIG. Even in this case, an effect equivalent to that of the first embodiment can be obtained.

［第３の実施形態］
本発明の第３の実施形態について図面を参照して説明する。このトランジスタの概略の平面構成については、図１７と同様である。 [Third Embodiment]
A third embodiment of the present invention will be described with reference to the drawings. The schematic planar configuration of this transistor is the same as that in FIG.

以下に、本実施形態によるトランジスタ及びその製造方法について、図面を参照して説明する。   The transistor according to the present embodiment and the manufacturing method thereof will be described below with reference to the drawings.

図２８（Ａ）乃至図３４（Ａ）は、図１７のＣ−Ｃ線に沿った断面図であり、図２８（Ｂ）乃至図３４（Ｂ）は、図１７のＤ−Ｄ線に沿った断面図である。図１７、図２８乃至図３４において、図１７乃至図２７と同様の構成要素については同一の符号を付す。   28A to 34A are cross-sectional views taken along the line CC in FIG. 17, and FIGS. 28B to 34B are taken along the line DD in FIG. FIG. 17 and 28 to 34, the same components as those in FIGS. 17 to 27 are denoted by the same reference numerals.

図２８に示すように、第１の実施形態と同様にして、半導体基板１０上にＮ＋型半導体層１１及びＮ−型半導体層１２を形成する。Ｎ−型半導体層１２上には、ハードマスクとして開口部４１Ｍを有したシリコン酸化膜４１を形成する。好ましくは、シリコン酸化膜４１の厚さは、約１００ｎｍである。   As shown in FIG. 28, an N + type semiconductor layer 11 and an N − type semiconductor layer 12 are formed on a semiconductor substrate 10 in the same manner as in the first embodiment. On the N− type semiconductor layer 12, a silicon oxide film 41 having an opening 41M is formed as a hard mask. Preferably, the thickness of the silicon oxide film 41 is about 100 nm.

次に、シリコン酸化膜４１をハードマスクとして、Ｎ−型半導体層１２に対してエッチングを行い、開口部４１Ｍに対応して、短辺と長辺を有したトレンチ４４を形成する。その後、シリコン酸化膜４１を除去する。   Next, using the silicon oxide film 41 as a hard mask, the N − type semiconductor layer 12 is etched to form a trench 44 having a short side and a long side corresponding to the opening 41M. Thereafter, the silicon oxide film 41 is removed.

次に、図２９に示すように、トレンチ４４内のＮ−型半導体層１２の表面に対して熱酸化処理を行い、ゲート酸化膜４５を形成する。好ましくは、この時点におけるゲート酸化膜４５の厚さは、約２０ｎｍである。その後、ゲート酸化膜４５を貫通してＮ−型半導体層１２の中にアルゴン等の不純物を斜めイオン注入する。この斜めイオン注入では、トレンチ４４の長辺に沿った方向と短辺に沿った方向から、半導体基板１０の水平面に対して約１０度〜４５度の入射角を以ってイオン注入が行われることが好ましい。この入射角は、更に好ましくは、半導体基板１０の水平面に対して約３０度である。また、不純物がアルゴンである場合、イオン注入のドーズ量は、１×１０１６／ｃｍ２であり、加速ネルギーは約４０ＫｅＶであることが好ましい。 Next, as shown in FIG. 29, the surface of the N − type semiconductor layer 12 in the trench 44 is subjected to a thermal oxidation process to form a gate oxide film 45. Preferably, the thickness of the gate oxide film 45 at this point is about 20 nm. Thereafter, an impurity such as argon is implanted obliquely into the N − type semiconductor layer 12 through the gate oxide film 45. In this oblique ion implantation, ion implantation is performed with an incident angle of about 10 degrees to 45 degrees with respect to the horizontal plane of the semiconductor substrate 10 from the direction along the long side and the direction along the short side of the trench 44. It is preferable. More preferably, the incident angle is about 30 degrees with respect to the horizontal plane of the semiconductor substrate 10. When the impurity is argon, the dose amount of ion implantation is preferably 1 × 10 16 / cm 2 and the acceleration energy is preferably about 40 KeV.

このようなイオン注入は、例えば、トレンチ４４の長辺方向に沿って、第１の斜めイオン注入が行われた後、それとは逆向きに第２の斜めイオン注入が行われる。次に、トレンチ４４の短辺方向に沿って、第３の斜めイオン注入が行われた後、それとは逆向きに第４の斜めイオン注入が行われる。なお、上記以外の手順として、第１乃至第４の斜めイオン注入のうちいずれか又は全ては同時に行われてもよい。   In such ion implantation, for example, after the first oblique ion implantation is performed along the long side direction of the trench 44, the second oblique ion implantation is performed in the opposite direction. Next, after the third oblique ion implantation is performed along the short side direction of the trench 44, the fourth oblique ion implantation is performed in the opposite direction. As a procedure other than the above, any or all of the first to fourth oblique ion implantations may be performed simultaneously.

第１及び第２の斜めイオン注入により、トレンチ４４の側面及び底面のＮ−型半導体層１２、トレンチ４４に隣接したＮ−型半導体層１２の表面に不純物注入層が形成される。一方、第３及び第４の斜めイオン注入によれば、トレンチ４４の側面上方のＮ−型半導体層１２とトレンチ４４に隣接したＮ−型半導体層１２の表面に不純物注入層が形成される。即ち、第３及び第４の斜めイオン注入では、トレンチ４４の側面の下方、及び底面には不純物は導入されないことになる。   By the first and second oblique ion implantations, an N− type semiconductor layer 12 on the side surface and bottom surface of the trench 44 and an impurity implanted layer are formed on the surface of the N − type semiconductor layer 12 adjacent to the trench 44. On the other hand, according to the third and fourth oblique ion implantations, an impurity implantation layer is formed on the surface of the N − type semiconductor layer 12 above the side surface of the trench 44 and the N − type semiconductor layer 12 adjacent to the trench 44. That is, in the third and fourth oblique ion implantations, no impurity is introduced below the side surface and the bottom surface of the trench 44.

次に、熱酸化処理を行うことにより、ゲート酸化膜４５を形成する。ここで、前の工程で不純物がイオン注入された領域のみが増速酸化されることになる。これにより、図３０（Ａ）に示すように、ゲート酸化膜４５のうち、Ｎ−型半導体層１２の表面上の領域、トレンチ４４内の長辺方向に沿った底部、トレンチ４４内の短辺方向に沿った側壁では、イオンが十分に注入されているため、厚い酸化膜となる。   Next, a gate oxide film 45 is formed by performing a thermal oxidation process. Here, only the region where impurities are ion-implanted in the previous step is subjected to accelerated oxidation. Thereby, as shown in FIG. 30A, in the gate oxide film 45, the region on the surface of the N − type semiconductor layer 12, the bottom along the long side direction in the trench 44, and the short side in the trench 44 On the side wall along the direction, ions are sufficiently implanted, so that a thick oxide film is formed.

一方、図３０（Ｂ）に示すように、ゲート酸化膜４５のうち、トレンチ４４の長辺方向に沿った側壁の上部（即ちトレンチ４４の開口部近傍）では、イオンが十分に注入されているため厚い酸化膜となるが、それより下部の側壁では厚い酸化膜とはならない。ゲート酸化膜４５のうち、厚い酸化膜となる領域の厚さは、他の領域の厚さの約１０％〜１５０％大きくなり、好ましくは約３０％以上大きくなる。   On the other hand, as shown in FIG. 30B, in the gate oxide film 45, ions are sufficiently implanted in the upper part of the side wall along the long side direction of the trench 44 (that is, in the vicinity of the opening of the trench 44). Therefore, although it becomes a thick oxide film, it does not become a thick oxide film in the side wall below it. Of the gate oxide film 45, the thickness of the region to be a thick oxide film is about 10% to 150% larger than the thickness of the other region, preferably about 30% or more.

次に、図３１に示すように、ゲート酸化膜４５を覆うようにして、ポリシリコン層４６Ｐを形成し、それに対して不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。   Next, as shown in FIG. 31, a polysilicon layer 46P is formed so as to cover the gate oxide film 45, and impurities are doped therein. This impurity is preferably an N-type impurity.

その後、図３２に示すように、ポリシリコン層４６Ｐ上であって厚いゲート酸化膜４５と一部重畳する領域に、レジスト層Ｒ６を形成する。次に、レジスト層Ｒ６をマスクとして、ポリシリコン層４６Ｐに対してエッチングを行うことにより、各トレンチ４４から、その外のゲート酸化膜４５上に延びるゲート電極４６を形成する。ゲート電極４６は、第２の実施形態におけるゲート電極３６と同様に、トレンチ４４の外のゲート酸化膜４５上で互いに接続されている。その後、レジスト層Ｒ６は除去される。   Thereafter, as shown in FIG. 32, a resist layer R6 is formed on the polysilicon layer 46P in a region partially overlapping with the thick gate oxide film 45. Next, the polysilicon layer 46P is etched using the resist layer R6 as a mask, thereby forming the gate electrode 46 extending from each trench 44 onto the gate oxide film 45 outside thereof. The gate electrodes 46 are connected to each other on the gate oxide film 45 outside the trench 44, similarly to the gate electrode 36 in the second embodiment. Thereafter, the resist layer R6 is removed.

次に、図３３に示すように、第１の実施形態と同様に、Ｎ−型半導体層１２において、各トレンチ４４の周囲にボディ層１９及びソース層２１を形成する。さらに、図３４に示すように、ゲート酸化膜４５及びゲート電極４６を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極４６と接続される配線層２５が形成される。また、層間絶縁膜２４上には、ゲート酸化膜４５及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。   Next, as shown in FIG. 33, the body layer 19 and the source layer 21 are formed around each trench 44 in the N− type semiconductor layer 12 as in the first embodiment. Further, as shown in FIG. 34, an interlayer insulating film 24 covering the gate oxide film 45 and the gate electrode 46 is formed. On the interlayer insulating film 24, a wiring layer 25 connected to the gate electrode 46 through a contact hole H1 provided in the interlayer insulating film 24 is formed. On the interlayer insulating film 24, a source electrode 23 connected to the source layer 21 through a contact hole H2 provided in the gate oxide film 45 and the interlayer insulating film 24 is formed.

こうして完成したトランジスタでは、第１の実施形態と同様に、配線層２５からゲート電極４６に閾値以上の電位が印加されると、トレンチ４４の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３とドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。   In the transistor thus completed, as in the first embodiment, when a potential higher than the threshold is applied from the wiring layer 25 to the gate electrode 46, the surface of the body layer 19 on the side wall of the trench 44 is inverted to N-type. A channel is formed. As a result, a current can flow between the N − type semiconductor layer 12 and the N + type semiconductor layer 11 that become the source electrode 23 and the drain D.

そして、トレンチ４４内の短辺方向に沿った側壁におけるゲート酸化膜４５は厚い酸化膜となるため、ゲート電極４６の引き出し部４６Ｓにおいてゲート電極４６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保され、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極４６、ゲート酸化膜４５、及びＮ−型半導体層１２からなる）を低減することができる。同様に、トレンチ４４の長辺方向に沿った側壁の上部（即ちトレンチ４４の開口部近傍）におけるゲート酸化膜も厚い酸化膜となるため、より確実に、ゲートリーク電流の発生が防止されると共に、ゲート容量を低減することができる。   Since the gate oxide film 45 on the side wall along the short side direction in the trench 44 is a thick oxide film, the gate electrode 46 and the corner portion 12C of the N − type semiconductor layer 12 are formed at the lead portion 46S of the gate electrode 46. A long distance is ensured, gate leakage current is prevented, and gate capacitance (consisting of the gate electrode 46, the gate oxide film 45, and the N − type semiconductor layer 12) can be reduced. Similarly, since the gate oxide film on the upper portion of the side wall along the long side direction of the trench 44 (that is, in the vicinity of the opening of the trench 44) is also a thick oxide film, generation of a gate leakage current can be prevented more reliably. The gate capacitance can be reduced.

一方、トレンチ４４の長辺方向に沿った側壁の下部のゲート酸化膜４５は、比較的薄いため、トランジスタの閾値を小さくすることができる。   On the other hand, since the gate oxide film 45 below the side wall along the long side direction of the trench 44 is relatively thin, the threshold value of the transistor can be reduced.

なお、本実施形態の変形例として、第１の実施形態の図１４に示したものと同様に、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。   As a modification of the present embodiment, the drain lead portion 26 and the drain electrode 27 may be formed in the same manner as that shown in FIG. 14 of the first embodiment. In this case, before the interlayer insulating film 24 is formed, the opening 12H is formed in the N − type semiconductor layer 12, the insulating film 28 is formed in the opening 12H, and the drain lead portion 26 is embedded. Thereafter, an interlayer insulating film 24 is formed, a through hole H3 penetrating the interlayer insulating film 24 is formed, and a drain electrode 27 connected to the drain lead portion 26 is formed in the through hole H3.

また、本実施形態の他の変形例として、ゲート電極４６は、第１の実施形態の図１５に示したものと同様に、トレンチ４４毎に分離されて孤立するように形成されてもよい。この場合においても第１の実施形態と同等の効果を得ることができる。   Further, as another modification of the present embodiment, the gate electrode 46 may be formed so as to be isolated and isolated for each trench 44, similarly to the one shown in FIG. 15 of the first embodiment. Even in this case, an effect equivalent to that of the first embodiment can be obtained.

なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、Ｎチャネル型のトランジスタについて説明したが、本発明は、Ｐチャネル型のトランジスタについても、ソース層、ボディ層等の導電型を逆導電型に変更することにより、適用することができる。   Needless to say, the present invention is not limited to the above-described embodiment, and modifications can be made without departing from the scope of the present invention. For example, although an N-channel transistor has been described, the present invention can also be applied to a P-channel transistor by changing the conductivity type of the source layer, the body layer, and the like to a reverse conductivity type.

また、本発明は、トレンチゲート型のＩＧＢＴなどの埋め込みゲート電極を有するデバイスにも適用することができる。   The present invention can also be applied to a device having a buried gate electrode such as a trench gate type IGBT.

本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。It is a top view explaining the trench gate type transistor and its manufacturing method by a 1st embodiment of the present invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 1st Embodiment of this invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。It is a top view explaining the trench gate type transistor and its manufacturing method by a 1st embodiment of the present invention. 本発明の第１の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。It is a top view explaining the trench gate type transistor and its manufacturing method by a 1st embodiment of the present invention. 本発明の第２及び第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。It is a top view explaining the trench gate type transistor by 2nd and 3rd embodiment of this invention, and its manufacturing method. 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 2nd Embodiment of this invention. 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 2nd Embodiment of this invention. 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 2nd Embodiment of this invention. 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 2nd Embodiment of this invention. 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 2nd Embodiment of this invention. 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 2nd Embodiment of this invention. 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 2nd Embodiment of this invention. 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 2nd Embodiment of this invention. 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 2nd Embodiment of this invention. 本発明の第２の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 2nd Embodiment of this invention. 本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。It is a top view explaining the trench gate type transistor by the 3rd Embodiment of this invention, and its manufacturing method. 本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 3rd Embodiment of this invention. 本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 3rd Embodiment of this invention. 本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 3rd Embodiment of this invention. 本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 3rd Embodiment of this invention. 本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 3rd Embodiment of this invention. 本発明の第３の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor and its manufacturing method by the 3rd Embodiment of this invention. 従来例のトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。It is sectional drawing explaining the trench gate type transistor of a prior art example, and its manufacturing method.

符号の説明Explanation of symbols

１０ 半導体基板 １１ Ｎ＋型半導体層
１２ Ｎ−型半導体層 １２Ｃ 角部
１３Ｂ，３３Ｂ，４５，１１５ ゲート酸化膜
１３Ａ，１６Ａ，３３Ａ，４１ シリコン酸化膜
１４，３５ シリコン窒化膜 １５ 凹部
１６ トレンチ酸化膜 １７，３４，４４ トレンチ
１８，３６，４６，１１６ ゲート電極
１８Ｐ，３６Ｐ，４６Ｐ ポリシリコン層
１８Ｓ，３６Ｓ，１１６Ｓ 引き出し部
１９ ボディ層 ２１ ソース層
２３ ソース電極 ２４ 層間絶縁膜
２５ 配線層 ２６ ドレイン引き出し部
２７ ドレイン電極 ２８ 絶縁膜
３３Ｌ ＬＯＣＯＳ酸化膜
Ｈ１，Ｈ２ コンタクトホール Ｈ３ 貫通孔
Ｒ１〜Ｒ６ レジスト層 Ｍ１〜Ｍ４，４１Ｍ 開口部 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 11 N + type semiconductor layer 12 N- type semiconductor layer 12C Corner | angular part 13B, 33B, 45, 115 Gate oxide film 13A, 16A, 33A, 41 Silicon oxide film 14, 35 Silicon nitride film 15 Recessed part 16 Trench oxide film 17 , 34, 44 Trench 18, 36, 46, 116 Gate electrodes 18P, 36P, 46P Polysilicon layers 18S, 36S, 116S Lead portion 19 Body layer 21 Source layer 23 Source electrode 24 Interlayer insulating film 25 Wiring layer 26 Drain lead portion 27 Drain electrode 28 Insulating film 33L LOCOS oxide film H1, H2 Contact hole H3 Through hole R1-R6 Resist layer M1-M4, 41M Opening

Claims (8)

半導体層と、前記半導体層に形成されたトレンチ内に形成されたゲート絶縁膜と、前記トレンチの端部に前記ゲート絶縁膜と接して形成され、前記ゲート絶縁膜より厚い膜厚を有する厚い絶縁膜と、前記トレンチ内の前記ゲート絶縁膜を覆って前記厚い絶縁膜上に延びたゲート電極と、前記半導体層の表面近傍に形成され、前記トレンチの側壁の前記ゲート絶縁膜に接したボディ層と、を備えることを特徴とするトレンチゲート型トランジスタ。 A semiconductor layer; a gate insulating film formed in a trench formed in the semiconductor layer; and a thick insulating film formed in contact with the gate insulating film at an end of the trench and having a thickness greater than that of the gate insulating film. A gate electrode extending over the thick insulating film so as to cover the gate insulating film in the trench, and a body layer formed near the surface of the semiconductor layer and in contact with the gate insulating film on the sidewall of the trench A trench gate type transistor comprising: 前記厚い絶縁膜は、素子分離用のトレンチ絶縁膜であることを特徴とする請求項１に記載のトレンチゲート型トランジスタ。 2. The trench gate type transistor according to claim 1, wherein the thick insulating film is a trench insulating film for element isolation. 前記トレンチ絶縁膜は、前記トレンチよりも深く形成されていることを特徴とする請求項２に記載のトレンチゲート型トランジスタ。 The trench gate transistor according to claim 2, wherein the trench insulating film is formed deeper than the trench. 前記厚い絶縁膜は、ＬＯＣＯＳ酸化膜であることを特徴とする請求項１に記載のトレンチゲート型トランジスタ。 2. The trench gate type transistor according to claim 1, wherein the thick insulating film is a LOCOS oxide film. 半導体層と、前記半導体層に形成された複数のトレンチ内に形成されたゲート絶縁膜と、前記複数のトレンチの端部に前記ゲート絶縁膜と接して形成され、前記ゲート絶縁膜より厚い膜厚を有する厚い絶縁膜と、各トレンチ内の前記ゲート絶縁膜を覆って前記厚い絶縁膜上に延びた複数のゲート電極と、前記半導体層の表面近傍に形成され、前記複数のトレンチの側壁の前記ゲート絶縁膜に接したボディ層と、を備え、前記複数のゲート電極は互いに孤立していることを特徴とするトレンチゲート型トランジスタ。 A semiconductor layer; a gate insulating film formed in the plurality of trenches formed in the semiconductor layer; and a film thickness that is formed in contact with the gate insulating film at an end of the plurality of trenches and is thicker than the gate insulating film A thick insulating film having a plurality of gate electrodes extending over the thick insulating film so as to cover the gate insulating film in each trench, and near the surface of the semiconductor layer, and on the sidewalls of the plurality of trenches And a body layer in contact with the gate insulating film, wherein the plurality of gate electrodes are isolated from each other. 前記厚い絶縁膜は、前記複数のゲート電極に対応して分割されていることを特徴とする請求項５に記載のトレンチゲート型トランジスタ。 6. The trench gate transistor according to claim 5, wherein the thick insulating film is divided corresponding to the plurality of gate electrodes. 半導体層の表面に短辺と長辺を有するトレンチを形成する工程と、
前記トレンチの長辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁及び底面の前記半導体層、及び前記トレンチに隣接する半導体基板の表面に、不純物を導入する第１のイオン注入工程と、
前記トレンチの短辺に沿った方向から、不純物を斜めイオン注入することにより、前記トレンチの側壁上方の前記半導体層及び前記トレンチに隣接する半導体基板の表面に、
不純物を導入する第２のイオン注入工程と、
前記第１及び第２のイオン注入工程により不純物が導入された部分に増速酸化により厚い膜厚を有するゲート絶縁膜を形成する工程と、
前記トレンチ内から、前記増速酸化により形成された厚い膜厚を有するゲート絶縁膜を介して前記トレンチの外の半導体層上に延びたゲート電極を形成する工程と、を特徴とするトレンチゲート型トランジスタの製造方法。 Forming a trench having a short side and a long side on the surface of the semiconductor layer;
Impurities are introduced into the semiconductor layers on the sidewalls and bottom surface of the trench and the surface of the semiconductor substrate adjacent to the trench by oblique ion implantation of the impurity from the direction along the long side of the trench. An ion implantation process;
By obliquely implanting impurities from the direction along the short side of the trench, the semiconductor layer above the sidewall of the trench and the surface of the semiconductor substrate adjacent to the trench,
A second ion implantation step for introducing impurities;
Forming a gate insulating film having a thick film thickness by accelerated oxidation at a portion where impurities are introduced by the first and second ion implantation steps;
Forming a gate electrode extending on the semiconductor layer outside the trench from within the trench via a thick gate insulating film formed by the accelerated oxidation; A method for manufacturing a transistor. 前記不純物はアルゴンであることを特徴とする請求項７に記載のトレンチゲート型トランジスタの製造方法。 8. The method of manufacturing a trench gate type transistor according to claim 7, wherein the impurity is argon.
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