JP2009081663A - ビデオカメラ - Google Patents

Abstract

【課題】フラッシュメモリ５の記憶容量に応じてキャッシュメモリの容量を増設しなくても記録再生に支障がなく、データの書き込み読み出しのパフォーマンスの低下を防止し、読み出しの回数増加によるエラーの発生を抑圧できるビデオカメラを提供する。
【解決手段】被写体画像を情報圧縮して間欠記録し、かつ記録媒体として、メモリ５を使用し、データＥＮＣ/ＤＥＣ部３、メモリ装着部６、メモリ制御部４を有し、制御部４は、メモリ５に記憶された圧縮画像信号により対応付けられた論理アドレス１０Aと物理アドレス１０Bとを一組として順次列記した論理／物理アドレス変換テーブル１０を用意しておき、メモリ５へ圧縮画像信号を書き込む際、又は、読み出す際に、RAM１１内に保存されている論理アドレス１０Ａと物理アドレス１０Ｂの各組を参照して、メモリ制御を行う。
【選択図】図１

Description

本発明は、記録媒体として不揮発性半導体メモリを用いたビデオカメラに関する。

ディジタルカメラ等の記憶装置として、電源を切断した後も記憶内容が保持される不揮発性半導体メモリの一種であるフラッシュメモリ(flash memory)が普及している。フラッシュメモリにはNAND型とNOR型があるが、書き込み速度が速く大容量が容易に得られるNAND型が多用されている。

しかし、NAND型フラッシュメモリは、その構成上、読み書きのアクセスがページ単位（例えば、２０４８バイト）でしか行えず、かつデータの消去は複数ページ（例えば、６４ページ）を１つにまとめたブロック単位でしか行うことができない、という制約がある。

更にフラッシュメモリは、高電圧の印加で浮遊ゲートに電荷を蓄積してデータを保持するため、書き込みや消去を繰り返すことにより不良ブロックが発生する。このため、論理アドレスとフラッシュメモリ内の物理アドレスの変換テーブルを作り、両アドレスの対応付けを行う必要がある。

こうしたフラッシュメモリを制御するシステムとしては、論理アドレスとこれに対応する物理アドレスとの組を多数保存するRAM（Random Access Memory）を設け、フラッシュメモリ内の論理／物理アドレスの変換テーブルを読み出す際にここに保存する。そして再び論理／物理アドレスの変換テーブルの変更が必要となった時には、RAM内に存在している所望の物理アドレスを用いれば、本来扱うデータの書き込み読み出しのパフォーマンスの低下を防ぐことができるシステムがある（特許文献１）。

また、ライトバッファメモリに記憶される論理アドレスと物理アドレスとの対応情報を基に、複数個のフラッシュメモリのアクセス制御を行うようにして、連続に書き込まれる１ワードのデータを任意のフラッシュメモリに書き込み、そのフラッシュメモリに次の１ワードのデータの書き込みが可能となるまでの待ち時間に、アクセス可能なフラッシュメモリに連続して書き込みを行うようにして、高速な書き込みができる半導体記憶装置がある（特許文献２）。
特許第３７４９８９１号 特開２００５−１００４７０号公報

上記した論理／物理アドレスの変換テーブルは、フラッシュメモリ内もしくは他の不揮発性記憶装置の特定のエリアに保持していなくてはならないが、フラッシュメモリ内に保持した場合、この変換テーブルを読み出すために時間を要してしまい、本来扱うデータの書き込み読み出しのパフォーマンスが低下する問題があり、また、特に1つのメモリセルが複数ビットに相当する多値タイプのフラッシュメモリでは、読み出し回数の増加によりエラーの発生率も増加する問題があった。

また、上記特許文献１に記載の発明では、メモリブロックと同等の容量を持つキャッシュメモリを使用し、アクセス対象のデータがキャッシュメモリ内に存在した場合は、フラッシュメモリにアクセスすることなくデータを出力している。しかしこの方法では、メモリの記憶容量が大容量化するのに応じて、キャッシュメモリの容量も大容量化してしまう欠点があった。またここには、フラッシュメモリに論理／物理アドレスの変換テーブルを記憶させた場合のアドレス値の読み出しエラーについての具体的な開示はない。

このように装着されるフラッシュメモリに大記憶容量の不揮発性半導体メモリを用いる際には、この不揮発性半導体メモリから読み出される膨大な読み出しデータを本体のキャッシュメモリに一旦記憶してから使用する必要がある。このために、キャッシュメモリの記憶容量は不揮発性半導体メモリに対応して大記憶容量化してしまい、結果として、こうしたキャッシュメモリを内蔵する装置本体のコスト上昇を招くことになる。

本発明は、このような課題に着目し、これを有効に解決すべく創案されたものであり、上述した大記憶容量の不揮発性半導体メモリの利点である高速アクセス、高密度記録、長時間記録のメリットをデジタルビデオカメラの分野に適用するものである。

このために、デジタルビデオカメラで撮影した画像を記録する際の技術の特徴、即ち、撮影時は連続して撮影された画像データを順次情報圧縮（エンコード）して記録媒体に圧縮画像データとして間欠記録し、一方再生の際には記録媒体から間欠して読み出した圧縮画像信号を情報伸長して連続した画像データとして再生するという、順次連続して記録し、また順次連続して再生するため、記録媒体へ書き込む圧縮画像データのデータ量をほぼ一定にして信号処理することが可能である。

また、記録媒体から読み出す圧縮画像データのデータ量もほぼ一定として信号処理が可能であることに着目して、この書き込み読み出しのデータ量を少しの余裕を持って満たしてあれば、装着される不揮発性半導体メモリの大記憶容量に対応して、キャッシュメモリの記憶容量を増加させなくとも、実用上差し支えない程度にビデオカメラで被写体を高精細な画質で記録再生可能となる。

このような理由によって、本発明は、不揮発性半導体メモリからキャッシュメモリへの圧縮画像データの書き込み、読み出しを制御することによって、不揮発性半導体メモリの大記憶容量化に対応してキャッシュメモリの記憶容量を増加させたのと同等の効果を得ることができ、また、読み出しの回数増加によるエラーの発生を未然に抑圧することができ、そして装置本体のコストを低減することができるビデオカメラを提供することを目的とする。

そこで本発明は、上記した課題を解決するために、下記する（１），（２）の構成を有するビデオカメラを提供する。

（１）図１、図２、図４に示すように、被写体画像を情報圧縮して間欠記録し、かつ記録媒体として、不揮発性半導体メモリ(フラッシュメモリ)５を使用するビデオカメラ１であって、
前記被写体画像を撮影して得た被写体画像信号を出力する撮影部２と、
前記撮影部２から供給される前記被写体画像信号を情報圧縮するエンコード処理を行いかつ撮影順に論理アドレス１０Ａを付して得た圧縮画像信号を出力し、また供給される前記圧縮画像信号を前記エンコード処理と相補的にデコード処理をして得た前記画像信号を前記論理アドレス１０Ａに基づいて出力するエンコード・デコード部(データＥＮＣ/ＤＥＣ部)３と、
前記エンコード・デコード部３から出力する前記圧縮画像信号に対して当該メモリ固有の物理アドレス１０Ｂを対応付けて（得た論理／物理アドレス変換テーブル１０を）前記不揮発性半導体メモリ５（のアドレス変換テーブルエリア５Ａ）に記憶し、また前記物理アドレス１０Ｂを対応付けて記憶した前記圧縮画像信号を前記不揮発性半導体メモリ５（のアドレス変換テーブルエリア５Ａ）から読み出して前記エンコード・デコード部３側へ出力するために、前記不揮発性半導体メモリ５を装着するメモリ装着部６と、
前記メモリ装着部６に装着された前記不揮発性半導体メモリ５に記憶された前記圧縮画像信号により対応付けられた、各前記論理アドレス１０Aと各前記物理アドレス１０Bとを一組として、それぞれ順次列記した論理／物理アドレス変換テーブル(アドレス変換テーブル)１０を予め作成(フラッシュメモリ５内のアドレス変換テーブルエリア５Aに記憶)しておき、前記不揮発性半導体メモリ５へ前記圧縮画像信号を書き込む際、又は、前記不揮発性半導体メモリ５から前記圧縮画像信号を読み出す際に、キャッシュメモリ（RAM１１）内に保存されてある前記論理アドレス１０Ａと前記物理アドレス１０Ｂの各組を参照して、メモリ制御を行うメモリ制御部４とを、
有することを特徴とするビデオカメラ。

(２) 前記不揮発性半導体メモリは、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１に記載のビデオカメラ。

上記した構成を有する本発明によれば、不揮発性半導体メモリからキャッシュメモリへの圧縮画像データの書き込み、読み出しを制御することによって、不揮発性半導体メモリの大記憶容量化に対応してキャッシュメモリの記憶容量を増加させたのと同等の効果を得ることができ、また、読み出しの回数増加によるエラーの発生を未然に抑圧することができ、そして装置本体のコストを低減することができるビデオカメラを提供することができる。

以下、本発明のビデオカメラの実施の形態を説明する。

図１は、本発明のビデオカメラの実施の形態を説明するためのブロック図である。

ビデオカメラ１は、図１に示すように、撮影部２、データ・エンコード・デコード（ＥＮＣ/ＤＥＣ）部３、メモリ制御部４、フラッシュメモリ５を装着するメモリ装着部６、画像表示部７を有している。不揮発性半導体メモリであるフラッシュメモリ５は、ＮＡＮＤ型フラッシュメモリである。

次に、上記した構成を有するビデオカメラ１の記録再生動作について説明する。

記録時は、撮影部２は被写体画像を撮影した被写体画像で撮影された画像データは、データＥＮＣ/ＤＥＣ部３に送られ、ここでエンコード（情報圧縮）処理されて圧縮画像データとして生成され、この後、撮影順に論理アドレス１０Ａを付した圧縮画像データは、メモリ制御部４の書き込み制御に応じて、フラッシュメモリ５に書き込まれる。

再生時には、フラッシュメモリ５から読み出された、撮影順に論理アドレス１０Ａを付した圧縮画像データは、メモリ制御部４の読み出し制御に応じて、データＥＮＣ/ＤＥＣ部３に送られ、ここで、前記したエンコード処理と相補的にデコード（情報伸長）処理されて元の画像データとして復元され再生される。データＥＮＣ/ＤＥＣ部３で復元された画像データは、画像表示部７に送られ、ここで表示される。

さてここで、本発明の主要部である、メモリ制御部４とフラッシュメモリ５との関係、即ち、論理アドレスと物理アドレスとの関係について、図２〜図４を用いて説明する。

図２は論理／物理アドレス変換テーブルを説明するための図、図３は論理／物理アドレス変換のシーケンスを示すフローチャート、図４はフラッシュメモリコントローラの物理アドレス取得部の構成を示す図である。

図２及び図４中、５Ａはアドレス変換テーブル１０（図２）を格納するフラッシュメモリ５内のアドレス変換テーブルエリア、５Ｂは圧縮データであるメインデータを格納するフラッシュメモリ５内のメインデータエリア、１０は論理／物理アドレス変換テーブルであるアドレス変換テーブル、１０Ａは指定論理アドレス（論理アドレス）、１０Ｂは物理アドレス、１１はキャッシュメモリであるＲＡＭ、２０はフラッシュメモリコントローラ、２１は物理アドレス選択回路、２２はＲＡＭアドレス選択回路、２３はフラッシュアドレス(Frash)生成回路、２４は論理アドレス判定回路である。

フラッシュメモリ５は、次のように、圧縮データを記憶し、記憶した圧縮データを読み出す。

即ち、記録時、データＥＮＣ/ＤＥＣ部３から出力する圧縮画像データに対して当該フラッシュメモリ固有の物理アドレス１０Ｂを対応付けてこれを記憶する。図２に示すように、例えば、圧縮画像データに順次付されている論理アドレス１０Ａが「０」、「１」、「２」、「３」、「４」、「５」のとき、物理アドレス１０Ｂはそれぞれ、「２」、「３」、「５」、「１１」、「７」「１３」と対応付ける。

また再生時には、この物理アドレス１０Ｂを対応付けて記憶した圧縮画像信号をここから読み出して、データＥＮＣ/ＤＥＣ部３側へ出力する。

前記メモリ制御部４は、次のように、フラッシュメモリ５の書き込み、読み出し動作を制御する。

即ち、フラッシュメモリ５に記憶された圧縮画像信号により対応付けられた論理アドレスと当該フラッシュメモリ固有の物理アドレスとを一組（図２に示すように、例えば、論理アドレス「１」と物理アドレス「３」とを一組）として、それぞれ順次列記した論理／物理アドレス変換テーブル（アドレス変換テーブル１０）を予め、フラッシュメモリ５内のアドレス変換テーブルエリア５Ａに作成して格納しておく。

この後、フラッシュメモリ５のメインデータエリア５Ｂへ圧縮画像信号を書き込む際、又は、フラッシュメモリ５のメインデータエリア５Ｂから圧縮画像信号を読み出す際に、まず、キャッシュメモリであるＲＡＭ１１（図２）を参照する。

そして、前記論理アドレスに対して前記物理アドレスが変更されている組がある場合（図２に示すように、論理アドレス「１」と物理アドレス「３」との関係がない場合）には、当該組に優先して、前記論理アドレスに対して前記物理アドレスが変更されていない組（図２に示すように、論理アドレス「２」と物理アドレス「５」の組、論理アドレス「３」と物理アドレス「１１」の組、論理アドレス「４」と物理アドレス「７」の組、論理アドレス「５」と物理アドレス「１３」の組）を抽出してこれを使用する（ＲＡＭ１１を使用するキャッシュメモリに書き込む）メモリ制御を、メモリ制御部４は行う。

上記したことをさらに詳しく説明する。

図２に示すように、フラッシュメモリ５内のアドレス変換テーブルエリア５Ａ（図４）には、アドレス変換テーブル１０が設けられている。また、上記メモリ制御部４であるフラッシュメモリコントローラ２０内のＲＡＭ１１（図４）には、論理アドレス順に対応する物理アドレスが格納されている。

図２に示すように、論理アドレス１０Ａと物理アドレス１０Ｂとの対応関係は次のようである。

論理アドレス「０」−物理アドレス「２」、
論理アドレス「１」−物理アドレス「３」、
論理アドレス「２」−物理アドレス「５」、
論理アドレス「３」−物理アドレス「１１」、
論理アドレス「４」−物理アドレス「７」、
論理アドレス「５」−物理アドレス「１３」、
が、それぞれ各組となっている。

ここで、外部から論理アドレス「２」が指定された場合、対応する物理アドレス「５」を出力することになるが、この時、論理アドレス「２」−物理アドレス「５」の組に加えて、論理アドレス「３」−物理アドレス「１１」の組、論理アドレス「４」−物理アドレス「７」の組、そして、論理アドレス「５」−物理アドレス「１３」の組もRAM１１に書き込む。

このように、複数の論理／物理アドレスの各組をRAM１１に保存しておくことにより、次回以降、論理／物理アドレスの変換が必要となった時に、フラッシュメモリ５内のアドレス変換テーブル１０を全て読み出さなくても済む確率が増し、これによって本来扱うデータのリードやライトのパフォーマンスが向上する。

図３は、本発明の実施の形態に係る論理／物理アドレス変換のシーケンスを示している。

フラッシュメモリコントローラ２０は、アクセスする論理アドレスを外部から指定されたら（ステップＳＴ１）、論理アドレスと物理アドレスの組が保存されているRAM１１内のデータを読み出し（ステップＳＴ２）、指定された論理アドレスが存在するかを検索する（ステップＳＴ３）。

この検索の結果、指定された論理アドレスが検出された場合は、対応する物理アドレスを外部へ出力する（ステップＳＴ４）。一方、指定された論理アドレスが検出されなかった場合には、フラッシュメモリ５内のアドレス変換テーブル１０（５Ａ）を読み出し（ステップＳＴ５）、対応する物理アドレスを外部へ出力する（ステップＳＴ６）とともに、RAM１１内のデータを更新する（ステップＳＴ７）。

ここで、図４に示すフラッシュメモリコントローラの物理アドレス取得部について説明する。

図４において、フラッシュメモリコントローラ２０の物理アドレス取得部は、RAMアドレス生成回路２２、RAM１１、論理アドレス判定回路２４、Flashアドレス生成回路２３、物理アドレス選択回路２１を有する。

RAMアドレス生成回路２２では、外部からの論理／物理アドレス変換の開始信号を受け、RAM１１に対してデータを読み出すコマンドやアドレスを出力する。また、フラッシュメモリ５からアドレス変換テーブル１０（５Ａ）が読み出された際には、外部からの論理アドレスとフラッシュからの物理アドレスを組にしたものをRAM１１に書き込むためのコマンドやアドレスを出力する（図２参照）。

論理アドレス判定回路２４では、RAM１１から読み出されたデータの中に外部から指定された論理アドレスが存在するかを確認する。指定された論理アドレスが存在した場合は、論理／物理アドレス変換完了とし、外部に対して対応する物理アドレスを出力する。一方、指定された論理アドレスが存在しなかった場合は、Flashアドレス生成回路２３に対してアドレス変換テーブル１０（５Ａ）の読み出し開始信号を出力する。

Flashアドレス生成回路２３では、論理アドレス判定回路２４からのアドレス変換テーブルの読み出し開始信号を受け、フラッシュメモリ５に対してアドレス変換テーブル１０（５Ａ）を読み出すコマンドやアドレスを出力する。

物理アドレス選択回路２１では、フラッシュメモリ５から読み出されたデータの中から指定された論理アドレスに対応する物理アドレスを選択し、外部に対してその物理アドレスを出力する。

本発明のビデオカメラの実施の形態を説明するためのブロック図である。 論理／物理アドレス変換テーブルを説明するための図である。 論理／物理アドレス変換のシーケンスを示すフローチャートである。 フラッシュメモリコントローラの物理アドレス取得部の構成を示す図である。

符号の説明

１ ビデオカメラ
２ 撮影部
３ データＥＮＣ/ＤＥＣ部（エンコード・デコード部）
４ メモリ制御部
５ フラッシュメモリ（不揮発性半導体メモリ）
５A アドレス変換テーブルエリア
６ メモリ装着部
１０ アドレス変換テーブル（論理／物理アドレス変換テーブル)
１０A 前記論理アドレス
１０B 物理アドレス
１１ ＲＡＭ（キャッシュメモリ）

Claims (2)

1. 被写体画像を情報圧縮して間欠記録し、かつ記録媒体として、不揮発性半導体メモリを使用するビデオカメラであって、
   前記被写体画像を撮影して得た被写体画像信号を出力する撮影部と、
   前記撮影部から供給される前記被写体画像信号を情報圧縮するエンコード処理を行いかつ撮影順に論理アドレスを付して得た圧縮画像信号を出力し、また供給される前記圧縮画像信号を前記エンコード処理と相補的にデコード処理をして得た前記画像信号を前記論理アドレスに基づいて出力するエンコード・デコード部と、
   前記エンコード・デコード部から出力する前記圧縮画像信号に対して当該メモリ固有の物理アドレスを対応付けて前記不揮発性半導体メモリに記憶し、また前記物理アドレスを対応付けて記憶した前記圧縮画像信号を前記不揮発性半導体メモリから読み出して前記エンコード・デコード部側へ出力するために、前記不揮発性半導体メモリを装着するメモリ装着部と、
   前記メモリ装着部に装着された前記不揮発性半導体メモリに記憶された前記圧縮画像信号により対応付けられた、各前記論理アドレスと各前記物理アドレスとを一組として、それぞれ順次列記した論理／物理アドレス変換テーブルを予め作成しておき、前記不揮発性半導体メモリへ前記圧縮画像信号を書き込む際、又は、前記不揮発性半導体メモリから前記圧縮画像信号を読み出す際に、キャッシュメモリ内に保存されてある前記論理アドレスと前記物理アドレスの各組を参照して、メモリ制御を行うメモリ制御部とを、
   有することを特徴とするビデオカメラ。
2. 前記不揮発性半導体メモリは、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１に記載のビデオカメラ。

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