現在、表示装置の主流になってきた平面型の表示装置には、液晶表示装置やプラズマ表示装置、有機EL(Electro Luminescence)表示装置等がある。これらの表示装置には、表示制御のための回路基板として、主にガラス板をベース基板とし、駆動回路にTFT(thin film transistor)と呼ばれる半導体素子を形成したTFT基板を用いたものがある。TFT基板は、スパッターやCVD(Chemical Vapor Deposition)と呼ばれる手法で成膜した配線材料や半導体材料を、フォトリソグラフィと呼ばれる半導体プロセスを用いてパターニングしてTFT回路及び配線のパターンを形成し、作られる。
TFT基板でパターンを形成する際に、ダストと呼ばれる異物に起因して、総じて欠陥と呼ばれるパターンの欠落や余分な残留が生じると、回路パターンの断線や短絡といった、いわゆるオープン/ショート欠陥が起こり、TFT回路として正常に機能しなくなってしまう。その結果として起こる表示異常としては、画素滅点、画素輝点、滅線、輝線、全面表示異常などがある。このうち、限られた数の画素滅点を除けば、表示異常が存在するパネルは不良品と見なされ、製品として出荷することができない。このため、TFT基板の量産プロセスにおいては、光学式検査装置や電気的検査装置などを用いてパターン欠陥の検出を行ない、その検出結果に基づいてリペア(欠陥の修復)を行なうことにより、TFT回路動作の正常化や、画素滅点化などの異常軽減措置を実施している。
パターン欠陥のリペア方法としては、断線した箇所を架橋し導通させる修復方法(以下、「結線型リペア」と記す)がある。結線型リペアの架橋手段として、レーザー光を使用した化学的蒸気薄膜形成(レーザーCVD)方式、レーザー光を使用した導電性薄膜の転写(レーザー転写)方式、導電性マイクロペーストを用いた方式が考案され、実用化されている。
断線によるオープン欠陥を結線型リペアで修復する場合は、断線箇所の両端にあるパターン同士を直接結線するか、あるいは、両端のパターンに接続されているパターンを介して結線すればよい。いずれにしても、結線対象の回路パターンが、直接表面に露出しているか、あるいは、絶縁膜の下で他の配線層のパターンに覆われることなく露出している必要がある。しかしながら、複数の配線層を有するTFT基板では、上層・下層の位置関係で各層の回路パターンが積層されているため、オープン欠陥を解消するための結線を実施できない下層の回路パターンが存在する。以下に、図を用いて具体的な例を説明する。
図18は従来のTFT基板の構成例を示す平面図である。この図18はTFT基板上における表示領域の一画素分とその周辺の回路パターンを抜き出したものである。また、図19は図18のA−A’断面図であり、図20は図18のB−B’断面図であり、図21は従来のTFT基板でオープン欠陥が発生した状態を示す平面図である。
図18〜図20において、TFT基板の母材であるガラス基板201の第一の配線層には、信号線103,104、ゲート電極109,110、キャパシタ電極112などが形成されている。第一の配線層の上には、第一の絶縁膜202が形成されている。ゲート電極109の上方の第一の絶縁膜202の上には、TFT105の活性層となるアモルファスシリコン膜111が形成されている。アモルファスシリコン膜111とその上方のドレイン電極106、ソース電極108の間には、オーミックコンタクトを成すためのn+アモルファスシリコン膜207,208が形成されている。
第一の絶縁膜202の上に第二の配線層が設けられている。第二の配線層には、走査線101,102、ドレイン電極106,107、ソース電極108、キャパシタ電極113、キャパシタ電極113の上層へのコンタクト部119などが形成されている。キャパシタ電極112の上方の第一の絶縁膜202の上には、キャパシタ電極112に対向する状態でキャパシタ電極113が形成されている。ここでは、説明の便宜上、キャパシタ電極113をキャパシタ電極112より小さく図示しているが、実際の基板においては、キャパシタ容量を極大化する目的で二つの電極サイズは同一となるように設計される。
第一の配線層と第二の配線層間のコンタクト部114,115,116,117,118では、第一の絶縁膜202に開口部が設けられ、この開口部を介して第一の配線層膜と第二の配線層膜が電気的に接続する構造となっている。第二の配線層の上には第二の絶縁膜203が形成されている。キャパシタ電極113の上層へのコンタクト部119では、後工程で第二の絶縁膜203の上に形成される第三の配線層とのコンタクトのために開口部が設けられる。
一方、図21においては、ゲート電極109にオープン欠陥401が存在している。また、キャパシタ電極112にはオープン欠陥402が存在している。
結線型リペアを下層の配線層パターンに対して実施する際は、配線層の上方にある絶縁膜に対して、レーザー加工によりコンタクトホールを形成する必要がある。その際、接続対象となるパターンの上方配線層に、接続対象外のパターンが存在する場合は、新たなショート故障の発生を防ぐために、上方配線層のパターンから数μm以上離した場所にコンタクトホールを形成する必要がある。また、結線型リペアの信頼性を確保するためには、コンタクトホールとその下にある接続対象パターンの平面寸法を数μm以上にする必要がある。その結果、結線型リペアの対象となる下層配線層のパターンには、上方配線層のパターンに覆われていない、十分に大きな接続箇所が必要となる。
図21において、ゲート電極109のオープン欠陥401に対するリペアは、欠陥によって分断されたパターン同士を結線型リペアによって接続することで実現される。しかしながら、図21に示すTFT基板では、欠陥によって分断されたゲート電極109のTFT105側のパターンに、結線型リペアのためのコンタクトホール加工が可能な十分に大きいサイズの接続箇所が存在しない。このため、結線型リペアを実施することができない。
また図21において、キャパシタ電極112のオープン欠陥402に対するリペアに関しても、欠陥によって分断されたキャパシタ電極112に対向するキャパシタ電極113で覆われた側のパターンに、結線型リペアのためのコンタクトホール加工が可能な十分に大きい面積の接続箇所が存在しない。このため、結線型リペアを実施することができない。
このように、結線型リペアを実施できないパターンの存在は、リペアの実施率を低下させる原因となるものであり、TFT基板を製造する際の歩留り向上の阻害要因ともなるが、問題を解決するTFT基板の提案はなされていない。
結線型リペアを実施するにあたり、予めTFT基板に冗長パターンを設けておく方法がいくつか提案されている。例えば、下記特許文献1では、結線の一部となるような冗長パターンを既存パターンに追加して、あるいは、既存パターンから独立して設けることを提案している。この提案では、冗長パターンの存在により、欠陥に対するリペアの実施率を上げることが可能となる。しかしながら、この提案では、層間ショート欠陥のリペアへの適用のみを対象としており、結線型リペアを用いる最大目的であるオープン欠陥のリペアが考慮されていない。
また、オープン欠陥には、第一の配線層と第二の配線層間のコンタクト部で発生するものがある。上記図18に示すTFT基板のコンタクト部114にオープン欠陥が発生すると、上記図21に示す層間オープン欠陥401によるものと同じ画素表示不良が発生する。異なる配線層のパターン同士を接続する方法としては、当該二つのパターンが平面レイアウト的に重なり合った箇所で、パターンの重なり部分にレーザーを照射し溶融接合する方法が知られている。したがって、層間コンタクト部のオープン欠陥についても、コンタクト部付近のパターン重なり部分をレーザー溶融接合する方法でリペアすることができる。
しかしながら、層間コンタクト部のオープン欠陥が発生している場合は、コンタクト部とその周辺において正常な層構造を成していない可能性が一般的に高い。レーザー溶融接合を行なうためのレーザー照射条件は、正常な層構造において定められたものである。このため、コンタクト部のオープン欠陥が発生している場合には、レーザー溶融接合の成功率が通常より低くなることが予想される。加えて、レーザー溶融結合の成功率を上げるには絶縁膜を薄くする必要があるが、絶縁膜の厚さは基板の電気的仕様等によって定まるものである。よって、厚い絶縁膜のTFT基板の場合は、レーザー溶融接合を行えない可能性もある。
また、結線型リペアはショート欠陥の修復にも用いられる。ショート欠陥の例を図22にて説明する。図22は図18に示す従来のTFT基板にショート欠陥が発生した状態を示している。層間ショート欠陥501は、走査線102と信号線103の間を第一の絶縁膜202を貫通してショートさせるものである。同層ショート欠陥502は、走査線101とソース電極108の間を第二の配線層上においてショートさせるものである。同層ショート欠陥503は、ソース電極108とキャパシタ電極113の間を第二の配線層上においてショートさせるものである。層間ショート欠陥とは、異なる配線層に形成された導電体同士がショート(短絡)してしまう欠陥をいい、同層ショート欠陥とは、同じ配線層に形成された導電体同士がショートしてしまう欠陥をいう。
図23は上記ショート欠陥に対してリペアを実施したTFT基板の例を示す平面図である。また、図24は図23のC−C’断面図であり、図25は図23のD−D’断面図であり、図26は図23のE−E’断面図である。図24〜図26では切断型リペアによる切断部がガラス基板上面まで達している場合について記している。切断型リペアとは、短絡した箇所を切断によって分断させる修復方法である。
まず、層間ショート欠陥501に対しては、切断型リペアによる切断部601,602によって走査線102のショート部分の切り離しを行ない、結線型リペアによる配線603によって走査線102の分断された左右のパターンを接合することで完全修復を実現している。また、同層ショート欠陥502に対しては、切断型リペアによる切断部604によって、同層ショート欠陥502を切断し、走査線101とソース電極108のショートを解消している。また、同層ショート欠陥503に対しては、切断型リペアによる切断部605によって、同層ショート欠陥503を切断し、ソース電極108とキャパシタ電極113のショートを解消している。
図24におけるコンタクトホール701の形成には、切断型リペアで用いられるレーザー照射が流用されることが多い。その場合、レーザー照射の光出力が絶縁膜203の膜質や厚さに応じた最適値になるように事前に条件出し作業が行なわれる。条件出しされた光出力を用いることで、ホール直下のパターンに深刻なダメージを与えることなく、コンタクトホールを開けることが可能となる。コンタクトホールが絶縁膜203と絶縁膜202の双方に開けられる場合も同様である。
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。
図1は本発明が適用される有機EL表示装置の構成例を示す断面図である。図示した有機EL表示装置1は複数(多数)の有機EL素子2を用いて構成されるものである。有機EL素子2は、R(赤),G(緑),B(青)の発光色の違いで単位画素ごとに区分されている。ただし、図1では、そのうちの1つだけを示している。
有機EL素子2は、表示制御のための回路基板となる素子形成用基板3を用いて構成されている。素子形成用基板3上には、図示しないスイッチング素子(例えば、薄膜トランジスタ)とともに、下部電極4、絶縁層5、有機層6及び上部電極7が順に積層されている。さらに、上部電極7は保護層8によって覆われ、この保護層8の上に接着層9を介して対向基板10が配置されている。有機EL素子2は、有機材料からなる有機層6を下部電極4と上部電極7でサンドイッチ状に挟み込んだ構造になっている。
素子形成用基板3と対向基板10は、それぞれ透明なガラス基板によって構成されるものである。素子形成用基板3と対向基板10は、それら2枚の基板の間に、下部電極4、絶縁層5、有機層6、上部電極7、保護層8、接着層9を挟み込むかたちで、互いに対向する状態に配置されている。このなかで、下部電極4、絶縁層5、有機層6及び上部電極7は、実質的に表示機能を担う表示層(表示機能回路)を構成するものである。
下部電極4及び上部電極7は、一方がアノード電極となり、他方がカソード電極となる。下部電極4は、有機EL表示装置1が上面発光型である場合には高反射性材料で構成され、有機EL表示装置1が透過型である場合は透明材料で構成される。
ここでは、一例として、有機EL表示装置1が上面発光型で、下部電極4がアノード電極である場合を想定している。この場合、下部電極4は、例えば銀(Ag)、アルミニウム(Al)、クロム(Cr)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、タンタル(Ta)、タングステン(W)、プラチナ(Pt)さらには金(Au)のように、反射率の高い導電性材料、又はその合金で構成される。
なお、有機EL表示装置1が上面発光型で、下部電極4がカソード電極である場合は、下部電極4は、例えばアルミニウム(Al),インジウム(In),マグネシウム(Mg)−銀(Ag)合金,リチウム(Li)−フッ素(F)化合物、リチウム-酸素(O)化合物のように、仕事関数が小さく、かつ、光反射率の高い導電性材料で構成される。
また、有機EL表示装置1が透過型で、下部電極4がアノード電極である場合は、下部電極4は、例えばITO(Indium−Tin−Oxide)やIZO(Inidium−Zinc−Oxide)のように、透過率の高い導電性材料で構成される。また、有機EL表示装置1が透過型で、下部電極4がカソード電極である場合は、下部電極4は、仕事関数が小さく、かつ、光透過率の高い導電性材料で構成される。
絶縁層5は、下部電極4の周辺部を覆う状態で素子形成用基板3の上面に形成されている。絶縁層5には単位画素ごとに窓が形成されており、この窓の開口部分で下部電極4が露出している。絶縁層5は、例えばポリイミドやフォトレジスト等の有機絶縁材料や、酸化シリコンのような無機絶縁材料を用いて形成されるものである。
有機層6は、例えば図2に示すように、素子形成用基板3側から順に、正孔注入層61、正孔輸送層62、発光層63(63r,63g,63b)及び電子輸送層64を積層した4層の積層構造を有するものである。
正孔注入層61は、例えば、m−MTDATA〔4,4,4 -tris(3-methylphenylphenylamino)triphenylamine〕によって形成されるものである。正孔輸送層62は、例えば、α−NPD[4,4-bis(N-1-naphthyl-N-phenylamino)biphenyl]によって形成されるものである。なお、材料はこれに限定されず、例えばベンジジン誘導体、スチリルアミン誘導体、トリフェニルメタン誘導体、ヒドラゾン誘導体などの正孔輸送材料を用いることができる。また、正孔注入層61及び正孔輸送層62は、それぞれ複数層からなる積層構造であってもよい。
発光層63は、RGBの色成分ごとに異なる有機発光材料によって形成されるものである。具体的には、赤色発光層63rは、例えば、ホスト材料となるADNに、ドーパント材料として2,6≡ビス[(4’≡メトキシジフェニルアミノ)スチリル]≡1,5≡ジシアノナフタレン(BSN)を30重量%混合したものにより構成される。緑色発光層63gは、例えば、ホスト材料となるADNに、ドーパント材料としてクマリン6を5重量%混合したものにより構成される。青色発光層63bは、例えば、ゲスト材料となるADNに、ドーパント材料として4,4’≡ビス[2≡{4≡(N,N≡ジフェニルアミノ)フェニル}ビニル]ビフェニル(DPAVBi)を2.5重量%混合したものにより構成される。各色の発光層63r,63g,63bは、画素の色配列に応じてマトリクス状に配置される。
電子輸送層64は、例えば、8≡ヒドロキシキノリンアルミニウム(Alq3 )によって形成されるものである。なお、有機層6については、ここで例示する4層の構造に限らず、少なくとも発光層を含む層であればよい。例えば、上述した4層(正孔注入層、正孔輸送層、発光層、電子輸送層)の構造以外にも、図示しない電子注入層を加えた5層の構造であってもよいし、それよりも層数が少ない又は多い構造であってもよい。
上部電極7は、有機EL表示装置1が上面発光型である場合は、透明又は半透明の導電性材料で構成され、有機EL表示装置1が透過型である場合は、高反射性材料で構成される。
以上の素子形成用基板3、下部電極4、絶縁層5、有機層6、上部電極7により、有機EL素子2(赤色有機EL素子2r、緑色有機EL素子2g、青色有機EL素子2b)が構成されている。
保護層8は、上部電極7や有機層6への水分の到達を防止するなどの目的で形成されるものである。このため、保護層8は、透水性及び吸水性の低い材料を用いて十分な膜厚で形成される。また、保護層8は、有機EL表示装置1が上面発光型である場合には、有機層6で発光させた光を透過させる必要があるため、例えば80%程度の光透過率を有する材料で構成される。
また、上部電極7を金属薄膜で形成し、この金属薄膜の上に直接、絶縁性の保護層8を形成するものとすると、保護層8の形成材料として、無機アモルファス性の絶縁性材料、例えばアモルファスシリコン(α−Si)、アモルファス炭化シリコン(α−SiC)、アモルファス窒化シリコン(α−Si1-x Nx )、さらにはアモルファスカーボン(α−C)等を好適に用いることができる。このような無機アモルファス性の絶縁性材料は、グレインを構成しないため透水性が低く、良好な保護層8となる。
接着層9は、例えばUV(紫外線)硬化型樹脂によって形成されるものである。接着層9は、対向基板10を固着させるためのものである。
なお、ここでの図示は省略したが、このような構成の有機EL表示装置1にカラーフィルタを組み合わせて設ける場合には、RGBの各色に対応する有機EL素子2r,2g,2bから発せられる発光のスペクトルのピーク波長近傍の光のみを透過するカラーフィルタを、各色の有機EL素子2r,2g,2bの光取り出し面側に設けることになる。
<駆動回路の構成>
図3は有機EL表示装置1の駆動回路の構成例を示す図である。有機EL表示装置1の駆動回路は、素子形成用基板3上に形成されている。さらに詳述すると、素子形成用基板3上には、表示領域11とその周辺領域12とが設定されている。表示領域11には、複数の走査線13と複数の信号線14とが縦横にマトリクス状に配線されている。走査線13と信号線14の各交差部には画素15が1つずつ設けられている。各々の画素15には、上述した有機EL素子2を含む画素回路が設けられている。また周辺領域11には、走査線13を走査駆動する走査線駆動回路16と、輝度情報に応じた映像信号(すなわち入力信号)を信号線14に供給する信号線駆動回路17とが配置されている。
<画素回路の構成>
図4は画素回路の構成例を示す図である。画素回路は、例えば有機EL素子2、駆動トランジスタTr1、書き込みトランジスタ(サンプリングトランジスタ)Tr2、及び保持容量Csによって構成されている。この画素回路では、走査線駆動回路16の駆動により、書き込みトランジスタTr2を介して信号線14から書き込まれた映像信号が保持容量Csに保持され、保持された信号量に応じた電流が駆動トランジスタTr1から有機EL素子2に供給され、この電流値に応じた輝度で有機EL素子2が発光する。
なお、上記のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けたりして画素回路を構成してもよい。また、周辺領域12には、画素回路の変更に応じて必要な駆動回路を追加してもよい。
<回路基板の構成>
次に、上記素子形成用基板3に適用される回路基板の構成について説明する。なお、ここでは一例として、上述した有機EL表示装置1が上面発光型である場合の回路基板を想定するが、本発明はこれに限るものではない。また、本発明は有機EL表示装置に限らず、例えば液晶表示装置やプラズマ表示装置などにも適用可能である。
図5は本発明の実施形態に係るTFT基板(表示装置用の回路基板)の構成例を示す平面図である。なお、本実施形態においては、上記図18〜図20に示した従来のTFT基板と同様の構成要素に同じ符号を付し、重複する説明はできるだけ省略する。
まず、TFT基板の母材であるガラス基板(不図示)上には、第一の配線層と、第一の絶縁膜と、第二の配線層と、第二の絶縁膜が、下層から上層に向かって順に積層した状態で形成されている。ガラス基板、第一の絶縁膜及び第二の絶縁膜の積層関係については、上記図19及び図20に示したとおりである。すなわち、第一の配線層は、第一の絶縁膜によって覆われ、第二の配線層は、第二の絶縁膜によって覆われる。このため、第一の配線層は、第二の配線層よりも下層に形成されるものとなる。
第一の配線層には、当該第一の配線層の回路パターンとして、信号線103,104、ゲート電極109,110、キャパシタ電極112などが形成されている。また、第二の配線層には、当該第二の配線層の回路パターンとして、走査線101,102、アモルファスシリコン膜111、キャパシタ電極113、ドレイン電極106,107、ソース電極108などが形成されている。これらの回路パターンは、上記素子形成用基板3おいて、下部電極4よりも下層に、図示しない平坦化膜を隔てて形成されるものである。回路パターンとは、電気回路を構成する電極や配線、半導体膜などのパターンをいう。
上記図3に示す駆動回路との対応関係では、走査線101,102が走査線13に該当し、信号線103,104が信号線14に該当するものとなる。また、上記図4に示す画素回路との対応関係では、TFT105が書き込みトランジスタTr2に該当し、キャパシタ電極112,113が保持容量Csの対向電極に該当するものとなる。
ここで、第一の配線層の回路パターンに属するゲート電極109は、当該第一の配線層に島状に孤立したかたちで形成された電極パターン部(島状パターン部)となっている。また、第一の配線層の回路パターンに属するキャパシタ電極112も、当該第一の配線層に島状に孤立したかたちで形成された電極パターン部(島状パターン部)となっている。ゲート電極109及びキャパシタ電極112は、それぞれ上記画素ごとに設けられるものである。
ゲート電極109に対しては冗長パターン部1001が形成され、キャパシタ電極112に対しては冗長パターン部1002が形成されている。冗長パターン部1001,1002は、いずれもゲート電極109やキャパシタ電極112と同一の配線層となる第一の配線層に形成されている。冗長パターン部1001,1002は、オープン欠陥やショート欠陥などのパターン欠陥を修復するためのリペア用として予め設けられたものである。このため、冗長パターン部1001,1002は、当該冗長パターン部を用いてオープン欠陥やショート欠陥を修復する際に結線経路の一部となる。
冗長パターン部1001は、ゲート電極109からゲートのチャネル幅方向に一体に延在するかたちで第一の配線層に形成されている。ゲートのチャネル幅方向は、信号線の長さ方向(垂直方向)に平行な方向になっている。冗長パターン部1002は、キャパシタ電極112から信号線の長さ方向に一体に延在するかたちで第一の配線層に形成されている。これにより、ゲート電極109と冗長パターン部1001は一連のパターンとして一体に形成され、キャパシタ電極112と冗長パターン部1002も一連のパターンとして一体に形成されている。
冗長パターン部1001,1002は、回路基板の平面レイアウト上、第二の配線層の回路パターンに属する走査線101,102、アモルファスシリコン膜111、キャパシタ電極113、ドレイン電極106,107、ソース電極108などと重ならない位置に形成されている。すなわち、冗長パターン部1001は、信号線の長さ方向ではアモルファスシリコン膜111とキャパシタ電極113との間の空き領域に形成され、走査線の長さ方向(水平方向)ではコンタクト部116と信号線103との間の空き領域に形成されている。また、冗長パターン部1002は、信号線の長さ方向ではキャパシタ電極113と走査線102との間の空き領域に形成され、走査線の長さ方向ではコンタクト部119と信号線104との間の空き領域に形成されている。
ここで、パターン欠陥のリペアを実施するために必要な冗長パターンの最小サイズ(平面的なサイズ)は、コンタクトホールの形成に用いる切断型リペアの仕様や、TFT基板の電気的性能を維持するのに必要な配線パターンの仕様などによって定まる。
切断型リペアの仕様や配線パターンの仕様は一般的に以下のようなものとなる。
切断型リペアで形成するコンタクトホールのサイズ(直径):3μm〜5μm程度
切断型リペアで形成するコンタクトホールの仕上がり精度:1μm程度
切断型リペアの加工位置決め精度:1μm程度
絶縁のために確保する水平方向のパターン間距離:1μm程度
上記仕様を元にすると、冗長パターンの最小サイズは、概ね一辺の長さが5μm〜7μm程度の矩形サイズとなる。
図6は本発明の実施形態に係るTFT基板に冗長パターン部1001を用いてリペアを実施した例を示す平面図である。また、図7は図6のF−F’断面図であり、図8は図6のG−G’断面図である。
まず、ゲート電極109には、当該ゲート電極109の一部に配線が切断したかたちのオープン欠陥1101が生じている。このオープン欠陥1101に対してのリペアは、欠陥によって分断された一方のパターンにつながっている冗長パターン部1001と、欠陥によって分断されたもう一方のパターンにつながっている走査線101を、結線型リペアによって形成した配線1102によって接続することで実現する。
さらに詳述すると、配線1102は、第二の絶縁膜203の上に第三の配線層として形成されている。配線1102と冗長パターン部1001の間(層間)には、第一の絶縁膜202及び第二の絶縁膜203を貫通するようにレーザー加工によってコンタクトホール1201が形成されている。コンタクトホール1201は、冗長パターン部1001の直上に形成されている。そして、配線1102と冗長パターン部1001は、コンタクトホール1201を介して電気的に接続されている。
また、配線1102と走査線101の間(層間)には、第二の絶縁膜203を貫通するようにレーザー加工によってコンタクトホール1301が形成されている。コンタクトホール1301は、走査線101と信号線103の交差部から離間した位置で、走査線101の直上に形成されている。そして、配線1102と走査線101は、コンタクトホール1301を介して電気的に接続されている。
具体的なリペアの方法としては、まず、冗長パターン1001の直上に位置して第一の絶縁膜202及び第二の絶縁膜203にレーザー照射による穴あけ加工によってコンタクトホール1201を形成することにより、冗長パターン1001の表面を露出させる。また、コンタクトホール1201の形成と同時に又はその前に、あるいはその後に、第二の配線層の回路パターンのなかで、ゲート電極109を接続すべき走査線101の直上に位置して第二の絶縁膜203にレーザー照射による穴あけ加工によってコンタクトホール1301を形成することにより、走査線101の表面を露出させる。
その後、第二の絶縁膜203上にレーザーCVD法等によってリペア用の配線1102を形成するとともに、この配線1102の形成材料で上記コンタクトホール1201,1301を埋め込むことにより、ゲート電極109と走査線101を導通させる。この場合、コンタクトホール1201,1301は、レーザーCVD法による配線1102の形成と同時進行で埋め込まれる。
このリペア実施例においては、冗長パターン部1001につながるコンタクトホール1201と、走査線101につながるコンタクトホール1301と、これら2つのコンタクトホール1201,1301につながる配線1102とを介して、信号線101とゲート電極109とを電気的に接続することにより、第一の配線層の回路パターンで生じたオープン欠陥1101がリペアされる。
図9は本発明の実施形態に係るTFT基板に冗長パターン部1002を用いてリペアを実施した例を示す平面図である。また、図10は図9のH−H’断面図であり、図11は図9のI−I’断面図である。
まず、キャパシタ電極112には、当該キャパシタ電極112からコンタクト部116に向かって延在する配線が切断したかたちのオープン欠陥1401が生じている。このオープン欠陥1401に対してのリペアは、欠陥によって分断された一方のパターンにつながっている冗長パターン部1002と、欠陥によって分断されたもう一方のパターンにつながっているソース電極108を、結線型リペアによって形成した配線1402によって接続することで実現する。
さらに詳述すると、配線1402は、第三の配線層となる第二の絶縁膜203の上に形成されている。配線1402と冗長パターン部1002の間(層間)には、第一の絶縁膜202及び第二の絶縁膜203を貫通するようにレーザー加工によってコンタクトホール1501が形成されている。コンタクトホール1501は、冗長パターン部1002の直上に形成されている。そして、配線1402と冗長パターン部1002は、コンタクトホール1501を介して電気的に接続されている。
また、配線1402とソース電極108の間(層間)には、第二の絶縁膜203を貫通するようにレーザー加工によってコンタクトホール1601が形成されている。コンタクトホール1601は、コンタクト部116から離間した位置で、ソース電極108の直上に形成されている。そして、配線1402とソース電極108は、コンタクトホール1601を介して電気的に接続されている。
具体的なリペアの方法としては、まず、冗長パターン1002の直上に位置して第一の絶縁膜202及び第二の絶縁膜203にレーザー照射による穴あけ加工によってコンタクトホール1501を形成することにより、冗長パターン1002の表面を露出させる。また、コンタクトホール1501の形成と同時に又はその前に、あるいはその後に、第二の配線層の回路パターンのなかで、キャパシタ電極112を接続すべきソース電極108の直上に位置して第二の絶縁膜203にレーザー照射による穴あけ加工によってコンタクトホール1601を形成することにより、ソース電極108の表面を露出させる。
その後、第二の絶縁膜203上にレーザーCVD法等によってリペア用の配線1402を形成するとともに、この配線1402の形成材料で上記コンタクトホール1501,1601を埋め込むことにより、キャパシタ電極112とソース電極108を導通させる。この場合、コンタクトホール1501,1601は、レーザーCVD法による配線1402の形成と同時進行で埋め込まれる。
このリペア実施例においては、冗長パターン部1002につながるコンタクトホール1501と、ソース電極108につながるコンタクトホール1601と、これら2つのコンタクトホール1501,1601につながる配線1402とを介して、キャパシタ電極112とソース電極108とを電気的に接続することにより、第一の配線層の回路パターンで生じたオープン欠陥1401がリペアされる。
以上の説明では、TFT基板のパターン自体にオープン欠陥が発生した場合のリペア方法について説明したが、第一の配線層と第二の配線層間のコンタクト部でオープン欠陥が発生した場合についても、前述したリペア方法を用いて修復することができる。本発明に係るリペア方法は、コンタクト部から離れた箇所で溶融接合を行なう結線型リペアであるため、コンタクト部分の層状態や絶縁膜の厚さの影響を受けにくくなる。したがって、コンタクト部で溶融接合を行なう場合に比べてリペアの成功率が高くなる。
図12は本発明の他の実施形態に係るTFT基板の構成例を示す平面図である。また、図13は図12のJ−J’断面図であり、図14は図12のK−K’断面図である。図示のように、ゲート電極109に対応して設けられた冗長パターン部1001には予めリペアのためのコンタクト部1701が設けられている。また、キャパシタ電極112に対応して設けられた冗長パターン部1002にも予めリペアのためのコンタクト部1702が設けられている。これらのコンタクト部1701,1702は、TFT基板の製造過程において、第一の配線層と第二の配線層の間に形成される他のコンタクト部や、第二の配線層と第三の配線層の間に形成される他のコンタクト部と同じ工程で形成されるものである。
コンタクト部1701は、第一の絶縁膜202及び第二の絶縁膜203を貫通するコンタクトホールの形態で設けられている。ここで記述するコンタクトホールとは、上層の配線層と下層の配線層を電気的に接続するために絶縁膜に形成される穴(ビアホール、スルーホールを含む)をいう。上記のようにコンタクトホール1701を設けた場合は、リペアを行なう際にコンタクトホールの形成が不要になるという利点がある。ただし、コンタクト部1701については、第一の絶縁膜202及び第二の絶縁膜203を順に形成する過程で、第一の絶縁膜202にのみ、又は第二の絶縁膜203にのみ、設けるようにしてもよい。その場合は、次のような効果が得られる。
すなわち、第一の絶縁膜202にのみ、又は第二の絶縁膜203にのみコンタクト部1701を設けた場合は、当該コンタクト部1701が第一の絶縁膜202又は第二の絶縁膜203によって埋め込まれた状態となる。このため、冗長パターン部1001を利用せずに何らかのパターン欠陥を修復する際に、冗長パターン部1001の直上を結線型リペアの配線経路として利用できるようになる。また、冗長パターン部1001を利用してパターン欠陥を修復する際には、リペアを実施する段階で絶縁膜202,203にコンタクトホールを形成する場合に比較して、冗長パターン部1001に達するまでのコンタクトホールの形成深さが浅くなる。このため、レーザー照射による穴あけ加工の条件出し作業が簡単になるという利点や、穴あけ加工の安定性が向上するという利点がある。
コンタクト部1702は、第一の絶縁膜202及び第二の絶縁膜203を貫通するコンタクトホールの形態で設けられている。また、コンタクト部1702の下側には、冗長パターン部1002につながるコンタクト電極1901が設けられている。コンタクト電極1901は、コンタクト部1702の一部として第一の絶縁膜202に形成されたコンタクトホールに埋め込まれている。ここで記述するコンタクト電極とは、コンタクトホールに導電材料を埋め込んで形成される柱状の電極をいう。
コンタクト電極1901は、第二の絶縁膜203を形成する前の工程で、冗長パターン1002の直上に位置して第一の絶縁膜202にコンタクトホールを形成した後、第二の配線層を形成する際に、例えばキャパシタ電極113や走査線101,102の形成材料でコンタクトホールを埋め込むことにより形成されるものである。このため、第一の絶縁膜202上に第二の配線層を形成する工程で、例えばキャパシタ電極113と同時にコンタクト電極1901を形成した場合は、キャパシタ電極113と同じ材料でコンタクト電極1901が形成されることになり、走査線101,102と同時にコンタクト電極1901を形成した場合は、走査線101,102と同じ材料でコンタクト電極1901が形成されることになる。
こうしてコンタクト部1702にコンタクト電極1901を埋め込んだ場合は、コンタクトホール内を導電材料で埋め込む際の埋め込み深さが浅くなる。このため、結線型リペアの実施時間が短縮され、コンタクトホール部の結線信頼性が向上するという利点が得られる。
また、図14においては、コンタクト電極1901の直上で第二の絶縁膜203に予めコンタクトホールを設けているが、このコンタクトホールはリペアを実施する段階で設けるようにしてもよい。その場合は、コンタクト部1702として設けられたコンタクト電極1901の存在により、リペアの実施段階でコンタクトホールを形成する深さが浅くなるため、上記同様にレーザー照射による穴あけ加工の条件出し作業が簡単になるという利点や、穴あけ加工の安定性が向上するという利点が得られる。
なお、冗長パターン部1001に対応して形成されるコンタクト部1701と、冗長パターン部1002に対応して形成されるコンタクト部1702の構成は、同じであってもかまわない。すなわち、図13に示すコンタクト部1701の構成をコンタクト部1702に適用してもよいし、図14に示すコンタクト部1702の構成をコンタクト部1701に適用してもよい。
また、コンタクト部1701において表面(コンタクトホールの底面)に露出する冗長パターン部1001や、コンタクト部1702において表面(コンタクトホールの底面)に露出するコンタクト電極1901は、リペア後の後工程で成膜される絶縁性の平坦化膜(不図示)によって覆われる。このため、冗長パターン部1001やコンタクト電極1901は、平坦化膜の上層に形成される表示機能回路とは電気的に絶縁された状態となる。
図15は本発明の実施形態に係るTFT基板にショート欠陥が発生した状態を示す平面図である。同層ショート欠陥502は、走査線101とソース電極108の間を第二の配線層上においてショートさせるものである。同層ショート欠陥503は、ソース電極108とキャパシタ電極113の間を第二の配線層上においてショートさせるものである。これらの同層ショート欠陥502,503は、上記図22に示したものと同じである。
図16は本発明の実施形態に係るTFT基板に冗長パターン部1001を用いて同層ショート欠陥502のリペアを実施した例を示す平面図である。図16においては、切断型リペアによる切断部604によって同層ショート欠陥502を切断することにより、走査線101とソース電極108のショートを解消している。ただし、切断型リペアによる切断部604は、ガラス基板まで達して第一の配線層のゲート電極109を切断している可能性が高い。このため、上述したオープン欠陥401(図21参照)に適用した結線型リペアと同様に、冗長パターン部1001と走査線101を配線1102によって電気的に接続している。
具体的なリペアの方法としては、第二の配線層で走査線101とソース電極108をショートさせているショート欠陥502をレーザー照射によって切断することにより、切断部604を境に走査線101とソース電極108を分断させる。このとき、切断部604はゲート電極109を横切ることになるため、ゲート電極109にオープン欠陥が生じる恐れがある。
そこで、切断部604を形成した後、又は切断部604を形成する前に、上記図6〜図8を用いて説明した方法と同様の方法で、コンタクトホール1201,1301及び配線1102を形成することにより、ゲート電極109と走査線101を導通させる。
これにより、走査線101とソース電極108は切断部604で分断され、ゲート電極109と走査線101は配線1102を介して電気的に接続される。このため、第二の配線層の回路パターンで生じた同層ショート欠陥502が完全に修復される。
図17は本発明の実施形態に係るTFT基板に冗長パターン部1002を用いて同層ショート欠陥503のリペアを実施した例を示す平面図である。図17においては、切断型リペアによる切断部605によって同層ショート欠陥503を切断することにより、ソース電極108とキャパシタ電極113のショートを解消している。ただし、切断型リペアによる切断部605は、ガラス基板まで達して第一の配線層のキャパシタ電極112を切断している可能性が高い。このため、結線型リペアの手法に基づいて、冗長パターン部1002とソース電極108を配線1402によって電気的に接続している。
具体的なリペアの方法としては、第二の配線層でソース電極108とキャパシタ電極113をショートさせているショート欠陥503をレーザー照射によって切断することにより、切断部605を境にソース電極108とキャパシタ電極113を分断させる。このとき、切断部605はキャパシタ電極112につながる配線部分を横切ることになるため、キャパシタ電極112にオープン欠陥が生じる恐れがある。
そこで、切断部605を形成した後、又は切断部605を形成する前に、上記図9〜図11を用いて説明した方法と同様の方法で、コンタクトホール1501,1601及び配線1402を形成することにより、キャパシタ電極112とソース電極108を導通させる。
これにより、ソース電極108とキャパシタ電極113は切断部605で分断され、キャパシタ電極112とソース電極108は配線1402を介して電気的に接続される。このため、第二の配線層の回路パターンで生じた同層ショート欠陥503が完全に修復される。
1…有機EL表示装置、101,102…走査線、103,104…信号線、105…TFT、106,107…ドレイン電極、108…ソース電極、109,110…ゲート電極、112,113…キャパシタ電極、202…第一の絶縁膜、203…第二の絶縁膜、502,503…同層ショート欠陥、604,605…切断部、1001,1002…冗長パターン部、1101,1401…オープン欠陥、1102,1402…配線、1201,1301,1501,1601…コンタクトホール、1701,1702…コンタクト部、1901…コンタクト電極