JP2009076552A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2009076552A JP2009076552A JP2007242240A JP2007242240A JP2009076552A JP 2009076552 A JP2009076552 A JP 2009076552A JP 2007242240 A JP2007242240 A JP 2007242240A JP 2007242240 A JP2007242240 A JP 2007242240A JP 2009076552 A JP2009076552 A JP 2009076552A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- region
- semiconductor substrate
- main surface
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 191
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 239000010410 layer Substances 0.000 claims description 29
- 239000002344 surface layer Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 abstract description 25
- 238000009792 diffusion process Methods 0.000 description 37
- 238000002955 isolation Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Abstract
Description
この発明は、半導体素子(MOSFET)やこれを制御する制御回路(集積回路:IC)とこれらをESD(Electro Static Discharge)などのサージ電圧から保護するサージ保護素子を同一半導体基板に形成した半導体装置に関する。 The present invention provides a semiconductor device in which a semiconductor element (MOSFET) and a control circuit (integrated circuit: IC) for controlling the semiconductor element (MOSFET) and a surge protection element for protecting them from a surge voltage such as ESD (Electro Static Discharge) are formed on the same semiconductor substrate. About.
複数のパワー半導体素子や制御回路およびサージ保護素子とが同一半導体基板に形成された半導体装置において、外来のサージ電圧やノイズ電圧の印加およびパワー半導体素子自身の動作で発生したサージ電圧によって、パワー半導体素子や制御回路などが誤動作又は破壊する場合がある。
これを防止するために、図7に示す誘電体分離構造や高濃度埋め込みエピタキシャル層と高濃度分離拡散層を用いた接合分離構造の適用がなされており、自動車向け半導体装置においても前記分離構造を用いて素子の微細化・統合化を進め、半導体チップに形成されるパワー半導体素子や制御回路の縮小化を図っている。尚、図中の符号で2は半導体基板、3はn型半導体領域、8は保護ダイオードのアノード電極、9aはカソード電極、15はp型アノード領域、16はn型カソード領域、22、23は誘電体分離構造の絶縁膜、25は出力段MOSFET26などが形成される素子領域である。
自動車向け半導体装置では、ESD耐量などのサージ耐量やノイズ耐量に対して特に要求が厳しく、誘電体分離構造や接合分離構造を用いて容易に形成できる横型のサージ保護素子では半導体チップに占める面積が大きくなり、そのため半導体チップが大きくなる。それを防止するために、サージ保護素子である保護ダイオードや抵抗・コンデンサを半導体チップ内に形成しないで、外付けにしてチップ面積を小さくして、高サージ耐量を実現させる例が多い。
In a semiconductor device in which a plurality of power semiconductor elements, control circuits, and surge protection elements are formed on the same semiconductor substrate, the power semiconductor is generated by the application of an external surge voltage or noise voltage and the surge voltage generated by the operation of the power semiconductor element itself. Elements, control circuits, etc. may malfunction or be destroyed.
In order to prevent this, the dielectric isolation structure shown in FIG. 7 and the junction isolation structure using the high concentration buried epitaxial layer and the high concentration isolation diffusion layer have been applied. The device is used for further miniaturization and integration, and the power semiconductor device and the control circuit formed on the semiconductor chip are reduced in size. In the figure, reference numeral 2 is a semiconductor substrate, 3 is an n-type semiconductor region, 8 is an anode electrode of a protective diode, 9a is a cathode electrode, 15 is a p-type anode region, 16 is an n-type cathode region, and 22 and 23 are An
In semiconductor devices for automobiles, the requirements for surge resistance and noise resistance, such as ESD resistance, are particularly strict, and a horizontal surge protection element that can be easily formed using a dielectric isolation structure or a junction isolation structure occupies an area occupied by a semiconductor chip. As a result, the semiconductor chip becomes larger. In order to prevent this, in many cases, a surge diode is not formed in the semiconductor chip as a surge protection element, but is externally attached to reduce the chip area to achieve a high surge resistance.
また、図8に示す様なサージ保護素子として同一半導体基板に縦型の保護ダイオードを形成する方法がある。この場合、横型の保護ダイオードよりも電流密度を大きくできるため、横型の保護ダイオードに比べてチップに占める面積を小さくしても、高いサージ耐量を確保できる。尚、図中の符号で4は低濃度p型半導体領域、5は高濃度p型半導体領域、9は表面金属電極、10は裏面金属電極、17は高濃度n型拡散領域、18はn型コンタクト領域、27は出力段MOSFET26やICを形成するためのn型ウェル領域、28は保護ダイオードである縦型pnダイオードのアバランシェ電流が流れる箇所(p+n+接合)である。
図9は、保護ダイオードを出力段MOSFETのサージ保護に用いた場合の接続図であり、図10は、保護ダイオードを車載用パワーIC(IC55)の入力サージ保護に用いた場合の接続図である。図9の出力段MOSFET26のドレイン端子Dまたは図10のIC55の入力端子60に正サージ電圧が印加されると、サージ保護素子である保護ダイオード51が先にブレークダウン(アバランシェに突入)するため、出力段MOSFET26またはIC55はサージ電圧から保護される。
また、特許文献1には、ショットキー接触型FETのソース電極とドレイン電極をカソード電極として電気的に短絡し、ショットキー接触するゲート電極をアノード電極とする横型のショットキーバリアダイオードが開示されている。
As a surge protection element as shown in FIG. 8, there is a method of forming a vertical protection diode on the same semiconductor substrate. In this case, since the current density can be made larger than that of the lateral protection diode, a high surge resistance can be ensured even if the area occupied on the chip is smaller than that of the lateral protection diode. In the figure,
FIG. 9 is a connection diagram when the protection diode is used for surge protection of the output stage MOSFET, and FIG. 10 is a connection diagram when the protection diode is used for input surge protection of the in-vehicle power IC (IC55). . When a positive surge voltage is applied to the drain terminal D of the
また、特許文献2には、p基板の上にnウェル領域を形成し、nウェル領域とp基板からなる縦型のpnダイオードを形成し、nウェル領域の表面にはショットキーバリアダイオードのアノード電極となる金属電極を形成することで正負のサージ電圧に対応できることが開示されている。
また、特許文献3には、静電気保護ダイオードの動作抵抗を低減するために、pnダイオードを構成するp領域とn領域の濃度勾配を制御し、さらにその動作抵抗がアバランシェ電流の増加に対して負性抵抗とならないようにすることが開示されている。
Further, in
主に自動車用にいられる半導体装置は10〜15kV以上の非常に高いESD耐量が求められ、特に半導体装置を構成する出力段MOSFET26などのパワー素子おいては実力耐量25kV以上の高いESD耐量が要求されることがある。
この様な要求に対し、ESDなどのサージ保護素子51として縦型のpnダイオードを用いた場合でもESDなどのサージ耐量を確保するために、その専有面積(図8のp+n+接合28の面積)を大きくする必要があり、これによりチップ面積も大きくなる。
また、前記特許文献1、2では、サージ保護素子としてのショットキーバリアダイオードの記載はあるが、縦型のショットキーバリアダイオードのショットキー接合部の面積を大きくするために、そのショットキー接合部が横型のMOSFETやICなどが形成された素子領域の直下の位置に重なるように形成されることは記載されていない。
さらに、前記特許文献3には、保護ダイオードとして縦型のpnダイオード(接合型)について記載されているが、横型のMOSFETやICが形成された素子領域の直下の位置に重なるようにこの保護ダイオードが形成されることや保護ダイオードがショットキーバリアダイオードであることなどについては記載されていない。
この発明の目的は、前記の課題を解決して、チップ面積の増加を伴うことなく高サージ耐量の半導体装置を提供することにある。
Semiconductor devices that are mainly used for automobiles are required to have a very high ESD resistance of 10 to 15 kV or more, and particularly in power elements such as the
In response to such a requirement, even when a vertical pn diode is used as the
Also, in
Furthermore, in
An object of the present invention is to solve the above-mentioned problems and provide a semiconductor device having a high surge resistance without increasing the chip area.
前記の目的を達成するために、第1導電型の半導体基板の第1主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、前記素子領域を前記半導体基板の第2主面に向って投影した箇所を含み前記半導体基板の第2主面の表面層に形成される第2導電型の半導体層と、前記素子領域と離して前記第1主面から前記半導体層に接し該半導体層より不純物濃度が高濃度で形成される第2導電型の第1半導体領域と、前記半導体層とショットキー接合する金属電極とを有する構成とする。
また、第1導電型の半導体基板の第1主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、前記素子領域を前記半導体基板の第2主面に向って投影した箇所と重なり前記半導体基板の第2主面の表面層に選択的に形成される第2導電型の第2半導体領域と、前記素子領域と離して前記半導体基板の第1主面から前記第2半導体領域に接するように形成される該第2半導体領域より不純物濃度が高濃度の第2導電型の第1半導体領域と、前記第2半導体領域とショットキー接合する金属電極とを有する構成とする。
また、第1導電型の半導体基板の第1主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、前記素子領域を前記半導体基板の第2主面に向って投影した箇所と重なり前記半導体基板の第2主面の表面層に選択的に形成される第2導電型の第2半導体領域と、前記素子領域と離して前記半導体基板の第1主面から前記第2半導体領域に接するように形成される該第2半導体領域より不純物濃度が高濃度の第2導電型の第1半導体領域と、前記半導体基板とオーミック接合(接触)し、前記第2半導体領域とショットキー接合する金属電極とを有する構成とする。
In order to achieve the above object, in a semiconductor device having an element region in which a semiconductor element or an integrated circuit is formed on a surface layer of a first main surface of a first conductivity type semiconductor substrate, the element region is formed on the semiconductor substrate. A second conductive type semiconductor layer formed on a surface layer of the second main surface of the semiconductor substrate including a portion projected toward the second main surface; and the semiconductor from the first main surface apart from the element region The semiconductor device includes a first semiconductor region of a second conductivity type that is in contact with the layer and has an impurity concentration higher than that of the semiconductor layer, and a metal electrode that forms a Schottky junction with the semiconductor layer.
In a semiconductor device having an element region in which a semiconductor element or an integrated circuit is formed on a surface layer of a first main surface of a first conductivity type semiconductor substrate, the element region faces the second main surface of the semiconductor substrate. A second semiconductor region of a second conductivity type, which is selectively formed on a surface layer of the second main surface of the semiconductor substrate, overlapping with the projected portion, and separated from the element region from the first main surface of the semiconductor substrate. A structure having a first semiconductor region of a second conductivity type having an impurity concentration higher than that of the second semiconductor region formed so as to be in contact with the second semiconductor region, and a metal electrode that is in Schottky junction with the second semiconductor region. And
In a semiconductor device having an element region in which a semiconductor element or an integrated circuit is formed on a surface layer of a first main surface of a first conductivity type semiconductor substrate, the element region faces the second main surface of the semiconductor substrate. A second semiconductor region of a second conductivity type, which is selectively formed on a surface layer of the second main surface of the semiconductor substrate, overlapping with the projected portion, and separated from the element region from the first main surface of the semiconductor substrate. A second conductivity type first semiconductor region having an impurity concentration higher than that of the second semiconductor region formed so as to be in contact with the second semiconductor region; and an ohmic junction (contact) with the semiconductor substrate; and the second semiconductor region And a metal electrode for Schottky junction.
また、前記第1半導体領域が前記半導体基板の第2主面に達し、前記第1半導体領域が達した箇所面を絶縁膜で被覆するとよい。
また、前記第2半導体領域と前記半導体基板で形成されるpn接合の露出部に絶縁膜を形成するとよい。
また、前記半導体層もしくは前記第2半導体領域の表面不純物濃度が1×1017cm-3以下であるとよい。
また、前記第1半導体領域を形成する代わりに、前記半導体基板の第1主面から前記半導体層もしくは前記第2半導体領域に達するトレンチ溝を形成し、該トレンチ溝を高不純物濃度のポリシリコンもしくは導電膜で充填するとよい。
The first semiconductor region may reach the second main surface of the semiconductor substrate, and the surface where the first semiconductor region has reached may be covered with an insulating film.
An insulating film may be formed on an exposed portion of a pn junction formed by the second semiconductor region and the semiconductor substrate.
The surface impurity concentration of the semiconductor layer or the second semiconductor region is preferably 1 × 10 17 cm −3 or less.
Further, instead of forming the first semiconductor region, a trench groove reaching from the first main surface of the semiconductor substrate to the semiconductor layer or the second semiconductor region is formed, and the trench groove is made of polysilicon having a high impurity concentration or Filled with a conductive film.
この発明によれば、半導体基板の裏面に形成されるサージ保護素子であるショットキーバリアダイオードを横型のMOSFETやICが形成される素子領域の直下の位置に重なるように形成することで、チップ面積の増加を伴わずに動作抵抗を小さくして、半導体装置のサージ耐量を向上させることができる。
また、前記ショットキーバリアダイオードを形成する裏面金属電極を半導体基板の裏面とオーミック接触させることで、半導体基板をGND電位等に固定できて、出力段MOSFETやICなどの素子動作を安定化させることができる。
その結果、高いサージ電圧が印加された場合でも素子の誤動作や破壊を防止し、安定した動作が確保できる高いサージ耐量を有する半導体装置を提供することができる。
According to the present invention, the Schottky barrier diode, which is a surge protection element formed on the back surface of the semiconductor substrate, is formed so as to overlap with a position immediately below the element region where the lateral MOSFET and IC are formed. Therefore, the surge resistance of the semiconductor device can be improved by reducing the operating resistance without increasing the resistance.
Also, by making the backside metal electrode forming the Schottky barrier diode in ohmic contact with the backside of the semiconductor substrate, the semiconductor substrate can be fixed at the GND potential or the like, and the device operation such as the output stage MOSFET or IC is stabilized. Can do.
As a result, even when a high surge voltage is applied, it is possible to provide a semiconductor device having a high surge resistance that can prevent malfunction and destruction of the element and ensure stable operation.
発明の実施の形態を以下の実施例で説明する。以下の説明では第1導電型をp型、第2導電型をn型とした場合の例である。これらの導電型を逆にした場合にはショットキー接合を形成するために、裏面金属電極としてはp型半導体より仕事関数(qφ)が小さい金属を選定する必要がある。 Embodiments of the invention will be described in the following examples. The following description is an example in which the first conductivity type is p-type and the second conductivity type is n-type. When these conductivity types are reversed, in order to form a Schottky junction, it is necessary to select a metal having a work function (qφ) smaller than that of the p-type semiconductor as the back surface metal electrode.
図1は、この発明の第1実施例の半導体装置の要部断面図である。p型半導体基板1の表面層にn型ウェル領域33を形成し、このn型ウェル領域33の表面層に図1に示す横型の出力段MOSFET34や図示しないが複数のデバイスが形成・配線接続され集積回路(IC)などを形成する。この出力段MOSFET34や図示しないICなどが形成される素子領域32(ここではn型ウェル領域33の箇所を指す)の直下を含みp型半導体基板1の裏面全域に低濃度n型半導体層11を形成する。この低濃度n型半導体層11にショットキー接合6aする裏面金属電極6を形成する。裏面金属電極6をモリブデン(Mo)電極とすることでショットキー接合6aが形成される。低濃度n型半導体層11の表面濃度は素子耐圧に関係しており、5×1015cm-3程度とすると60V程度の耐圧を有するショットキー接合とすることができる。また、この裏面金属電極6の材料をパラジウムに代え、表面濃度を1×1015cm-3程度にすることで200V程度の耐圧が得られる。10V程度以上の耐圧を得るためには1×1017cm-3以下とする必要がある。これらの金属材料の他にアルミニウム、クロム、チタン、ニッケルなどもショットキー接合を形成することができる。基本的にn型半導体に対してショットキー接合を形成する金属は、n型半導体の仕事関数より大きな金属であればよい。
FIG. 1 is a cross-sectional view of a main part of a semiconductor device according to a first embodiment of the present invention. An n-
さらに、p型半導体基板1の表面からは低濃度半導体層11に達する高濃度n型拡散領域13およびその表面にさらに高濃度のn型コンタクト領域14を形成し、n型コンタクト領域14にオーミック接合(オーミック接触ともいう)する表面金属電極7を形成することによりサージ保護素子である縦型のショットキーバリアダイオード31が形成される。尚、裏面側の低濃度n型半導体層11の形成方法については
(1)p型半導体基板1の裏面にエピタキシャルにより形成する。
(2)p型半導体基板1裏面に不純物注入と拡散により形成する。
の方法などがあるが、逆に低濃度n型半導体基板を用い
(3)低濃度n型半導体基板(n型半導体層11に相当)の表面にエピタキシャルによりp型半導体層(p型半導体基板1に相当)を形成する。
(4)低濃度n型半導体基板(n型半導体層11に相当)の表面にp型不純物注入と拡散によりp型半導体層(p型半導体基板1に相当)を形成する。
などp型半導体基板1に相当する部分を形成する方法としても構わない。
尚、ショットキーバリアダイオード31の耐圧はp型半導体基板1と低濃度n型半導体層11および高濃度n型拡散領域13からなる寄生pnダイオードの耐圧よりも低く設計する必要がある。これは、カソード電極(表面金属電極7)にプラス、アノード電極(裏面金属電極6)にマイナスの正のサージ電圧が印加された場合、サージ保護素子であるショットキーバリアダイオード31が先にブレイクダウンしてショットキーダイオード31の方にアバランシェ電流が確実に流れ、出力段MOSFET34やICを形成した素子領域32にアバランシェ電流が流れ込まないようにするためである。
Further, a high-concentration n-
(2) The back surface of the p-
(3) A p-type semiconductor layer (p-type semiconductor substrate 1) is epitaxially formed on the surface of a low-concentration n-type semiconductor substrate (corresponding to the n-type semiconductor layer 11). Equivalent).
(4) A p-type semiconductor layer (corresponding to the p-type semiconductor substrate 1) is formed on the surface of the low-concentration n-type semiconductor substrate (corresponding to the n-type semiconductor layer 11) by p-type impurity implantation and diffusion.
For example, a method corresponding to the p-
The breakdown voltage of the
この様にして形成したショットキーバリアダイオード31は、前記した図9や図10に示す接続図(等価回路図)の通り、表面金属配線によって出力段MOSFET34やIC55に接続され、ESD等の正のサージ電圧が印加された場合にはショットキーバリアダイオード31が印加されたサージ電圧のエネルギーを吸収することで、出力段MOSFET34やIC55などの素子を破壊から保護する。
本実施例の場合、出力段MOSFET34や複数のデバイスが形成・配線接続されICが形成される素子領域32の直下も含め裏面側全域がサージ保護素子となり、図8で示した縦型pnダイオードと比べて面積が非常に大きいために、ショットキーバリアダイオード31の動作抵抗(アバランシェ時の電圧の立ち上がり抵抗:ΔV/ΔI)が小さくなり、サージ耐量は非常に大きくなる。また素子領域32の裏面がショットキーバリダイオード31として利用されるため、チップ面積の増加を抑えることができる。
尚、図中のKはカソード端子、Aはアノード端子、Sはソース端子、Gはゲート端子、Dはドレイン端子である。
The
In the case of the present embodiment, the entire area on the back surface side including the
In the figure, K is a cathode terminal, A is an anode terminal, S is a source terminal, G is a gate terminal, and D is a drain terminal.
図2は、この発明の第2実施例の半導体装置の要部断面図である。第1実施例と異なるのは裏面側に形成する低濃度n型半導体層11の代わりに、裏面側に低濃度n型拡散領域12を選択的に形成し、裏面金属電極6はこの低濃度n型拡散領域12のみに接触している点である。裏面金属電極6をモリブデン(Mo)電極とすることでショットキー接合6aが形成される。尚、裏面金属電極6の材料をパラジウム、アルミニウム、クロム、チタンまたはニッケルなどの材質に代えてもショットキー接合とすることができる。また、低濃度n型半導体領域12の表面濃度を1×1017cm-3以下とするとよい。
この低濃度n型半導体領域12を素子領域32の直下の箇所と重なるように形成することで、ショットキーバリアダイオード31の面積を大きくすることができる。ショットキーバリアダイオード31の面積が大きくできることで、高サージ耐量を確保することができる。また、素子領域32の直下の位置に重なるようにショットキーバリアダイオード31が形成されるため、チップ面積の増加を抑えることができる。
FIG. 2 is a fragmentary cross-sectional view of a semiconductor device according to a second embodiment of the present invention. The difference from the first embodiment is that instead of the low-concentration n-
By forming the low-concentration n-
図3は、この発明の第3実施例の半導体装置の要部断面図である。第1実施例と異なるのは裏面側に形成する低濃度n型半導体層11の代わりに、裏面側に選択的に低濃度n型拡散領域12を形成し、p型半導体基板1と低濃度n型拡散領域12で形成されるpn接合の露出部を絶縁膜21で覆い、裏面金属電極6が低濃度n型拡散領域12とショットキー接合し、p型半導体基板1とオーミック接合6bしている点である。
低濃度n型半導体領域12の表面濃度を1×1017cm-3以下とし、裏面金属電極6をモリブデン(Mo)電極とすることでショットキー接合6aが形成される。尚、裏面金属電極6の材料をパラジウム、アルミニウム、クロム、チタンまたはニッケルなどの材質に代えてもショットキー接合とすることができる。また、低濃度n型半導体領域12の表面濃度を1×1017cm-3以下とするとよい。
また、裏面金属電極6と接触するp型半導体基板1の裏面の不純物濃度を1×1018cm-3以上の高濃度の拡散領域(高濃度p型拡散領域1a)を形成することでオーミック接合の抵抗成分を極めて小さくすることができるので望ましい。この高濃度p型拡散領域1aは、p型半導体基板1をGND電位に固定させることが目的なので、低濃度n型半導体領域12を形成した以外の箇所の全面に形成する必要はなく、図の点線で示すように一箇所局部的に形成することで充分である。
FIG. 3 is a cross-sectional view of a principal part of the semiconductor device according to the third embodiment of the present invention. The difference from the first embodiment is that instead of the low-concentration n-
The
Further, an ohmic junction is formed by forming a high-concentration diffusion region (high-concentration p-type diffusion region 1a) having an impurity concentration of 1 × 10 18 cm −3 or more on the back surface of the p-
また、p型半導体基板1の場合には、前記の低濃度n型半導体領域12とショットキー接合を形成する金属材料を用いると、抵抗成分の大小はあるもののオーミック接合が得られるので高濃度p型拡散領域1aは必ずしも形成しなくてもよい。
この低濃度n型拡散領域12を素子領域32の直下の位置と重なるように形成する。この場合、p型半導体基板1の裏面側に面積の大きなショットキーバリアダイオード31が形成されるため、チップ面積の増加を抑えながら、高サージ耐量を確保できる。
また、p型半導体基板1と裏面金属電極6がオーミック接合6bしているため、p型半導体基板1の電位がGND電位等に固定され、出力段MOSFET34やICの動作を安定させることができる。
In the case of the p-
The low-concentration n-
Moreover, since the p-
図4は、この発明の第4実施例の半導体装置の要部断面図である。第3実施例と異なるのは、高濃度n型拡散領域13がp型半導体基板1の裏面に達しており、n型拡散領域13と裏面金属電極6とが接触しないように絶縁膜21を形成している点である。
これは低濃度n型拡散領域12の拡散深さが浅いときに、高濃度n型拡散領域13が低濃度n型拡散領域12を貫通した場合や、最初に高濃度n型拡散領域13を形成し、この高濃度n型拡散領域13が露出するまでp型半導体基板1の裏面を研削し、その後で低濃度n型拡散領域12を形成する場合などを想定している。
高濃度n型拡散領域13が裏面に露出すると、裏面金属電極6とオーミック接合6bになるため、この箇所を絶縁膜21で被覆し、裏面金属電極6と接触しないようにする。
この低濃度n型拡散領域12を素子領域32の直下の位置と重なるように形成することで、チップの面積を広げることなく、ショットキーバリアダイオード31の面積を大きくすることができる。ショットキーバリアダイオード31の面積が大きくなることで、高サージ耐量が確保できる。
また、p型半導体基板1と裏面金属電極6がオーミック接合6bになるため、p型半導体基板1の電位がGND電位等に固定され出力段MOSFET34やICの動作を安定させることができる。
FIG. 4 is a cross-sectional view of a main part of a semiconductor device according to a fourth embodiment of the present invention. The difference from the third embodiment is that the high concentration n-
This is because, when the diffusion depth of the low-concentration n-
When the high-concentration n-
By forming the low-concentration n-
Further, since the p-
図5は、この発明の第5実施例の半導体装置の要部断面図である。第3実施例と異なるのは裏面側に選択的に低濃度n型拡散領域12を素子領域32の直下の位置と重なるように複数形成し、更に表面より低濃度n型拡散領域12に達する高濃度n型拡散領域13を複数形成し、p型半導体基板1と低濃度n型拡散層12のpn接合部の露出部を絶縁膜21で覆い、裏面金属電極6が低濃度n型拡散領域12とショットキー接合6aし、p型半導体基板1とオーミック接合6bしている点である。これは、多チャネル入出力のIC(例えば、PDPドライバーICなど)のような場合を想定している。複数の入力端子39と接続する表面金属電極7下に保護ダイオードであるショトキーバリアダイオード31が形成され、この入力端子39と接続する図示しないIC(図10の構成のようなIC55)がn型ウェル領域33内に形成された場合である。この様に形成した場合でも第3実施例と同様に高サージ耐量を確保することができる。
また、素子領域32の直下の位置に重なるようにショットキーバリアダイオード31の一部が形成されるため、チップ面積の増加を抑えることができる。
また、p型半導体基板1と裏面金属電極6がオーミック接合6bになっているため、p型半導体基板1の電位がGND電位等に固定されICの回路動作を安定させることができる。
FIG. 5 is a cross-sectional view of a principal part of a semiconductor device according to a fifth embodiment of the present invention. The difference from the third embodiment is that a plurality of low-concentration n-
In addition, since a part of the
Further, since the p-
図6は、この発明の第6実施例の半導体装置の要部断面図である。第3実施例と異なるのは高濃度n型拡散領域13に相当する箇所にトレンチ溝35を形成し、このトレンチ溝35絶縁膜36を介して高濃度のポリシリコンもしくは導電体37を充填した点である。このポリシリコンもしくは導電体37はいわゆる電気抵抗が極めて小さなプラグ38となる。この場合も第3実施例と同様にp型半導体基板1の裏面側に面積の大きなショットキーバリアダイオード31が形成されるため、高サージ耐量を確保することができる。また、電気抵抗が極めて小さなプラグ38を形成しているため、この箇所での電圧降下が小さく、第3実施例よりさらにサージ耐量を高めることができる。
また、素子領域32の直下の位置に重なるようにショットキーバリアダイオード31が形成されるため、チップ面積の増加を抑えることができる。
また、p型半導体基板1と裏面金属電極6がオーミック接合6bとなるため、p型半導体基板1の電位がGND電位等に固定され出力段MOSFETやICの動作を安定させることができる。
FIG. 6 is a cross-sectional view of a main part of a semiconductor device according to the sixth embodiment of the present invention. The difference from the third embodiment is that a
In addition, since the
Further, since the p-
1 p型半導体基板
1a 高濃度p型拡散領域
6 裏面金属電極
6a ショットキー接合
6b オーミック接合
7 表面金属電極
11 低濃度n型拡散層
12 低濃度n型拡散領域
13 高濃度n型拡散領域
14 n型コンタクト領域
21、36 絶縁膜
31 ショットキーバリアダイオード
32 素子領域
33 n型ウェル領域
34 出力段MOSFET
35 トレンチ溝
37 導電体
38 プラグ
39 入力端子
1 p-type semiconductor substrate 1a high-concentration p-
35
Claims (7)
前記素子領域を前記半導体基板の第2主面に向って投影した箇所を含み前記半導体基板の第2主面の表面層に形成される第2導電型の半導体層と、前記素子領域と離して前記第1主面から前記半導体層に接し該半導体層より不純物高濃度で形成される第2導電型の第1半導体領域と、前記半導体層とショットキー接合する金属電極とを有することを特徴とする半導体装置。 In a semiconductor device having an element region in which a semiconductor element or an integrated circuit is formed on a surface layer of a first main surface of a first conductivity type semiconductor substrate,
A second conductive type semiconductor layer formed on a surface layer of the second main surface of the semiconductor substrate including a portion projected from the element region toward the second main surface of the semiconductor substrate; and separated from the element region. A first conductive region of a second conductivity type that is in contact with the semiconductor layer from the first main surface and is formed at a higher impurity concentration than the semiconductor layer; and a metal electrode that is in Schottky junction with the semiconductor layer. Semiconductor device.
前記素子領域を前記半導体基板の第2主面に向って投影した箇所と重なり前記半導体基板の第2主面の表面層に選択的に形成される第2導電型の第2半導体領域と、前記素子領域と離して前記半導体基板の第1主面から前記第2半導体領域に接するように形成される該第2半導体領域より不純物高濃度の第2導電型の第1半導体領域と、前記第2半導体領域とショットキー接合する金属電極とを有することを特徴とする半導体装置。 In a semiconductor device having an element region in which a semiconductor element or an integrated circuit is formed on a surface layer of a first main surface of a first conductivity type semiconductor substrate,
A second semiconductor region of a second conductivity type, which is selectively formed on a surface layer of the second main surface of the semiconductor substrate, overlapping a portion of the element region projected toward the second main surface of the semiconductor substrate; A first semiconductor region of a second conductivity type having a higher impurity concentration than the second semiconductor region formed so as to be in contact with the second semiconductor region from the first main surface of the semiconductor substrate apart from the element region; A semiconductor device comprising: a semiconductor region; and a metal electrode for Schottky junction.
前記素子領域を前記半導体基板の第2主面に向って投影した箇所と重なり前記半導体基板の第2主面の表面層に選択的に形成される第2導電型の第2半導体領域と、前記素子領域と離して前記半導体基板の第1主面から前記第2半導体領域に接するように形成される該第2半導体領域より不純物高濃度の第2導電型の第1半導体領域と、前記半導体基板とオーミック接合し、前記第2半導体領域とショットキー接合する金属電極とを有することを特徴とする半導体装置。 In a semiconductor device having an element region in which a semiconductor element or an integrated circuit is formed on a surface layer of a first main surface of a first conductivity type semiconductor substrate,
A second semiconductor region of a second conductivity type, which is selectively formed on a surface layer of the second main surface of the semiconductor substrate, overlapping a portion of the element region projected toward the second main surface of the semiconductor substrate; A first semiconductor region of a second conductivity type having a higher impurity concentration than the second semiconductor region formed so as to be in contact with the second semiconductor region from the first main surface of the semiconductor substrate apart from the element region; and the semiconductor substrate And a metal electrode having a Schottky junction with the second semiconductor region.
Instead of forming the first semiconductor region, a trench groove reaching the semiconductor layer or the second semiconductor region from the first main surface of the semiconductor substrate is formed, and the trench groove is made of polysilicon or conductive film having a high impurity concentration. The semiconductor device according to claim 1, wherein the semiconductor device is filled with.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007242240A JP5130843B2 (en) | 2007-09-19 | 2007-09-19 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007242240A JP5130843B2 (en) | 2007-09-19 | 2007-09-19 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009076552A true JP2009076552A (en) | 2009-04-09 |
JP5130843B2 JP5130843B2 (en) | 2013-01-30 |
Family
ID=40611279
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007242240A Active JP5130843B2 (en) | 2007-09-19 | 2007-09-19 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5130843B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7020209B2 (en) | 2018-03-16 | 2022-02-16 | 不二製油株式会社 | Bread manufacturing method |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07245398A (en) * | 1994-03-08 | 1995-09-19 | Fuji Electric Co Ltd | Lateral mosfet |
JPH1093115A (en) * | 1996-08-27 | 1998-04-10 | Sgs Thomson Microelectron Sa | Monolithic protective rectifying bridge |
JP2006203028A (en) * | 2005-01-21 | 2006-08-03 | Shindengen Electric Mfg Co Ltd | Semiconductor device and manufacturing method thereof |
JP2006253583A (en) * | 2005-03-14 | 2006-09-21 | Fuji Electric Device Technology Co Ltd | Surge voltage protection diode |
-
2007
- 2007-09-19 JP JP2007242240A patent/JP5130843B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07245398A (en) * | 1994-03-08 | 1995-09-19 | Fuji Electric Co Ltd | Lateral mosfet |
JPH1093115A (en) * | 1996-08-27 | 1998-04-10 | Sgs Thomson Microelectron Sa | Monolithic protective rectifying bridge |
JP2006203028A (en) * | 2005-01-21 | 2006-08-03 | Shindengen Electric Mfg Co Ltd | Semiconductor device and manufacturing method thereof |
JP2006253583A (en) * | 2005-03-14 | 2006-09-21 | Fuji Electric Device Technology Co Ltd | Surge voltage protection diode |
Also Published As
Publication number | Publication date |
---|---|
JP5130843B2 (en) | 2013-01-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8431958B2 (en) | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) | |
JP5585593B2 (en) | Semiconductor device | |
JP4209432B2 (en) | ESD protection device | |
US20140319598A1 (en) | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) | |
JP4209433B2 (en) | ESD protection device | |
JP2009064883A (en) | Semiconductor device | |
US9865586B2 (en) | Semiconductor device and method for testing the semiconductor device | |
JP5203850B2 (en) | ESD protection element | |
US11139288B2 (en) | Silicon-controlled-rectifier electrostatic protection structure and fabrication method thereof | |
JP4645069B2 (en) | Semiconductor device | |
JP2008172165A (en) | Semiconductor device | |
JP5130843B2 (en) | Semiconductor device | |
US6384453B1 (en) | High withstand voltage diode and method for manufacturing same | |
JP5529414B2 (en) | ESD protection circuit | |
JP2009111044A (en) | Semiconductor device | |
JP2008235612A (en) | Protection element | |
JP2007287919A (en) | Semiconductor device with temperature detection function | |
JP2008270367A (en) | Semiconductor device | |
JP5369396B2 (en) | Semiconductor device | |
JP6549905B2 (en) | Semiconductor integrated circuit | |
JP4899292B2 (en) | Semiconductor device | |
JP7461188B2 (en) | Semiconductor Integrated Circuit | |
JP2009141071A (en) | Semiconductor element for electrostatic protection | |
KR20010029964A (en) | An input/output protection device for a semiconductor integrated circuit | |
JP4506424B2 (en) | Protection circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20100615 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121001 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121009 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121022 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151116 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5130843 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |