JP2009069735A - Display, and manufacturing method for display - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display and a manufacturing method for the display, capable of enhancing productivity. <P>SOLUTION: This display is provided with a transistor formed on a substrate 11, an insulating film 13 formed on the substrate 11, and an organic flattened film 14 formed on an upper face of the insulating film 13 and on an upper face of the transistor. The organic flattened film 14 is constituted of an organic insulating material capable of patterning the insulating film 13, using the organic flattened film 14 as a mask. A contact hole 13a is thereby formed in the insulating film 13, using the organic flattened film 14 formed with a contact hole 14a as a mask, and the number of the masks used for the patterning is reduced by this manner. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、表示装置及び表示装置の製造方法に関する。   The present invention relates to a display device and a method for manufacturing the display device.

近年、電子機器の表示デバイスとして、有機エレクトロルミネッセンス(Electro Luminescence)素子(有機EL素子)を用いた表示装置が注目されている。有機EL素子は、基板上にアノード電極、有機EL層、カソード電極の順に積層した積層構造となっており、アノード電極とカソード電極との間に電圧が印加されると、有機EL層に正孔及び電子が注入され、有機EL層で電界発光する。   In recent years, a display device using an organic electroluminescence element (organic EL element) has attracted attention as a display device of an electronic apparatus. An organic EL element has a laminated structure in which an anode electrode, an organic EL layer, and a cathode electrode are laminated in this order on a substrate. When a voltage is applied between the anode electrode and the cathode electrode, holes are formed in the organic EL layer. Then, electrons are injected and electroluminescence occurs in the organic EL layer.

このような有機EL素子を用いた表示装置では、有機EL素子を2次元配列した表示パネルを備え、例えば、一画素につき一又は複数の薄膜トランジスタを設け、この薄膜トランジスタによって有機EL素子を発光させる。   A display device using such an organic EL element includes a display panel in which organic EL elements are two-dimensionally arranged. For example, one or a plurality of thin film transistors are provided per pixel, and the organic EL elements are caused to emit light by the thin film transistors.

例えば、特許文献1の有機ELディスプレイ装置では、2つの薄膜トランジスタが画素ごとに設けられている。このような有機ELディスプレイを製造するに際しては、薄膜トランジスタを画素ごとにパターニングしたトランジスタアレイ基板を作製した後に、そのトランジスタアレイ基板の表面に有機EL素子を画素ごとにパターニングしている。
特開平8−330600号公報
For example, in the organic EL display device of Patent Document 1, two thin film transistors are provided for each pixel. In manufacturing such an organic EL display, a transistor array substrate in which a thin film transistor is patterned for each pixel is manufactured, and then an organic EL element is patterned on the surface of the transistor array substrate for each pixel.
JP-A-8-330600

ところで、特許文献1の有機ELディスプレイ装置の製造方法では、例えば、薄膜トランジスタ(ゲート絶縁膜、ゲート電極、ドレインーソース電極等)、層間絶縁膜、透明電極などの形成工程において、それぞれ所定のマスクを用いてパターニングすることが必要である。さらに、有機EL層の成膜に湿式方式を用いると、有機EL層を仕切る隔壁の形成工程において、マスクを用いてパターニングすることが必要になる。   By the way, in the manufacturing method of the organic EL display device disclosed in Patent Document 1, for example, a predetermined mask is used in a formation process of a thin film transistor (gate insulating film, gate electrode, drain-source electrode, etc.), an interlayer insulating film, a transparent electrode, and the like. It is necessary to use and pattern. Further, when the wet method is used for forming the organic EL layer, it is necessary to perform patterning using a mask in the step of forming the partition walls that partition the organic EL layer.

このように、マスクを用いてパターニングする工程が多くなると、有機ELディスプレイ装置の製造プロセスが長くなり、生産性が悪くなってしまうという問題がある。このため、パターニングに用いるマスクの数を減らし、生産性を向上させることができる表示装置及び表示装置の製造方法が求められている。   Thus, when the process of patterning using a mask increases, there exists a problem that the manufacturing process of an organic electroluminescent display apparatus will become long and productivity will worsen. Therefore, there is a demand for a display device and a method for manufacturing the display device that can reduce the number of masks used for patterning and improve productivity.

本発明は、上記実情に鑑みてなされたものであり、生産性を向上させることができる表示装置及び表示装置の製造方法を提供することを目的とする。
また、本発明は、パターニングに用いるマスクの数を減らすことができる表示装置及び表示装置の製造方法を提供することを目的とする。
The present invention has been made in view of the above circumstances, and an object thereof is to provide a display device and a method for manufacturing the display device that can improve productivity.
It is another object of the present invention to provide a display device and a display device manufacturing method that can reduce the number of masks used for patterning.

上記目的を達成するため、本発明の第1の観点にかかる表示装置は、
発光素子と、該発光素子を駆動する駆動回路を備える表示装置であって、
基板上に形成された前記駆動回路のトランジスタと、
前記基板上に形成された絶縁膜と、
前記絶縁膜の上面及び前記トランジスタの上面に形成された層間絶縁膜と、
を備え、
前記層間絶縁膜は、当該層間絶縁膜をマスクとして前記絶縁膜をパターニング可能な有機絶縁材料を含む、ことを特徴とする。
In order to achieve the above object, a display device according to the first aspect of the present invention provides:
A display device comprising a light emitting element and a drive circuit for driving the light emitting element,
A transistor of the drive circuit formed on a substrate;
An insulating film formed on the substrate;
An interlayer insulating film formed on the upper surface of the insulating film and the upper surface of the transistor;
With
The interlayer insulating film includes an organic insulating material capable of patterning the insulating film using the interlayer insulating film as a mask.

前記層間絶縁膜は、例えば、感光性の有機絶縁材料を含んでいる。
前記層間絶縁膜は、例えば、当該層間絶縁膜をマスクとして前記絶縁膜にコンタクトホールを形成可能な有機絶縁材料を含んでいる。
The interlayer insulating film includes, for example, a photosensitive organic insulating material.
The interlayer insulating film includes, for example, an organic insulating material capable of forming a contact hole in the insulating film using the interlayer insulating film as a mask.

前記基板上には、前記駆動回路のキャパシタ電極と、前記トランジスタのゲート電極と、前記駆動回路に階調信号を印加するデータラインとが形成され、前記キャパシタ電極は、前記ゲート電極及び前記データラインと同一材料から構成されていることが好ましい。   A capacitor electrode of the driving circuit, a gate electrode of the transistor, and a data line for applying a gradation signal to the driving circuit are formed on the substrate, and the capacitor electrode includes the gate electrode and the data line. It is preferable that it is comprised from the same material.

前記発光素子の発光層は、例えば、湿式方式により成膜されている。
前記発光素子は、例えば、有機エレクトロルミネッセンス素子である。
The light emitting layer of the light emitting element is formed by a wet method, for example.
The light emitting element is, for example, an organic electroluminescence element.

本発明の第2の観点にかかる表示装置の製造方法は、
発光素子と、該発光素子を駆動する駆動回路を備える表示装置の製造方法であって、
基板上に前記駆動回路のトランジスタのゲート電極と、ゲート絶縁膜として機能する絶縁膜と、前記駆動回路のトランジスタのソース、ドレイン電極と、前記駆動回路に接続される配線と、を形成するトランジスタ形成工程と、
前記絶縁膜の上面及び前記トランジスタの上面に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜形成工程で形成された層間絶縁膜を、マスクを用いてパターニングする層間絶縁膜パターニング工程と、
前記層間絶縁膜パターニング工程でパターニングされた層間絶縁膜をマスクとして、前記絶縁膜をパターニングする絶縁膜パターニング工程と、
を備える、ことを特徴とする。
A manufacturing method of a display device according to the second aspect of the present invention is as follows.
A method of manufacturing a display device including a light emitting element and a drive circuit for driving the light emitting element,
Transistor formation for forming a gate electrode of a transistor of the driving circuit, an insulating film functioning as a gate insulating film, a source and drain electrodes of the transistor of the driving circuit, and a wiring connected to the driving circuit on a substrate Process,
An interlayer insulating film forming step of forming an interlayer insulating film on the upper surface of the insulating film and the upper surface of the transistor;
An interlayer insulating film patterning step of patterning the interlayer insulating film formed in the interlayer insulating film forming step using a mask;
An insulating film patterning step of patterning the insulating film using the interlayer insulating film patterned in the interlayer insulating film patterning step as a mask;
It is characterized by comprising.

前記層間絶縁膜形成工程では、例えば、感光性の有機絶縁材料により層間絶縁膜を形成する。
前記絶縁膜パターニング工程では、例えば、前記絶縁膜にコンタクトホールを形成する。
In the interlayer insulating film forming step, for example, the interlayer insulating film is formed of a photosensitive organic insulating material.
In the insulating film patterning step, for example, contact holes are formed in the insulating film.

前記トランジスタ形成工程では、例えば、前記基板上に金属膜を形成し、当該金属膜をパターニングマスクを用いてパターニングすることにより、前記ゲート電極と、前記駆動回路のキャパシタ電極と、前記駆動回路に階調信号を印加するデータラインとを形成する、ゲート電極形成工程を含む。   In the transistor forming step, for example, a metal film is formed on the substrate, and the metal film is patterned using a patterning mask, whereby the gate electrode, the capacitor electrode of the driver circuit, and the driver circuit are stepped. And a gate electrode forming step of forming a data line to which the adjustment signal is applied.

前記発光素子の発光層を形成する発光層形成工程をさらに備え、前記発光層形成工程では、例えば、湿式方式により発光層を形成する。
前記絶縁膜パターニング工程の後に、前記絶縁膜パターニング工程によって形成された前記層間絶縁膜のコンタクトホールを介して前記配線と前記トランジスタとを接続する接続配線を形成する接続配線形成工程をさらに備えてもよい。
前記発光素子に有機エレクトロルミネッセンス素子を用いることが好ましい。
A light emitting layer forming step of forming a light emitting layer of the light emitting element is further provided, and in the light emitting layer forming step, the light emitting layer is formed by, for example, a wet method.
After the insulating film patterning step, there is further provided a connection wiring forming step of forming a connection wiring for connecting the wiring and the transistor through a contact hole of the interlayer insulating film formed by the insulating film patterning step. Good.
An organic electroluminescence element is preferably used for the light emitting element.

本発明によれば、生産性を向上させることができる。   According to the present invention, productivity can be improved.

以下、本発明の表示装置及び表示装置の製造方法について図面を参照して説明する。本実施形態では、有機EL(Electro Luminescence)素子を有する複数の表示画素を備える表示装置を例に本発明を説明する。   Hereinafter, a display device and a method for manufacturing the display device of the present invention will be described with reference to the drawings. In the present embodiment, the present invention will be described using a display device including a plurality of display pixels each having an organic EL (Electro Luminescence) element as an example.

(第1の実施形態)
図1は、本実施形態における表示装置1の画素配列の一例を示す図である。図1に示すように、表示装置1は、画素(有機EL素子)2を2次元配列した表示パネルを備えている。表示パネルは、図1に示すように、赤(R)、緑(G)、青(B)の3色の画素を一組として、この組が行方向(図1の左右方向)に繰り返し複数配列されるとともに、列方向(図1の上下方向)に同一色の画素が複数配列されている。
(First embodiment)
FIG. 1 is a diagram illustrating an example of a pixel array of the display device 1 in the present embodiment. As shown in FIG. 1, the display device 1 includes a display panel in which pixels (organic EL elements) 2 are two-dimensionally arranged. As shown in FIG. 1, the display panel has a pixel set of three colors of red (R), green (G), and blue (B), and this set is repeated in the row direction (left-right direction in FIG. 1). A plurality of pixels of the same color are arranged in the column direction (vertical direction in FIG. 1).

また、表示装置1は、画素(有機EL素子)2に接続された、アノードラインLaと、データラインLdと、セレクトラインLsと、を備えている。アノードラインLaは、行方向に延びるように形成されている。データラインLdは、列方向に延びるように形成されている。セレクトラインLsは、行方向に延びるように形成されている。   The display device 1 also includes an anode line La, a data line Ld, and a select line Ls connected to the pixel (organic EL element) 2. The anode line La is formed so as to extend in the row direction. The data line Ld is formed so as to extend in the column direction. The select line Ls is formed to extend in the row direction.

図2は、表示装置1の画素2の回路構成の一例を示す等価回路図である。図2に示すように、表示装置1は、TFT(Thin Film Transistor)等を有する画素駆動回路Dcと、画素駆動回路Dcにより制御される電流により発光する有機EL素子OELとを備えた回路構成を有している。すなわち、本実施形態の表示装置1は、TFTを各画素に配置して各有機EL素子を駆動するアクティブ駆動方式の表示装置である。   FIG. 2 is an equivalent circuit diagram illustrating an example of a circuit configuration of the pixel 2 of the display device 1. As shown in FIG. 2, the display device 1 has a circuit configuration including a pixel driving circuit Dc having a TFT (Thin Film Transistor) and the like, and an organic EL element OEL that emits light by a current controlled by the pixel driving circuit Dc. Have. That is, the display device 1 of this embodiment is an active drive type display device in which TFTs are arranged in each pixel to drive each organic EL element.

図2に示すように、画素駆動回路Dcは、トランジスタ(選択トランジスタ)Tr11と、トランジスタ(発光駆動トランジスタ)Tr12と、キャパシタCsと、有機EL素子OELと、を備えている。   As shown in FIG. 2, the pixel drive circuit Dc includes a transistor (selection transistor) Tr11, a transistor (light emission drive transistor) Tr12, a capacitor Cs, and an organic EL element OEL.

選択トランジスタTr11は、ゲート端子がセレクトラインLsに接続され、ドレイン端子が表示パネルの列方向に配設されたデータラインLdに接続され、ソース端子が接点N11に接続されている。また、発光駆動トランジスタTr12は、ゲート端子が接点N11に接続され、ドレイン端子が供給電圧ラインLaに接続され、ソース端子が接点N12に接続されている。キャパシタCsは、トランジスタTr12のゲート端子及びソース端子に接続されている。なお、キャパシタCsは、トランジスタTr12のゲート−ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。また、有機EL素子は、アノード端子(アノード電極)が接点N12に接続され、カソード端子(カソード電極)が所定の低電位電源(基準電圧Vss,例えば、接地電位GND)に接続されている。   The selection transistor Tr11 has a gate terminal connected to the select line Ls, a drain terminal connected to the data line Ld arranged in the column direction of the display panel, and a source terminal connected to the contact N11. The light emission driving transistor Tr12 has a gate terminal connected to the contact N11, a drain terminal connected to the supply voltage line La, and a source terminal connected to the contact N12. The capacitor Cs is connected to the gate terminal and the source terminal of the transistor Tr12. The capacitor Cs is an auxiliary capacitance additionally provided between the gate and the source of the transistor Tr12, or a capacitance component composed of these parasitic capacitance and auxiliary capacitance. The organic EL element has an anode terminal (anode electrode) connected to the contact N12 and a cathode terminal (cathode electrode) connected to a predetermined low potential power source (reference voltage Vss, for example, ground potential GND).

トランジスタTr11及びTr12は、それぞれ、nチャネル型の薄膜トランジスタ(電界効果型トランジスタ)が用いられているが、pチャネル型の電界効果型トランジスタを用いても良く、この場合はソース端子及びドレイン端子が図2とは逆に接続される。   As the transistors Tr11 and Tr12, n-channel thin film transistors (field effect transistors) are used, but p channel field effect transistors may be used. In this case, the source terminal and the drain terminal are illustrated. 2 is connected in reverse.

セレクトラインLsは、図示しないセレクトドライバに接続されており、所定タイミングで表示パネルの行方向に配列された複数の画素(有機EL素子)を選択状態に設定するための選択電圧(セレクト信号)Sselが印加される。また、データラインLdは、図示しないデータドライバに接続され、有機EL素子(画素)の選択状態に同期するタイミングで表示データに応じたデータ電圧(階調信号)Vpixが印加される。   The select line Ls is connected to a select driver (not shown), and a selection voltage (select signal) Ssel for setting a plurality of pixels (organic EL elements) arranged in the row direction of the display panel to a selected state at a predetermined timing. Is applied. The data line Ld is connected to a data driver (not shown), and a data voltage (grayscale signal) Vpix corresponding to display data is applied at a timing synchronized with the selection state of the organic EL element (pixel).

また、アノードライン(供給電圧ライン)Laは、例えば、所定の高電位電源に直接又は間接的に接続され、有機EL素子の画素電極(例えば、アノード電極)に表示データに応じた発光駆動電流を流す。このため、アノードラインLaには、有機EL素子の対向電極(カソード電極)に印加される基準電圧Vssより電位の高い所定の高電位(供給電圧Vdd)が印加される。   In addition, the anode line (supply voltage line) La is connected directly or indirectly to a predetermined high potential power source, for example, and applies a light emission driving current corresponding to display data to a pixel electrode (for example, an anode electrode) of the organic EL element. Shed. Therefore, a predetermined high potential (supply voltage Vdd) having a potential higher than the reference voltage Vss applied to the counter electrode (cathode electrode) of the organic EL element is applied to the anode line La.

すなわち、各画素において、直列に接続されたトランジスタTr12と有機EL素子の組の両端(トランジスタTr12のドレイン端子と有機EL素子のカソード端子)にそれぞれ、供給電圧Vddと基準電圧Vssを印加して有機EL素子に順バイアスを付与して有機EL素子が発光できる状態にし、更に階調信号Vpixに応じて流れる発光駆動電流の電流値を画素駆動回路により制御している。   That is, in each pixel, the supply voltage Vdd and the reference voltage Vss are applied to both ends (the drain terminal of the transistor Tr12 and the cathode terminal of the organic EL element) of the pair of the transistor Tr12 and the organic EL element connected in series. A forward bias is applied to the EL element so that the organic EL element can emit light, and the current value of the light emission drive current that flows according to the gradation signal Vpix is controlled by the pixel drive circuit.

次に、表示装置1の表示画素について説明する。図3は、表示画素の一例を示す平面レイアウト図である。図4(a)は図3に示すA−A線断面図であり、図4(b)は図3に示すB−B線断面図である。なお、本実施形態の表示装置1は基板側から光を取り出す、いわゆるボトムエミッション型である。   Next, display pixels of the display device 1 will be described. FIG. 3 is a plan layout diagram illustrating an example of the display pixel. 4A is a cross-sectional view taken along line AA shown in FIG. 3, and FIG. 4B is a cross-sectional view taken along line BB shown in FIG. Note that the display device 1 of the present embodiment is a so-called bottom emission type in which light is extracted from the substrate side.

基板11は、透光性を備える材料、例えば、ガラス基板から構成されている。基板11上にはゲート電極Tr11g、Tr12g、データラインLd、透明Cs電極12、及び、絶縁膜13が形成されている。   The board | substrate 11 is comprised from the material provided with translucency, for example, a glass substrate. On the substrate 11, gate electrodes Tr11g and Tr12g, a data line Ld, a transparent Cs electrode 12, and an insulating film 13 are formed.

ゲート電極Tr11g、Tr12g、及び、データラインLdは、例えば、アルミニウム−チタン(AlTi)/Crの2層構造、AlNdTi/Crの2層構造またはCrの単層構造となっている。ゲート電極Tr11g、Tr12g、及び、データラインLdは、例えば、基板11上にゲートメタル層を成膜し、このゲートメタル層をパターニングすることによって同時に形成される。   The gate electrodes Tr11g, Tr12g and the data line Ld have, for example, an aluminum-titanium (AlTi) / Cr two-layer structure, an AlNdTi / Cr two-layer structure, or a Cr single-layer structure. The gate electrodes Tr11g and Tr12g and the data line Ld are simultaneously formed by, for example, forming a gate metal layer on the substrate 11 and patterning the gate metal layer.

透明Cs電極12は、透光性を備える導電材料、例えば、ITO(Indium Tin Oxide)、ZnO等から構成されている。透明Cs電極12は、ゲート電極Tr12gに接続されている。   The transparent Cs electrode 12 is made of a conductive material having translucency, for example, ITO (Indium Tin Oxide), ZnO or the like. The transparent Cs electrode 12 is connected to the gate electrode Tr12g.

絶縁膜13は、絶縁性材料、例えば、シリコン酸化膜、シリコン窒化膜等から構成されている。絶縁膜13は、ゲート電極Tr11g、Tr12g、データラインLd、及び、透明Cs電極12を覆うように基板11上に形成されている。この絶縁膜13はゲート電極Tr11g、Tr12gが形成された領域において、トランジスタTr11、Tr12のゲート絶縁膜として機能するとともに、透明Cs電極12と後述する画素電極15との間で補助容量となる誘電体として機能する。   The insulating film 13 is made of an insulating material such as a silicon oxide film or a silicon nitride film. The insulating film 13 is formed on the substrate 11 so as to cover the gate electrodes Tr11g and Tr12g, the data line Ld, and the transparent Cs electrode 12. The insulating film 13 functions as a gate insulating film for the transistors Tr11 and Tr12 in the region where the gate electrodes Tr11g and Tr12g are formed, and also serves as an auxiliary capacitor between the transparent Cs electrode 12 and a pixel electrode 15 described later. Function as.

また、絶縁膜13のデータラインLd上には、コンタクトホール13aが形成されている。コンタクトホール13aは、後述する有機平坦化膜14をマスクとし、絶縁膜13をパターニングすることにより形成されている。   A contact hole 13 a is formed on the data line Ld of the insulating film 13. The contact hole 13a is formed by patterning the insulating film 13 using an organic planarizing film 14 described later as a mask.

また、基板11上には、トランジスタTr11、Tr12が形成されている。トランジスタTr11、Tr12は、nチャネル型のアモルファスシリコン薄膜トランジスタ(TFT:Thin Film Transistor)である。トランジスタTr11は、ゲート電極Tr11gと、ソース電極Tr11sと、ドレイン電極Tr11dと、半導体層SMCと、保護膜BLと、オーミックコンタクト層OHMと、を備えている。なお、トランジスタTr12も、トランジスタTr11と同様に、ゲート電極Tr12gと、ソース電極Tr12sと、ドレイン電極Tr12dと、半導体層と、保護膜BLと、オーミックコンタクト層と、を備えている。   On the substrate 11, transistors Tr11 and Tr12 are formed. The transistors Tr11 and Tr12 are n-channel amorphous silicon thin film transistors (TFTs). The transistor Tr11 includes a gate electrode Tr11g, a source electrode Tr11s, a drain electrode Tr11d, a semiconductor layer SMC, a protective film BL, and an ohmic contact layer OHM. Similar to the transistor Tr11, the transistor Tr12 also includes a gate electrode Tr12g, a source electrode Tr12s, a drain electrode Tr12d, a semiconductor layer, a protective film BL, and an ohmic contact layer.

トランジスタTr11、Tr12のゲート電極Tr11g,Tr12gは、例えば、アルミニウム−チタン(AlTi)/Crの2層構造、AlNdTi/Crの2層構造またはCrの単層構造となっている。   The gate electrodes Tr11g and Tr12g of the transistors Tr11 and Tr12 have, for example, an aluminum-titanium (AlTi) / Cr two-layer structure, an AlNdTi / Cr two-layer structure, or a Cr single-layer structure.

ソース電極Tr11s,Tr12s、ドレイン電極Tr11d,Tr12dは、それぞれ、例えば、アルミニウム−チタン(AlTi)/Crの2層構造、AlNdTi/Crの2層構造またはCrの単層構造となっている。ソース電極Tr11s、Tr12s及びドレイン電極Tr11d、Tr12dは、ゲート電極Tr11g、Tr12gに対応する領域に形成されている。ソース電極Tr11s、Tr12s及びドレイン電極Tr11d、Tr12dは、半導体層SMCの両端部に延在するように形成されている。また、本実施形態では、ドレイン電極Tr11dは、後述する接続配線16を介してデータラインLdに接続されている。   The source electrodes Tr11s and Tr12s and the drain electrodes Tr11d and Tr12d each have, for example, an aluminum-titanium (AlTi) / Cr two-layer structure, an AlNdTi / Cr two-layer structure, or a Cr single-layer structure. The source electrodes Tr11s and Tr12s and the drain electrodes Tr11d and Tr12d are formed in regions corresponding to the gate electrodes Tr11g and Tr12g. The source electrodes Tr11s and Tr12s and the drain electrodes Tr11d and Tr12d are formed so as to extend to both ends of the semiconductor layer SMC. In the present embodiment, the drain electrode Tr11d is connected to the data line Ld via a connection wiring 16 described later.

半導体層SMCは、ソース電極Tr11s、Tr12s及びドレイン電極Tr11d、Tr12dと同様に、ゲート電極Tr11g、Tr12gに対応する領域に形成されている。半導体層SMCは、アモルファスシリコン等から構成されている。また、半導体層SMCには、図示しないソース領域及びドレイン領域が形成されており、ゲート電極Tr11g,Tr12gに所定の電圧が印加されると、半導体層SMCにおけるゲート電極Tr11g,Tr12gと対向する領域にチャネルが形成される。   The semiconductor layer SMC is formed in a region corresponding to the gate electrodes Tr11g and Tr12g, similarly to the source electrodes Tr11s and Tr12s and the drain electrodes Tr11d and Tr12d. The semiconductor layer SMC is made of amorphous silicon or the like. The semiconductor layer SMC is formed with a source region and a drain region (not shown). When a predetermined voltage is applied to the gate electrodes Tr11g and Tr12g, the semiconductor layer SMC has a region facing the gate electrodes Tr11g and Tr12g. A channel is formed.

保護膜BLは、各トランジスタTr11、Tr12のソース電極とドレイン電極が対向する半導体層SMC上に形成されている。保護膜BLは、半導体層SMCのパターニング時のエッチングダメージを防止するためのものであり、例えば、酸化シリコン、窒化シリコン等から形成されている。   The protective film BL is formed on the semiconductor layer SMC where the source and drain electrodes of the transistors Tr11 and Tr12 are opposed to each other. The protective film BL is for preventing etching damage during patterning of the semiconductor layer SMC, and is made of, for example, silicon oxide, silicon nitride, or the like.

オーミックコンタクト層OHMは、それぞれのソース電極Tr11s,Tr12s及びドレイン電極Tr11d,Tr12dと半導体層SMCとの間に形成され、これらを低抵抗性接触するものであり、n型不純物を含むアモルファスシリコンを有する。   The ohmic contact layer OHM is formed between the source electrodes Tr11s and Tr12s, the drain electrodes Tr11d and Tr12d, and the semiconductor layer SMC, and has low resistance contact therebetween, and has amorphous silicon containing n-type impurities. .

また、絶縁膜13上には、アノードラインLa、及び、セレクトラインLsが形成されている。アノードラインLa、及び、セレクトラインLsは、ソース電極Tr11s,Tr12s、及び、ドレイン電極Tr11d,Tr12dと同層になっており、例えば、これらは同時に形成されている。このため、アノードラインLa、及び、セレクトラインLsは、ソース電極Tr11s,Tr12s、及び、ドレイン電極Tr11d,Tr12dと同様に、例えば、アルミニウム−チタン(AlTi)/Crの2層構造、AlNdTi/Crの2層構造またはCrの単層構造となっている。   On the insulating film 13, an anode line La and a select line Ls are formed. The anode line La and the select line Ls are in the same layer as the source electrodes Tr11s and Tr12s and the drain electrodes Tr11d and Tr12d. For example, these are formed simultaneously. Therefore, the anode line La and the select line Ls are, for example, a two-layer structure of aluminum-titanium (AlTi) / Cr, AlNdTi / Cr, like the source electrodes Tr11s and Tr12s and the drain electrodes Tr11d and Tr12d. It has a two-layer structure or a single-layer structure of Cr.

トランジスタTr11、アノードラインLa、及び、セレクトラインLs上には、有機平坦化膜14が形成されている。有機平坦化膜14は、表面が平坦な層間絶縁膜として機能する。また、有機平坦化膜14は、絶縁膜13のコンタクトホール13aを形成する際のマスクとして機能することから、マスクとすることができる有機絶縁材料から形成されている。有機平坦化膜層14としては、例えば、ポリアクリル系樹脂,エポキシ系樹脂,フェノール系樹脂,ポリアミド系樹脂,ポリイミド系樹脂,不飽和ポリエステル系樹脂,ポリフェニレンエーテル系樹脂,ポリフェニレンサルファイド系樹脂およびベンゾシクロブテンなどがある。   An organic planarization film 14 is formed on the transistor Tr11, the anode line La, and the select line Ls. The organic planarizing film 14 functions as an interlayer insulating film having a flat surface. Further, the organic planarization film 14 functions as a mask when forming the contact hole 13a of the insulating film 13, and thus is formed of an organic insulating material that can be used as a mask. Examples of the organic planarizing film layer 14 include polyacrylic resin, epoxy resin, phenolic resin, polyamide resin, polyimide resin, unsaturated polyester resin, polyphenylene ether resin, polyphenylene sulfide resin, and benzocyclo. There are butenes.

また、後述するように、パターニングされた有機平坦化膜層14によって新たにフォトレジストマスクを形成することなく下方の絶縁膜13にコンタクトホール13aを形成することができる点で、有機平坦化膜層14は、フォトレジマスクを用いずにパターニングできる感光性の有機絶縁材料であることが好ましい。   Further, as will be described later, the contact hole 13a can be formed in the lower insulating film 13 without forming a new photoresist mask with the patterned organic planarizing film layer 14, so that the organic planarizing film layer 14 can be formed. 14 is preferably a photosensitive organic insulating material that can be patterned without using a photoresist mask.

有機平坦化膜14には、絶縁膜13のコンタクトホール13aに連通するコンタクトホール14aが形成されている。さらに、有機平坦化膜14のソース電極Tr11s上には、コンタクトホール14bが形成されている。   A contact hole 14 a communicating with the contact hole 13 a of the insulating film 13 is formed in the organic planarization film 14. Further, a contact hole 14b is formed on the source electrode Tr11s of the organic planarizing film 14.

画素形成領域(画素領域:Rpx)に形成された有機平坦化膜14上には、画素電極(アノード電極)15が形成されている。画素電極15は、透光性を備える導電材料、例えば、ITO(Indium Tin Oxide)、ZnO等から構成されている。画素電極15は、画素領域に塗布される有機化合物含有液に対して親液性を有するように、表面処理が施されている。   A pixel electrode (anode electrode) 15 is formed on the organic planarization film 14 formed in the pixel formation region (pixel region: Rpx). The pixel electrode 15 is made of a conductive material having translucency, for example, ITO (Indium Tin Oxide), ZnO, or the like. The pixel electrode 15 is subjected to a surface treatment so as to be lyophilic with respect to the organic compound-containing liquid applied to the pixel region.

有機平坦化膜14上には接続配線16が形成されている。接続配線16は、絶縁膜13のコンタクトホール13a内、有機平坦化膜14のコンタクトホール14a内、及び、コンタクトホール14b内にも形成され、データラインLdとソース電極Tr11sとを接続する。接続配線16は、例えば、有機平坦化膜14上に形成された導電層をパターニングすることによって画素電極15と同時に形成され、ボトムエミッション型の場合、ITO等の透明導電材料を有している。また、コンタクトホール32、32を介してセレクトラインLsとゲート電極Tr11gを接続する接続配線22、並びにコンタクトホール33、33を介してソース電極Tr11sとゲート電極Tr12gを接続する接続配線23は、いずれも接続配線16とともに有機平坦化膜14上に形成された導電層をパターニングすることによって形成される。   A connection wiring 16 is formed on the organic planarization film 14. The connection wiring 16 is also formed in the contact hole 13a of the insulating film 13, the contact hole 14a of the organic planarization film 14, and the contact hole 14b, and connects the data line Ld and the source electrode Tr11s. The connection wiring 16 is formed at the same time as the pixel electrode 15 by patterning a conductive layer formed on the organic planarization film 14, for example, and has a transparent conductive material such as ITO in the case of the bottom emission type. Further, the connection wiring 22 that connects the select line Ls and the gate electrode Tr11g via the contact holes 32 and 32, and the connection wiring 23 that connects the source electrode Tr11s and the gate electrode Tr12g via the contact holes 33 and 33, respectively. It is formed by patterning a conductive layer formed on the organic planarizing film 14 together with the connection wiring 16.

有機平坦化膜14上には、隔壁(バンク)17が形成されている。バンク17は、樹脂、例えば、感光性ポリイミドから構成されている。図3及び図4に示すように、バンク17は断面形状が方形、平面形状が方形に形成され、列方向に(図3に示す縦方向)延びるように、ストライプ状に形成されている。   A partition wall (bank) 17 is formed on the organic planarization film 14. The bank 17 is made of resin, for example, photosensitive polyimide. As shown in FIGS. 3 and 4, the bank 17 is formed in a stripe shape so that the cross-sectional shape is square and the planar shape is square, and extends in the column direction (vertical direction shown in FIG. 3).

なお、湿式方式を用いて有機EL層を成膜する場合、バンク17の表面は撥液処理が施されていることが好ましい。有機EL層となる有機化合物を含有する溶液はバンク17に接すると、メニスカス作用でバンク17の側面に吸い上がる性質があるが、バンク17の表面に撥液処理を施すことによってバンク17の側面に吸い上がることが抑制でき、これらの溶液が隣接する画素に混ざることを防止できるのに加えて、画素内に形成される有機EL層の膜厚が側面で著しく厚くなることなく比較的均一に形成することができる。   In addition, when forming an organic EL layer into a film using a wet system, it is preferable that the surface of the bank 17 is subjected to a liquid repellent treatment. When the solution containing an organic compound that becomes the organic EL layer contacts the bank 17, it has a property of sucking up to the side surface of the bank 17 by a meniscus action. However, by applying a liquid repellent treatment to the surface of the bank 17, In addition to being able to suppress sucking up and preventing these solutions from mixing into adjacent pixels, the organic EL layer formed in the pixel is formed relatively uniformly without significantly increasing the film thickness on the side surface. can do.

画素電極15上には、有機EL層18が形成されている。有機EL層18は、例えば、正孔注入層18aと、発光層18bとから構成されている。   An organic EL layer 18 is formed on the pixel electrode 15. The organic EL layer 18 includes, for example, a hole injection layer 18a and a light emitting layer 18b.

正孔注入層18aは、アノード電極となる画素電極15上に形成されている。正孔注入層18aは、発光層18bに正孔を供給する。正孔注入層18aは正孔(ホール)注入、輸送が可能な有機高分子系の材料から構成されている。正孔注入層18aは、画素電極15からの注入障壁が低く、ホール移動度の高い材料を用いることが好ましく、本実施形態では、有機高分子系のホール注入・輸送材料を含む有機化合物含有液として、導電性ポリマーであるポリエチレンジオキシチオフェン(PEDOT)とドーパントであるポリスチレンスルホン酸(PSS)を水系溶媒に分散させた分散液であるPEDOT/PSS水溶液を用いている。このPEDOT/PSS水溶液を湿式方式により塗布、蒸発させることによって正孔注入層18aが形成される。   The hole injection layer 18a is formed on the pixel electrode 15 serving as an anode electrode. The hole injection layer 18a supplies holes to the light emitting layer 18b. The hole injection layer 18a is made of an organic polymer material that can inject and transport holes. The hole injection layer 18a is preferably made of a material having a low injection barrier from the pixel electrode 15 and high hole mobility. In this embodiment, the organic compound-containing liquid containing an organic polymer-based hole injection / transport material is used. As described above, a PEDOT / PSS aqueous solution that is a dispersion in which polyethylenedioxythiophene (PEDOT) as a conductive polymer and polystyrene sulfonic acid (PSS) as a dopant are dispersed in an aqueous solvent is used. The hole injection layer 18a is formed by applying and evaporating this aqueous solution of PEDOT / PSS by a wet method.

発光層18bは、正孔注入層18a上に形成されている。発光層18bは、画素電極15と対向電極19との間に所定の電圧を印加することにより光を発生する機能を有する。発光層18bは、蛍光あるいは燐光を発光することが可能な公知の高分子発光材料、例えば、ポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む発光材料から構成される。また、これらの発光材料は、適宜、水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解(又は分散)した溶液(分散液)である。この溶液(分散液)を湿式方式により塗布し、溶媒を揮発させることによって発光層18bが形成される。   The light emitting layer 18b is formed on the hole injection layer 18a. The light emitting layer 18 b has a function of generating light by applying a predetermined voltage between the pixel electrode 15 and the counter electrode 19. The light emitting layer 18b is made of a known polymer light emitting material capable of emitting fluorescence or phosphorescence, for example, a light emitting material containing a conjugated double bond polymer such as polyparaphenylene vinylene or polyfluorene. These luminescent materials are appropriately solutions (dispersions) dissolved (or dispersed) in an aqueous solvent or an organic solvent such as tetralin, tetramethylbenzene, mesitylene, and xylene. The light emitting layer 18b is formed by applying this solution (dispersion) by a wet method and volatilizing the solvent.

発光層18b及びバンク17上には、対向電極(カソード電極)19が設けられている。対向電極19は、光反射特性を有する材料から構成され、例えば、1〜10nm厚のマグネシウム、カルシウム、バリウム、リチウム、インジウム等の仕事関数の低い薄膜と、100nm以上の厚さのアルミニウム、クロム、銀、パラジウム銀系の合金等からなる高仕事関数の薄膜とが用いられる。本実施形態では、対向電極19は基板11の全面に形成された電極層から構成され、GNDに接続されている。   A counter electrode (cathode electrode) 19 is provided on the light emitting layer 18 b and the bank 17. The counter electrode 19 is made of a material having a light reflection characteristic, for example, a thin film having a low work function such as magnesium, calcium, barium, lithium, or indium having a thickness of 1 to 10 nm, and aluminum, chromium, or the like having a thickness of 100 nm or more. A high work function thin film made of silver, a palladium-silver alloy, or the like is used. In the present embodiment, the counter electrode 19 is composed of an electrode layer formed on the entire surface of the substrate 11 and is connected to GND.

なお、対向電極19上には、対向電極19を保護する保護層(封止層)等が形成されている。   A protective layer (sealing layer) for protecting the counter electrode 19 and the like are formed on the counter electrode 19.

このように構成された表示装置1(有機EL素子)では、画素電極15と対向電極19との間に所定の電圧を印加することで、発光層18bに流れる電流量に応じた光が発生する。そして、発生した光を画素電極15から直接的に、または、間接的に、画素電極15側から取り出される。   In the display device 1 (organic EL element) configured as described above, light corresponding to the amount of current flowing through the light emitting layer 18b is generated by applying a predetermined voltage between the pixel electrode 15 and the counter electrode 19. . Then, the generated light is extracted from the pixel electrode 15 side directly or indirectly from the pixel electrode 15 side.

次に、本実施形態の表示装置1の製造方法について、図5及び図6を参照しつつ説明する。   Next, a method for manufacturing the display device 1 of the present embodiment will be described with reference to FIGS.

まず、ガラス基板からなる基板11を用意する。次に、基板11上に、スパッタ法、真空蒸着法等により金属膜(ゲートメタル層)を形成する。続いて、フォトレジスト液を塗布しプリベークしてから、図示しない1枚目のパターニングマスクを用いて露光してフォトレジストマスクPR1を形成する。フォトレジストマスクPR1はネガ型でもポジ型であってもよい。そしてフォトレジストマスクPR1を用いて金属膜をパターニングすることにより、図5(a)に示すように、基板11上に、ゲート電極Tr11g、Tr12g、及び、データラインLdを形成する。   First, a substrate 11 made of a glass substrate is prepared. Next, a metal film (gate metal layer) is formed on the substrate 11 by sputtering, vacuum deposition, or the like. Subsequently, a photoresist solution is applied and prebaked, and then exposed using a first patterning mask (not shown) to form a photoresist mask PR1. The photoresist mask PR1 may be a negative type or a positive type. Then, by patterning the metal film using the photoresist mask PR1, the gate electrodes Tr11g and Tr12g and the data line Ld are formed on the substrate 11 as shown in FIG.

次に、ゲート電極Tr11g、Tr12g、及び、データラインLd上に、スパッタ法等によりITO等の透明電極材料を成膜する。続いて、フォトレジスト液を塗布しプリベークしてから、図示しない2枚目のパターニングマスクを用いて露光してフォトレジストマスクPR2を形成する。フォトレジストマスクPR2はネガ型でもポジ型であってもよい。そしてフォトレジストマスクPR2を用いて透明電極材料をパターニングすることにより、図5(b)に示すように、基板11及びゲート電極Tr12g上に、透明Cs電極12を形成する。   Next, a transparent electrode material such as ITO is formed on the gate electrodes Tr11g, Tr12g, and the data line Ld by sputtering or the like. Subsequently, a photoresist solution is applied and prebaked, and then exposed using a second patterning mask (not shown) to form a photoresist mask PR2. The photoresist mask PR2 may be negative or positive. Then, by patterning the transparent electrode material using the photoresist mask PR2, as shown in FIG. 5B, the transparent Cs electrode 12 is formed on the substrate 11 and the gate electrode Tr12g.

次に、基板11の全面に、CVD(Chemical Vapor Deposition)法等により絶縁膜13を形成する。続いて、絶縁膜13上にアモルファスシリコン等からなる半導体層21を形成し、さらに、CVD法等により酸化シリコン等からなる保護膜層を形成する。次いで、フォトレジスト液を塗布しプリベークしてから、図示しない3枚目のパターニングマスクを用いて露光してフォトレジストマスクPR3を形成する。フォトレジストマスクPR3はネガ型でもポジ型であってもよい。そしてフォトレジストマスクPR3を用いて保護膜層をパターニングすることにより、図5(c)に示すように、保護膜BLを形成する。   Next, an insulating film 13 is formed on the entire surface of the substrate 11 by a CVD (Chemical Vapor Deposition) method or the like. Subsequently, a semiconductor layer 21 made of amorphous silicon or the like is formed on the insulating film 13, and a protective film layer made of silicon oxide or the like is further formed by a CVD method or the like. Next, a photoresist solution is applied and prebaked, and then exposed using a third patterning mask (not shown) to form a photoresist mask PR3. The photoresist mask PR3 may be a negative type or a positive type. Then, by patterning the protective film layer using the photoresist mask PR3, a protective film BL is formed as shown in FIG.

次に、半導体層21及び保護膜BL上に、スパッタ法、真空蒸着法等により半導体層SMCとのオーミック接続を取るための不純物層を形成する。続いて、不純物層上に、スパッタ法、真空蒸着法等により金属層を形成する。次いで、フォトレジスト液を塗布しプリベークしてから、図示しない4枚目のパターニングマスクを用いて露光してフォトレジストマスクPR4を形成する。フォトレジストマスクPR4はネガ型でもポジ型であってもよい。そしてフォトレジストマスクPR4を用いて金属層をパターニングすることにより、ソース電極Tr11s、Tr12s、ドレイン電極Tr11d、Tr12d、アノードラインLa、及び、セレクトラインLsを形成する。さらに、ソース電極Tr11s、Tr12s及びドレイン電極Tr11d、Tr12dをマスクとしてパターニングすることにより、図5(d)に示すように、オーミックコンタクト層OHM、及び、半導体層SMCを形成する。   Next, an impurity layer for forming an ohmic connection with the semiconductor layer SMC is formed on the semiconductor layer 21 and the protective film BL by a sputtering method, a vacuum evaporation method, or the like. Subsequently, a metal layer is formed on the impurity layer by sputtering, vacuum deposition, or the like. Next, a photoresist solution is applied and prebaked, and then exposed using a fourth patterning mask (not shown) to form a photoresist mask PR4. The photoresist mask PR4 may be a negative type or a positive type. Then, by patterning the metal layer using the photoresist mask PR4, source electrodes Tr11s and Tr12s, drain electrodes Tr11d and Tr12d, an anode line La, and a select line Ls are formed. Further, by patterning using the source electrodes Tr11s and Tr12s and the drain electrodes Tr11d and Tr12d as a mask, an ohmic contact layer OHM and a semiconductor layer SMC are formed as shown in FIG.

次に、基板11の全面に、感光性の有機絶縁材料を塗布してからプリベークする。続いて、コンタクトホール14a、14bに対応した形状の5枚目のフォトパターニングマスクを有機絶縁材料上に位置合わせしてから、露光装置で有機絶縁材料を露光する。その後、現像して焼成することでコンタクトホール14a、14bを有する有機平坦化膜14を形成する。このとき、コンタクトホール14a、14bとともに、画素電極15とソース電極Tr12sとを接続するためのコンタクトホール31、セレクトラインLsとゲート電極Tr11gを接続するためのコンタクトホール32、並びにソース電極Tr11sとゲート電極Tr12gを接続するためのコンタクトホール33が有機平坦化膜14に形成される。次いで、有機平坦化膜14をマスクとして酸素及びSF雰囲気中でプラズマエッチングを行い、絶縁膜13をパターニングすることにより、図5(e)に示すように、コンタクトホール14aによって露出された絶縁膜13をエッチングして絶縁膜13にコンタクトホール13aを形成する。 Next, a photosensitive organic insulating material is applied to the entire surface of the substrate 11 and then pre-baked. Subsequently, after aligning a fifth photo patterning mask having a shape corresponding to the contact holes 14a and 14b on the organic insulating material, the organic insulating material is exposed by an exposure apparatus. Thereafter, the organic flattening film 14 having the contact holes 14a and 14b is formed by developing and baking. At this time, together with the contact holes 14a and 14b, a contact hole 31 for connecting the pixel electrode 15 and the source electrode Tr12s, a contact hole 32 for connecting the select line Ls and the gate electrode Tr11g, and the source electrode Tr11s and the gate electrode A contact hole 33 for connecting Tr12g is formed in the organic planarization film. Next, plasma etching is performed in an oxygen and SF 6 atmosphere using the organic flattening film 14 as a mask, and the insulating film 13 is patterned, whereby the insulating film exposed by the contact hole 14a is exposed as shown in FIG. 13 is etched to form a contact hole 13 a in the insulating film 13.

ここで、有機平坦化膜14は、絶縁膜13のコンタクトホール13aを形成する際のマスクとなる有機絶縁材料から形成されているので、酸素及びSF雰囲気中のプラズマによってエッチングされることがないので、有機平坦化膜14をマスクとして絶縁膜13のコンタクトホール13aを形成することができる。このため、絶縁膜13のコンタクトホール13aを形成するためのフォトパターニングマスクを準備する必要がなくなり、パターニングに用いるマスクの数を減らすことができる。従って、表示装置1の生産性を向上させることができる。 Here, since the organic planarizing film 14 is formed of an organic insulating material that serves as a mask when forming the contact hole 13a of the insulating film 13, it is not etched by plasma in an oxygen and SF 6 atmosphere. Therefore, the contact hole 13a of the insulating film 13 can be formed using the organic planarizing film 14 as a mask. Therefore, it is not necessary to prepare a photo patterning mask for forming the contact hole 13a of the insulating film 13, and the number of masks used for patterning can be reduced. Therefore, the productivity of the display device 1 can be improved.

次に、有機平坦化膜14上、及び、コンタクトホール13a、14a、14b内に、スパッタ法等により、ITO等の透明電極材料を成膜する。続いて、フォトレジスト液を塗布しプリベークしてから、図示しない6枚目のパターニングマスクを用いて露光してフォトレジストマスクPR5を形成する。フォトレジストマスクPR5はネガ型でもポジ型であってもよい。そしてフォトレジストマスクPR5を用いて透明電極材料をパターニングすることにより、図6(a)に示すように、画素電極15、データラインLdとソース電極Tr11sとを接続する接続配線16、コンタクトホール32、32を介してセレクトラインLsとゲート電極Tr11gを接続する接続配線22、コンタクトホール33、33を介してソース電極Tr11sとゲート電極Tr12gを接続する接続配線23を形成する。なお、画素電極15と透明Cs電極12との間の絶縁膜13及び有機平坦化膜14を誘電体とした容量が図2に示すキャパシタCsとなる。画素電極15は、5枚目のフォトパターニングマスクによって有機平坦化膜14に形成されたコンタクトホール31に一部埋設することによってソース電極Tr12sと電気的に接続される。   Next, a transparent electrode material such as ITO is formed on the organic planarization film 14 and in the contact holes 13a, 14a, and 14b by sputtering or the like. Subsequently, a photoresist solution is applied and prebaked, and then exposed using a sixth patterning mask (not shown) to form a photoresist mask PR5. The photoresist mask PR5 may be negative or positive. Then, by patterning the transparent electrode material using the photoresist mask PR5, as shown in FIG. 6A, the pixel electrode 15, the connection wiring 16 that connects the data line Ld and the source electrode Tr11s, the contact hole 32, A connection wiring 22 that connects the select line Ls and the gate electrode Tr11g via 32 and a connection wiring 23 that connects the source electrode Tr11s and the gate electrode Tr12g via contact holes 33 and 33 are formed. Note that a capacitor Cs shown in FIG. 2 is a capacitor using the insulating film 13 and the organic planarizing film 14 between the pixel electrode 15 and the transparent Cs electrode 12 as dielectrics. The pixel electrode 15 is electrically connected to the source electrode Tr12s by being partially embedded in the contact hole 31 formed in the organic planarization film 14 by the fifth photo patterning mask.

次に、基板11の全面に、例えば、感光性のポリイミド系の有機樹脂材料を塗布する。続いて、画素電極15を露出するための7枚目のフォトパターニングマスクを有機樹脂材料上に位置合わせしてから、露光装置で有機樹脂材料を露光する。その後、現像して焼成することで、図6(b)に示すように、画素電極15を露出する開口部17aを有するバンク17を形成する。これにより、表示パネルの列方向に配列された同一色の複数の表示画素PIXの画素形成領域がバンク17により囲まれて画定され、当該領域に画素電極15の上面が露出した状態となる。   Next, for example, a photosensitive polyimide organic resin material is applied to the entire surface of the substrate 11. Subsequently, after aligning a seventh photo patterning mask for exposing the pixel electrode 15 on the organic resin material, the organic resin material is exposed by an exposure apparatus. Thereafter, development and baking are performed to form a bank 17 having an opening 17a exposing the pixel electrode 15, as shown in FIG. 6B. As a result, the pixel formation regions of the plurality of display pixels PIX of the same color arranged in the column direction of the display panel are defined by being surrounded by the bank 17, and the upper surface of the pixel electrode 15 is exposed in the region.

次に、基板11を洗浄後、例えば、酸素プラズマ処理やUVオゾン処理等を施すことにより、バンク17に画定された各画素領域Rpxの画素電極15(画素電極)表面を、後述する有機EL層18の形成工程において使用する正孔注入材料18aに対して親液化する。   Next, after cleaning the substrate 11, for example, by performing oxygen plasma treatment, UV ozone treatment, or the like, the surface of the pixel electrode 15 (pixel electrode) in each pixel region Rpx defined in the bank 17 is an organic EL layer described later. The hole injection material 18a used in the forming step 18 is made lyophilic.

次に、正孔注入材料(導電性高分子であるPEDOT及びドーパントとなるPSS)を分散したPEDOT/PSS水溶液を湿式方式により画素電極15上に塗布する。PEDOT/PSS水溶液の塗布後、例えば、ホットプレート上で100℃以上の温度にて乾燥を行うことにより、画素電極15上に正孔注入層18aが形成される。本実施形態では、画素電極15が親液性であるため、塗布されたPEDOTインクが十分に広がる。このため、形成された正孔注入層18aの膜厚を均一にすることができる。   Next, a PEDOT / PSS aqueous solution in which a hole injection material (PEDOT as a conductive polymer and PSS as a dopant) is dispersed is applied onto the pixel electrode 15 by a wet method. After the application of the PEDOT / PSS aqueous solution, for example, the hole injection layer 18 a is formed on the pixel electrode 15 by performing drying at a temperature of 100 ° C. or higher on a hot plate. In this embodiment, since the pixel electrode 15 is lyophilic, the applied PEDOT ink spreads sufficiently. For this reason, the film thickness of the formed hole injection layer 18a can be made uniform.

続いて、赤・緑・青色の発光材料(ポリフルオレン系)をテトラリン、テトラメチルベンゼン、メシチレン等の有機溶剤に溶かした溶液を湿式方式により、正孔注入層18a上にそれぞれ成膜する。発光材料を成膜後、窒素雰囲気中のホットプレートによる乾燥、或いは真空中でのシーズヒータによる乾燥を行い、残留溶媒の除去を行う。これにより、図6(c)に示すように、正孔注入層18a上に発光層18bが形成される。   Subsequently, a solution obtained by dissolving red, green, and blue light emitting materials (polyfluorene-based) in an organic solvent such as tetralin, tetramethylbenzene, and mesitylene is formed on the hole injection layer 18a by a wet method. After the light emitting material is formed, the residual solvent is removed by drying with a hot plate in a nitrogen atmosphere or drying with a sheathed heater in a vacuum. Thereby, as shown in FIG.6 (c), the light emitting layer 18b is formed on the positive hole injection layer 18a.

ここで、バンク17により画素形成領域Rpxを画定しているので、隣接する表示画素PIX(色画素PXr、PXg、PXb)間で発光材料が混合することがなく、隣接する色画素相互での混色を防止することができる。   Here, since the pixel formation region Rpx is defined by the bank 17, the light emitting material is not mixed between the adjacent display pixels PIX (color pixels PXr, PXg, PXb), and the color mixture between the adjacent color pixels is not performed. Can be prevented.

次に、発光層18aを形成した基板11の全面に、真空蒸着やスパッタリング等により、Ca,Ba等の対向電極19を形成する。そして、封止層を形成し、封止蓋や封止基板を接合することにより、表示装置1が完成する。   Next, the counter electrode 19 such as Ca, Ba or the like is formed on the entire surface of the substrate 11 on which the light emitting layer 18a is formed by vacuum deposition, sputtering, or the like. Then, the display device 1 is completed by forming a sealing layer and bonding a sealing lid and a sealing substrate.

以上説明したように、本実施形態によれば、有機平坦化膜14をマスクとして絶縁膜13のコンタクトホール13aを形成しているので、コンタクトホール13aを形成するためのフォトパターニングマスクを準備する必要がなく、パターニングに用いるマスクの数を減らすことができる。このため、表示装置1の生産性を向上させることができる。   As described above, according to the present embodiment, since the contact hole 13a of the insulating film 13 is formed using the organic planarization film 14 as a mask, it is necessary to prepare a photo patterning mask for forming the contact hole 13a. Therefore, the number of masks used for patterning can be reduced. For this reason, the productivity of the display device 1 can be improved.

また、本実施形態によれば、有機平坦化膜層14に感光性の有機絶縁材料が用いられているので、露光装置を用いてコンタクトホール14a、14bに対応した形状のフォトマスクを形成することができる。   In addition, according to the present embodiment, since a photosensitive organic insulating material is used for the organic planarizing film layer 14, a photomask having a shape corresponding to the contact holes 14a and 14b is formed using an exposure apparatus. Can do.

さらに、本実施形態によれば、画素電極15の表面を使用する正孔注入材料18aに対して親液化しているので、塗布された溶液が十分に広がる。このため、形成された正孔注入層18aの膜厚を均一にすることができる。   Furthermore, according to this embodiment, since the surface of the pixel electrode 15 is made lyophilic with respect to the hole injection material 18a, the applied solution is sufficiently spread. For this reason, the film thickness of the formed hole injection layer 18a can be made uniform.

(第2の実施形態)
第1の実施形態では、ゲートメタルをパターニングしてゲート電極Tr11g、Tr12g、及び、データラインLdを形成した後、透明Cs電極12を形成する場合を例に本発明を説明した。本実施形態では、ゲートメタルをパターニングしてゲート電極Tr11g、Tr12g、データラインLd、及び、Cs電極112を形成する場合を例に本発明を説明する。なお、本実施形態では、第1の実施形態と同一の部材については同一の符号を付し、その説明を省略する。
(Second Embodiment)
In the first embodiment, the present invention has been described by taking as an example the case where the transparent Cs electrode 12 is formed after the gate metal is patterned to form the gate electrodes Tr11g, Tr12g and the data line Ld. In the present embodiment, the present invention will be described taking as an example the case where the gate electrodes Tr11g, Tr12g, the data line Ld, and the Cs electrode 112 are formed by patterning the gate metal. In the present embodiment, the same members as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.

図7は、本実施形態の表示画素の一例を示す平面レイアウト図である。図8(a)は図7に示すC−C線断面図であり、図8(b)は図7に示すD−D線断面図である。   FIG. 7 is a plan layout diagram illustrating an example of the display pixel of the present embodiment. 8A is a cross-sectional view taken along the line CC shown in FIG. 7, and FIG. 8B is a cross-sectional view taken along the line DD shown in FIG.

図7及び図8に示すように、基板11上にはゲート電極Tr11g、Tr12g、データラインLd、Cs電極112、及び、絶縁膜13が形成されている。   As shown in FIGS. 7 and 8, gate electrodes Tr <b> 11 g and Tr <b> 12 g, a data line Ld, a Cs electrode 112, and an insulating film 13 are formed on the substrate 11.

Cs電極112は、第1の実施形態と異なり、アルミニウム−ネオジウム−チタン(AlNdTi)またはクロム(Cr)から構成されている。すなわち、本実施形態のCs電極112は、第1の実施形態の透明Cs電極12の材料とは異なり、ゲート電極Tr11g、Tr12g、及び、データラインLdと同じ材料から構成した。また、本実施形態では、ゲート電極Tr12g、及び、Cs電極112の形状を変更した。このため、本実施形態では、Cs電極112と、ゲート電極Tr11g、Tr12g、及び、データラインLdとを同時に形成できる。   Unlike the first embodiment, the Cs electrode 112 is made of aluminum-neodymium-titanium (AlNdTi) or chromium (Cr). That is, unlike the material of the transparent Cs electrode 12 of the first embodiment, the Cs electrode 112 of the present embodiment is made of the same material as the gate electrodes Tr11g, Tr12g and the data line Ld. In the present embodiment, the shapes of the gate electrode Tr12g and the Cs electrode 112 are changed. Therefore, in this embodiment, the Cs electrode 112, the gate electrodes Tr11g and Tr12g, and the data line Ld can be formed at the same time.

次に、本実施形態の表示装置1の製造方法について、図9を参照しつつ説明する。   Next, a method for manufacturing the display device 1 of the present embodiment will be described with reference to FIG.

まず、ガラス基板からなる基板11を用意する。次に、基板11上に、スパッタ法、真空蒸着法等により金属膜(ゲートメタル層)を形成する。続いて、マスクを用いてパターニングすることにより、図9(a)に示すように、基板11上に、ゲート電極Tr11g(及び、Tr12g)、データラインLd、環状のCs電極112を形成する。   First, a substrate 11 made of a glass substrate is prepared. Next, a metal film (gate metal layer) is formed on the substrate 11 by sputtering, vacuum deposition, or the like. Subsequently, patterning is performed using a mask to form a gate electrode Tr11g (and Tr12g), a data line Ld, and an annular Cs electrode 112 on the substrate 11, as shown in FIG. 9A.

このように、本実施形態では、基板11上にゲートメタル層を成膜し、第1の実施形態における1枚目のパターニングマスクの代わりに画素領域Rpx内で開口するとともに画素領域Rpxの周囲を囲むように環状のCs電極112を形成するパターニングマスクを用いてフォトレジストマスクPR11を形成する。このフォトレジストマスクPR11を用いてこのゲートメタル層をパターニングすることにより、Cs電極112、ゲート電極Tr11g、Tr12g、及び、データラインLdを同時に形成した。このため、第1の実施形態のように、Cs電極112を形成するためのマスクを準備する必要がなく、パターニングに用いるマスクの数を減らすことができる。従って、表示装置1の生産性を向上させることができる。   As described above, in the present embodiment, the gate metal layer is formed on the substrate 11 and opened in the pixel region Rpx instead of the first patterning mask in the first embodiment, and around the pixel region Rpx. A photoresist mask PR11 is formed using a patterning mask that forms an annular Cs electrode 112 so as to surround it. By patterning the gate metal layer using the photoresist mask PR11, the Cs electrode 112, the gate electrodes Tr11g and Tr12g, and the data line Ld were formed at the same time. Therefore, unlike the first embodiment, it is not necessary to prepare a mask for forming the Cs electrode 112, and the number of masks used for patterning can be reduced. Therefore, the productivity of the display device 1 can be improved.

次に、基板11の全面に、CVD法等により絶縁膜13を形成する。続いて、絶縁膜13上にアモルファスシリコン等からなる半導体層21を形成し、さらに、CVD法等により酸化シリコン等からなる保護膜層を形成する。次いで、マスクを用いてパターニングすることにより、図9(b)に示すように、保護膜BLを形成する。   Next, an insulating film 13 is formed on the entire surface of the substrate 11 by a CVD method or the like. Subsequently, a semiconductor layer 21 made of amorphous silicon or the like is formed on the insulating film 13, and a protective film layer made of silicon oxide or the like is further formed by a CVD method or the like. Next, by patterning using a mask, as shown in FIG. 9B, a protective film BL is formed.

続いて、第1の実施形態の製造方法と同様の手順により、ソース電極Tr11s、Tr12s、ドレイン電極Tr11d、Tr12d、アノードラインLa、セレクトラインLs、オーミックコンタクト層OHM、半導体層SMC、有機平坦化膜14、コンタクトホール14a、14b、コンタクトホール13a、画素電極15、接続配線16、バンク17、正孔注入層18a、発光層18b、対向電極19等を形成し(図5(d)〜図6(c)参照)、表示装置1が完成する。   Subsequently, the source electrodes Tr11s and Tr12s, the drain electrodes Tr11d and Tr12d, the anode line La, the select line Ls, the ohmic contact layer OHM, the semiconductor layer SMC, and the organic planarization film are processed in the same procedure as the manufacturing method of the first embodiment. 14, contact holes 14 a and 14 b, contact holes 13 a, pixel electrodes 15, connection wirings 16, banks 17, hole injection layers 18 a, light emitting layers 18 b, counter electrodes 19, and the like are formed (FIGS. 5D to 6 ( c)), the display device 1 is completed.

以上説明したように、本実施形態によれば、Cs電極112を形成するためのマスクを準備する必要がなく、パターニングに用いるマスクの数を減らすことができ、パターニングマスクの位置合わせに要する時間を短縮でき、パターニングマスクの製造にかかるコストを低減することができる。従って、表示装置1の生産性を向上させることができる。   As described above, according to the present embodiment, it is not necessary to prepare a mask for forming the Cs electrode 112, the number of masks used for patterning can be reduced, and the time required for alignment of the patterning mask can be reduced. The cost for manufacturing the patterning mask can be reduced. Therefore, the productivity of the display device 1 can be improved.

なお、本発明は、上記の実施形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な他の実施形態について説明する。   In addition, this invention is not restricted to said embodiment, A various deformation | transformation and application are possible. Hereinafter, other embodiments applicable to the present invention will be described.

上記実施形態では、有機平坦化膜14が感光性の有機絶縁材料から形成されている場合を例に本発明を説明したが、有機平坦化膜14は絶縁膜13のコンタクトホール13aを形成する際のマスクとして機能することができる有機絶縁材料から形成されていればよく、例えば、感光性の材料でなくともよい。   In the above embodiment, the present invention has been described by taking as an example the case where the organic planarizing film 14 is formed of a photosensitive organic insulating material. However, the organic planarizing film 14 is used when forming the contact hole 13 a of the insulating film 13. As long as it is formed from an organic insulating material capable of functioning as a mask, for example, it may not be a photosensitive material.

上記実施形態では、画素電極15の表面を、使用する正孔注入材料18aの溶液に対して親液化している場合を例に本発明を説明したが、例えば、親液化してなくともよい。   In the above-described embodiment, the present invention has been described by taking the case where the surface of the pixel electrode 15 is lyophilic with respect to the solution of the hole injection material 18a to be used as an example.

上記実施形態では、有機EL層18が正孔注入層18aと発光層18bとから形成されている場合を例に本発明を説明したが、例えば、正孔注入層18aと発光層18bとの間に、発光層18b内を移動する電子をブロッキングする機能等を有するインターレイヤー層を形成してもよい。この場合、発光層18b内での電子とホール(正孔)との再結合確率を高める作用を奏する。このインターレイヤー層は、ホール移動度が高く、電子ブロッキング機能を有する材料を用いることが好ましい。   In the above embodiment, the present invention has been described by taking the case where the organic EL layer 18 is formed of the hole injection layer 18a and the light emitting layer 18b as an example. However, for example, between the hole injection layer 18a and the light emitting layer 18b, In addition, an interlayer layer having a function of blocking electrons moving in the light emitting layer 18b may be formed. In this case, there is an effect of increasing the recombination probability between electrons and holes in the light emitting layer 18b. This interlayer layer is preferably made of a material having a high hole mobility and an electron blocking function.

また、発光層18b上に電子輸送層を設けてもよい。この場合、発光層18bへの電子注入効率を高めるとともに、ホールブロッキング機能を有することができる。この電子輸送層は、Mg、Ca、Ba等のアルカリ土類金属やその酸化物または金属との合金などを用いることが好ましい。   Further, an electron transport layer may be provided on the light emitting layer 18b. In this case, it is possible to increase the efficiency of electron injection into the light emitting layer 18b and to have a hole blocking function. The electron transport layer is preferably made of an alkaline earth metal such as Mg, Ca, Ba, an oxide thereof, or an alloy with a metal.

上記実施形態では、湿式方式のボトムエミッション型有機EL素子を用いた場合を例に本発明を説明したが、例えば、有機EL層18を蒸着方式により形成してもよい。また、トップエミッション型の有機EL素子を用いてもよい。   In the above-described embodiment, the present invention has been described by taking the case of using a wet-type bottom emission organic EL element as an example. However, for example, the organic EL layer 18 may be formed by an evaporation method. Further, a top emission type organic EL element may be used.

上記実施形態では、画素駆動回路Dcに2個のトランジスタ(TFT)を有している場合を例に本発明を説明したが、例えば、3個のTFTを有しているものであってもよく、また、4個以上のTFTを有しているものであってもよい。   In the above embodiment, the present invention has been described by taking the case where the pixel driving circuit Dc has two transistors (TFTs) as an example. However, for example, the pixel driving circuit Dc may have three TFTs. Moreover, it may have four or more TFTs.

上記実施の形態では、発光素子が有機EL素子である場合を例に本発明を説明したが、本発明は様々な発光素子に適用可能であり、発光素子は有機EL素子に限定されるものではない。   In the above embodiment, the present invention has been described by taking the case where the light emitting element is an organic EL element as an example. Absent.

本発明の第1の実施形態の表示装置の画素配列の一例を示す図である。It is a figure which shows an example of the pixel array of the display apparatus of the 1st Embodiment of this invention. 表示装置の画素回路構成の一例を示す等価回路図である。It is an equivalent circuit diagram showing an example of a pixel circuit configuration of the display device. 表示画素の一例を示す平面レイアウト図である。It is a plane layout figure which shows an example of a display pixel. (a)は図3に示すA−A線断面図であり、(b)は図3に示すB−B線断面図である。(A) is the sectional view on the AA line shown in FIG. 3, (b) is the sectional view on the BB line shown in FIG. 表示装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of a display apparatus. 表示装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of a display apparatus. 本発明の第2の実施形態の表示画素の一例を示す平面レイアウト図である。It is a plane layout figure which shows an example of the display pixel of the 2nd Embodiment of this invention. (a)は図7に示すC−C線断面図であり、(b)は図7に示すD−D線断面図である。(A) is CC sectional view taken on the line shown in FIG. 7, (b) is DD sectional view taken on the line shown in FIG. 第2の実施形態の表示装置の製造方法を説明するための図である。It is a figure for demonstrating the manufacturing method of the display apparatus of 2nd Embodiment.

符号の説明Explanation of symbols

1・・・表示装置、2・・・画素(有機EL素子)、11・・・基板、12・・・透明Cs電極、13・・・絶縁膜13,13a・・・コンタクトホール、14・・・有機平坦化膜、14a、14b・・・コンタクトホール、15・・・画素電極、16・・・接続配線、17・・・バンク、18・・・有機EL層、18a・・・正孔注入層、18b・・・発光層、19・・・対向電極、Ls・・・セレクトライン、La・・・アノードライン、Ld・・・データライン、Tr11,Tr12・・・トランジスタ、Tr11g,Tr12g・・・ゲート電極、Tr11s,Tr12s・・・ソース電極、Tr11d,Tr12d・・・ドレイン電極、OHM・・・オーミックコンタクト層、SMC・・・半導体層   DESCRIPTION OF SYMBOLS 1 ... Display apparatus, 2 ... Pixel (organic EL element), 11 ... Substrate, 12 ... Transparent Cs electrode, 13 ... Insulating film 13, 13a ... Contact hole, 14 ... Organic flattening film, 14a, 14b ... contact hole, 15 ... pixel electrode, 16 ... connection wiring, 17 ... bank, 18 ... organic EL layer, 18a ... hole injection Layer 18b... Luminescent layer 19 counter electrode Ls select line La ... anode line Ld data line Tr11 Tr12 transistor Tr11g Tr12g. Gate electrode, Tr11s, Tr12s ... Source electrode, Tr11d, Tr12d ... Drain electrode, OHM ... Ohmic contact layer, SMC ... Semiconductor layer

Claims (12)

発光素子と、該発光素子を駆動する駆動回路を備える表示装置であって、
基板上に形成された前記駆動回路のトランジスタと、
前記基板上に形成された絶縁膜と、
前記絶縁膜の上面及び前記トランジスタの上面に形成された層間絶縁膜と、
を備え、
前記層間絶縁膜は、当該層間絶縁膜をマスクとして前記絶縁膜をパターニング可能な有機絶縁材料を含む、ことを特徴とする表示装置。
A display device comprising a light emitting element and a drive circuit for driving the light emitting element,
A transistor of the drive circuit formed on a substrate;
An insulating film formed on the substrate;
An interlayer insulating film formed on the upper surface of the insulating film and the upper surface of the transistor;
With
The display device, wherein the interlayer insulating film includes an organic insulating material capable of patterning the insulating film using the interlayer insulating film as a mask.
前記層間絶縁膜は、感光性の有機絶縁材料を含む、ことを特徴とする請求項1に記載の表示装置。   The display device according to claim 1, wherein the interlayer insulating film includes a photosensitive organic insulating material. 前記層間絶縁膜は、当該層間絶縁膜をマスクとして前記絶縁膜にコンタクトホールを形成可能な有機絶縁材料を含む、ことを特徴とする請求項1または2に記載の表示装置。   The display device according to claim 1, wherein the interlayer insulating film includes an organic insulating material capable of forming a contact hole in the insulating film using the interlayer insulating film as a mask. 前記基板上には、前記駆動回路のキャパシタ電極と、前記トランジスタのゲート電極と、前記駆動回路に階調信号を印加するデータラインとが形成され、
前記キャパシタ電極は、前記ゲート電極及び前記データラインと同一材料から構成されている、ことを特徴とする請求項1乃至3のいずれか1項に記載の表示装置。
A capacitor electrode of the driving circuit, a gate electrode of the transistor, and a data line for applying a gradation signal to the driving circuit are formed on the substrate.
4. The display device according to claim 1, wherein the capacitor electrode is made of the same material as the gate electrode and the data line. 5.
前記発光素子の発光層は、湿式方式により成膜されている、ことを特徴とする請求項1乃至4のいずれか1項に記載の表示装置。   The display device according to claim 1, wherein the light emitting layer of the light emitting element is formed by a wet method. 前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項1乃至5のいずれか1項に記載の表示装置。   The display device according to claim 1, wherein the light emitting element is an organic electroluminescence element. 発光素子と、該発光素子を駆動する駆動回路を備える表示装置の製造方法であって、
基板上に前記駆動回路のトランジスタのゲート電極と、ゲート絶縁膜として機能する絶縁膜と、前記駆動回路のトランジスタのソース、ドレイン電極と、前記駆動回路に接続される配線と、を形成するトランジスタ形成工程と、
前記絶縁膜の上面及び前記トランジスタの上面に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜形成工程で形成された層間絶縁膜を、マスクを用いてパターニングする層間絶縁膜パターニング工程と、
前記層間絶縁膜パターニング工程でパターニングされた層間絶縁膜をマスクとして、前記絶縁膜をパターニングする絶縁膜パターニング工程と、
を備える、ことを特徴とする表示装置の製造方法。
A method of manufacturing a display device including a light emitting element and a drive circuit for driving the light emitting element,
Transistor formation for forming a gate electrode of the transistor of the driving circuit, an insulating film functioning as a gate insulating film, a source / drain electrode of the transistor of the driving circuit, and a wiring connected to the driving circuit on a substrate Process,
An interlayer insulating film forming step of forming an interlayer insulating film on the upper surface of the insulating film and the upper surface of the transistor;
An interlayer insulating film patterning step of patterning the interlayer insulating film formed in the interlayer insulating film forming step using a mask;
An insulating film patterning step of patterning the insulating film using the interlayer insulating film patterned in the interlayer insulating film patterning step as a mask;
A method for manufacturing a display device, comprising:
前記層間絶縁膜形成工程では、感光性の有機絶縁材料により層間絶縁膜を形成する、ことを特徴とする請求項7に記載の表示装置の製造方法。   8. The method for manufacturing a display device according to claim 7, wherein in the interlayer insulating film forming step, an interlayer insulating film is formed of a photosensitive organic insulating material. 前記絶縁膜パターニング工程では、前記絶縁膜にコンタクトホールを形成する、ことを特徴とする請求項7または8に記載の表示装置の製造方法。   9. The method of manufacturing a display device according to claim 7, wherein a contact hole is formed in the insulating film in the insulating film patterning step. 前記トランジスタ形成工程では、前記基板上に金属膜を形成し、当該金属膜をパターニングマスクを用いてパターニングすることにより、前記ゲート電極と、前記駆動回路のキャパシタ電極と、前記駆動回路に階調信号を印加するデータラインとを形成する、ゲート電極形成工程を含むことを特徴とする請求項7乃至9のいずれか1項に記載の表示装置の製造方法。   In the transistor formation step, a metal film is formed on the substrate, and the metal film is patterned using a patterning mask, whereby a gradation signal is applied to the gate electrode, the capacitor electrode of the driver circuit, and the driver circuit. 10. The method of manufacturing a display device according to claim 7, further comprising a gate electrode forming step of forming a data line to which the voltage is applied. 前記発光素子の発光層を形成する発光層形成工程をさらに備え、
前記発光層形成工程では、湿式方式により発光層を形成する、ことを特徴とする請求項7乃至10のいずれか1項に記載の表示装置の製造方法。
A light emitting layer forming step of forming a light emitting layer of the light emitting element;
The method for manufacturing a display device according to claim 7, wherein the light emitting layer is formed by a wet method in the light emitting layer forming step.
前記絶縁膜パターニング工程の後に、前記絶縁膜パターニング工程によって形成された前記層間絶縁膜のコンタクトホールを介して前記配線と前記トランジスタとを接続する接続配線を形成する接続配線形成工程をさらに備える、ことを特徴とする請求項7乃至11のいずれか1項に記載の表示装置の製造方法。   A connection wiring forming step of forming a connection wiring for connecting the wiring and the transistor through a contact hole of the interlayer insulating film formed by the insulating film patterning step after the insulating film patterning step; The method for manufacturing a display device according to claim 7, wherein:
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