JP2009064803A - 半導体装置 - Google Patents

Abstract

【課題】半導体素子の電極との接触抵抗が小さく、かつボイド等の発生がないように埋め込まれた銅のコンタクトプラグを有する半導体装置を提供する。
【解決手段】半導体素子の電極にコンタクトプラグが接続された半導体装置において、金属シリサイド層の電極を含む半導体素子と、半導体素子を覆うように形成された層間絶縁層と、層間絶縁層に、金属シリサイド層の表面が露出するように設けられたコンタクトホールと、コンタクトホールの内壁を覆うように形成されたバリアメタル層であって、層間絶縁層と接する領域がチタン層からなるバリアメタル層と、バリアメタル層上に形成されたルテニウムを含むシード層と、シード層上にコンタクトホールを埋め込むように形成された銅プラグ層とを含む。
【選択図】図１

Description

本発明は半導体装置に関し、特に、半導体素子の電極に接続されたコンタクトプラグを有する半導体装置に関する。

多層配線構造を有する半導体装置では、半導体素子の電極とその上の配線層との間をコンタクトプラグで電気的に接続するが、半導体装置の微細化に伴いコンタクトプラグの低抵抗化が必要となる。そこで、コンタクトプラグの材料を、従来のタングステンから電気抵抗の小さい銅に置き換える試みがなされている。
このような銅のコンタクトプラグは、コンタクトホールを形成した後、コンタクトホール中に、Ｔａ／ＴａＮからなるバリアメタル層、Ｃｕからなるシード層を形成し、電解メッキでコンタクトホールにＣｕを埋め込んでコンタクトプラグを形成する（例えば、特許文献１参照）。
特開２００３−３０９０８２号公報

しかしながら、Ｔａ／ＴａＮをバリアメタル層に用いた場合、半導体素子の電極との接触抵抗が大きくなるという問題があった。
これに対して、タングステンのコンタクトプラグで用いられていたＴｉＮ／Ｔｉをバリアメタルとして用いた場合、半導体素子の電極との接触抵抗は小さくなるが、Ｃｕシード層との濡れ性が悪く、Ｃｕの埋め込みが不十分になるという問題が発生した。
また、電解メッキ法の代わりにスパッタ法を用いてＣｕを埋め込んだ場合、微細化されアスペクト比が大きなコンタクトホールではコンタクトホールの肩部で堆積したＣｕがオーバーハング形状となり、ボイド等が発生して十分な埋め込みが得られず、コンタクトプラグの電気抵抗が大きくなるという問題があった。

そこで、本発明は、半導体素子の電極との接触抵抗が小さく、かつボイド等の発生がないように埋め込まれた銅のコンタクトプラグを有する半導体装置の提供を目的とする。

本発明は、半導体素子の電極にコンタクトプラグが接続された半導体装置であって、金属シリサイド層の電極を含む半導体素子と、半導体素子を覆うように形成された層間絶縁層と、層間絶縁層に、金属シリサイド層の表面が露出するように設けられたコンタクトホールと、コンタクトホールの内壁を覆うように形成されたバリアメタル層であって、層間絶縁層と接する領域がチタン層からなるバリアメタル層と、バリアメタル層上に形成されたルテニウムを含むシード層と、シード層上に、コンタクトホールを埋め込むように形成された銅プラグ層とを含むことを特徴とする半導体装置である。

本発明にかかる半導体装置では、コンタクトプラグと電極との間の電気抵抗を低減できる。また、コンタクトホールを銅プラグ層で完全に埋め込み、コンタクトプラグの低抵抗化が可能となる。

図１は、全体が１００で表される、本発明の実施の形態にかかる半導体装置の断面図である。
半導体装置１００は、例えばシリコンからなる半導体基板１を含む。半導体基板１には、例えば酸化シリコンからなる素子分離領域２が形成されている。更に、チャネル領域１５を挟んで１組のソース／ドレイン領域３が設けられている。ソース／ドレイン領域３の上には例えばニッケルシリサイド（ＮｉＳｉ）やニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなる金属シリサイド層４が設けられている。また、金属シリサイド層４の内側には、必要に応じてエクステンション層１４が設けられている。

ソース／ドレイン領域３に挟まれたチャネル領域１５上には、例えば酸化シリコンからなるゲート絶縁膜６を介して、例えば多結晶シリコンからなるゲート電極７が設けられている。ゲート電極７の上には、例えばニッケルシリサイド（ＮｉＳｉ）やニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなる金属シリサイド層４が設けられている。また、ゲート電極７の側壁には、酸化シリコンからなるサイドウォール８と窒化シリコンからなるサイドウォール９とが設けられている。半導体基板１の上には、例えば酸化シリコンからなる層間絶縁層５が形成されている。

ソース／ドレイン領域３上の金属シリサイド層４の上、およびゲート電極７上の金属シリサイド層４の上の層間絶縁層５にはコンタクトホール１０が設けられ、その中に、金属シリサイド層４と電気的に接続されたコンタクトプラグ３０が形成されている。

コンタクトプラグ３０は、コンタクトホール１０の内壁を覆うように形成されたバリアメタル層１１を含む。バリアメタル層１１は、例えば下層がＴｉ、上層がＴｉＮの２層構造（ＴｉＮ／Ｔｉ）からなる。下層をＴｉとすることにより、金属シリサイド層４との接触抵抗が低減できる。

金属シリサイド層４と接触するＴｉ層は、一部がチタンシリサイド層を形成しても構わない。また、全体がチタンシリサイド層となっても良い。

なお、バリアメタル層１１の上層としては、この他に、ＴｉＮ系化合物、ＴａＮ系化合物、ＷＮ系化合物から選択される単層構造や、これらの材料を２層以上積層した積層構造を用いても構わない。

バリアメタル層１１の上には、電解メッキ用のシード層１２が形成されている。シード層１２は、例えばルテニウムや、ＲｕＮ等のルテニウム系化合物からなる。なお、シード層１２には、銅や銅系化合物を用いたり、ルテニウムやルテニウム系化合物と銅や銅系化合物との２層構造を用いることも可能である。

シード層１２の上には、コンタクトホール１０を埋め込むように銅プラグ層（銅メッキ層）１３が形成されている。

本実施の形態にかかる半導体装置１００では、バリアメタル層１１がＴｉからなる下層を含むため、金属シリサイド層４との接触抵抗を低減することができる。特に、下層の少なくとも一部がチタンシリサイド層となることにより、低抵抗化が実現できる。

また、バリアメタル層１１の上層を、ＴｉＮ、ＴａＮ、ＷＮとし、その上に例えばＲｕを含むシード層１２を形成するため、両者の濡れ性が良好となる。このため、シード層１２を用いて電解メッキを行った場合、ボイド等の発生なしに銅プラグ層１３でコンタクトホール１０を埋め込むことができる。

次に、図２、３を用いて、本実施の形態にかかる半導体装置１００の製造方法について説明する。図２、３中、図１と同一符号は、同一又は相当箇所を示す。製造方法は、以下の工程１〜５を含む。

なお、図２では、ソース／ドレイン領域３上に、コンタクトプラグ３０を形成する場合について説明するが、ゲート電極７上に形成する場合も、ほぼ同様の工程となる。

工程１：図２（ａ）に示すように、シリコン等の半導体基板１に、例えば酸化シリコンが埋め込まれたトレンチからなる素子分離領域２を形成する。続いて、イオン注入法等により、ソース／ドレイン３を形成する。ここでは省略するが、必要に応じてエクステンション領域を形成して構わない。

ソース／ドレイン３の上に、Ｎｉ層やＮｉＰｔ層をスパッタ法で堆積させた後、熱処理を行ってＮｉＳｉやＮｉＰｔＳｉからなる金属シリサイド層４を形成する。続いて、ＣＶＤ法等を用いて、半導体基板１の上に、例えば酸化シリコンからなる層間絶縁層５を形成する。

工程２：図２（ｂ）に示すように、例えばレジストマスク（図示せず）を用いたＲＩＥにより、金属シリサイド層４の上の層間絶縁層５に、コンタクトホール１０を形成する。コンタクトホール１０の底面には、金属シリサイド層４が露出している。

工程３：図２（ｃ）に示すように、レジストマスク（図示せず）をアッシングによって除去した後、ポリマー残渣を薬液により洗浄する。続いて、例えばＣＶＤ法やスパッタ法を用いて、バリアメタル層１１を形成する。バリアメタル層１１は、例えば２層構造からなり、下層はＴｉ、上層はＴｉＮ、ＴａＮ、ＷＮ等からなる。

更に、バリアメタル層１１の上に、例えばＣＶＤ法やスパッタ法を用いて、例えばＲｕやＲｕＮからなるシード層１２を形成する。シード層１２はバリアメタル層１１との濡れ性が良好であり、略均一な膜厚で全面に形成できる。

バリアメタル層１１、シード層１２の形成は、同一真空装置内でｉｎ−ｓｉｔｕ前処理を行った後に行われることが好ましい。

なお、製造工程中に、金属シリサイド層４とその上のバリアメタル層１１の下層であるＴｉ層が反応して、その一部または全部がチタンシリサイド層となってもよい。チタンシリサイド層が形成されることにより、金属シリサイド層４とバリアメタル層１１との間の電気抵抗が更に小さくなる。

工程４：図２（ｄ）に示すように、シード層１２を用いた電解メッキにより、コンタクトホール１０を埋め込むように銅プラグ層１３を形成する。

工程５：図２（ｅ）に示すように、ＣＭＰ法等を用いて半導体基板１上のバリアメタル層１１、シード層１２、および銅プラグ層１３を除去することにより、半導体装置１００が完成する。

図３Ａ〜図３Ｃは、本実施の形態にかかる製造方法を用いた、多層配線構造を有する半導体装置１００の製造工程の断面図であり、図３Ａ〜３Ｃ中のＡ、Ｂ、Ｃで表した部分が、図２に示す断面図に相当する。

図３Ａは上述の工程２（図２（ｂ））に、図３Ｂは上述の工程４（図２（ｄ））にそれぞれ該当する。また、図３Ｃは、工程５（図２（ｅ））の後に、コンタクトプラグ３０の上に配線層２０を形成した状態である。

かかる製造工程を用いることにより、ボイド等を発生させることなく、銅プラグ層でコンタクトホールを完全に埋め込むことが可能となる。

本発明の実施の形態にかかる半導体装置の断面図である。 本発明の実施の形態にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態にかかる半導体装置の製造工程の断面図である。

符号の説明

１ 半導体基板、２ 素子分離領域、３ ソース／ドレイン領域、４ 金属シリサイド層、５ 層間絶縁層、６ ゲート絶縁膜、７ ゲート電極、８、９ サイドウォール、１０ コンタクトホール、１１ バリアメタル層、１２ シード層、１３ 銅プラグ層、１４ エクステンション領域、１５ チャネル領域、２０ 配線層、３０ コンタクトプラグ、１００ 半導体装置。

Claims (6)

1. 半導体素子の電極にコンタクトプラグが接続された半導体装置であって、
   金属シリサイド層の電極を含む半導体素子と、
   該半導体素子を覆うように形成された層間絶縁層と、
   該層間絶縁層に、該金属シリサイド層の表面が露出するように設けられたコンタクトホールと、
   該コンタクトホールの内壁を覆うように形成されたバリアメタル層であって、該層間絶縁層と接する領域がチタン層からなる該バリアメタル層と、
   該バリアメタル層上に形成されたルテニウムを含むシード層と、
   該シード層上に、コンタクトホールを埋め込むように形成された銅プラグ層とを含むことを特徴とする半導体装置。
2. 半導体素子の電極にコンタクトプラグが接続された半導体装置であって、
   金属シリサイド層の電極を含む半導体素子と、
   該半導体素子を覆うように形成された層間絶縁層と、
   該層間絶縁層に、該金属シリサイド層の表面が露出するように設けられたコンタクトホールと、
   該コンタクトホールの内壁を覆うように形成されたバリアメタル層であって、該層間絶縁層と接する領域がチタン層からなる該バリアメタル層と、
   該バリアメタル層上に、コンタクトホールを埋め込むように形成された銅プラグとを含むことを特徴とする半導体装置。
3. 上記バリアメタル層が、上記チタン層と、その上に形成された窒化チタン、窒化タンタル、および窒化タングステンからなる群から選択される１または２以上の窒化金属層とを含むことを特徴とする請求項１又は２に記載の半導体装置。
4. 上記バリアメタル層が、上記金属シリサイド層と接する領域にチタンシリサイド層を含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 上記シード層が、ルテニウムまたはその合金からなることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
6. 上記半導体素子の電極が、ゲート電極、またはソース／ドレイン電極であることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。

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