JP2009059805A - Semiconductor device processing method - Google Patents
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Abstract
Description
本発明は、微細半導体素子の加工方法にかかわり、とくに通常high−k/メタルゲートと呼ばれる構造の素子の微細化に適した加工方法に関する。 The present invention relates to a processing method of a fine semiconductor element, and particularly relates to a processing method suitable for miniaturization of an element having a structure usually called a high-k / metal gate.
従来から、CMOSトランジスタなどの半導体素子の高速化および高集積化を意図して、Si基板の上にSiO2膜などからなる絶縁膜を設け、この上にTiNあるいはTaNなどの半導体素子をp型またはn型とする仕事関数を制御する金属材料膜を設け、さらにこの金属材料膜の上にWあるいはMoなどの材料からなるゲート電極材料を設けたメタルゲート構造の半導体素子が提案されている。 Conventionally, in order to increase the speed and integration of semiconductor elements such as CMOS transistors, an insulating film made of a SiO 2 film or the like is provided on a Si substrate, and a semiconductor element such as TiN or TaN is formed on the insulating film. Alternatively, there has been proposed a semiconductor device having a metal gate structure in which a metal material film for controlling the work function of n-type is provided, and a gate electrode material made of a material such as W or Mo is further provided on the metal material film.
このような半導体素子の加工方法に関して、レジスト/W/TiN/Si(珪素)の構造を持つ配線を、C4F8ガスやSF6ガスを用いて圧力0.27Paにてエッチングする方法が提案されている(例えば、非特許文献1参照)。 As a method for processing such a semiconductor element, a method of etching a wiring having a resist / W / TiN / Si (silicon) structure at a pressure of 0.27 Pa using C 4 F 8 gas or SF 6 gas is proposed. (For example, refer nonpatent literature 1).
この文献には、加工サイズは500nm程度であり、現在必要とされている加工のサイズ(ラインの幅)である65nm以下の加工サイズを達成する方法は記載されていない。 This document has a processing size of about 500 nm, and does not describe a method for achieving a processing size of 65 nm or less, which is a processing size (line width) that is currently required.
一方、このようなメタルゲート半導体素子の加工にあたっては、上記の構造の上にレジストをマスクとして設け、このマスクを用いてエッチングしている。このマスクの線幅は500nm程度であり、このマスクの線幅を例えば200nmほどに減少させるためには、スリミングという加工方法が知られている。 On the other hand, when processing such a metal gate semiconductor element, a resist is provided on the above structure as a mask, and etching is performed using this mask. The line width of this mask is about 500 nm, and in order to reduce the line width of this mask to, for example, about 200 nm, a processing method called slimming is known.
スリミングという加工方法は、下地材料である半導体素子のエッチングを開始する前に、酸素などレジストを削る効果のあるガスでレジストを横方向にエッチングすることであり、レジストマスクのサイズを細らせて、リソグラフィーでパタニングされたマスクサイズより、さらにライン幅を小さくする技術である。このスリミング加工方法では、レジストを細くすると同時に厚さも薄くなるので、下地材料をエッチングする際に、レジストの厚さが不足してしまうという課題がある。レジストマスクの厚み不足を補うためにレジスト層を厚くすると、線幅に対して厚み方向が大きくなりすぎてレジストが倒れてしまうなど自立できなくなる恐れがある。メタルゲート構造を必要とする世代では素子の微細化も65nm以下なり、これに伴いレジストの厚さはより薄くなる方向なので、従来からのスリミング技術でも対応が難しくなっている。 The processing method called slimming is to etch the resist laterally with a gas that has an effect of removing the resist, such as oxygen, before starting the etching of the semiconductor element that is the base material, thereby reducing the size of the resist mask. This is a technique for further reducing the line width from the mask size patterned by lithography. In this slimming method, since the resist is thinned and the thickness is reduced at the same time, there is a problem that the thickness of the resist is insufficient when the base material is etched. If the resist layer is made thick in order to compensate for the insufficient thickness of the resist mask, the thickness direction becomes too large with respect to the line width, and the resist may fall down and become unable to stand on its own. In generations that require a metal gate structure, the miniaturization of the element is 65 nm or less, and the thickness of the resist is becoming thinner accordingly. Therefore, it is difficult to cope with the conventional slimming technique.
従来の、仕事関数制御金属TiNの下に酸化物膜層が存在する層構造を有する半導体素子の構造および半導体素子の加工方法を、図8を用いて説明する。半導体素子の基板は、Si基板11上に、SiO2膜120、仕事関数制御金属としてのTiN膜13、電極材料としてのW膜14、キャップとしてのSiN膜15、反射防止膜(BARC)16が堆積され、その上にパタニングされたレジスト層17が形成された、メタルゲート構造を有している(図8(A))。
A conventional structure of a semiconductor element having a layer structure in which an oxide film layer is present under a work function control metal TiN and a processing method of the semiconductor element will be described with reference to FIG. The substrate of the semiconductor element has an SiO 2 film 120, a
このような構造を有する半導体素子のエッチング加工法においては、マスクスリミングでは酸素プラズマによるスリミングによりレジスト17を細線化するとともにBARC16のエッチングを行う(図8(B))。次いで、CF4などを用いて、キャップSiN層15、電極W層14、仕事関数制御金属TiN層13をエッチングする。この加工方法では、図8(C)に示すように、エッチング中にレジストが垂直方向のみにエッチングされ、線幅を細くすることができない。
In the etching method of a semiconductor element having such a structure, in mask slimming, the
本発明は、トランジスタのより高速化のために提案されているメタルゲートと呼ばれる半導体素子の微細なドライエッチング加工を目的としている。この構造の加工では、ゲートの絶縁膜(従来はSiO2)の上にTiNあるいはTaNのような仕事関数を制御する目的の金属を堆積して、さらにWあるいはMoなどの高融点金属を堆積させた構造を、レジストをマスクとしてエッチングするものである。現在必要とされている加工のサイズ(ラインの幅)は65nm以下となっている。 An object of the present invention is to perform a fine dry etching process of a semiconductor element called a metal gate, which has been proposed for higher speed transistors. In this structure processing, a metal for controlling the work function such as TiN or TaN is deposited on a gate insulating film (conventional SiO 2 ), and a refractory metal such as W or Mo is further deposited. The structure is etched using a resist as a mask. Currently required processing size (line width) is 65 nm or less.
一方、スリミング加工方法ではレジストは細くなると同時に厚さも薄くなるので、下地材料をエッチングする際に、レジストの厚さが不足してしまう課題がある。メタルゲート構造を必要とする世代では素子の微細化により線幅(ライン幅)も65nm以下なり、これに伴いレジストの厚さはより薄くなる方向なので、従来からのスリミング技術でも対応が難しくなっている。 On the other hand, in the slimming processing method, the resist becomes thin and the thickness becomes thin at the same time. Therefore, there is a problem that the thickness of the resist is insufficient when the base material is etched. In generations that require a metal gate structure, the line width (line width) is reduced to 65 nm or less due to miniaturization of the element, and the thickness of the resist becomes thinner accordingly, so it is difficult to cope with the conventional slimming technology. Yes.
従来のメタルゲート構造で絶縁膜として用いるSiO2膜では、SiF4の蒸気圧が非常に高いことから、第2の導体膜のエッチングが終了してSiO2膜が露出した後、ごく短時間でSiO2膜がエッチングされ突き抜けてしまい、Fを含むガスでは素子の加工ができないという問題がある。
本発明は、少なくともW、Ta、Ti、Moなどを主成分とする第1の導体膜と仕事関数制御金属TiNなどの第2の導体からなるメタルゲート構造の下に絶縁層が存在する電極構造を有する半導体素子の加工方法において、従来の絶縁層であるSiO2膜が露出した後の、絶縁膜の突き抜けを阻止する構造を有するメタルゲート構造半導体素子のレジストおよびレジストの下方に設けたメタルゲートを垂直方向エッチングする際に、従来方法と比較して同じレジストの厚さで、より細いライン幅を得る加工を可能とする加工方法を提供することを目的とする。 The present invention provides an electrode structure in which an insulating layer exists under a metal gate structure composed of a first conductor film containing at least W, Ta, Ti, Mo and the like as a main component and a second conductor such as a work function control metal TiN. In a processing method of a semiconductor device having a metal gate structure, a metal gate structure having a structure for preventing penetration of the insulating film after the exposure of the SiO 2 film, which is a conventional insulating layer, and a metal gate provided under the resist It is an object of the present invention to provide a processing method that enables processing to obtain a narrower line width with the same resist thickness as in the conventional method when performing vertical etching.
すなわち、本発明は、high−k/メタルゲートと呼ばれる構造の素子の微細化に適した加工方法を提供することを目的とする。 That is, an object of the present invention is to provide a processing method suitable for miniaturization of an element having a structure called a high-k / metal gate.
本発明では、メタルゲート構造の素子をより微細化するために、メタルゲートの下に堆積する絶縁膜を、フッ素と反応したときに蒸気圧が比較的低い、HfやZrの酸化物あるいは窒化物(いわいるhigh−k材料)とし、かつ、メタルゲートエッチング時にメタルゲート材料とマスク材料の水平方向のエッチング速度が等しくなるような条件でエッチングすることにより、メタルゲートを垂直方向にエッチングしながら同時に水平方向にもエッチングして線幅を細くして、より薄いレジスト厚で、より細いラインの加工を実現する。 In the present invention, in order to further miniaturize an element having a metal gate structure, an oxide or nitride of Hf or Zr whose vapor pressure is relatively low when an insulating film deposited under the metal gate reacts with fluorine. (So-called high-k material) and at the same time while etching the metal gate in the vertical direction by etching under the condition that the etching rate in the horizontal direction of the metal gate material and the mask material is equal during the metal gate etching. Etching is also performed in the horizontal direction to narrow the line width, and thinner lines can be processed with thinner resist thickness.
すなわち、本発明においてもっとも重要な点は、メタルゲートをF(フッ素)との反応により蒸気圧の高い反応生成物を形成する第1の導体膜と、第1の導体膜の下に設けた半導体素子のオン・オフの動作電圧の閾値を制御する第2の導体膜として構成し、このメタルゲートの下にFとの反応により前記メタルゲートを構成する材料よりも低い蒸気圧の反応生成物を形成する絶縁膜を設けたことである。例えば、本発明は、第1の導体膜としてWまたはMoなどを用い、第2の導体層としてTiNやTaNなどを用い、絶縁膜としてHfなどの酸化物であるHfSiON膜が存在することである。 That is, the most important point in the present invention is that the metal gate has a first conductor film that forms a reaction product having a high vapor pressure by reaction with F (fluorine), and a semiconductor provided under the first conductor film. It is configured as a second conductor film that controls the threshold of the on / off operating voltage of the element, and a reaction product having a lower vapor pressure than the material constituting the metal gate is formed under the metal gate by reaction with F. An insulating film to be formed is provided. For example, the present invention uses W or Mo as the first conductor film, uses TiN or TaN as the second conductor layer, and has an HfSiON film that is an oxide such as Hf as the insulating film. .
また、エッチングガスの圧力を3Pa以下に保つことが望ましい。これ以上高い圧力では、ガス粒子のパタン側壁への衝突頻度が多くなるので、ラインが細くなったときに倒れる可能性が高くなる。 Further, it is desirable to keep the pressure of the etching gas at 3 Pa or less. If the pressure is higher than this, the collision frequency of the gas particles to the pattern side wall increases, so that the possibility of falling when the line becomes thin increases.
すなわち、本発明は、W、Ti、Taなどのメタルゲート電極を構成する金属がFにより蒸気圧が高い反応生成物を形成して、これらの金属の下に堆積されるゲート絶縁膜が、Fと比較的(塩素と比較して)低い蒸気圧の反応生成物を形成するHfの酸化物あるいは窒化物を利用した加工方法である。したがって、メタルゲート電極材料としてW、Ti、Taと同様な性質を持つ金属例えばMoの電極、あるいは上記ゲート絶縁膜と同様な性質を持つ絶縁膜例えばZrやAl酸化物あるいは窒化物の組み合わせでも同じ効果が得られる。 That is, according to the present invention, the metal constituting the metal gate electrode such as W, Ti, Ta forms a reaction product having a high vapor pressure by F, and the gate insulating film deposited under these metals is F. And a processing method using an oxide or nitride of Hf that forms a reaction product having a relatively low vapor pressure (compared to chlorine). Therefore, a metal gate electrode material such as a metal having the same properties as W, Ti, Ta, for example, an electrode of Mo, or an insulating film having the same properties as the gate insulating film, for example, a combination of Zr, Al oxide, or nitride is the same. An effect is obtained.
また、電極の構成は、図1に示す構造には限らず、W、Ti、Ta、Moのシリサイドあるいは窒化物などの化合物の積層膜でも同じ効果が得られる。 The structure of the electrode is not limited to the structure shown in FIG. 1, and the same effect can be obtained with a laminated film of a compound such as silicide, nitride, or the like of W, Ti, Ta, and Mo.
また、ウエハ温度は0℃から50℃が各物質の水平方向のエッチング速度を等しくするのに適した温度範囲である。また、本発明は、HfSiONなどのHfの酸化物あるいは窒化物がFによりエッチングされにくいことを利用している、この状態を実現するにはイオンを加速するためのバイアス電源の電力を50W以下(出力電圧の振幅では約300V以下)に保つことが望ましい。イオンエネルギーが大きくなると物理的スパッタ速度が大きくなるので、Hf酸化物のエッチング速度が大きくなり選択比が低くなってしまう。また細り量の制御は予め水平方向のエッチング速度を測定しておき、オーバーエッチングの時間により制御する。 Further, the wafer temperature is a temperature range from 0 ° C. to 50 ° C. suitable for equalizing the horizontal etching rate of each substance. The present invention utilizes the fact that Hf oxides or nitrides such as HfSiON are not easily etched by F. To realize this state, the power of the bias power source for accelerating ions is 50 W or less ( It is desirable to keep the output voltage amplitude at about 300 V or less. As the ion energy increases, the physical sputtering rate increases, so the etching rate of the Hf oxide increases and the selection ratio decreases. The amount of thinning is controlled by measuring the etching rate in the horizontal direction in advance and controlling the overetching time.
本発明の加工方法では、図1(D)のように、メタルゲートのエッチング中にレジストおよびBARCならびにメタルゲートは垂直方向と同時に水平方向にもエッチングされ、さらにその後に絶縁膜をオーバーエッチングすることにより、レジストおよびBARCならびにメタルゲートは垂直方向と同時に水平方向にもエッチングされる。一方、従来の方法では、図8に示すようにエッチング中にレジストが垂直方向のみにエッチングされる。したがって、本発明では従来方法と比較して同じレジストおよびBARC厚さで、より細いライン幅を得ることができる。 In the processing method of the present invention, as shown in FIG. 1D, during etching of the metal gate, the resist, BARC, and metal gate are etched in the horizontal direction as well as in the vertical direction, and then the insulating film is over-etched. Thus, the resist, BARC, and metal gate are etched in the horizontal direction as well as in the vertical direction. On the other hand, in the conventional method, as shown in FIG. 8, the resist is etched only in the vertical direction during the etching. Therefore, in the present invention, a thinner line width can be obtained with the same resist and BARC thickness as compared with the conventional method.
本発明は、メタルゲートをF(フッ素)との反応により蒸気圧の高い反応生成物を形成する第1の導体膜と、第1の導体膜の下に設けた半導体素子のオン・オフの動作電圧の閾値を制御する第2の導体膜として構成し、このメタルゲートの下にFとの反応により前記メタルゲートを構成する材料よりも低い蒸気圧の反応生成物を形成する絶縁膜を設けることにより、メタルゲートと絶縁膜をエッチングする際の選択性が高くなり、メタルゲート材料をオーバーエッチングする間にゲートメタルの横方向のエッチングが行われ線幅をより細くすることができる。 The present invention relates to a first conductive film that forms a reaction product having a high vapor pressure by reacting a metal gate with F (fluorine), and an on / off operation of a semiconductor element provided under the first conductive film. An insulating film is formed as a second conductor film for controlling the voltage threshold value, and an insulating film for forming a reaction product having a lower vapor pressure than the material constituting the metal gate is formed under the metal gate by reaction with F. Accordingly, the selectivity when etching the metal gate and the insulating film is increased, and the gate metal is etched in the lateral direction while the metal gate material is over-etched, so that the line width can be narrowed.
[実施例1]本発明の第1の実施例である、サイドエッチスリミングによる半導体素子加工方法について、図1を用いて以下に説明する。実施例1における半導体素子は、Si基板11上に、ゲート絶縁膜としてのHfSiON膜12、メタルゲートを構成する仕事関数制御金属としてのTiN膜13、メタルゲートを構成する電極材料としてのW膜14、キャップとしてのSiN膜15、反射防止膜(BARC)16が堆積された、high−k/メタルゲート構造を有しており、BARC16の上に、パタニングされたレジスト17が設けられている。それぞれの膜厚は、HfSiON膜12が2nm、TiN膜13が10nm、W膜14が50nm、SiN膜15が50nm、BARC16が80nm、レジスト17が200nmである。
[Embodiment 1] A semiconductor element processing method by side etch slimming, which is a first embodiment of the present invention, will be described below with reference to FIG. In the semiconductor device of Example 1, the
以下、本発明にかかる半導体素子の加工方法を説明する。初期状態では、リソグラフィーによりパタニングされたレジスト17が最上層にある。レジスト層は最終的な線幅より大きい形状にパタニングされる(図1(A))。次に、マスクスリミングでは酸素プラズマによるスリミングによりレジスト17を細線化するとともにBARC16のエッチングを行う(図1(B))。次に、キャップエッチングではSF6ガスとCHF3ガスとArガスの混合ガスによりキャップSiN層15をエッチングする(図1(C))。ここまでは従来の微細化方法と同様である。
The semiconductor element processing method according to the present invention will be described below. In the initial state, the resist 17 patterned by lithography is in the uppermost layer. The resist layer is patterned into a shape larger than the final line width (FIG. 1A). Next, in mask slimming, the resist 17 is thinned by slimming with oxygen plasma and the
次に、電極W層14と仕事関数制御金属TiN層13をエッチングするときのガスとして、レジスト17、BARC16、SiN層15、W層14、TiN層13がほぼ等しい速度v1で水平方向にエッチングされて、かつ、W層14とTiN層13がv1より数倍程度大きい速度v2で垂直方向にエッチングされ、さらに、HfSiON層12に対して高い選択比を持つようなガス系を用いる。このような働きを持つエッチングガスとして、SF2、Cl2、CHF3、NF3などのフッ素を含む混合ガスを用いることができる。
Next, as a gas for etching the
すると、エッチング時のスリミングに示されるように、WとTiNのエッチングおよびそのオーバーエッチング(HfSiON層12で垂直方向のエッチングが止まりながら、水平方向のみエッチングが進行する)により、ゲート線幅全体が細くなり、より微細な半導体素子の加工ができる(図1(D))。 Then, as shown in the slimming at the time of etching, the entire gate line width is narrowed by etching of W and TiN and overetching thereof (etching proceeds only in the horizontal direction while the vertical etching stops in the HfSiON layer 12). Thus, a finer semiconductor element can be processed (FIG. 1D).
このようなレジスト17、BARC16、SIN層15に対してサイドエッチングする働きを有し、HfSiON層12に対する選択性を持ち電極W層14と仕事関数制御金属TiN層13をエッチングおよびサイドエッチングするエッチング条件は、例えばSF6、NF3、CF4、CHF3のようなF含むガス、あるいはこれらのガスにCl2、N2、希ガスなどを混合したガスで達成できることを実験的に見出した。
Etching conditions for etching and side-etching the
その一例として、図1に示す構造では、SF2ガスを20ml/分、Cl2ガスを20ml/分、CHF3ガスを40ml/分、N2ガスを100ml/分の流量で、圧力1Pa、ウエハ温度30℃の条件にて達成できる。この方法によれば、初期100nmのラインをエッチング後に50nm以下に細らせることができる。サイドエッチスリミングを実現するガス条件の詳細は実施例2にて説明する。 As an example, in the structure shown in FIG. 1, SF 2 gas is 20 ml / min, Cl 2 gas is 20 ml / min, CHF 3 gas is 40 ml / min, N 2 gas is 100 ml / min, pressure is 1 Pa, wafer This can be achieved at a temperature of 30 ° C. According to this method, the initial 100 nm line can be narrowed to 50 nm or less after etching. Details of gas conditions for realizing side etch slimming will be described in Example 2.
[実施例2]本発明の第2の実施例である、サイドエッチスリミングによる半導体素子加工方法について、以下に説明する。図2の加工工程を模式的に示す断面図を用いて、本発明にかかる加工方法が適用される半導体素子の構造と、加工工程を説明する。図2は、メタルゲート構造を表1に示す条件でエッチングした際のメタルゲート部の縦断面のSEM(電子顕微鏡)写真を基に作成した模式図である。
この実施例においては、シリコン基板11の上に、2.5nmのHfSiON膜12、10nmのTaSiN膜13、50nmのW膜14を積層してメタルゲート構造とし、さらにこの上に80nmのSiN膜15、50nmのBARC16、200nmのレジスト17を積層して構成される(図2(A))。図2(A)では、レジスト17は、パタニングされ、初期線幅は100nmである。
In this embodiment, a 2.5
まず、BARC16を、以下の条件でエッチングする。エッチングガス種とその流量は、Arが75ml/min、HBrが35ml/min、O2が10ml/minであり、圧力0.8Pa、バイアス電力20W、ウエハ温度30℃で、SiN膜15に達するまでエッチングした。この際、レジスト17は、上面がエッチングされるが、サイドエッチされず、100nmの線幅を維持する(図2(B))。
First, the
次いで、SiN膜15を、以下の条件でエッチングする。エッチングガス種とその流量は、Arが50ml/min、CHF3が160ml/min、SF6が10ml/minであり、圧力1.2Pa、バイアス電力30W、ウエハ温度30℃で、W膜14に達するまでエッチングした。この際、レジスト17は上面がエッチングされるが、レジスト17とBARC16はサイドエッチされず、線幅は100nmである(図2(C))。
Next, the
次に、W膜14を、以下の条件でエッチングする。エッチングガス種とその流量は、SF6が30ml/min、Cl2が50ml/min、N2が110ml/min、O2が20ml/minであり、圧力1.0Pa、バイアス電力20W、ウエハ温度30℃で、15秒間、TaSiN膜13に達するまでエッチングした。この際、垂直方向のエッチングが進行すると同時に各層の横方向のエッチング(サイドエッチング)が進行して、レジスト17、BARC16、SiN膜15の線幅は細くなる(図2(D))。
Next, the
次に、TaSiN膜13をHfSiON膜12に達するまで、上記W膜14のエッチングと同じ条件でエッチングした。すなわち、エッチングガス種とその流量は、SF6が30ml/min、Cl2が50ml/min、N2が110ml/min、O2が20ml/minであり、圧力1.0Pa、バイアス電力20W、ウエハ温度30℃であり、Wエッチング開始後29秒で、TaSiN層13もエッチングが終了して、下地HfSiON膜12にてエッチングが止まった状態になっている。この際、サイドエッチングがさらに進行して、レジスト17、BARC16、SiN膜15、W膜14の線幅はさらに細くなる(図2(E))。
Next, the
その後、HfSiON膜12を、W膜14およびTaSiN膜13と同じ条件でオーバーエッチング(Wエッチング開始後35秒間)する。これにより、HfSiON膜12はほとんどエッチングされないが、レジスト17、BARC16、SiN膜15、W膜14、TaSiON膜13サイドエッチングが進行して、線幅を所望の線幅、例えば35nmに細くすることができる(図2(F))。
Thereafter, the
この実施例で、サイドエッチスリミングを実現するためには、フッ素含有ガスの量を最適化して、レジスト/BARC/SiN/W/TaSiN各層の水平方向のエッチング速度と垂直方向のエッチング速度のバランスを保ち、各層間で凹凸ができないようにする必要がある。さらに、フッ素含有ガス量をある程度以上必要とするために、下地にはFではエッチングされにくい絶縁膜を用いる必要がある。 In this embodiment, in order to achieve side etch slimming, the amount of fluorine-containing gas is optimized to balance the horizontal etching rate and the vertical etching rate of each layer of resist / BARC / SiN / W / TaSiN. It is necessary to maintain and prevent unevenness between the layers. Furthermore, in order to require a certain amount of fluorine-containing gas, it is necessary to use an insulating film that is difficult to be etched by F as a base.
また、この実施例では、レジスト17およびBARC16のエッチングにて線幅を細くする従来のスリミングは実施していないが、従来のスリミングを併用すればより細い線幅を実現できる。
In this embodiment, the conventional slimming for narrowing the line width by etching of the resist 17 and the
次に、サイドエッチスリミングを実現するためのガス条件について説明する。図3を用いて、表1に示すW/TaSiN層エッチング条件にてSF6の流量を変えた場合のW層のサイドエッチ速度を説明する。Cl2、N2、O2の流量は、それぞれ、50ml/min、110ml/min、20ml/minであり、圧力は1Paである。図3は、横軸にSF6の流量(ml/min)を、縦軸にW層のサイドエッチレート(nm/min)を表す。Fの流量を多くすると、サイドエッチ速度が増加する、ここで、負の速度は形状がテーパ状になることを意味している。実施例2では、SF6を6ml/min以上流すことで、サイドエッチングが進行して線幅を細くすることができる。 Next, gas conditions for realizing side etch slimming will be described. The side etch rate of the W layer when the flow rate of SF 6 is changed under the W / TaSiN layer etching conditions shown in Table 1 will be described with reference to FIG. The flow rates of Cl 2 , N 2 , and O 2 are 50 ml / min, 110 ml / min, and 20 ml / min, respectively, and the pressure is 1 Pa. In FIG. 3, the horizontal axis represents the flow rate of SF 6 (ml / min), and the vertical axis represents the side etch rate (nm / min) of the W layer. Increasing the flow rate of F increases the side etch rate, where a negative rate means that the shape is tapered. In Example 2, when SF 6 is flowed at a rate of 6 ml / min or more, side etching can proceed and the line width can be reduced.
図4〜図6を用いて、それぞれ、Cl2、N2、O2の流量を変えた場合のサイドエッチ速度を説明する。図4は、Cl2の流量を変えた場合であり、N2、O2、SF6の流量は、それぞれ、110ml/min、20ml/min、30ml/minであり、圧力は1Paである。図5は、N2の流量を変えた場合であり、CI2、O2、SF6の流量は、それぞれ、50ml/min、20ml/min、30ml/minであり、圧力は1Paである。図6は、O2の流量を変えた場合であり、CI2、N2、SF6の流量は、それぞれ、50ml/min、110ml/min、30ml/minであり、圧力は1Paである。 The side etch rate when the flow rates of Cl 2 , N 2 , and O 2 are changed will be described with reference to FIGS. FIG. 4 shows a case where the flow rate of Cl 2 is changed. The flow rates of N 2 , O 2 , and SF 6 are 110 ml / min, 20 ml / min, and 30 ml / min, respectively, and the pressure is 1 Pa. FIG. 5 shows a case where the flow rate of N 2 is changed. The flow rates of CI 2 , O 2 , and SF 6 are 50 ml / min, 20 ml / min, and 30 ml / min, respectively, and the pressure is 1 Pa. FIG. 6 shows the case where the flow rate of O 2 is changed. The flow rates of CI 2 , N 2 and SF 6 are 50 ml / min, 110 ml / min and 30 ml / min, respectively, and the pressure is 1 Pa.
これらのガス流量を増加すると、サイドエッチ速度が遅くなる傾向があり、形状を微調整することができる。Cl2に関してはWとの反応性生物WCl5の蒸気圧があまり高くないために、イオン照射がない側壁に堆積するとサイドエッチングを抑制する働きを有する。したがって、Cl2単独ではサイドエッチスリミングを実現することができない。 When these gas flow rates are increased, the side etch rate tends to be slow, and the shape can be finely adjusted. Regarding Cl 2 , since the vapor pressure of the reactive organism WCl 5 with W is not so high, it has a function of suppressing side etching when deposited on the side wall without ion irradiation. Therefore, side etch slimming cannot be realized with Cl2 alone.
また、サイドエッチスリミングを実現するためには、異なる材料間でサイドエッチ速度のバランスを保ち、段差が生じないようにする必要がある。このためには、ウエハの温度の最適化が重要となる。実施例2では、ウエハの温度を30℃にしているが、異なる温度にするとサイドエッチング速度のバランスが崩れて、層間に凹凸が生じる。この場合には改めてSF6他のガス比を調整すればよい。 In order to realize side etch slimming, it is necessary to maintain a balance of side etch speeds between different materials so that no step is generated. For this purpose, optimization of the wafer temperature is important. In Example 2, the temperature of the wafer is set to 30 ° C., but if the temperature is different, the balance of the side etching rate is lost and unevenness is generated between the layers. In this case, the gas ratio of SF 6 or the like may be adjusted again.
実施例2では、フッ素含有ガスとしてSF6を用いているが、CF4、NF3でも同様の効果が得られる。 In Example 2, SF 6 is used as the fluorine-containing gas, but the same effect can be obtained with CF 4 and NF 3 .
[実施例3]本発明の第3の実施例を、表2を用いて説明する。実施例3は、メタルゲート材料としてのW/TiNのエッチングをいくつかのステップに分けて行った例である。
本条件では、BARC/SiNのエッチング条件を変えているが、ここはスリミングには関係のない変更である。 Under these conditions, the BARC / SiN etching conditions are changed, but this is a change unrelated to slimming.
実施例3は、Si基板11上に、HfSiON膜12、TiN膜13、W膜14、SiN膜15、BARC16、レジスト17を積層したウエハを用いる。BARC16のエッチングガス種とその流量は、Arが75ml/min、HBrが35ml/min、O2が10ml/minであり、圧力0.8Pa、バイアス電力40W、ウエハ温度30℃で、SiN膜15に達するまでエッチングした。
In the third embodiment, a wafer in which an
次いで、SiN膜15を、以下の条件でエッチングする。エッチングガス種とその流量は、Arが50ml/min、CHF3が160ml/min、SF6が20ml/minであり、圧力1.2Pa、バイアス電力40W、ウエハ温度30℃で、W膜14に達するまでエッチングした。この際、レジスト17は上面がエッチングされるが、レジスト17とBARC16はサイドエッチされない。
Next, the
さらに、W膜14およびTiN膜13を以下の条件で連続してエッチングした。エッチングガスとその流量は、CHF3が20ml/min、SF6が20ml/min、Cl2が50ml/min、N2が110ml/minであり、圧力1.0Pa、バイアス電力20W、ウエハ温度30℃で、HfSiON膜12の近傍までエッチングした。
Further, the
さらに、TiN膜13を下記の条件でオーバーエッチングした。エッチングガスとその流量は、Cl2が30ml/min、HBrが50ml/minであり、圧力0.2Pa、バイアス電力20W、ウエハ温度30℃である。このオーバーエッチングによって、HfSiON膜12はエッチングされることなく、TiN膜13、W膜14の形状をより垂直にすることができる。
Further, the
実施例3では、W/TiNのエッチングをSF6/CHF3/Cl2/N2の混合ガスで行っており、この条件でもSF6の含有量がサイドエッチを生じる領域にあり、サイドエッチスリミングができる。さらに、サイドエッチスリミングで、W/TiNをエッチングした後に、HBr/Cl2ガスを用いて追加エッチングしている。このガス条件では、サイドエッチスリミングは生じないが、最後にTiNの形状をより垂直にするために挿入されている。 In Example 3, etching of W / TiN is performed with a mixed gas of SF 6 / CHF 3 / Cl 2 / N 2 , and even under this condition, the content of SF 6 is in a region where side etching occurs, and side etch slimming is performed. Can do. Furthermore, after etching W / TiN by side etch slimming, additional etching is performed using HBr / Cl 2 gas. Under this gas condition, side etch slimming does not occur, but it is finally inserted to make the shape of TiN more vertical.
以上のように、W/メタル層をいくつかのステップに分けて、より精密な形状制御をすることができる。実施例3では、初期のレジスト線幅は100nmであり、エッチング後の線幅を20nm以下になっている。この微細加工を従来のスリミング方法で行うと、初期のレジスト線幅を20nmにした時点でレジスト高さも80nm減少して、残り120nmになる。このレジスト厚さで、SiN以下の層を従来のエッチング方でエッチングすると、レジストが途中でなくなってしまい、20nmの線幅を実現することはできない。 As described above, the W / metal layer can be divided into several steps for more precise shape control. In Example 3, the initial resist line width is 100 nm, and the line width after etching is 20 nm or less. When this microfabrication is performed by a conventional slimming method, the resist height is also reduced by 80 nm when the initial resist line width is set to 20 nm, and the remaining 120 nm. When a layer of SiN or less is etched with this resist thickness by the conventional etching method, the resist disappears midway, and a line width of 20 nm cannot be realized.
また、実施例3のほかにエッチングをいくつかに分ける例としては、HfSiONが露出する直前でバイアス電圧を低下させて、対HfSiON比を向上させることもできる。 In addition to the third embodiment, as an example of dividing the etching into several, the bias voltage can be decreased immediately before the HfSiON is exposed to improve the ratio to HfSiON.
[実施例4]本発明の第4の実施例を、表3を用いて説明する。実施例4は、サイドエッチスリミングを行わずに、レジスト線幅と同じにW/メタル層をエッチングすることもできる。すなわち、W/TaSiNエッチング時のSF6量をサイドエッチ速度がほぼ0になる5ml/minにしてエッチングする。このエッチング条件を表3に示す。
実施例4は、Si基板11上に、HfSiON膜12、TaSiN膜13、W膜14、SiN膜15、BARC16、レジスト17を積層したウエハを用いる。BARC16のエッチングガス種とその流量は、Arが75ml/min、HBrが35ml/min、O2が10ml/minであり、圧力0.8Pa、バイアス電力40W、ウエハ温度30℃で、SiN膜15に達するまでエッチングした。
In the fourth embodiment, a wafer in which an
次いで、SiN膜15を、以下の条件でエッチングする。エッチングガス種とその流量は、Arが50ml/min、CHF3が160ml/min、SF6が20ml/minであり、圧力1.2Pa、バイアス電力40W、ウエハ温度30℃で、W膜14に達するまでエッチングした。この際、レジスト17は上面がエッチングされるが、レジスト17とBARC16はサイドエッチされない。
Next, the
さらに、W膜14およびTaSiN膜13を以下の条件で連続してエッチングした。エッチングガスとその流量は、CHF3が40ml/min、SF6が5ml/min、Cl2が50ml/min、N2が105ml/minであり、圧力1.0Pa、バイアス電力20W、ウエハ温度30℃で、HfSiON膜12の近傍までエッチングした。
Further, the
さらに、TaSiN膜13を下記の条件でオーバーエッチングした。エッチングガスとその流量は、Cl2が30ml/min、HBrが50ml/minであり、圧力0.2Pa、バイアス電力20W、ウエハ温度30℃である。このオーバーエッチングによって、HfSiON膜12はエッチングされることなく、望みの線幅とすることができる。このように、サイドエッチ速度を0になるように調整すると、線幅の細りなく垂直な形状を得ることができる。
Further, the
図7を用いて、本発明を実施するエッチング装置全体構造の一例を説明する。このエッチング装置は、電子スピン共鳴(ECR)式と呼ばれる方式で、プラズマ電源21と、電磁波を真空チャンバ内に放出するアンテナ22と、電磁波を透過する窓23と、内部にプラズマを生成しウエハ26をエッチング処理する真空チャンバ24と、ウエハ26を保持するウエハ載置台25と、ウエハへの入射イオンを加速するためのバイアス電源27と、チャンバ24内に磁場を発生する電磁コイル28が設けられている。
An example of the entire structure of the etching apparatus for carrying out the present invention will be described with reference to FIG. This etching apparatus is a method called an electron spin resonance (ECR) method, and generates a plasma in a
プラズマ電源21から放出された電磁波が、アンテナ22から石英などの電磁波を透過する窓23を通して真空チャンバ24中へ放出される。真空チャンバ24内はエッチングガスが一定の圧力で保持されており、電磁波によりガスがプラズマ化して反応性イオンがウエハ26に入射することでエッチングが進行する。ウエハ26を保持するウエハ載置台25には、入射イオンを加速するためのバイアス電源27が接続されている。
The electromagnetic waves emitted from the
このエッチング装置では、電磁コイル28により真空チャンバ24内に磁場を発生する。プラズマ中の電子スピン周波数と、プラズマ電源21の周波数が一致するように磁場強度を設定すると、電力が効率よくプラズマに吸収されて、低圧にて高いプラズマ密度を維持することができる。ECRを生じる磁場強度は電磁コイル28に流す電流値を変えることにより、設定できる。したがって、ECR方式のプラズマ源は、低圧力を必要とする本発明の実施には適している。
In this etching apparatus, a magnetic field is generated in the
本発明を実施するエッチング装置は、
上記に限らず、誘導結合型(ICP)プラズマ装置やヘリコン波を利用したプラズマ装置、並行平板型のプラズマ装置など他のエッチング装置も用いることができる。
An etching apparatus for carrying out the present invention includes:
In addition to the above, other etching apparatuses such as an inductively coupled (ICP) plasma apparatus, a plasma apparatus using helicon waves, and a parallel plate type plasma apparatus can also be used.
以上の実施例を通して、第1の導体膜14と第2の導体膜13の下に設ける絶縁膜12として、HfSiON層を用いたが、絶縁膜12は、これに限らず、HfO2、HfONあるいはZrO2やZrSiONなど、Zr、Gd、La、Pr、Alの酸化物あるいは窒化物を含む絶縁膜を用いることができる。
Through the above embodiments, the HfSiON layer is used as the insulating
また、前記第1の導体膜がWの例を説明したが、第1の導体膜として、Ti、Ta、Moのいずれかの金属またはこれらの金属のシリサイドあるいは窒化物を用いることができる。また、上記の説明では、前記第2の導体膜13が、TaSiN、TiNの例を説明したが、第2の導体膜13は、TiあるいはTaの他にMo、Reを含有する半導体素子のオン・オフの動作電圧の閾値を制御する導体膜であればよい。また、層の構成はW/TiN/TaSiN/HfSiONのようにより多層構造になる場合もある。またマスク/キャップ構造も、アモルファスカーボン層などを含むいわいる多層レジストになる場合でも、本発明は同様に適用できる。
Further, although the example in which the first conductor film is W has been described, a metal of Ti, Ta, or Mo, or a silicide or nitride of these metals can be used as the first conductor film. In the above description, the
本発明における、メタルゲート材料をエッチングガスとして、SF6、NF3、CF4、CHF3を少なくとも一つ含むガス、あるいはこれらにCl2、N2、O2,希ガスを混合したガスを用いることができる。さらに、上記メタルゲート材料のエッチングガスの圧力を3Pa以下、ウエハ温度を0℃から50℃、ウエハに印加する高周波の電力を50W以下として、かつサイドエッチ速度と垂直方向エッチ速度のバランスをとりながら、メタルゲートをほぼ垂直に加工する。 In the present invention, a metal gate material is used as an etching gas, and a gas containing at least one of SF 6 , NF 3 , CF 4 , and CHF 3 , or a gas containing a mixture of Cl 2 , N 2 , O 2 , and a rare gas is used. be able to. Further, the pressure of the etching gas for the metal gate material is 3 Pa or less, the wafer temperature is 0 ° C. to 50 ° C., the high frequency power applied to the wafer is 50 W or less, and the side etch rate and the vertical etch rate are balanced. The metal gate is processed almost vertically.
以上の説明のように、本発明は、第1の導体膜14と前記第1の導体膜14の下に設けた第2の導体膜13とからなる構造のメタルゲート13、14の下に絶縁膜12を形成した半導体素子の加工方法において、前記第1の導体膜14は、Fとの反応により蒸気圧の高い反応生成物を形成する導体膜であり、前記第2の導体膜13は、前記第1の導体膜14の下に設けた半導体素子のオン・オフの動作電圧の閾値を制御する導体膜であり、前記絶縁膜12は、Fとの反応により前記メタルゲートを構成する材料よりも低い蒸気圧の反応生成物を形成する絶縁膜であり、少なくともFを含有するエッチングガスのプラズマ中にて、前記第1の導体膜14と第2の導体膜13をエッチングした後、前記メタルゲート材料13をオーバーエッチングすることにより、絶縁膜12上のメタルゲート材料の各層13、14を水平方向に等しい線幅でサイドエッチングすることを特徴とする。
As described above, the present invention insulates under the
本発明は、上記半導体素子加工方法において、前記第1の導体膜14が、W、Ti、Ta、Moのいずれかの金属またはこれらの金属のシリサイドあるいは窒化物であり、前記第2の導体膜13が、TiあるいはTaを含有する導体であり、前記絶縁膜12の主成分が、Hf、Zr、Gd、La、Pr、Alの酸化物あるいは窒化物であることを特徴とする。
According to the present invention, in the semiconductor element processing method, the
本発明は、上記半導体素子加工方法において、メタルゲート材料14、13をエッチングするFを含有するエッチングガスが、SF6、NF3、CF4、CHF3の少なくとも一つ含むガス、あるいはこれらにCl2、N2、O2、希ガスを混合したガスであり、前記エッチングガスの圧力を3Pa以下とし、半導体温度を0℃から50℃とし、半導体に印加する高周波の電力を50W以下として、前記Fの量を調整して水平方向のエッチング速度と垂直方向のエッチング速度とのバランスをとりながら絶縁膜上のメタルゲート材料の各層を水平方向に等しい線幅でサイドエッチングするとともにメタルゲートをほぼ垂直に加工することを特徴とする。
According to the present invention, in the semiconductor element processing method, the etching gas containing F for etching the
11:Si基板、12:HfSiON層、120:SiO2層、13:TiN層/TaSiN層、14:W層、15:SiN層、16:反射防止膜(BARC)、17:レジスト、21:プラズマ電源、22:アンテナ、23:窓、24:真空チャンバ、25:ウエハ載置台、26:ウエハ、27:バイアス電源、28:電磁コイル 11: Si substrate, 12: HfSiON layer, 120: SiO 2 layer, 13: TiN layer / TaSiN layer, 14: W layer, 15: SiN layer, 16: antireflection film (BARC), 17: resist, 21: plasma Power supply, 22: Antenna, 23: Window, 24: Vacuum chamber, 25: Wafer mounting table, 26: Wafer, 27: Bias power supply, 28: Electromagnetic coil
Claims (3)
前記第1の導体膜は、F(フッ素)との反応により蒸気圧の高い反応生成物を形成する導体膜であり、
前記第2の導体膜は、前記第1の導体膜の下に設けた半導体素子のオン・オフの動作電圧の閾値を制御する導体膜であり、
前記絶縁膜は、Fとの反応により前記メタルゲートを構成する材料よりも低い蒸気圧の反応生成物を形成する絶縁膜であり、
少なくともFを含有するエッチングガスのプラズマ中にて、前記第1の導体膜と第2の導体膜をエッチングした後、前記メタルゲート材料をオーバーエッチングすることにより、絶縁膜上のメタルゲート材料の各層を水平方向に等しい線幅でサイドエッチングする
ことを特徴とする半導体素子加工方法。 In a processing method of a semiconductor element in which an insulating film is formed under a metal gate having a structure including a first conductor film and a second conductor film provided under the first conductor film,
The first conductor film is a conductor film that forms a reaction product having a high vapor pressure by reaction with F (fluorine),
The second conductor film is a conductor film that controls a threshold value of an on / off operation voltage of a semiconductor element provided under the first conductor film,
The insulating film is an insulating film that forms a reaction product having a lower vapor pressure than the material constituting the metal gate by reaction with F;
Each layer of the metal gate material on the insulating film is etched by etching the first conductor film and the second conductor film in an etching gas plasma containing at least F and then over-etching the metal gate material. A method for processing a semiconductor device, characterized in that side etching is performed with a line width equal to the horizontal direction.
前記第1の導体膜が、W、Ti、Ta、Moのいずれかの金属またはこれらの金属のシリサイドあるいは窒化物であり、
前記第2の導体膜が、TiあるいはTaを含有する導体であり、
前記絶縁膜主成分が、Hf、Zr、Gd、La、Pr、Alの酸化物あるいは窒化物である
ことを特徴とする半導体素子加工方法。 The semiconductor device processing method according to claim 1,
The first conductor film is a metal of W, Ti, Ta, or Mo, or a silicide or nitride of these metals,
The second conductor film is a conductor containing Ti or Ta;
A semiconductor element processing method, wherein the insulating film main component is an oxide or nitride of Hf, Zr, Gd, La, Pr, Al.
メタルゲート材料をエッチングするFを含有するエッチングガスが、SF6、NF3、CF4、CHF3の少なくとも一つ含むガス、あるいはこれらにCl2、N2、O2、希ガスを混合したガスであり、
前記エッチングガスの圧力を3Pa以下とし、
半導体温度を0℃から50℃とし、
半導体に印加する高周波の電力を50W以下として、
前記Fの量を調整して水平方向のエッチング速度と垂直方向のエッチング速度とのバランスをとりながら絶縁膜上のメタルゲート材料の各層を水平方向に等しい線幅でサイドエッチングするとともにメタルゲートをほぼ垂直に加工する
ことを特徴とする半導体素子加工方法。 The semiconductor device processing method according to claim 1,
A gas containing at least one of SF 6 , NF 3 , CF 4 , and CHF 3 as an etching gas containing F for etching the metal gate material, or a gas in which Cl 2 , N 2 , O 2 , and a rare gas are mixed And
The pressure of the etching gas is 3 Pa or less,
The semiconductor temperature is 0 ° C. to 50 ° C.,
The high frequency power applied to the semiconductor is 50 W or less,
While adjusting the amount of F to balance the etching rate in the horizontal direction and the etching rate in the vertical direction, each layer of the metal gate material on the insulating film is side-etched with a line width equal to the horizontal direction and the metal gate is almost A method of processing a semiconductor device, characterized by processing vertically.
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