JP2009054866A

JP2009054866A - Spin transistor

Info

Publication number: JP2009054866A
Application number: JP2007221488A
Authority: JP
Inventors: Toru Oikawa; 亨及川
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2007-08-28
Filing date: 2007-08-28
Publication date: 2009-03-12
Anticipated expiration: 2027-08-28
Also published as: JP5092626B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a spin transistor capable of preventing drop of the amount of carriers injected in a drain and drop of carrier injection variation by magnetization reversal. <P>SOLUTION: This spin transistor 1 is provided with: a source 20 formed of a ferromagnetic material; the drain 30 formed of a ferromagnetic material; an SOI substrate 1A forming a Schottky junction with the source 20 and the drain 30; a main gate electrode 40 arranged on the back surface of the SOI substrate 1A, and controlling the potential of an SOI layer 10 of the SOI substrate 1A; an auxiliary gate electrode 50 controlling the potential of a semiconductor layer in the vicinity of the drain; and a channel layer 66. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、スピントランジスタに関する。 The present invention relates to a spin transistor.

近年、スピンエレクトロニクスに対する研究が注目されている。スピントランジスタは、新たな構造の記憶素子や、多機能の論理回路として利用することもでき、また、磁性体プロセスを用いて製造されることから、磁性素子の制御素子としての利用も考えられる。制御素子は強磁性体／非磁性体／強磁性体というスピンバルブ構造と呼ばれる薄膜の磁気抵抗効果を利用する。すなわち、一方の強磁性体の磁化方向を固定し、他方の強磁性体の磁化方向を平行、反平行に切れ変えたときの抵抗変化を利用するものである。磁気ヘッド等では非磁性体としてCu等の金属が使用される。また、スピントランジスタでの非磁性体としてSiやGaAs等の半導体を用いることが提案されているが、強磁性金属との電気抵抗率が４桁から6桁と大きく異なるため、強磁性金属と半導体との界面で電流のスピン分極率が著しく減衰し磁気抵抗効果が小さくなる。また、これは抵抗不整合の問題としてよく知られている。 In recent years, research on spin electronics has attracted attention. The spin transistor can be used as a memory element having a new structure or a multi-function logic circuit. Since the spin transistor is manufactured using a magnetic process, it can be used as a control element of the magnetic element. The control element utilizes a magnetoresistive effect of a thin film called a spin valve structure of ferromagnetic material / non-magnetic material / ferromagnetic material. That is, the resistance change when the magnetization direction of one ferromagnet is fixed and the magnetization direction of the other ferromagnet is switched between parallel and antiparallel is used. In a magnetic head or the like, a metal such as Cu is used as a nonmagnetic material. In addition, it has been proposed to use a semiconductor such as Si or GaAs as a non-magnetic material in a spin transistor. However, since the electrical resistivity with a ferromagnetic metal is significantly different from 4 to 6 digits, the ferromagnetic metal and the semiconductor are used. The spin polarizability of the current is significantly attenuated at the interface, and the magnetoresistance effect is reduced. This is also well known as a problem of resistance mismatch.

そこで、この抵抗不整合の問題を解決するため様々な構造のスピントランジスタが提案されており、特に、特許文献１においては、強磁性体からなるソースとドレインとの間に非磁性の半導体チャネル層を設け、その半導体チャネル層上に、ゲート絶縁体層を介してゲート電極を設けたスピントランジスタが開示されている。このスピントランジスタにおいては、ソース及びドレインは半導体チャネル層にショットキー接触しているため、ソースと半導体チャネル層との界面及びドレインと半導体チャネル層との界面にはショットキーバリアというポテンシャル障壁が形成される。そのため、引用文献１に記載されたスピントランジスタは、そのショットキーバリアというポテンシャル障壁をトンネルバリアとして利用してトンネルによってキャリアを半導体チャネル層に注入することで、上述の抵抗不整合問題の解決を図っている。 In order to solve this resistance mismatch problem, spin transistors having various structures have been proposed. In particular, Patent Document 1 discloses a nonmagnetic semiconductor channel layer between a source and a drain made of a ferromagnetic material. A spin transistor is disclosed in which a gate electrode is provided on a semiconductor channel layer via a gate insulator layer. In this spin transistor, since the source and drain are in Schottky contact with the semiconductor channel layer, a potential barrier called a Schottky barrier is formed at the interface between the source and the semiconductor channel layer and at the interface between the drain and the semiconductor channel layer. The Therefore, the spin transistor described in the cited document 1 uses the potential barrier called the Schottky barrier as a tunnel barrier to inject carriers into the semiconductor channel layer by tunneling, thereby solving the above-described resistance mismatch problem. ing.

しかしながら、ソースとドレインとの間の電圧が小さいとドレイン側にはトンネルバリアが残るが、ソースとドレインとの間の電圧がショットキーバリアより大きいとドレイン側のトンネルバリアが非常に小さくなり、実効的にトンネルバリアがなくなる。従って、上述の抵抗不整合の問題が非磁性の半導体層とドレインとの界面で生じ、ドレインに注入された電流のスピン分極率が低下し、そのため磁化反転による電流制御幅が著しく低下する。 However, if the voltage between the source and the drain is small, a tunnel barrier remains on the drain side, but if the voltage between the source and the drain is larger than the Schottky barrier, the tunnel barrier on the drain side becomes very small and effective. Tunnel barrier disappears. Therefore, the above-described resistance mismatch problem occurs at the interface between the nonmagnetic semiconductor layer and the drain, the spin polarizability of the current injected into the drain is lowered, and the current control width due to magnetization reversal is significantly reduced.

本発明は上記事情を鑑みてなされたものであり、ドレインに注入されるキャリア量の低下及び磁化反転によるキャリア注入変化量の低下を抑制することができるスピントランジスタを提供することを課題とする。
特開２００４−１１１９０４号公開 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a spin transistor that can suppress a decrease in the amount of carriers injected into the drain and a decrease in the change in carrier injection due to magnetization reversal.
Published Japanese Patent Application Laid-Open No. 2004-111904

上述の問題を解決するため、本発明に係るスピントランジスタは、強磁性体からなるソースと、強磁性体からなるドレインと、ソース及びドレインとショットキー接合を成す第１導電型の半導体層と、半導体層上に直接又はゲート絶縁体層を介して設けられており、半導体層の電位を制御するゲート電極と、を備えるスピントランジスタにおいて、半導体層上に設けられており、ドレイン近傍の半導体層の電位を制御する制御手段を更に備えることを特徴とする。 In order to solve the above problem, a spin transistor according to the present invention includes a source made of a ferromagnetic material, a drain made of a ferromagnetic material, a first conductivity type semiconductor layer that forms a Schottky junction with the source and drain, In a spin transistor comprising a gate electrode that is provided directly on a semiconductor layer or via a gate insulator layer and that controls a potential of the semiconductor layer, the spin transistor is provided on the semiconductor layer and is provided on the semiconductor layer near the drain. It further comprises control means for controlling the potential.

本発明のスピントランジスタによれば、ゲート電極に加えてドレイン近傍の半導体層の電位を制御する制御手段を更に備えることで、ドレイン側にキャリアがトンネルする程度の厚さのショットキーバリアを復活させ、ソース側から注入されたスピン分極した電流がそのスピン分極を保存したまま半導体層に伝導し、ショットキーバリアをトンネルして磁化方向がソースと同一向きであるドレインに流れ込むことが可能となる。その結果、抵抗不整合の問題は生じず、またドレインに注入される電流のスピン分極率の低下及び磁化反転による磁気抵抗変化量の低下を抑制することができる。 According to the spin transistor of the present invention, in addition to the gate electrode, a control means for controlling the potential of the semiconductor layer in the vicinity of the drain is further provided to restore the Schottky barrier having a thickness that allows carriers to tunnel to the drain side. The spin-polarized current injected from the source side is conducted to the semiconductor layer while preserving the spin polarization, and can tunnel through the Schottky barrier and flow into the drain whose magnetization direction is the same as the source. As a result, the problem of resistance mismatch does not occur, and a decrease in the spin polarizability of the current injected into the drain and a decrease in magnetoresistance change due to magnetization reversal can be suppressed.

また、制御手段が、ドレイン近傍の電位を制御する新たなゲート電極であることが好適である。 The control means is preferably a new gate electrode that controls the potential in the vicinity of the drain.

また、第１導電型の半導体層はｎ型の半導体層であり、前記制御手段はｐ型不純物がドープされた半導体領域であることが好適である。 The first conductivity type semiconductor layer is preferably an n-type semiconductor layer, and the control means is preferably a semiconductor region doped with a p-type impurity.

これにより、ｐ型不純物がドープされた半導体領域の電位が下がり、ドレイン側のショットキーバリアからなるトンネルバリアを復活させ、ソース側からスピン分極された正孔がスピン分極を保存したまま、ショットキーバリアをトンネルして磁化方向がソースの磁化向きと同一向きであるドレインに流れ込むことが可能となる。 As a result, the potential of the semiconductor region doped with the p-type impurity is lowered, the tunnel barrier including the Schottky barrier on the drain side is restored, and the holes that are spin-polarized from the source side retain the spin polarization. It is possible to tunnel through the barrier and flow into the drain whose magnetization direction is the same as the magnetization direction of the source.

また、第１導電型の半導体層はｐ型の半導体層であり、制御手段がｎ型不純物でドープされた半導体領域であることが好適である。 Further, the first conductivity type semiconductor layer is preferably a p-type semiconductor layer, and the control means is preferably a semiconductor region doped with an n-type impurity.

これにより、ｎ型不純物でドープされた半導体領域の電位が上がり、ドレイン側のショットキーバリアからなるトンネルバリアを復活させ、ソース側からスピン分極された電子がスピン分極を保存したまま、ショットキーバリアをトンネルして磁化方向がソースの磁化向きと同一向きであるドレインに流れ込むことが可能となる。 As a result, the potential of the semiconductor region doped with the n-type impurity is increased, the tunnel barrier formed by the Schottky barrier on the drain side is restored, and the electrons that have been spin-polarized from the source side retain the spin polarization. Can be tunneled to flow into the drain whose magnetization direction is the same as the magnetization direction of the source.

また、本発明に係るスピントランジスタは、強磁性体としては、ハーフメタル、Fe又はCoFeを含むものであることが好適である。 In addition, the spin transistor according to the present invention preferably includes half metal, Fe, or CoFe as a ferromagnetic material.

これにより、アップスピン及びダウンスピンのいずれかの状態のキャリア（電子又は正孔）のみを選択的にソース側から注入して、ドレイン側から選択的に取り出すことが可能となる。 As a result, it is possible to selectively inject only carriers (electrons or holes) in either the up-spin state or the down-spin state from the source side and selectively take out from the drain side.

本発明のスピントランジスタによれば、ドレインに注入される電流の分極率の低下及び磁化反転による電流制御幅の低下を抑制することができる。 According to the spin transistor of the present invention, it is possible to suppress the decrease in the polarizability of the current injected into the drain and the decrease in the current control width due to the magnetization reversal.

以下、実施形態に係るスピントランジスタについて説明する。なお、同一要素は同一符号を用いることとし、重複する説明は省略する。
（第1実施形態） Hereinafter, the spin transistor according to the embodiment will be described. In addition, the same code | symbol shall be used for the same element and the overlapping description is abbreviate | omitted.
(First embodiment)

図１（a）は、第１実施形態のスピントランジスタ1の平面図である。図1（ｂ）は、図１（a）のＩ_ｂ−Ｉ_ｂ線に沿ったスピントランジスタ１の断面図である。また、図１（ｃ）は、スピントランジスタ１の回路図である。図１に示されるように、スピントランジスタ１は、ＳＯＩ（Si On Insulator）基板１Ａ、ソース２０、ドレイン３０、主ゲート電極４０、補助ゲート電極５０、チャネル層６６、及び電極パッド２２、３２を備える。 FIG. 1A is a plan view of the spin transistor 1 of the first embodiment. FIG. 1B is a cross-sectional view of the spin transistor 1 taken along line I _b -I _b in FIG. FIG. 1C is a circuit diagram of the spin transistor 1. As shown in FIG. 1, the spin transistor 1 includes an SOI (Si On Insulator) substrate 1A, a source 20, a drain 30, a main gate electrode 40, an auxiliary gate electrode 50, a channel layer 66, and electrode pads 22 and 32. .

ＳＯＩ基板１Ａは支持基板１４、ＢＯＸ(Buried Oxide)層(酸化膜：絶縁体層)１２、及びＳＯＩ層１０が順次に積層された構造を有している。支持基板１４は、例えばｎ型Ｓｉからなるものであり、その厚さは６２５μｍである。ＢＯＸ層１２は、支持基板１４上に設けられている。ＢＯＸ層１２は、ＳｉＯ₂からなるものであり、その厚さは０．１μｍである。ＳＯＩ層１０は、ＢＯＸ層１２上に設けられている。ＳＯＩ層１０は、例えばｐ型Ｓｉなどの半導体層からなるものであり、その厚さは０．０５μｍである。 The SOI substrate 1A has a structure in which a support substrate 14, a BOX (Buried Oxide) layer (oxide film: insulator layer) 12, and an SOI layer 10 are sequentially stacked. The support substrate 14 is made of, for example, n-type Si and has a thickness of 625 μm. The BOX layer 12 is provided on the support substrate 14. The BOX layer 12 is made of SiO ₂ and has a thickness of 0.1 μm. The SOI layer 10 is provided on the BOX layer 12. The SOI layer 10 is made of a semiconductor layer such as p-type Si, and has a thickness of 0.05 μm.

ＳＯＩ層１０上には絶縁体層６０を介在させて電極パッド２２と電極パッド３２とが２００μｍの間隔をもって設けられている。絶縁体層６０は、例えばＳｉＯ_２からなるものであり、その厚さは０．０３μｍである。電極パッド２２及び電極パッド３２は、Ｃｕからなるものであり、０．１５μｍの厚さの一辺が２００μｍである正方形を有している。 On the SOI layer 10, the electrode pad 22 and the electrode pad 32 are provided with an interval of 200 μm with an insulator layer 60 interposed therebetween. The insulator layer 60 is made of, for example, SiO ₂ and has a thickness of 0.03 μm. The electrode pad 22 and the electrode pad 32 are made of Cu and have a square shape with a side of 0.15 μm and a side of 200 μm.

電極パッド２２と３２との間には強磁性体からなるソース２０及び強磁性体からなるドレイン３０が、チャネル長６２を隔てて設けられている。本実施形態において、チャネル長６２は５μｍであり、この５μｍはスピン拡散長以下である。ゲート電圧の印加によって形成される反転層（チャネル層）６６はＳＯＩ層１０の内の少なくともソース２０とドレイン３０との間に形成されており、チャネル層６６上には絶縁体層６０が設けられている。ソース２０は、電極パッド２２上からチャネル層６６の一端に至るまで形成されており、一部が電極パッド２２と電気的に接触し、他の部分はＳＯＩ層１０にショットキー接触している。同様に、ドレイン３０は電極パッド３２上からチャネル層６６の他端に至るまで形成されており、一部が電極パッド３２と電気的に接触し、他の部分はＳＯＩ層１０にショットキー接触している。ソース２０及びドレイン３０は、ＣｏＦｅなどの強磁性体から構成されており、その厚さは０．０２μｍである。 A source 20 made of a ferromagnetic material and a drain 30 made of a ferromagnetic material are provided between the electrode pads 22 and 32 with a channel length 62 therebetween. In this embodiment, the channel length 62 is 5 μm, and this 5 μm is equal to or shorter than the spin diffusion length. An inversion layer (channel layer) 66 formed by applying a gate voltage is formed between at least the source 20 and the drain 30 in the SOI layer 10, and an insulator layer 60 is provided on the channel layer 66. ing. The source 20 is formed from the top of the electrode pad 22 to one end of the channel layer 66, and a part thereof is in electrical contact with the electrode pad 22 and the other part is in Schottky contact with the SOI layer 10. Similarly, the drain 30 is formed from the electrode pad 32 to the other end of the channel layer 66, part of which is in electrical contact with the electrode pad 32, and the other part is in Schottky contact with the SOI layer 10. ing. The source 20 and the drain 30 are made of a ferromagnetic material such as CoFe and have a thickness of 0.02 μm.

チャネル層６６上の絶縁体層６０上のドレイン３０近傍には、補助ゲート電極（新たなゲート電極：制御手段）５０が設けられている。なお、「ドレイン３０近傍」とは、ドレイン３０からの距離がチャネル長６２を二分割した値より小さいことを意味する。 An auxiliary gate electrode (new gate electrode: control means) 50 is provided in the vicinity of the drain 30 on the insulator layer 60 on the channel layer 66. “Near drain 30” means that the distance from drain 30 is smaller than the value obtained by dividing channel length 62 into two.

補助ゲート電極５０は、チャネル長６２よりも短いゲート長を有し、補助ゲート電圧Ｖ_ＧＳ２を印加することで、チャネル層６６の電位を制御し、結果的にドレイン３０近傍にキャリアがトンネル可能な厚さのショットキーバリアを復活することができる。また、主ゲート電極４０はＳＯＩ基板１Ａの裏面に設けられている。 The auxiliary gate electrode 50 has a gate length shorter than the channel length 62, and controls the potential of the channel layer 66 by applying the auxiliary gate voltage _VGS2 , so that carriers can tunnel near the drain 30. Thick Schottky barrier can be revived. The main gate electrode 40 is provided on the back surface of the SOI substrate 1A.

図１（ｃ）に示されるように、電極パッド２２、３２を介してソース２０とドレイン３０との間には一定の電圧Ｖ_ＤＳが印加され、電極パッド２２、４２を介してソース２０と主ゲート電極４０との間には主ゲート電圧Ｖ_ＧＳ１を印加する。また、電極パッド２２、５２を介して補助ゲート電極５０とソース２０との間には補助ゲート電圧Ｖ_ＧＳ２を印加する。主ゲート電圧Ｖ_ＧＳ１及び補助ゲート電圧Ｖ_ＧＳ２の印加の有無は主ゲート電極４０とソース２０との間に介在するスイッチＳＷ１と補助ゲート電極５０とソース２０との間に介在するスイッチＳＷ２によってそれぞれ決定される。 As shown in FIG. 1C, a constant voltage V _DS is applied between the source 20 and the drain 30 via the electrode pads 22 and 32, and the source 20 and the main are connected via the electrode pads 22 and 42. A main gate voltage V _GS1 is applied between the gate electrode 40 and the gate electrode 40. Further, via the electrode pads 22 and 52 between the auxiliary gate electrode 50 and the source 20 applies the auxiliary gate voltage _{V GS2.} _{Whether the} main gate voltage V _GS1 and the auxiliary gate voltage V _GS2 are applied is determined by the switch SW1 interposed between the main gate electrode 40 and the source 20, and the switch SW2 interposed between the auxiliary gate electrode 50 and the source 20, respectively. Is done.

従来の半導体ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）においては、キャリアが発生する方をソースと定義しており、ゲート直下の半導体の導電型とは異なるのが通常である。しかし、本発明の実施形態のスピントランジスタにおいては、ＳＯＩ層１０の導電型に拘わらず、キャリア（電子又は正孔）がチャネル層６６に流れ込む方をソースとする。また、キャリアが正孔である場合には、抜けた電子のスピンと反対の向きを有するスピンを保持しているものとする。 In a conventional semiconductor MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor), the direction in which carriers are generated is defined as the source, which is usually different from the conductivity type of the semiconductor directly under the gate. However, in the spin transistor according to the embodiment of the present invention, the source is the direction in which carriers (electrons or holes) flow into the channel layer 66 regardless of the conductivity type of the SOI layer 10. Further, when the carrier is a hole, it is assumed that the spin having the opposite direction to the spin of the lost electron is held.

次に、上述のスピントランジスタ１の動作について説明する。 Next, the operation of the above-described spin transistor 1 will be described.

図２及び図３は、図１に示したスピントランジスタ１の主ゲート電極４０上に位置するチャネル層６６及びこれに隣接するソース２０及びドレイン３０のエネルギーバンド図である。図２及び３においては、縦の正方向に大きいほどエネルギーが高く、縦の負方向に大きいほど電位が高い。なお、同図中のＥｃはＳＯＩ層１０の伝導体の下端のエネルギー準位、Ｅｖは価電子帯の上端のエネルギー準位を示している。 2 and 3 are energy band diagrams of the channel layer 66 located on the main gate electrode 40 of the spin transistor 1 shown in FIG. 1 and the source 20 and drain 30 adjacent thereto. 2 and 3, the energy increases as the value increases in the vertical positive direction, and the potential increases as it increases in the vertical negative direction. In the figure, Ec represents the energy level at the lower end of the conductor of the SOI layer 10, and Ev represents the energy level at the upper end of the valence band.

図２及び図３いずれにおいても、ｐ型のＳＯＩ層１０の一部の導電型が反転してなるチャネル層６６の導電型はｎ型であって、図１（ｃ）のスイッチＳＷ１を接続し、主ゲート電極４０に正電圧が印加されている。なお、図２はソース２０とドレイン３０との電圧Ｖ_ＤＳが低い場合におけるエネルギーバンド図であって、図３はソース２０とドレイン３０との電圧Ｖ_ＤＳが高い場合におけるエネルギーバンド図である。なお、図３は、図２と同じ箇所のエネルギーバンド図を表す。 In both FIG. 2 and FIG. 3, the conductivity type of the channel layer 66 in which the conductivity type of a part of the p-type SOI layer 10 is inverted is n-type, and the switch SW1 in FIG. A positive voltage is applied to the main gate electrode 40. 2 is an energy band diagram when the voltage V _DS between the source 20 and the drain 30 is low, and FIG. 3 is an energy band diagram when the voltage V _DS between the source 20 and the drain 30 is high. FIG. 3 shows an energy band diagram at the same location as in FIG.

原則として、ドレイン３０の磁化方向ＦＤを外部から制御することによって、スピントランジスタ１を流れる電流量を制御することができる。磁化方向ＦＳとＦＤとが同一に場合、ドレインに流れ込む電流（ドレイン電流）は大きく、逆方向の場合にはドレイン電流は小さい。ドレイン３０の磁化方向ＦＤは、別の経路から注入されるスピンによるスピン注入磁化反転によって制御することができる。本実施形態においては、ドレイン３０の磁化方向ＦＤはソース２０の磁化方向ＦＳと同一方向であるとする。 In principle, the amount of current flowing through the spin transistor 1 can be controlled by controlling the magnetization direction FD of the drain 30 from the outside. When the magnetization directions FS and FD are the same, the current flowing into the drain (drain current) is large, and in the opposite direction, the drain current is small. The magnetization direction FD of the drain 30 can be controlled by spin injection magnetization reversal by spins injected from another path. In the present embodiment, it is assumed that the magnetization direction FD of the drain 30 is the same as the magnetization direction FS of the source 20.

図１の主ゲート電極４０に図１（ｃ）のように正の主ゲート電圧Ｖ_ＧＳ１を印加すると、この正電位に対応して図２及び図３のようにチャネル長６２を含む領域内にｎ型のチャネル層６６が形成されると同時に、ソース２０とチャネル層６６との間のショットキー接触によって形成されたポテンシャル障壁の厚みが減少するため、このポテンシャル障壁をトンネルしてＳＯＩ層１０のｎ型のチャネル層６６に流れ込む電子が増加する。このとき、ソース２０は強磁性体からなるため、ソース２０からチャネル層６６へ流れ込む電子のスピン方向はソース２０の磁化方向ＦＤと同一方向を有する。また、磁化方向ＦＳに平行なスピンの電子の状態密度と、反平行なスピンの電子の状態密度との比は、磁化方向ＦＳに平行な電子の数と、反平行な電子の数との比となる。 When a positive main gate voltage V _GS1 is applied to the main gate electrode 40 of FIG. 1 as shown in FIG. 1C, it corresponds to this positive potential within a region including the channel length 62 as shown in FIGS. At the same time that the n-type channel layer 66 is formed, the thickness of the potential barrier formed by the Schottky contact between the source 20 and the channel layer 66 decreases. The electrons flowing into the n-type channel layer 66 increase. At this time, since the source 20 is made of a ferromagnetic material, the spin direction of electrons flowing from the source 20 into the channel layer 66 has the same direction as the magnetization direction FD of the source 20. The ratio of the density of states of spin electrons parallel to the magnetization direction FS and the density of states of spin electrons parallel to the magnetization direction FS is the ratio between the number of electrons parallel to the magnetization direction FS and the number of electrons parallel to the magnetization direction FS. It becomes.

しかし、このチャネル層６６に流れ込んだ電子のドレイン３０への注入率は、ソース２０とドレイン３０との間の電圧Ｖ_ＤＳの大きさによって変化する。具体的に、図２及び図３の場合を比較しながら、以下詳説する。 However, the injection rate of the electrons flowing into the channel layer 66 into the drain 30 varies depending on the magnitude of the voltage V _DS between the source 20 and the drain 30. Specifically, the following will be described in detail while comparing the cases of FIG. 2 and FIG.

まず、図２に示されるように、ソース２０とドレイン３０との間に印加される電圧Ｖ_ＤＳが低いと、ドレイン３０とチャネル層６６との間に形成されたショットキーバリアはその厚みが減少し、そのまま残存する。その結果、上述のソース２０側から流れ込んだ電子はチャネル層６６とドレイン３０との間に厚みが減少されたショットキーバリアを電子のスピン分極方向を保存しつつ、トンネルする。その結果、ドレイン３０の磁化方向ＦＤがソース２０の磁化方向ＦＳと同一である場合は、ドレイン３０に注入される電子注入率が低下しない。また、磁化方向ＦＤを反転させることによって、ドレイン３０に注入されるキャリア量を十分変化させることができる。 First, as shown in FIG. 2, when the voltage V _DS that is applied between the source 20 and drain 30 is low, the formed Schottky barrier between the drain 30 and the channel layer 66 decreases its thickness And remains as it is. As a result, the electrons flowing from the source 20 side tunnel through the Schottky barrier having a reduced thickness between the channel layer 66 and the drain 30 while preserving the spin polarization direction of the electrons. As a result, when the magnetization direction FD of the drain 30 is the same as the magnetization direction FS of the source 20, the electron injection rate injected into the drain 30 does not decrease. Further, by reversing the magnetization direction FD, the amount of carriers injected into the drain 30 can be sufficiently changed.

これに対して、図３のように、ソース２０とドレイン３０との間に印加される電圧Ｖ_ＤＳが高い場合は、ドレイン３０とチャネル層６６との間のショットキーバリアが非常に小さくなり、実効的にトンネルバリアがなくなる。従って、電圧Ｖ_ＤＳが低い場合のように電子のスピン分極方向を保存しつつショットキーバリアをトンネルすることはできず、ドレイン３０内に拡散注入されるため、抵抗不整合の問題が非磁性のチャネル層６６とドレインとの界面で現れる。その結果、ドレイン３０に注入されるキャリア量が低下する。また、磁化方向ＦＤの反転させることによって、ドレイン３０に注入されるキャリア量を十分変化させることもできない。 On the other hand, as shown in FIG. 3, when the voltage V _DS applied between the source 20 and the drain 30 is high, the Schottky barrier between the drain 30 and the channel layer 66 becomes very small, Effectively eliminates the tunnel barrier. Therefore, it is impossible to tunnel through the Schottky barrier while preserving the spin polarization direction of the electrons as in the case where the voltage V _DS is low, and since diffusion injection is performed in the drain 30, the problem of resistance mismatch is non-magnetic. It appears at the interface between the channel layer 66 and the drain. As a result, the amount of carriers injected into the drain 30 decreases. Further, the amount of carriers injected into the drain 30 cannot be changed sufficiently by reversing the magnetization direction FD.

図４は、スピントランジスタ１の図２及び図３と同じ箇所のエネルギーバンド図である。同図では、図１（ｃ）のスイッチＳＷ１を接続して主ゲートに正電圧の主ゲート電圧Ｖ_ＧＳ１を印加し、高い電圧Ｖ_ＤＳを印加し、且つ、スイッチＳＷ２を接続してドレイン３０近傍に位置する補助ゲート電極５０に正電圧の補助ゲート電圧Ｖ_ＧＳ２を印加した状態を示している。 FIG. 4 is an energy band diagram of the same portion of the spin transistor 1 as in FIGS. 2 and 3. In the figure, by connecting the switch SW1 of FIG. 1 (c) applying a positive voltage of the main gate voltage _{V GS1} in the main gate, to apply a high voltage _{V DS,} and a drain 30 near to connect the switch SW2 A state is shown in which a positive auxiliary gate voltage _VGS2 is applied to the auxiliary gate electrode 50 located at the position.

補助ゲート電極５０に正電圧の補助ゲート電圧Ｖ_ＧＳ２を印加すると、図４のように補助ゲート電極５０直下のＳＯＩ層１０の電位が上がる。これにより、実効的に消滅したドレイン３０側にキャリアがトンネル可能な厚さのショットキーバリアが形成され、ソース２０側からスピン分極された電子がスピン分極状態を保存したまま伝導し、ショットキーバリアをトンネルしてドレイン３０に流れ込むことが可能となる。従って、高い電圧Ｖ_ＤＳが印加された場合でも、抵抗不整合の現象が抑制され、ドレイン３０に注入される電子注入率が低下しない。また、磁化方向ＦＤを反転させることによって、ドレイン３０に注入されるキャリア量を十分変化させることができる。
（第２実施形態） When a positive auxiliary gate voltage V _GS2 is applied to the auxiliary gate electrode 50, the potential of the SOI layer 10 immediately below the auxiliary gate electrode 50 increases as shown in FIG. As a result, a Schottky barrier having a thickness capable of tunneling carriers is formed on the drain 30 side that has effectively disappeared, and electrons that are spin-polarized from the source 20 side are conducted while preserving the spin-polarized state. Can be tunneled into the drain 30. Therefore, even when a high voltage V _DS is applied, the phenomenon of resistance mismatch is suppressed and the electron injection rate injected into the drain 30 does not decrease. Further, by reversing the magnetization direction FD, the amount of carriers injected into the drain 30 can be sufficiently changed.
(Second Embodiment)

図５（a）は、第２実施形態のスピントランジスタ２の平面図である。図５（ｂ）は、図５（a）のＶ_ｂ−Ｖ_ｂ線に沿ったスピントランジスタ２の断面図である。また、図５（ｃ）は、スピントランジスタ２の回路図である。スピントランジスタ２は、スピントランジスタ１に比べて、主ゲート電極４０がＳＯＩ基板１Ａの裏面ではなく、ソース２０及びドレイン３０が設けられたＳＯＩ基板１Ａ側に設けられている点において相違する。その他の構成は、第１実施形態のスピントランジスタ１と同一または同様であるので、ここでは説明を省略する。 FIG. 5A is a plan view of the spin transistor 2 of the second embodiment. FIG. 5B is a cross-sectional view of the spin transistor 2 taken along the line V _b -V _b in FIG. FIG. 5C is a circuit diagram of the spin transistor 2. The spin transistor 2 is different from the spin transistor 1 in that the main gate electrode 40 is provided not on the back surface of the SOI substrate 1A but on the SOI substrate 1A side where the source 20 and the drain 30 are provided. Since other configurations are the same as or similar to those of the spin transistor 1 of the first embodiment, the description thereof is omitted here.

図５に示されるように、スピントランジスタ２においては、主ゲート電極４０は絶縁体層６４を介在して反転層（チャネル層）６６上に設けられた補助ゲート電極５０上に設けられている。また、主ゲート電極４０上には、主ゲート電圧Ｖ_ＧＳ１を印加するための電極パッド４２が設けられている。 As shown in FIG. 5, in the spin transistor 2, the main gate electrode 40 is provided on the auxiliary gate electrode 50 provided on the inversion layer (channel layer) 66 with the insulator layer 64 interposed therebetween. On the main gate electrode 40, an electrode pad 42 for applying the main gate voltage _VGS1 is provided.

本実施形態の補助ゲート電極５０の機能及び効果は上述したスピントランジスタ１の補助ゲート電極５０と同様であり、本実施形態のスピントランジスタ２の動作は上述したスピントランジスタ１の動作と同様である。
（第３実施形態） The function and effect of the auxiliary gate electrode 50 of the present embodiment are the same as the auxiliary gate electrode 50 of the spin transistor 1 described above, and the operation of the spin transistor 2 of the present embodiment is the same as the operation of the spin transistor 1 described above.
(Third embodiment)

図６（a）は、第３実施形態のスピントランジスタ３の平面図である。図６（ｂ）は、図６（a）のＶＩ_ｂ−ＶＩ_ｂ線に沿ったスピントランジスタ３の断面図である。また、図６（ｃ）は、スピントランジスタ３の回路図である。スピントランジスタ３は、スピントランジスタ１に比べて、補助ゲート電極５０に替えてスピントランジスタ１のドレイン３０近傍のチャネル層６６内にｎ型不純物がドープされているｎ型領域（半導体領域：制御手段）６７を有する点で相違する。その他の構成は、第１実施形態のスピントランジスタ１と同一または同様であるので、ここでは説明を省略する。 FIG. 6A is a plan view of the spin transistor 3 of the third embodiment. FIG. 6B is a cross-sectional view of the spin transistor 3 taken along line VI _b -VI _b in FIG. FIG. 6C is a circuit diagram of the spin transistor 3. Compared to the spin transistor 1, the spin transistor 3 has an n-type region (semiconductor region: control means) in which an n-type impurity is doped in the channel layer 66 near the drain 30 of the spin transistor 1 instead of the auxiliary gate electrode 50. It differs in that it has 67. Since other configurations are the same as or similar to those of the spin transistor 1 of the first embodiment, the description thereof is omitted here.

チャネル層６６のうちドレイン３０近傍の領域にｎ型不純物でドープされたｎ型領域６７を設けることで、そのｎ型領域６７の電位が他の領域と比べて増加する。その結果、ソース２０とドレイン３０との間の電圧Ｖ_ＤＳが高くなることで実効的に消滅したチャネル層６６とドレイン３０との間のショットキーバリアを復活することができる。従って、ソース２０側からスピン分極された電子がそのスピン分極状態を保存したまま伝導し、ショットキーバリアをトンネルして抵抗不整合の現象が生じることなくドレイン３０に流れ込むことが可能となる。その結果、ドレイン３０に注入される電子注入率が低下しない。また、磁化方向ＦＤを反転させることによって、ドレイン３０に注入されるキャリア量を十分変化させることができる。 By providing an n-type region 67 doped with an n-type impurity in a region near the drain 30 in the channel layer 66, the potential of the n-type region 67 increases as compared with other regions. As a result, it is possible to restore the Schottky barrier between the channel layer 66 and a drain 30 which is effectively eliminated by the voltage V _DS increases between the source 20 and drain 30. Therefore, electrons that are spin-polarized from the source 20 side are conducted while preserving the spin-polarized state, and can tunnel through the Schottky barrier and flow into the drain 30 without causing the phenomenon of resistance mismatch. As a result, the electron injection rate injected into the drain 30 does not decrease. Further, by reversing the magnetization direction FD, the amount of carriers injected into the drain 30 can be sufficiently changed.

次に、上述のスピントランジスタ３の動作について説明する。 Next, the operation of the above-described spin transistor 3 will be described.

図６の主ゲート電極４０に正の主ゲート電圧Ｖ_ＧＳ１を印加すると、この正電位に対応してＳＯＩ層１０内にｎ型のチャネル層６６が形成されると同時に、ソース２０とチャネル層６６との間のショットキー接触によって形成されたポテンシャル障壁の厚みが減少し、このポテンシャル障壁をトンネルしてｎ型のチャネル層６６に流れ込む電子が増加する。このとき、ソース２０は強磁性体からなるため、ソース２０からチャネル層６６へ流れ込む電子のスピン分極はソース２０の磁化方向ＦＳと同一方向を有する。 When a positive main gate voltage V _GS1 is applied to the main gate electrode 40 of FIG. 6, an n-type channel layer 66 is formed in the SOI layer 10 corresponding to this positive potential, and at the same time, the source 20 and the channel layer 66 The thickness of the potential barrier formed by the Schottky contact between the first and second electrodes decreases, and electrons flowing into the n-type channel layer 66 through the potential barrier increase. At this time, since the source 20 is made of a ferromagnetic material, the spin polarization of electrons flowing from the source 20 into the channel layer 66 has the same direction as the magnetization direction FS of the source 20.

係る場合、ソース２０とドレイン３０との電圧Ｖ_ＤＳが低い場合には、図２のようにドレイン３０側のショットキーバリアが残るため、チャネル層６６に流れ込んだ電子はスピン分極状態を保存したまま伝導し、ショットキーバリアをトンネルして抵抗不整合の現象が生じることなくドレイン３０に流れ込む。一方、ソース２０とドレイン３０との電圧Ｖ_ＤＳが高い場合は、図３のように実効的にショットキーバリアがなくなるが、ドレイン３０近傍のｎ型不純物でドープされたｎ型領域６７の電位が部分的に上がるため、ショットキーバリアが復活され、チャネル層６６に流れ込んだ電子はスピン分極状態を保存した状態でドレイン３０にトンネルする。
（第４実施形態） A case, when the voltage V _DS between the source 20 and drain 30 is low, because the remaining drain 30 side of the Schottky barrier as shown in FIG. 2, while the electrons have saved the spin polarization state that has flowed into the channel layer 66 Conducted, tunnels through the Schottky barrier and flows into the drain 30 without causing a resistance mismatch phenomenon. On the other hand, when the voltage V _DS between the source 20 and the drain 30 is high, the Schottky barrier effectively disappears as shown in FIG. 3, but the potential of the n-type region 67 doped with the n-type impurity near the drain 30 is Since it partially rises, the Schottky barrier is restored, and electrons flowing into the channel layer 66 tunnel to the drain 30 while maintaining the spin polarization state.
(Fourth embodiment)

図７（a）は、第４実施形態のスピントランジスタ４の平面図である。図７（ｂ）は、図７（a）のＶＩＩ_ｂ−ＶＩＩ_ｂ線に沿ったスピントランジスタ４の断面図である。また、図７（ｃ）は、スピントランジスタ４の回路図である。スピントランジスタ４は、スピントランジスタ３に比べて、ＳＯＩ層１０の導電型がｎ型であり、反転層（チャネル層）６６の導電型がｐ型である点、及びチャネル層６６のうちドレイン３０近傍にｎ型不純物ではなくｐ型不純物がドープされているｐ型領域（半導体領域：制御手段）６８を有する点で相違する。その他の構成は、第４実施形態の半導体光素子３と同一または同様であるので、ここでは説明を省略する。 FIG. 7A is a plan view of the spin transistor 4 of the fourth embodiment. FIG. 7B is a cross-sectional view of the spin transistor 4 along the line VII _b -VII _b in FIG. FIG. 7C is a circuit diagram of the spin transistor 4. Compared with the spin transistor 3, the spin transistor 4 has an n-type conductivity type of the SOI layer 10 and a p-type conductivity type of the inversion layer (channel layer) 66, and the vicinity of the drain 30 in the channel layer 66. Is different in that it has a p-type region (semiconductor region: control means) 68 doped with p-type impurities instead of n-type impurities. Other configurations are the same as or similar to those of the semiconductor optical device 3 according to the fourth embodiment, and thus the description thereof is omitted here.

本実施形態のスピントランジスタ４においては、ソース２０からチャネル層６６に注入されたキャリアはスピン分極した正孔である。スピン分極した正孔はゲート電極に負電圧を印加したことで厚みが減少したショットキーバリアをトンネルしてソース２０からチャネル層６６に注入することができる。また、高い負の電圧Ｖ_ＤＳが印加され、実効的にドレイン３０側のショットキーバリアがなくなった場合であっても、ｐ型不純物でドーピングされているドレイン３０近傍のｐ型領域６８の電位が下がり、図８に示されるようにドレイン３０側のショットキーバリアが復活化できる。 In the spin transistor 4 of this embodiment, the carriers injected from the source 20 into the channel layer 66 are spin-polarized holes. The spin-polarized holes can be injected from the source 20 into the channel layer 66 through the Schottky barrier whose thickness is reduced by applying a negative voltage to the gate electrode. Even when a high negative voltage _VDS is applied and the Schottky barrier on the drain 30 side is effectively eliminated, the potential of the p-type region 68 near the drain 30 doped with the p-type impurity is As shown in FIG. 8, the Schottky barrier on the drain 30 side can be restored.

従って、ソース２０方からショットキーバリアをトンネルして、ｐ型のチャネル層６６に流れ込んだ正孔がスピン分極状態をそのまま保った状態でドレイン３０側のショットキーバリアをトンネルしてドレイン３０に流れ込む（図８）。その結果、ドレイン３０に注入される正孔注入率が低下しない。また、磁化方向ＦＤを反転させることによって、ドレイン３０に注入されるキャリア量を十分変化させることができる。 Therefore, the tunnel that flows through the Schottky barrier from the source 20 and the holes flowing into the p-type channel layer 66 tunnel through the Schottky barrier on the drain 30 side and flow into the drain 30 while maintaining the spin polarization state. (FIG. 8). As a result, the hole injection rate injected into the drain 30 does not decrease. Further, by reversing the magnetization direction FD, the amount of carriers injected into the drain 30 can be sufficiently changed.

次に、上述のスピントランジスタ４の動作について説明する。 Next, the operation of the above-described spin transistor 4 will be described.

本実施形態のスピントランジスタ４においては、上述のようにスピントランジスタ３とはＳＯＩ層１０の導電型が逆である。また、図７（ｃ）で示すように、印加する電位の極性も逆である。すなわち、図７の主ゲート電極４０に負の主ゲート電圧Ｖ_ＧＳ１を印加すると、この負電位に対応してソース２０とドレイン３０との間にｐ型チャネルが形成されると同時に、ソース２０とチャネル層６６との間のショットキー接触によって形成されたポテンシャル障壁の厚みが減少し、このポテンシャル障壁をトンネルしてｐ型のチャネル層６６に流れ込む正孔が増加する。このとき、図８に示されるように、ソース２０からチャネル層６６へ流れ込む正孔のスピンの向きはソース２０の磁化方向ＦＳと逆方向を有する。 In the spin transistor 4 of the present embodiment, the conductivity type of the SOI layer 10 is opposite to that of the spin transistor 3 as described above. Further, as shown in FIG. 7C, the polarity of the applied potential is reversed. That is, when a negative main gate voltage V _GS1 is applied to the main gate electrode 40 of FIG. 7, a p-type channel is formed between the source 20 and the drain 30 corresponding to this negative potential, and at the same time, The thickness of the potential barrier formed by the Schottky contact with the channel layer 66 is reduced, and holes flowing into the p-type channel layer 66 through the potential barrier are increased. At this time, as shown in FIG. 8, the spin direction of the holes flowing from the source 20 into the channel layer 66 has a direction opposite to the magnetization direction FS of the source 20.

係る場合、ソース２０とドレイン３０との電圧Ｖ_ＤＳが低い場合には、ドレイン３０側のショットキーバリアが残るため、チャネル層６６に流れ込んだ電子はスピン分極状態を保存したまま伝導し、ショットキーバリアをトンネルして抵抗不整合の現象が生じることなくドレイン３０に流れ込む。一方、ソース２０とドレイン３０との電圧Ｖ_ＤＳが高い場合は、実効的にショットキーバリアがなくなるが、ドレイン３０近傍のｐ型不純物でドープされたｐ型領域６８の電位が部分的に下がるため、ショットキーバリアが活性化され、チャネル層６６に流れ込んだ正子はスピン分極状態を保存した状態でドレイン３０に流れこむ。
（第５実施形態） In this case, when the voltage V _DS between the source 20 and the drain 30 is low, the Schottky barrier on the drain 30 side remains, so that electrons flowing into the channel layer 66 are conducted while preserving the spin polarization state, and Schottky is maintained. Tunneling through the barrier flows into the drain 30 without causing a resistance mismatch phenomenon. On the other hand, when the voltage V _DS between the source 20 and the drain 30 is high, the Schottky barrier is effectively eliminated, but the potential of the p-type region 68 doped with the p-type impurity in the vicinity of the drain 30 is partially lowered. When the Schottky barrier is activated, the protons that flow into the channel layer 66 flow into the drain 30 while maintaining the spin polarization state.
(Fifth embodiment)

図９（a）は、第５実施形態のスピントランジスタ５の平面図である。図９（ｂ）は、図９（a）のＩＸ_ｂ−ＩＸ_ｂ線に沿ったスピントランジスタ５の断面図である。また、図９（ｃ）は、スピントランジスタ９の回路図である。スピントランジスタ５は、主ゲート電極４０がソース２０及びドレイン３０が設けられたＳＯＩ基板１Ａ側に設けられている点においてスピントランジスタ２と共通するが、主ゲート電極４０と補助ゲート電極５０とが同一平面（絶縁体層６０）上に設けられている点においてはスピントランジスタ２と相違する。その他の構成は、第２実施形態のスピントランジスタ３と同一または同様であるので、ここでは説明を省略する。 FIG. 9A is a plan view of the spin transistor 5 of the fifth embodiment. FIG. 9B is a cross-sectional view of the spin transistor 5 taken along line IX _b -IX _b in FIG. FIG. 9C is a circuit diagram of the spin transistor 9. The spin transistor 5 is common to the spin transistor 2 in that the main gate electrode 40 is provided on the SOI substrate 1A side where the source 20 and the drain 30 are provided, but the main gate electrode 40 and the auxiliary gate electrode 50 are the same. It differs from the spin transistor 2 in that it is provided on a plane (insulator layer 60). Other configurations are the same as or similar to those of the spin transistor 3 of the second embodiment, and thus the description thereof is omitted here.

図９に示されるように、スピントランジスタ５において、補助ゲート電極５０は、チャネル層６６上の絶縁体層６０上のドレイン３０近傍に設けられている。また、主ゲート電極４０は、チャネル層６６上の絶縁体層６０上の内、補助ゲート電極５０が存在しない部分を覆うように設けられている。また、主ゲート電極４０上には、主ゲート電圧Ｖ_ＧＳ１を印加するための電極パッド４２が設けられている。 As shown in FIG. 9, in the spin transistor 5, the auxiliary gate electrode 50 is provided in the vicinity of the drain 30 on the insulator layer 60 on the channel layer 66. The main gate electrode 40 is provided so as to cover a portion of the insulator layer 60 on the channel layer 66 where the auxiliary gate electrode 50 does not exist. On the main gate electrode 40, an electrode pad 42 for applying the main gate voltage _VGS1 is provided.

本実施形態の補助ゲート電極５０の機能及び効果は上述したスピントランジスタ２の補助ゲート電極５０と同様であり、本実施形態のスピントランジスタ５の動作は上述したスピントランジスタ１及びスピントランジスタ２の動作と同様である。 The function and effect of the auxiliary gate electrode 50 of this embodiment are the same as those of the auxiliary gate electrode 50 of the spin transistor 2 described above, and the operation of the spin transistor 5 of this embodiment is the same as the operation of the spin transistor 1 and spin transistor 2 described above. It is the same.

以上、本発明の好適な実施形態及について説明してきたが、本実施形態は本発明の要旨を逸脱しない範囲で様々な変更が可能である。具体的には、本実施形態においては、ソース２０とドレイン３０を構成する強磁性体としてＣｏＦｅが用いられているが、Ｃｏ、Ｆｅ等の遷移金属、Ｃｏ_２ＭｎＳｉ等のホイスラー合金などのハーフメタル、Ｆｅ_３Ｓｉ等の強磁性シリサイドであってもよい。また、チャネル長６２が５μｍであるが、Ｓｉのスピン拡散長より短い範囲（例えば、０．０１μｍ〜１００μｍ）であればよい。 The preferred embodiment and the present invention have been described above. However, the present embodiment can be variously modified without departing from the gist of the present invention. Specifically, in this embodiment, CoFe is used as a ferromagnetic material constituting the source 20 and the drain 30, but a half metal such as a transition metal such as Co or Fe, or a Heusler alloy such as Co ₂ MnSi. Or ferromagnetic silicide such as Fe ₃ Si. Moreover, although the channel length 62 is 5 μm, it may be in a range shorter than the spin diffusion length of Si (for example, 0.01 μm to 100 μm).

本実施形態においては、電極パッド２２、３２、４２及び５２がＣｕからなるものであるが、Ａｌ又はＡｕなどで構成されてもよい。また、本実施形態おいては、補助ゲート電極５０、ｎ型領域６７、ｐ型領域６８がドレイン３０近傍のチャネル層６６に設けられているが、ドレイン３０側のショットキーバリアを活性化させることが可能であれば、チャネル層６６の中心部等に設けられてもよい。 In the present embodiment, the electrode pads 22, 32, 42 and 52 are made of Cu, but may be made of Al or Au. In the present embodiment, the auxiliary gate electrode 50, the n-type region 67, and the p-type region 68 are provided in the channel layer 66 near the drain 30, but the Schottky barrier on the drain 30 side is activated. If possible, it may be provided at the center of the channel layer 66 or the like.

第１実施形態に係るスピントランジスタ１を示す図である。1 is a diagram showing a spin transistor 1 according to a first embodiment. スピントランジスタのエネルギーバンド図である。It is an energy band figure of a spin transistor. スピントランジスタのエネルギーバンド図である。It is an energy band figure of a spin transistor. スピントランジスタのエネルギーバンド図である。It is an energy band figure of a spin transistor. 第２実施形態に係るスピントランジスタ２を示す図である。It is a figure which shows the spin transistor 2 which concerns on 2nd Embodiment. 第３実施形態に係るスピントランジスタ３を示す図である。It is a figure which shows the spin transistor 3 which concerns on 3rd Embodiment. 第４実施形態に係るスピントランジスタ４を示す図である。It is a figure which shows the spin transistor 4 which concerns on 4th Embodiment. スピントランジスタのエネルギーバンド図である。It is an energy band figure of a spin transistor. 第５実施形態に係るスピントランジスタ５を示す図である。It is a figure which shows the spin transistor 5 which concerns on 5th Embodiment.

Explanation of symbols

１〜５…スピントランジスタ、１Ａ…ＳＯＩ基板、１０…ＳＯＩ層、１２…ＢＯＸ層、１４…支持基板、２０…ソース、３０…ドレイン、４０…主ゲート電極、５０…補助ゲート電極、６０、６４…絶縁体層、２２、３２、４２、５２…電極パッド、６２…チャネル長、６６…チャネル層、６７…ｎ型領域、６８…ｐ型領域。 DESCRIPTION OF SYMBOLS 1-5 ... Spin transistor, 1A ... SOI substrate, 10 ... SOI layer, 12 ... BOX layer, 14 ... Support substrate, 20 ... Source, 30 ... Drain, 40 ... Main gate electrode, 50 ... Auxiliary gate electrode, 60, 64 ... insulator layer, 22, 32, 42, 52 ... electrode pad, 62 ... channel length, 66 ... channel layer, 67 ... n-type region, 68 ... p-type region.

Claims

A source of ferromagnetic material,
A drain made of a ferromagnetic material;
A semiconductor layer of a first conductivity type that forms a Schottky junction with the source and the drain;
A gate electrode provided on the semiconductor layer directly or via a gate insulator layer to control the potential of the semiconductor layer;
In a spin transistor comprising:
A spin transistor, further comprising a control unit that is provided on the semiconductor layer and controls a potential of the semiconductor layer near the drain.

2. The spin transistor according to claim 1, wherein the control means is a new gate electrode that controls a potential in the vicinity of the drain.

2. The spin transistor according to claim 1, wherein the first conductivity type semiconductor layer is an n-type semiconductor layer, and the control means is a semiconductor region doped with a p-type impurity.

2. The spin transistor according to claim 1, wherein the first conductivity type semiconductor layer is a p-type semiconductor layer, and the control means is a semiconductor region doped with an n-type impurity.

The spin transistor according to claim 1, wherein the ferromagnetic material includes half metal, Fe, or Co.