JP2009054638A - Semiconductor device and manufacturing method thereof - Google Patents

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幸博 久永
Hirokazu Saito
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique for improving the breakdown voltage of a semiconductor device having a structure where a buried insulator is formed at a bottom section of a trench, and insulating films are formed on both side surfaces of a shallow section of the trench not filled with the buried insulator. <P>SOLUTION: The trench T which extends from a surface 11a of a semiconductor layer 11 along the depth is formed in the semiconductor layer 11, the buried insulator 44 is charged in a deep area of the trench T, and both side surfaces 31 of the trench T in the shallow region not charged with the buried insulator 44 are covered with heat oxide films 32; an in-trench conductor 36 is charged in inside area between the two heat oxide films 32 facing each other at an interval of a trench width, and the center line 32a of the film thickness H of each heat oxide film 32 moves away from the center line M of the trench width nearby an area of contact with the buried insulator 44 as it approaches the surface 11a of the semiconductor layer 11. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、トレンチの深部に埋込絶縁体が充填されているとともに、トレンチの浅部に絶縁膜で覆われた状態でトレンチ内導体が充填されている半導体装置と、その製造方法に関する。特に、耐圧を向上することができる半導体装置と、その製造方法に関する。   The present invention relates to a semiconductor device in which a buried insulating material is filled in a deep portion of a trench and a conductor in the trench is filled in a state where the shallow portion of the trench is covered with an insulating film, and a manufacturing method thereof. In particular, the present invention relates to a semiconductor device capable of improving withstand voltage and a manufacturing method thereof.

トレンチの深部に埋込絶縁体が充填されているとともに、トレンチの浅部に絶縁膜で覆われた状態でトレンチ内導体が充填されている半導体装置が知られている。特許文献１に上記構成を備えているトレンチゲート型のＭＯＳＦＥＴが開示されている。本明細書に添付した図１９に示すように、このＭＯＳＦＥＴ１００は、ｎ型のソース領域１２０と、ｐ型のボディ領域１５０と、ｎ―型のドリフト領域１６０と、ｎ＋型のドレイン領域１８０を備えている。また、ＭＯＳＦＥＴ１００は、ソース領域１２０とボディ領域１５０を貫通してドリフト領域１６０に達しているトレンチＴを備えている。トレンチＴの深部には埋込絶縁体１４４が充填されている。トレンチＴの浅部にはトレンチゲート電極(トレンチ内導体)１３６が充填されている。トレンチゲート電極１３６は、ゲート絶縁膜１３２で覆われている。ドリフト領域１６０内には、トレンチＴの底面に接しているｐ型不純物の拡散領域１７０が形成されている。 2. Description of the Related Art A semiconductor device is known in which a buried insulator is filled in a deep portion of a trench and a conductor in the trench is filled in a state where a shallow portion of the trench is covered with an insulating film. Patent Document 1 discloses a trench gate type MOSFET having the above configuration. As shown in FIG. 19 attached to this specification, this MOSFET 100 includes an n-type source region 120, a p-type body region 150, an n − -type drift region 160, and an n + -type drain region 180. I have. The MOSFET 100 also includes a trench T that penetrates the source region 120 and the body region 150 and reaches the drift region 160. A deep insulator of the trench T is filled with a buried insulator 144. The shallow part of the trench T is filled with a trench gate electrode (conductor in the trench) 136. The trench gate electrode 136 is covered with a gate insulating film 132. In the drift region 160, a p-type impurity diffusion region 170 in contact with the bottom surface of the trench T is formed.

ソース領域１２０を接地し、ドレイン領域１８０に正電圧を印加し、トレンチゲート電極１３６に閾値以上のゲート電圧を印加すると、ｐ型のボディ領域１５０のうちでゲート絶縁膜１３２を介してトレンチゲート電極１３６と対向する箇所がｎ型に反転し、チャネル領域（図示していない）が形成される。するとチャネル領域を介してソース領域１２０とドレイン領域１８０の間を電流が流れる。トレンチゲート電極１３６に印加する電圧を０ボルトとすると、前記したチャネル領域が消滅する。するとソース領域１２０とドレイン領域１８０の間を電流が流れなくなる。   When the source region 120 is grounded, a positive voltage is applied to the drain region 180, and a gate voltage higher than the threshold is applied to the trench gate electrode 136, the trench gate electrode is interposed through the gate insulating film 132 in the p-type body region 150. A portion facing 136 is inverted to n-type, and a channel region (not shown) is formed. Then, a current flows between the source region 120 and the drain region 180 through the channel region. When the voltage applied to the trench gate electrode 136 is 0 volts, the above-described channel region disappears. Then, no current flows between the source region 120 and the drain region 180.

ＭＯＳＦＥＴ１００は、ｐ型不純物の拡散領域１７０を備えているために、ＭＯＳＦＥＴ１００がオフ状態のときに、ｐ型のボディ領域１５０とｎ型のドリフト領域１６０の界面から空乏層が伸びるとともに、ｐ型不純物の拡散領域１７０とｎ型のドリフト領域１６０の界面からも空乏層が伸びる。したがって、ＭＯＳＦＥＴ１００がオフ状態のときに、ドリフト領域１６０内に広く空乏層が形成される。これにより、ソース領域１２０とドレイン領域１８０間の耐圧を向上させることができる。   Since MOSFET 100 includes p-type impurity diffusion region 170, when MOSFET 100 is in an off state, a depletion layer extends from the interface between p-type body region 150 and n-type drift region 160, and p-type impurity The depletion layer also extends from the interface between the diffusion region 170 and the n-type drift region 160. Therefore, a depletion layer is widely formed in drift region 160 when MOSFET 100 is in the off state. Thereby, the breakdown voltage between the source region 120 and the drain region 180 can be improved.

ｐ型不純物の拡散領域１７０は、トレンチＴの底面に向けてｐ型不純物を注入して形成する。このため、トレンチＴの底面には、不純物注入時に少なからず損傷が生じている。トレンチＴの深部に埋込絶縁体１４４が充填されていると、トレンチゲート電極１３６が、損傷が生じているトレンチＴの底面から絶縁され、素子の特性を向上させることができる。   The p-type impurity diffusion region 170 is formed by implanting p-type impurities toward the bottom surface of the trench T. For this reason, the bottom surface of the trench T is damaged to some extent at the time of impurity implantation. When the buried insulator 144 is filled in the deep part of the trench T, the trench gate electrode 136 is insulated from the bottom surface of the damaged trench T, and the characteristics of the element can be improved.

図２０〜図２２を参照してＭＯＳＦＥＴ１００の製造方法を説明する。
最初に、ｎ―型の半導体層１１１を備えている半導体基板を準備する。
次に、図２０に示すように、半導体層１１１の表面１１１ａからｐ型不純物を注入して熱処理を行なうことにより、ｐ型のボディ領域１５０を形成する。ボディ領域１５０が形成されないｎ―型の半導体層１１１が、その後にドリフト領域１６０となる。
次に、表面１１１ａからボディ領域１５０を貫いて、その底面がドリフト領域１６０に至るトレンチＴを形成する。その後に熱処理を行ない、トレンチＴの内面と半導体層１１１の表面１１１ａに、犠牲膜（図示していない）を形成する。
次に、トレンチＴの底面に向けてｐ型の不純物を注入する。不純物は犠牲膜を貫通してトレンチＴの底面近傍のドリフト領域１６０内に注入される。その後に熱処理を実施して、トレンチＴの底部に接する範囲に、ｐ型不純物の拡散領域１７０を形成する。
次に、トレンチＴ内と半導体層１１１の表面１１１ａ上に絶縁体１４４を堆積させる。 A method for manufacturing MOSFET 100 will be described with reference to FIGS.
First, a semiconductor substrate including an n − type semiconductor layer 111 is prepared.
Next, as shown in FIG. 20, p-type body region 150 is formed by injecting p-type impurities from surface 111a of semiconductor layer 111 and performing heat treatment. The n − type semiconductor layer 111 in which the body region 150 is not formed becomes the drift region 160 thereafter.
Next, a trench T that penetrates the body region 150 from the surface 111a and reaches the bottom surface of the drift region 160 is formed. Thereafter, heat treatment is performed to form a sacrificial film (not shown) on the inner surface of the trench T and the surface 111a of the semiconductor layer 111.
Next, p-type impurities are implanted toward the bottom surface of the trench T. Impurities are implanted into the drift region 160 near the bottom surface of the trench T through the sacrificial film. Thereafter, heat treatment is performed to form a p-type impurity diffusion region 170 in a range in contact with the bottom of the trench T.
Next, an insulator 144 is deposited in the trench T and on the surface 111 a of the semiconductor layer 111.

次に、図２１に示すように、トレンチＴの浅部を充填している絶縁体１４４と、表面１１１ａ上に堆積した絶縁体１４４を除去する。この結果、ボディ領域１５０とドリフト領域１６０の界面よりも深い位置の埋込絶縁体１４４のみが残る。
次に、図２２に示すように、再び熱処理を行ない、埋込絶縁体１４４が充填されていない浅部のトレンチＴの両側面を熱酸化してゲート絶縁膜１３２を形成する。
その後、トレンチＴの浅部にトレンチゲート電極１３６（図１９参照）を充填する。
その後、ソース領域１２０とドレイン領域１８０を形成し、ＭＯＳＦＥＴ１００を製造する。 Next, as shown in FIG. 21, the insulator 144 filling the shallow portion of the trench T and the insulator 144 deposited on the surface 111a are removed. As a result, only the buried insulator 144 at a position deeper than the interface between the body region 150 and the drift region 160 remains.
Next, as shown in FIG. 22, heat treatment is performed again, and both side surfaces of the shallow trench T not filled with the buried insulator 144 are thermally oxidized to form the gate insulating film 132.
Thereafter, a trench gate electrode 136 (see FIG. 19) is filled in the shallow portion of the trench T.
Thereafter, the source region 120 and the drain region 180 are formed, and the MOSFET 100 is manufactured.

特開２００５−１１６８２２号公報JP-A-2005-116822

従来の技術では、図２１に示すように、深部に埋込絶縁体１４４が充填されているトレンチＴを熱処理し、図２２に示すゲート絶縁膜１３２（熱酸化膜）を形成していた。これによると、図２２に点線で示しているＢ領域の熱酸化膜が薄くなりやすい。以下にその理由を説明する。
シリコン等の半導体を熱酸化する場合、表面から酸素を含むガスが供給されて熱酸化膜が形成される。従来の技術では、熱酸化を実施するときに、既に深部に埋込絶縁体１４４が形成されている。このため、埋込絶縁体１４４の近傍のＢ領域では、埋込絶縁体１４４の存在によってガスの循環が阻まれ、熱酸化を実施しても酸素が取り込まれ難い。したがって、Ｂ領域では熱酸化し難く、Ｂ領域の熱酸化膜が薄くなりやすい。
また、シリコン等の半導体は、熱酸化膜に変化するときに酸素を取り込んで体積が膨張する。上記Ｂ領域では、この体積膨張が埋込絶縁体１４４の存在によって阻まれる。これによっても、Ｂ領域では熱酸化し難い。
これらの理由により、Ｂ領域では熱酸化膜が薄くなり易い。例えば、Ｂ領域の熱酸化膜の膜厚Ｈは、Ｂ領域以外の領域でトレンチＴの側面に形成される熱酸化膜の膜厚Ｈの約６０パーセントの厚さとなることがある。ＭＯＳＦＥＴ１００ではＢ領域の熱酸化膜の厚さによって耐圧が決まることとなり、耐圧を向上させることが困難である。
本発明は、上記の問題点を解決するために創案された。すなわち、本発明は、トレンチの深部に埋込絶縁体が形成されており、トレンチの浅部に、絶縁膜で覆われた状態でトレンチ内導体が充填されている構成を備えている半導体装置の耐圧を向上させる技術を提供する。 In the prior art, as shown in FIG. 21, the trench T in which the buried insulator 144 is filled in the deep portion is heat-treated to form the gate insulating film 132 (thermal oxide film) shown in FIG. According to this, the thermal oxide film in the region B indicated by the dotted line in FIG. 22 tends to be thin. The reason will be described below.
When a semiconductor such as silicon is thermally oxidized, a gas containing oxygen is supplied from the surface to form a thermal oxide film. In the conventional technique, when the thermal oxidation is performed, the buried insulator 144 is already formed in the deep portion. For this reason, in the B region in the vicinity of the buried insulator 144, the circulation of the gas is prevented by the presence of the buried insulator 144, and oxygen is not easily taken in even if thermal oxidation is performed. Therefore, thermal oxidation is difficult in the B region, and the thermal oxide film in the B region tends to be thin.
Further, when a semiconductor such as silicon is changed into a thermal oxide film, oxygen is taken in and the volume expands. In the region B, this volume expansion is prevented by the presence of the buried insulator 144. This also makes it difficult for the region B to undergo thermal oxidation.
For these reasons, the thermal oxide film tends to be thin in the B region. For example, the thickness H of the thermal oxide film in the B region may be about 60% of the thickness H of the thermal oxide film formed on the side surface of the trench T in the region other than the B region. In the MOSFET 100, the breakdown voltage is determined by the thickness of the thermal oxide film in the B region, and it is difficult to improve the breakdown voltage.
The present invention has been devised to solve the above problems. That is, the present invention provides a semiconductor device having a structure in which a buried insulator is formed in a deep portion of a trench, and a shallow portion of the trench is filled with a conductor in the trench while being covered with an insulating film. Provide technology to improve pressure resistance.

本発明の半導体装置には、半導体層の表面から深さ方向に伸びるトレンチが形成されている。そのトレンチの深部に埋込絶縁体が充填されている。その埋込絶縁体が充填されていない浅部のトレンチの両側面が絶縁膜で覆われている。トレンチの両側面を覆う絶縁膜同士の間にトレンチ内導体が充填されている。
本発明の半導体装置は、トレンチの横断面で観測したときに、各々の絶縁膜の膜厚の中心線が、埋込絶縁体と接する点の近傍で、半導体層の表面に近づくほど、トレンチの幅方向の中心線から遠ざかっている。
本発明の半導体装置は、トレンチ深部が埋込絶縁体で充填されているとともに、トレンチ浅部の両側面に絶縁膜が形成されているトレンチ構造を備えている半導体装置に広く適用することができる。本発明の半導体装置は、ＭＯＳＦＥＴやＩＧＢＴやアイソレーションやキャパシタ等に適用することができる。半導体装置がＭＯＳＦＥＴやＩＧＢＴの場合には、トレンチ内導体がトレンチゲート電極として機能する。 In the semiconductor device of the present invention, a trench extending in the depth direction from the surface of the semiconductor layer is formed. A buried insulator is filled in the deep portion of the trench. Both side surfaces of the shallow trench that is not filled with the buried insulator are covered with an insulating film. A conductor in the trench is filled between the insulating films covering both side surfaces of the trench.
When the semiconductor device of the present invention is observed in the cross section of the trench, the closer the center line of the film thickness of each insulating film is to the surface of the semiconductor layer near the point of contact with the buried insulator, It is away from the center line in the width direction.
The semiconductor device of the present invention can be widely applied to a semiconductor device having a trench structure in which a trench deep portion is filled with a buried insulator and an insulating film is formed on both side surfaces of the shallow trench portion. . The semiconductor device of the present invention can be applied to MOSFETs, IGBTs, isolations, capacitors, and the like. When the semiconductor device is a MOSFET or IGBT, the conductor in the trench functions as a trench gate electrode.

上記した半導体装置では、浅部のトレンチの両側面を覆っている絶縁膜の膜厚の中心線が、埋込絶縁体と接する範囲で、半導体層の表面に近づくほど、トレンチ幅の中心線から遠ざかっている。すなわち、トレンチの両サイドに形成されている絶縁膜が、半導体層の表面に向かって開いている。埋込絶縁体の上端面と、その上端面から上方に伸びる絶縁膜の膜厚の中心線が成す角度が、９０度以上の角度となっている。上記した半導体装置では、絶縁膜を形成する前に、埋込絶縁体の上端面と、その上端面から上方に伸びるトレンチの側面が成す角度が９０度以上の角度となっている状態で絶縁膜を形成する。
従来の技術では、埋込絶縁体の上端面と絶縁膜を形成する前のトレンチの側面とが成す角度が９０度であった。その状態で絶縁膜を形成するので、絶縁膜と埋込絶縁体が接する領域の近傍では、トレンチの側面を形成する半導体に酸素が取り込まれ難く、絶縁膜が薄くなりやすかった。また、この領域では、トレンチの側面を形成する半導体に酸素が取り込まれて絶縁膜に変化するときの体積膨張が、埋込絶縁体の存在によって強く阻まれ、絶縁膜が薄くなりやすかった。
本発明の半導体装置では、埋込絶縁体の上端面とその上端面から上方に伸びるトレンチの側面が成す角度が９０度以上の角度となっている状態で絶縁膜を形成する。このため、従来と比較して、トレンチ側面が埋込絶縁体を接する領域の近傍であっても、トレンチの側面を形成する半導体に酸素が取り込まれ易い。また、トレンチの側面を形成する半導体に酸素が取り込まれるときに生じる体積膨張が阻まれ難い。このため、絶縁膜が、埋込絶縁体と接する近傍でも薄くなりにくい。トレンチ内導体を取り囲む絶縁膜が局所的に薄くなることを防止することができ、半導体装置の耐圧を向上させることができる。 In the semiconductor device described above, the center line of the film thickness of the insulating film covering both side surfaces of the shallow trench is within the range in contact with the buried insulator, and the closer to the surface of the semiconductor layer, the longer the center line of the trench width. Going away. That is, the insulating films formed on both sides of the trench are opened toward the surface of the semiconductor layer. The angle formed by the upper end surface of the buried insulator and the center line of the film thickness of the insulating film extending upward from the upper end surface is 90 degrees or more. In the semiconductor device described above, before forming the insulating film, the insulating film is formed in a state where the angle formed between the upper end surface of the buried insulator and the side surface of the trench extending upward from the upper end surface is 90 degrees or more. Form.
In the conventional technique, the angle formed by the upper end surface of the buried insulator and the side surface of the trench before forming the insulating film is 90 degrees. Since the insulating film is formed in this state, in the vicinity of the region where the insulating film and the buried insulator are in contact with each other, oxygen is not easily taken into the semiconductor forming the side surface of the trench, and the insulating film is likely to be thin. Further, in this region, the volume expansion when oxygen is taken into the semiconductor forming the side surface of the trench to change into the insulating film is strongly hindered by the presence of the buried insulator, and the insulating film tends to be thin.
In the semiconductor device of the present invention, the insulating film is formed in a state where the angle formed by the upper end surface of the buried insulator and the side surface of the trench extending upward from the upper end surface is an angle of 90 degrees or more. For this reason, compared with the conventional case, even if the trench side surface is in the vicinity of the region in contact with the buried insulator, oxygen is easily taken into the semiconductor forming the side surface of the trench. In addition, volume expansion that occurs when oxygen is taken into the semiconductor forming the side surface of the trench is difficult to be prevented. For this reason, the insulating film is unlikely to be thin even in the vicinity in contact with the buried insulator. The insulating film surrounding the conductor in the trench can be prevented from being locally thinned, and the breakdown voltage of the semiconductor device can be improved.

トレンチが、幅広トレンチと中間トレンチと幅狭トレンチを備えていることが好ましい。この場合、幅広トレンチは、半導体層の表面から深さＤ１に至るまで幅Ｌ１で伸びている。中間トレンチは、深さＤ１から深さＤ２（ただし、Ｄ２＞Ｄ１）に至るまで伸びているとともに幅がＬ１からＬ２（ただし、Ｌ２＜Ｌ１）に徐々に変化している。幅狭トレンチは、深さＤ２よりも深い領域を幅Ｌ２で伸びている。そして、埋込絶縁体の上端面が、深さＤ１よりも深くて深さＤ２よりも浅いか、あるいは、深さＤ２に等しい深さにある。   The trench preferably comprises a wide trench, an intermediate trench and a narrow trench. In this case, the wide trench extends with a width L1 from the surface of the semiconductor layer to the depth D1. The intermediate trench extends from the depth D1 to the depth D2 (where D2> D1), and the width gradually changes from L1 to L2 (where L2 <L1). The narrow trench extends with a width L2 in a region deeper than the depth D2. The upper end surface of the buried insulator is deeper than the depth D1 and shallower than the depth D2, or at a depth equal to the depth D2.

上記構成によると、絶縁膜の膜厚の中心線と埋込絶縁体の上端面が成す角度を確実に９０度以上とすることができる。トレンチ内導体を取り囲む絶縁膜が局所的に薄くなることを確実に防止することができる。   According to the above configuration, the angle formed by the center line of the film thickness of the insulating film and the upper end surface of the buried insulator can be surely set to 90 degrees or more. It is possible to reliably prevent the insulating film surrounding the conductor in the trench from being locally thinned.

半導体装置が、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域を備えていると、スイッチング素子が構成される。その場合、第１半導体領域は、半導体層の表面に露出しているとともにトレンチに接する範囲に形成されている。第２半導体領域は、第１半導体領域を取り囲んでいるとともに、トレンチ内導体の最深部よりも浅い範囲に形成されている。第３半導体領域は、第２半導体領域の深部に形成されており、第２半導体領域によって第１半導体領域から分離されている。   When the semiconductor device includes a first conductive type first semiconductor region, a second conductive type second semiconductor region, and a first conductive type third semiconductor region, a switching element is configured. In this case, the first semiconductor region is formed in a range exposed on the surface of the semiconductor layer and in contact with the trench. The second semiconductor region surrounds the first semiconductor region and is formed in a range shallower than the deepest portion of the conductor in the trench. The third semiconductor region is formed deep in the second semiconductor region, and is separated from the first semiconductor region by the second semiconductor region.

この場合、ＭＯＳＦＥＴやＩＧＢＴとして機能する半導体装置が得られる。半導体装置がＭＯＳＦＥＴの場合には、第１半導体領域がソース領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となり、トレンチ内導体がトレンチゲート電極となる。半導体装置がＩＧＢＴの場合には、第１半導体領域がエミッタ領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となり、トレンチ内導体がトレンチゲート電極となる。   In this case, a semiconductor device that functions as a MOSFET or IGBT is obtained. When the semiconductor device is a MOSFET, the first semiconductor region becomes a source region, the second semiconductor region becomes a body region, the third semiconductor region becomes a drift region, and the conductor in the trench becomes a trench gate electrode. When the semiconductor device is an IGBT, the first semiconductor region becomes an emitter region, the second semiconductor region becomes a body region, the third semiconductor region becomes a drift region, and the conductor in the trench becomes a trench gate electrode.

第３半導体領域内のトレンチの底部に接する範囲に、第２導電型の不純物拡散領域が形成されていることが好ましい。
この場合、半導体装置がオフ状態のときには、第２導電型の不純物拡散領域と第１導電型のドリフト領域の界面からも空乏層が伸びる。これにより、主電極間の耐圧が高い半導体装置が構成される。 It is preferable that an impurity diffusion region of the second conductivity type is formed in a range in contact with the bottom of the trench in the third semiconductor region.
In this case, when the semiconductor device is in the off state, the depletion layer also extends from the interface between the second conductivity type impurity diffusion region and the first conductivity type drift region. Thereby, a semiconductor device having a high breakdown voltage between the main electrodes is formed.

本発明は、新規な半導体装置の製造方法を実現する。
本発明の半導体装置の製造方法は、半導体層の表面から半導体層の深さ方向に伸びており、表面から深さＢ１に至るまでは幅がＡ１であり、深さＢ１より深い領域では側面が徐々に傾きを変えることによって湾曲した底面を形成している第１トレンチを形成する第１トレンチ形成工程を備えている。また、本方法は、第１トレンチの底面を貫通し、深さＢ２（Ｂ２＞Ｂ１）から半導体層の深さ方向に、幅がＡ２（ただし、Ａ２＜Ａ１）で伸びる第２トレンチを形成する第２トレンチ形成工程を備えている。さらに、本方法は、第２トレンチの最深部から深さＢ１よりも深くて深さＢ２よりも浅い位置に至るまで、あるいは、第２トレンチの最深部から深さＢ２に至るまで、埋込絶縁体を充填する埋込絶縁体堆積工程を備えている。さらに、本方法は、埋込絶縁体が充填されていない浅部のトレンチの両側面に絶縁膜を形成する絶縁膜形成工程を備えている。さらに、本方法は、トレンチの両側面に形成された絶縁膜同士の間の領域にトレンチ内導体を充填するトレンチ内導体充填工程を備えている。 The present invention realizes a novel method for manufacturing a semiconductor device.
The semiconductor device manufacturing method of the present invention extends from the surface of the semiconductor layer in the depth direction of the semiconductor layer, the width is A1 from the surface to the depth B1, and the side surface is deeper than the depth B1. A first trench forming step of forming a first trench forming a curved bottom surface by gradually changing the inclination; Further, the present method forms a second trench that penetrates the bottom surface of the first trench and extends from the depth B2 (B2> B1) in the depth direction of the semiconductor layer with a width of A2 (where A2 <A1). A second trench forming step is provided. Further, the present method provides buried insulation from the deepest part of the second trench to a position deeper than the depth B1 and shallower than the depth B2, or from the deepest part of the second trench to the depth B2. A buried insulator deposition step for filling the body; The method further includes an insulating film forming step of forming insulating films on both side surfaces of the shallow trench that is not filled with the buried insulator. Furthermore, the present method includes an in-trench conductor filling step of filling an in-trench conductor in a region between insulating films formed on both side surfaces of the trench.

上記方法では、深部に形成されている第２トレンチの幅よりも浅部に形成されている第１トレンチの幅の方が大きい。したがって、絶縁膜を形成する時の第１トレンチの両側面と埋込絶縁体の上端面が成す角度が、９０度以上の角度となる。したがって、従来と比較して、第１トレンチの両側面に絶縁膜を形成する工程で、第１トレンチの両側面を形成する半導体に酸素が取り込まれ易い。また、第１トレンチの両側面を形成する半導体に酸素が取り込まれて絶縁膜に変化するときの体積膨張が阻まれ難い。このため、絶縁膜が、埋込絶縁体と接する近傍でも薄くなりにくい。トレンチ内導体を取り囲む絶縁膜が局所的に薄くなることを防止することができ、半導体装置の耐圧を向上させることができる。   In the above method, the width of the first trench formed in the shallow portion is larger than the width of the second trench formed in the deep portion. Therefore, the angle formed between both side surfaces of the first trench and the upper end surface of the buried insulator when forming the insulating film is an angle of 90 degrees or more. Therefore, as compared with the prior art, oxygen is more easily taken into the semiconductor forming both side surfaces of the first trench in the step of forming the insulating films on both side surfaces of the first trench. Further, it is difficult to prevent volume expansion when oxygen is taken into the semiconductor forming both side surfaces of the first trench to change into an insulating film. For this reason, the insulating film is unlikely to be thin even in the vicinity in contact with the buried insulator. The insulating film surrounding the conductor in the trench can be prevented from being locally thinned, and the breakdown voltage of the semiconductor device can be improved.

本方法は、さらに、第１トレンチの両側面に第１犠牲膜を形成する第１犠牲膜形成工程と、第１犠牲膜を除去する第１犠牲膜除去工程を備えていることが好ましい。そして、第１トレンチ形成工程、第１犠牲膜形成工程、第２トレンチ形成工程、第１犠牲膜除去工程、埋込絶縁体堆積工程、絶縁膜形成工程、トレンチ内導体充填工程の順で実施することが好ましい。   The method preferably further includes a first sacrificial film forming step for forming a first sacrificial film on both side surfaces of the first trench, and a first sacrificial film removing step for removing the first sacrificial film. Then, the first trench forming process, the first sacrificial film forming process, the second trench forming process, the first sacrificial film removing process, the buried insulator deposition process, the insulating film forming process, and the conductor filling process in the trench are performed in this order. It is preferable.

上記方法により、第２トレンチを形成する際に、第１トレンチの両端面に損傷が生じることを防止することができる。第１トレンチの両端面は絶縁膜を形成する領域であり、絶縁膜は損傷が少ない半導体層の露出面に形成することが好ましい。上記方法によると、第２トレンチ形成工程の間、第１犠牲膜によって第１トレンチの両側面を保護することができる。   By the above method, when the second trench is formed, it is possible to prevent the end faces of the first trench from being damaged. Both end surfaces of the first trench are regions for forming an insulating film, and the insulating film is preferably formed on the exposed surface of the semiconductor layer with little damage. According to the above method, both side surfaces of the first trench can be protected by the first sacrificial film during the second trench formation step.

本方法は、さらに、埋込絶縁層が充填されてない浅部のトレンチの両側面に第２犠牲膜を形成する第２犠牲膜形成工程と、第２犠牲膜を除去する第２犠牲膜除去工程を備えていることが好ましい。そして、第１トレンチ形成工程、第２トレンチ形成工程、埋込絶縁体堆積工程、第２犠牲膜形成工程、第２犠牲膜除去工程、絶縁膜形成工程、トレンチ内導体充填工程の順序で、各工程を実施することが好ましい。   The method further includes a second sacrificial film forming step for forming a second sacrificial film on both side surfaces of the shallow trench that is not filled with the buried insulating layer, and a second sacrificial film removal for removing the second sacrificial film. It is preferable to provide the process. Then, in the order of the first trench forming process, the second trench forming process, the buried insulator deposition process, the second sacrificial film forming process, the second sacrificial film removing process, the insulating film forming process, and the conductor filling process in the trench, It is preferable to carry out the process.

上記方法により、第２トレンチを形成する際に損傷が生じた第１トレンチの両側面の半導体層を、第２犠牲膜とともに除去することができる。第１トレンチの両側面に、損傷が少ない半導体層の面を露出させることができる。
また、埋込絶縁体をトレンチ内に堆積させ際に、トレンチ幅の中心の領域の埋込絶縁体に、結合が弱いシームが発生し易い。上記方法によると、第２犠牲膜形成工程の熱処理により、シームに起因する隙間が埋込絶縁体に発生することを防止することができる。 By the above method, the semiconductor layers on both side surfaces of the first trench damaged when the second trench is formed can be removed together with the second sacrificial film. The surface of the semiconductor layer with little damage can be exposed on both side surfaces of the first trench.
Further, when depositing the buried insulator in the trench, a seam having a weak bond is likely to occur in the buried insulator in the central region of the trench width. According to the above method, it is possible to prevent the gap due to the seam from being generated in the buried insulator by the heat treatment in the second sacrificial film forming step.

本発明の半導体装置の製造方法では、第１犠牲膜形成工程と第１犠牲膜除去工程と第２犠牲膜形成工程と第２犠牲膜除去工程の４工程を全て備えていてもよい。この場合には、第１トレンチ形成工程、第１犠牲膜形成工程、第２トレンチ形成工程、第１犠牲膜除去工程、埋込絶縁体堆積工程、第２犠牲膜形成工程、第２犠牲膜除去工程、絶縁膜形成工程、トレンチ内導体充填工程の順で各工程を実施することが好ましい。   The method for manufacturing a semiconductor device of the present invention may include all four steps of a first sacrificial film forming step, a first sacrificial film removing step, a second sacrificial film forming step, and a second sacrificial film removing step. In this case, the first trench formation process, the first sacrificial film formation process, the second trench formation process, the first sacrificial film removal process, the buried insulator deposition process, the second sacrificial film formation process, and the second sacrificial film removal. It is preferable to implement each process in the order of the process, the insulating film forming process, and the conductor filling process in the trench.

本発明は、以下の新規な半導体装置の製造方法をも実現する。
本発明の半導体装置の製造方法は、前述した第１トレンチ形成工程と第２トレンチ形成工程を備えている。本方法は、また、第２トレンチの最深部から深さＢ２よりも深い位置に至るまで埋込絶縁体を充填する埋込絶縁体堆積工程を備えている。本方法は、また、埋込絶縁層が充填されてない浅部のトレンチの両側面に第３犠牲膜を形成する工程と、第３犠牲膜を除去する工程を備えている。本方法は、さらに、第３犠牲膜を除去した浅部のトレンチの両側面に絶縁膜を形成する絶縁膜形成工程と、トレンチの両側面に形成された絶縁膜同士の間の領域にトレンチ内導体を充填するトレンチ内導体充填工程を備えている。
上記方法によると、第３犠牲膜を形成して除去した後のトレンチの両側面が、半導体層の表面に向かって広がる。結果的に、絶縁膜を形成する前に、トレンチの両側面と埋込絶縁体の上端面が成す角度を９０度以上の角度とすることができる。絶縁膜が埋込絶縁体と接する近傍で薄くなりにくい。 The present invention also realizes the following novel method for manufacturing a semiconductor device.
The method for manufacturing a semiconductor device of the present invention includes the first trench formation step and the second trench formation step described above. The method also includes a buried insulator deposition step of filling the buried insulator from the deepest portion of the second trench to a position deeper than the depth B2. The method also includes a step of forming a third sacrificial film on both side surfaces of the shallow trench that is not filled with the buried insulating layer, and a step of removing the third sacrificial film. The method further includes an insulating film forming step of forming an insulating film on both side surfaces of the shallow trench from which the third sacrificial film is removed, and a region between the insulating films formed on both side surfaces of the trench. A conductor filling step in the trench for filling the conductor is provided.
According to the above method, both side surfaces of the trench after the third sacrificial film is formed and removed spread toward the surface of the semiconductor layer. As a result, before forming the insulating film, the angle formed by both side surfaces of the trench and the upper end surface of the buried insulator can be set to an angle of 90 degrees or more. It is difficult for the insulating film to be thin in the vicinity where it is in contact with the buried insulator.

本発明は、以下の新規な半導体装置の製造方法をも実現する。
本発明の半導体装置の製造方法は、半導体層の表面から半導体層の深さ方向にトレンチを形成する工程と、トレンチの深部に埋込絶縁体を充填する工程と、埋込絶縁体が充填されていない浅部のトレンチの両側面に犠牲膜を形成する犠牲膜形成工程と、犠牲膜を除去する除去工程と、犠牲膜を除去したトレンチの両側面に絶縁膜を形成する絶縁膜形成工程と、トレンチの両側面に形成された絶縁膜同士の間の領域にトレンチ内導体を充填するトレンチ内導体充填工程を備えている。 The present invention also realizes the following novel method for manufacturing a semiconductor device.
The method of manufacturing a semiconductor device according to the present invention includes a step of forming a trench from a surface of a semiconductor layer in a depth direction of the semiconductor layer, a step of filling a deep portion of the trench with a buried insulator, and a filling of the buried insulator. A sacrificial film forming step for forming a sacrificial film on both side surfaces of the shallow trench that has not been removed, a removing step for removing the sacrificial film, and an insulating film forming step for forming an insulating film on both side surfaces of the trench from which the sacrificial film has been removed And an in-trench conductor filling step of filling the in-trench conductor in a region between the insulating films formed on both side surfaces of the trench.

上記方法によると、トレンチを形成する工程を１回実施すればよく、工程数を低減化することができる。上記方法では、トレンチを形成し、トレンチの深部に埋込絶縁体を充填してから、埋込絶縁体で充填されていない浅部のトレンチの両側面に犠牲膜を形成して除去する。これにより、埋込絶縁体と接する近傍において、トレンチの両側面が半導体層の表面に向かって広がる。絶縁膜を形成する前に、トレンチの両側面と埋込絶縁体の上端面が成す角度を９０度以上の角度とすることができる。したがって、絶縁膜が、埋込絶縁体と接する近傍で薄くなりにくい。トレンチ内導体を取り囲む絶縁膜が局所的に薄くなることを防止することができる。半導体装置の耐圧を向上させることができる。
なお、犠牲膜形成工程と除去工程は、複数回にわたって繰り返し実施してもよい。複数回にわたって繰り返すと、半導体層の表面から埋込絶縁体の上端面に接するまでの範囲のトレンチの幅がさらに広がる。絶縁膜を形成する時のトレンチの側面と、埋込絶縁体の上端面と成す角が９０度を越えて大きくなる。トレンチ内導体を取り囲む絶縁膜が局所的に薄くなることを一層効果的に防止することができる。 According to the above method, the step of forming the trench may be performed once, and the number of steps can be reduced. In the above method, a trench is formed, a buried insulator is filled in a deep portion of the trench, and then a sacrificial film is formed and removed on both side surfaces of a shallow trench that is not filled with the buried insulator. As a result, both side surfaces of the trench expand toward the surface of the semiconductor layer in the vicinity in contact with the buried insulator. Before forming the insulating film, the angle formed between both side surfaces of the trench and the upper end surface of the buried insulator can be set to an angle of 90 degrees or more. Therefore, the insulating film is unlikely to be thin in the vicinity in contact with the buried insulator. It is possible to prevent the insulating film surrounding the conductor in the trench from being locally thinned. The breakdown voltage of the semiconductor device can be improved.
Note that the sacrificial film formation step and the removal step may be repeated a plurality of times. When repeated a plurality of times, the width of the trench in the range from the surface of the semiconductor layer to the top surface of the buried insulator is further expanded. The angle formed between the side surface of the trench when forming the insulating film and the upper end surface of the buried insulator becomes larger than 90 degrees. It can prevent more effectively that the insulating film surrounding the conductor in a trench becomes thin locally.

本発明によると、トレンチの深部に埋込絶縁体が形成されているとともに、トレンチの浅部に絶縁膜で覆われた状態でトレンチ内導体が充填されている半導体装置の耐圧を向上させることができる。   According to the present invention, it is possible to improve the breakdown voltage of a semiconductor device in which a buried insulator is formed in a deep portion of a trench and a conductor in the trench is filled with a shallow portion of the trench covered with an insulating film. it can.

以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴） トレンチの両側面に絶縁膜を形成する際に、トレンチの側面と埋込絶縁体の上端面と成す角が１２０°以上である。
（第２特徴） 絶縁膜形成工程では、埋込絶縁体が充填されていない浅部のトレンチの側面を熱酸化して絶縁膜を形成する。
（第３特徴） 埋込絶縁体は、絶縁体をトレンチを充填してからエッチバックして形成する。
（第４特徴） 第１トレンチから幅広トレンチと中間トレンチが形成される。
（第５特徴） 第２トレンチから幅狭トレンチが形成される。 The main features of the embodiments described below are listed.
(First Feature) When an insulating film is formed on both side surfaces of the trench, the angle formed between the side surface of the trench and the upper end surface of the buried insulator is 120 ° or more.
(Second Feature) In the insulating film forming step, the side surface of the shallow trench that is not filled with the buried insulator is thermally oxidized to form an insulating film.
(Third feature) The buried insulator is formed by filling the trench and then etching back.
(Fourth feature) A wide trench and an intermediate trench are formed from the first trench.
(Fifth feature) A narrow trench is formed from the second trench.

（第１実施例）
本発明を具現化した半導体装置とその製造方法の第１実施例を、図１〜図１０を参照して説明する。本実施例は、本発明をトレンチゲート型のＭＯＳＦＥＴに適用したものである。本実施例の半導体装置１０の特徴は、図１に示すように、トレンチＴ内に充填されているトレンチ内導体３６の深部に接している熱酸化膜３２が従来技術の製造方法で形成した熱酸化膜３２と比較して厚いことである。
図１は、半導体装置１０の要部断面図（トレンチの横断面で観測した断面図）である。図２〜図９は、半導体装置の製造方法を説明するための図である。図１０は、半導体装置１０の熱酸化膜３２の膜厚Ｈについて説明する図である。 (First embodiment)
A semiconductor device embodying the present invention and a first embodiment of a manufacturing method thereof will be described with reference to FIGS. In this embodiment, the present invention is applied to a trench gate type MOSFET. As shown in FIG. 1, the semiconductor device 10 according to the present embodiment is characterized in that the thermal oxide film 32 in contact with the deep portion of the in-trench conductor 36 filled in the trench T is formed by the conventional manufacturing method. It is thicker than the oxide film 32.
FIG. 1 is a cross-sectional view of a main part of the semiconductor device 10 (a cross-sectional view observed in the cross section of the trench). 2 to 9 are views for explaining a method of manufacturing a semiconductor device. FIG. 10 is a diagram for explaining the film thickness H of the thermal oxide film 32 of the semiconductor device 10.

図１は、トレンチＴの横断面で観測した半導体装置１０の構成を示している。
半導体装置１０は、複数個のｎ＋型のソース領域２０を備えている。各々のソース領域２０は、半導体層１１の表面１１ａに臨む範囲に形成されている。各々のソース領域２０は、表面１１ａに形成されているソース電極（図示していない。）に接続されている。さらに、半導体装置１０は、ソース領域２０を取り囲んでいるとともに、表面１１ａから所定の深さまでの領域に形成されているｐ型のボディ領域５０を備えている。ボディ領域５０の下部には、ボディ領域５０によってソース領域２０から分離されているｎ―型のドリフト領域６０が形成されている。ドリフト領域６０の裏面１１ｂ側には、ｎ＋型のドレイン領域８０が形成されている。ドレイン領域８０は、半導体層１１の裏面１１ｂに形成されているドレイン電極（図示していない）に接続されている。 FIG. 1 shows the configuration of the semiconductor device 10 observed in the cross section of the trench T.
The semiconductor device 10 includes a plurality of n + type source regions 20. Each source region 20 is formed in a range facing the surface 11 a of the semiconductor layer 11. Each source region 20 is connected to a source electrode (not shown) formed on the surface 11a. The semiconductor device 10 further includes a p-type body region 50 that surrounds the source region 20 and is formed in a region from the surface 11a to a predetermined depth. Under the body region 50, an n − type drift region 60 separated from the source region 20 by the body region 50 is formed. On the back surface 11b side of the drift region 60, an n + -type drain region 80 is formed. The drain region 80 is connected to a drain electrode (not shown) formed on the back surface 11 b of the semiconductor layer 11.

半導体装置１０には、トレンチＴが形成されている。トレンチＴは、半導体層１１の表面１１ａからソース領域２０とボディ領域５０を貫通してドリフト領域６０内に至るまで伸びている。トレンチＴは、表面１１ａから深さＤ１に至るまで幅Ｌ１で伸びている幅広トレンチ３０ａを備えている。また、トレンチＴは、深さＤ１から深さＤ２（Ｄ２＞Ｄ１）に至るまで伸びているとともに、幅がＬ１からＬ２（Ｌ１＞Ｌ２）に徐々に変化している中間トレンチ３０ｂを備えている。また、トレンチＴは、深さＤ２よりも深い領域を幅Ｌ２で伸びている幅狭トレンチ４０を備えている。   A trench T is formed in the semiconductor device 10. The trench T extends from the surface 11 a of the semiconductor layer 11 through the source region 20 and the body region 50 and into the drift region 60. The trench T includes a wide trench 30a extending at a width L1 from the surface 11a to the depth D1. Further, the trench T includes an intermediate trench 30b extending from the depth D1 to the depth D2 (D2> D1) and gradually changing in width from L1 to L2 (L1> L2). . The trench T includes a narrow trench 40 that extends in a region deeper than the depth D2 with a width L2.

幅狭トレンチ４０内には埋込絶縁体４４が充填されている。埋込絶縁体４４の上端面４６は、深さＤ２に存在している。
幅広トレンチ３０ａの両側面３１ａと、中間トレンチ３０ｂの両側面３１ｂは、熱酸化膜３２で覆われている。熱酸化膜３２は、その膜厚の中心線３２ａが、埋込絶縁体４４と接する近傍で、半導体層１１の表面１１ａに近づくほど、トレンチＴの幅方向の中心線Ｍから遠ざかっている。熱酸化膜３２の膜厚については、後に詳述する。
そして、トレンチの両側面３１ａ，３１ｂを被覆している熱酸化膜３２，３２同士の間の領域にトレンチ内導体３６が充填されている。トレンチ内導体３６は、表面１１ａに形成されているゲート電極（図示していない。）に接続されている。なお、トレンチ内導体３６とボディ領域５０は、トレンチ内導体３６の底面が、ボディ領域５０とドリフト領域６０の界面よりも深部に配置する位置関係で形成されている。 The narrow trench 40 is filled with a buried insulator 44. The upper end surface 46 of the buried insulator 44 exists at a depth D2.
Both side surfaces 31 a of the wide trench 30 a and both side surfaces 31 b of the intermediate trench 30 b are covered with a thermal oxide film 32. The thermal oxide film 32 is further away from the center line M in the width direction of the trench T as the center line 32a of the film thickness is closer to the surface 11a of the semiconductor layer 11 in the vicinity of being in contact with the buried insulator 44. The film thickness of the thermal oxide film 32 will be described in detail later.
The in-trench conductor 36 is filled in a region between the thermal oxide films 32 and 32 covering both side surfaces 31a and 31b of the trench. The in-trench conductor 36 is connected to a gate electrode (not shown) formed on the surface 11a. The in-trench conductor 36 and the body region 50 are formed in a positional relationship in which the bottom surface of the in-trench conductor 36 is disposed deeper than the interface between the body region 50 and the drift region 60.

半導体装置１０は、ドリフト領域６０内において幅狭トレンチ４０の底部に接する範囲に、ｐ型不純物の拡散領域７０を備えている。この拡散領域は、電気的にフローティング状態となっている。   The semiconductor device 10 includes a p-type impurity diffusion region 70 in a range in contact with the bottom of the narrow trench 40 in the drift region 60. This diffusion region is in an electrically floating state.

このように構成された半導体装置１０のオン状態の動作を説明する。半導体装置１０のソース領域２０を接地し、ドレイン領域８０に正電圧を印加し、トレンチゲート電極を構成するトレンチ内導体３６に閾値以上のゲート電圧を印加する。これにより、ｐ型のボディ領域５０のうち、熱酸化膜３２を介してトレンチ内導体３６と対向する箇所がｎ型に反転し、チャネル領域が形成される。チャネル領域を介してソース領域２０とドレイン領域８０の間を電流が流れる。
半導体装置１０のオフ状態の動作を説明する。半導体装置１０のソース領域２０を接地してドレイン領域８０に正電圧を印加したまま、トレンチ内導体３６に印加する電圧を０ボルトとする。前記したチャネル領域が消滅し、ｐ型のボディ領域５０とｎ型のドリフト領域６０の界面から空乏層が伸びるとともに、ｐ型の拡散領域７０とｎ型のドリフト領域６０の界面から空乏層が伸びる。これにより、ソース領域２０とドレイン領域８０の間を電流が流れなくなる。 The operation of the semiconductor device 10 thus configured will be described. The source region 20 of the semiconductor device 10 is grounded, a positive voltage is applied to the drain region 80, and a gate voltage equal to or higher than the threshold is applied to the in-trench conductor 36 constituting the trench gate electrode. As a result, a portion of the p-type body region 50 facing the in-trench conductor 36 via the thermal oxide film 32 is inverted to the n-type, and a channel region is formed. A current flows between the source region 20 and the drain region 80 through the channel region.
The operation of the semiconductor device 10 in the off state will be described. While the source region 20 of the semiconductor device 10 is grounded and a positive voltage is applied to the drain region 80, the voltage applied to the in-trench conductor 36 is 0 volts. The aforementioned channel region disappears, a depletion layer extends from the interface between the p-type body region 50 and the n-type drift region 60, and a depletion layer extends from the interface between the p-type diffusion region 70 and the n-type drift region 60. . As a result, no current flows between the source region 20 and the drain region 80.

図２〜図９を参照して半導体装置１０の製造方法を説明する。
半導体装置１０を製造するために、ｎ―型の半導体層基板１１を備えている半導体基板を準備する。
次に、図２に示すように、半導体層１１の表面１１ａからｐ型不純物を注入する。その後熱処理を行なうことにより、ｐ型の拡散層であるボディ領域５０を形成する。
次に、トレンチＴ１を形成する部分で開口しているマスクＮを半導体層１１の表面１１ａに形成し、ドライエッチング等の異方性エッチングをしてトレンチＴ１を形成する。なお、マスクＮは、マスク材として、厚さ３００ｎｍのＳｉＯ２-ＣＶＤ膜を用いる。トレンチＴ１は、表面１１ａから深さＢ１までは幅がＡ１であり、深さＢ１より深い領域ではその側面の傾きが徐々に変化して閉じた底面を形成している。
なお、トレンチＴ１の幅のＡ１は、後の工程（図３に示す、トレンチＴ１の両側面に犠牲膜３３を形成して除去する工程等）を実施した後に、その幅がＬ１（図１参照）となる値に設定する。また、深さＢ１は、ボディ領域５０とｎ―型のドリフト領域６０の界面の深さか、あるいはその界面の深さよりも深いことが好ましい。 A method for manufacturing the semiconductor device 10 will be described with reference to FIGS.
In order to manufacture the semiconductor device 10, a semiconductor substrate including an n − type semiconductor layer substrate 11 is prepared.
Next, as shown in FIG. 2, p-type impurities are implanted from the surface 11 a of the semiconductor layer 11. Thereafter, heat treatment is performed to form body region 50 which is a p-type diffusion layer.
Next, a mask N opened at a portion where the trench T1 is to be formed is formed on the surface 11a of the semiconductor layer 11, and anisotropic etching such as dry etching is performed to form the trench T1. The mask N uses a 300 nm thick SiO 2 -CVD film as a mask material. The trench T1 has a width A1 from the surface 11a to the depth B1, and in the region deeper than the depth B1, the inclination of the side surface gradually changes to form a closed bottom surface.
Note that the width A1 of the trench T1 is set to L1 (see FIG. 1) after the subsequent process (the process of forming and removing the sacrificial film 33 on both side surfaces of the trench T1 shown in FIG. 3). ). The depth B1 is preferably deeper than the interface depth between the body region 50 and the n − -type drift region 60 or deeper than the interface depth.

次に、図３に示すように、８００℃〜１１００℃程度で半導体層１１を熱処理し、トレンチＴ１の内面に膜厚２０ｎｍの犠牲膜３３を形成する。
次に、図４に示すように、トレンチＴ１の底面に形成されている犠牲膜３３を貫通し、さらにトレンチＴ１の底面を貫通し、深さＢ２（Ｂ２＞Ｂ１）から深さＢ３（Ｂ３＞Ｂ２）まで伸びるトレンチＴ２を、異方性エッチングによって形成する。トレンチＴ２は、深さＢ２から深さＢ３まではＡ２（Ａ２＜Ａ１）の幅で形成されている。深さＢ３より深い領域では側面の傾きが徐々に変化して底面を形成している。 Next, as shown in FIG. 3, the semiconductor layer 11 is heat-treated at about 800 ° C. to 1100 ° C. to form a sacrificial film 33 having a thickness of 20 nm on the inner surface of the trench T1.
Next, as shown in FIG. 4, the sacrificial film 33 formed on the bottom surface of the trench T1 is penetrated, and further, the bottom surface of the trench T1 is penetrated, and the depth B2 (B2> B1) to the depth B3 (B3>). A trench T2 extending to B2) is formed by anisotropic etching. The trench T2 is formed with a width of A2 (A2 <A1) from the depth B2 to the depth B3. In the region deeper than the depth B3, the side surface slope gradually changes to form the bottom surface.

次に、図５に示すように、８００℃〜１１００℃程度で半導体層１１を熱処理し、トレンチＴ２の内面に膜厚２０ｎｍの犠牲膜３４を形成する。トレンチＴ１の両側面に残存している犠牲膜３３の膜厚も、少し厚くなる。そして、トレンチＴ２の底部に接する範囲のドリフト領域６０に、トレンチＴ２内に形成されている犠牲膜３４越しにｐ型不純物を注入する。その後熱処理を行なうことにより、ｐ型不純物の拡散領域７０が形成される。   Next, as shown in FIG. 5, the semiconductor layer 11 is heat-treated at about 800 ° C. to 1100 ° C. to form a sacrificial film 34 having a thickness of 20 nm on the inner surface of the trench T2. The thickness of the sacrificial film 33 remaining on both side surfaces of the trench T1 is also slightly increased. Then, a p-type impurity is implanted into the drift region 60 in the range in contact with the bottom of the trench T2 through the sacrificial film 34 formed in the trench T2. Thereafter, a heat treatment is performed to form a p-type impurity diffusion region 70.

次に、図６に示すように、トレンチＴ１とトレンチＴ２内に形成されている犠牲膜３３，３４（図５参照）を、ウェットエッチング等の等方性エッチングによって除去する。同様に、表面１１ａに形成されているマスクＮ（図５参照）を、等方性エッチングによって除去する。犠牲膜３３を除去することにより、トレンチＴ１の幅は、トレンチＴ１を形成したときの幅Ａ１（図２参照）よりも広くなる。また、犠牲膜３４を除去することによって、トレンチＴ２の幅は、トレンチＴ２を形成したときの幅Ａ２（図４参照）よりも広くなり、幅Ｌ２となる。   Next, as shown in FIG. 6, the sacrificial films 33 and 34 (see FIG. 5) formed in the trenches T1 and T2 are removed by isotropic etching such as wet etching. Similarly, the mask N (see FIG. 5) formed on the surface 11a is removed by isotropic etching. By removing the sacrificial film 33, the width of the trench T1 becomes wider than the width A1 (see FIG. 2) when the trench T1 is formed. Further, by removing the sacrificial film 34, the width of the trench T2 becomes wider than the width A2 (see FIG. 4) when the trench T2 is formed, and becomes the width L2.

次に、図７に示すように、ＣＶＤ法を用い、トレンチＴ１とトレンチＴ２に絶縁体４４（シリコン酸化膜等）を充填する。この時点では、絶縁体４４が表面１１ａにも堆積している。   Next, as shown in FIG. 7, an insulator 44 (silicon oxide film or the like) is filled in the trenches T1 and T2 by using the CVD method. At this point, the insulator 44 is also deposited on the surface 11a.

次に、図８に示すように、表面１１ａから深さＤ２に至るまでのトレンチＴ内の絶縁体４４を、エッチバックして除去する。これによって、トレンチＴの深部を充填する埋込絶縁体４４が形成される。埋込絶縁体４４の上端面の深さＤ２は、幅狭トレンチＴ２の最浅部位置に等しい。深さＤ２は、トレンチＴ２を形成した際の深さＢ２（図４参照）よりも若干浅い。
本実施例では、埋込絶縁体４４の上端面４６と、トレンチＴ１の両側面がなす角度が約１２０度となる。なお、この角度は９０度以上であればよく、１２０度の限定されるものではない。１２０度以上であれば、その後に形成する熱酸化膜が厚く成長しやすい。 Next, as shown in FIG. 8, the insulator 44 in the trench T from the surface 11a to the depth D2 is removed by etching back. As a result, the buried insulator 44 filling the deep portion of the trench T is formed. The depth D2 of the upper end surface of the buried insulator 44 is equal to the shallowest position of the narrow trench T2. The depth D2 is slightly shallower than the depth B2 (see FIG. 4) when the trench T2 is formed.
In this embodiment, the angle formed by the upper end surface 46 of the buried insulator 44 and both side surfaces of the trench T1 is about 120 degrees. In addition, this angle should just be 90 degree | times or more, and is not limited to 120 degree | times. If it is 120 degree | times or more, the thermal oxide film formed after that will grow thick easily.

次に、トレンチＴ１の内面を洗浄した後、図９に示すように、半導体層１１に８００℃〜１１００℃で熱処理を施す。これにより、熱酸化膜３２が形成される。熱酸化膜３２は、トレンチＴ１の両側面と、表面１１ａに形成される。トレンチＴ１の両側面に、膜厚１８０ｎｍの熱酸化膜３２が形成されるように、この工程を実施する。熱酸化膜３２により、熱酸化膜３２とそれが接する半導体層１１との間に安定した界面が得られる。熱酸化膜３２は、半導体装置１０のゲート酸化膜となる。
本明細書では、表面１１ａから深さＤ１（図１参照）に至るまで伸びており幅がＬ１のトレンチＴ１を幅広トレンチ３０ａという。また、深さＤ１から深さＤ２に至るまで伸びているとともに幅がＬ１からＬ２に徐々に変化しているトレンチＴ１を中間トレンチ３０ｂという。また深さＤ２よりも深い領域を幅Ｌ２で伸びているトレンチＴ２を幅狭トレンチ４０という。 Next, after cleaning the inner surface of the trench T1, the semiconductor layer 11 is heat-treated at 800 ° C. to 1100 ° C. as shown in FIG. Thereby, the thermal oxide film 32 is formed. The thermal oxide film 32 is formed on both side surfaces of the trench T1 and the surface 11a. This process is performed so that the thermal oxide film 32 having a film thickness of 180 nm is formed on both side surfaces of the trench T1. The thermal oxide film 32 provides a stable interface between the thermal oxide film 32 and the semiconductor layer 11 in contact therewith. The thermal oxide film 32 becomes a gate oxide film of the semiconductor device 10.
In this specification, the trench T1 extending from the surface 11a to the depth D1 (see FIG. 1) and having a width L1 is referred to as a wide trench 30a. The trench T1 extending from the depth D1 to the depth D2 and gradually changing in width from L1 to L2 is referred to as an intermediate trench 30b. Further, a trench T2 extending in a region deeper than the depth D2 with a width L2 is referred to as a narrow trench 40.

トレンチＴ１の両側面３１（幅広トレンチ３０ａの両側面３１ａと中間トレンチ３０ｂの両側面３１ｂ）に形成されている熱酸化膜３２同士は、トレンチ幅を隔てて対向している。トレンチ幅を隔てて対向している熱酸化膜３２同士の間の領域に、トレンチ内導体３６（図１参照）を充填する。そして、表面１１ａ上に形成されたトレンチ内導体３６を除去し、既知の方法で、ソース領域２０とドレイン領域８０を形成する。また、既知の方法で、ソース領域２０に接続されているソース電極や、トレンチ内導体３６に接続されているゲート電極や、ドレイン領域８０に接続されているドレイン電極を形成する。   Thermal oxide films 32 formed on both side surfaces 31 of trench T1 (both side surfaces 31a of wide trench 30a and both side surfaces 31b of intermediate trench 30b) face each other across a trench width. An in-trench conductor 36 (see FIG. 1) is filled in a region between the thermal oxide films 32 facing each other across the trench width. Then, the in-trench conductor 36 formed on the surface 11a is removed, and the source region 20 and the drain region 80 are formed by a known method. Further, a source electrode connected to the source region 20, a gate electrode connected to the in-trench conductor 36, and a drain electrode connected to the drain region 80 are formed by a known method.

図１と図８と図９を参照して、上記した方法で形成した半導体装置１０の熱酸化膜３２の膜厚Ｈについて考察する。
半導体装置１０では、中間トレンチ３０ｂの両側面３１ｂに形成された熱酸化膜３２の膜厚Ｈの中心線３２ａが、埋込絶縁体４４と接する領域の近傍で、半導体層１１の表面１１ａに近づくほど、トレンチ幅の中心線Ｍから遠ざかっている。図８を参照して前述したように、中間トレンチ３０ｂの両側面３１ｂと埋込絶縁体４４の上端面４６がなす角度が約１２０度となるようにトレンチＴ１とトレンチＴ２と埋込絶縁体４４を形成した後に、トレンチＴ１の両側面３１を熱酸化して熱酸化膜３２を形成している。このため、従来と比較して、熱酸化膜３２が埋込絶縁体４４と接する近傍でも、両側面３１を形成する半導体に酸素が取り込まれ易い。また、両側面３１を形成する半導体に酸素が取り込まれて熱酸化膜３２に変化するときの体積膨張が阻まれ難い。熱酸化膜３２が、埋込絶縁体４４と接する近傍で薄くなりにくい。
図１０は、埋込絶縁体４４の近傍での熱酸化膜３２の膜厚を示している。縦軸は半導体層１１の深さを示し、横軸は熱酸化膜３２の膜厚を示している。曲線１０１は、本実施例の半導体装置１０の熱酸化膜３２の膜厚を示している。曲線１００は、従来のＭＯＳＦＥＴ１００の熱酸化膜の膜厚を示している。
本実施例の半導体装置１０の熱酸化膜３２の膜厚Ｈは、従来技術で説明したＭＯＳＦＥＴ１００の熱酸化膜の膜厚Ｈと比較して、埋込絶縁体４４と接する近傍で厚く形成することができる。トレンチ内導体３６が接する熱酸化膜３２が局所的に薄くなることを防止することができる。半導体装置１０の耐圧を向上させることができる。 With reference to FIGS. 1, 8, and 9, the thickness H of the thermal oxide film 32 of the semiconductor device 10 formed by the above-described method will be considered.
In the semiconductor device 10, the center line 32 a of the film thickness H of the thermal oxide film 32 formed on both side surfaces 31 b of the intermediate trench 30 b approaches the surface 11 a of the semiconductor layer 11 in the vicinity of the region in contact with the buried insulator 44. The distance from the center line M of the trench width increases. As described above with reference to FIG. 8, the trench T1, the trench T2, and the buried insulator 44 are formed so that the angle formed between both side surfaces 31b of the intermediate trench 30b and the upper end surface 46 of the buried insulator 44 is approximately 120 degrees. After the formation of the thermal oxide film 32, both side surfaces 31 of the trench T1 are thermally oxidized. Therefore, as compared with the conventional case, oxygen is easily taken into the semiconductor forming the both side surfaces 31 even in the vicinity where the thermal oxide film 32 is in contact with the buried insulator 44. Further, it is difficult to prevent volume expansion when oxygen is taken into the semiconductor forming the both side surfaces 31 and changed into the thermal oxide film 32. The thermal oxide film 32 is unlikely to be thin in the vicinity in contact with the buried insulator 44.
FIG. 10 shows the thickness of the thermal oxide film 32 in the vicinity of the buried insulator 44. The vertical axis indicates the depth of the semiconductor layer 11, and the horizontal axis indicates the film thickness of the thermal oxide film 32. A curve 101 indicates the film thickness of the thermal oxide film 32 of the semiconductor device 10 of this embodiment. A curve 100 indicates the thickness of the thermal oxide film of the conventional MOSFET 100.
The film thickness H of the thermal oxide film 32 of the semiconductor device 10 of the present embodiment is formed thicker in the vicinity in contact with the buried insulator 44 than the film thickness H of the thermal oxide film of the MOSFET 100 described in the prior art. Can do. It is possible to prevent the thermal oxide film 32 in contact with the in-trench conductor 36 from being locally thinned. The breakdown voltage of the semiconductor device 10 can be improved.

また、トレンチＴ１の両端面３１はゲート絶縁膜（熱酸化膜３２）を形成する領域であり、ゲート絶縁膜は損傷が少ない半導体層の露出面に形成することが好ましい。本実施例では、トレンチＴ２を形成する前に、トレンチＴ１の内面に犠牲膜３３を形成している。これにより、トレンチＴ２を形成する際にトレンチＴ１の両端面の半導体に損傷が生じることを防止することができる。   Further, both end surfaces 31 of the trench T1 are regions for forming a gate insulating film (thermal oxide film 32), and the gate insulating film is preferably formed on the exposed surface of the semiconductor layer with little damage. In this embodiment, the sacrificial film 33 is formed on the inner surface of the trench T1 before the trench T2 is formed. Thereby, when forming trench T2, it can prevent that the semiconductor of the both end surfaces of trench T1 arises.

（第２実施例）
次に、本発明を具現化した半導体装置１０ａの製造方法の第２実施例を、図１１と図１２を参照して説明する。
本実施例の製造方法のうち、トレンチＴ１を形成する工程（図２参照）と、トレンチＴ１の内面に犠牲膜３３を形成する工程（図３参照）と、トレンチＴ２を形成する工程（図４参照）と、トレンチＴ２の内面に犠牲膜３４を形成する工程（図５参照）と、トレンチＴ２の底部に接するｐ型不純物の拡散領域７０を形成する工程（図５参照）と、犠牲膜３３，３４を除去する工程（図６参照）と、トレンチに埋込絶縁体４４を堆積する工程（図７参照）は、第１実施例と同様であるので、説明を省略する。 (Second embodiment)
Next, a second embodiment of the method for manufacturing the semiconductor device 10a embodying the present invention will be described with reference to FIGS.
Of the manufacturing method of this embodiment, the step of forming the trench T1 (see FIG. 2), the step of forming the sacrificial film 33 on the inner surface of the trench T1 (see FIG. 3), and the step of forming the trench T2 (see FIG. 4). Reference), a step of forming the sacrificial film 34 on the inner surface of the trench T2 (see FIG. 5), a step of forming a p-type impurity diffusion region 70 in contact with the bottom of the trench T2 (see FIG. 5), and the sacrificial film 33. , 34 (see FIG. 6) and the step of depositing the buried insulator 44 in the trench (see FIG. 7) are the same as those in the first embodiment, and the description thereof will be omitted.

図１１に示すように、本実施例では、トレンチＴ内に堆積させた埋込絶縁体４４を、表面１１ａから深さＤ３（Ｄ３＜Ｄ２）に至るまでエッチバックする。深さＤ３は、幅Ｌ２となったトレンチＴ２の最浅部位置よりも浅く、中間トレンチ３０ｂの途中の深さとなっている。中間トレンチ３０ｂと埋込絶縁体４４の上端面４６が成す角度Ｙが９０度以上となっている。   As shown in FIG. 11, in this embodiment, the buried insulator 44 deposited in the trench T is etched back from the surface 11a to the depth D3 (D3 <D2). The depth D3 is shallower than the shallowest position of the trench T2 having the width L2, and is a depth in the middle of the intermediate trench 30b. The angle Y formed by the intermediate trench 30b and the upper end face 46 of the buried insulator 44 is 90 degrees or more.

次に、幅広トレンチ３０ａの内面と、中間トレンチ３０ｂで埋込絶縁体４４が充填されていない範囲の内面を洗浄する。その後、図１２に示すように、半導体層１１に８００℃〜１１００℃で熱処理を施す。これにより、熱酸化膜３２が形成される。熱酸化膜３２は、幅広トレンチ３０ａの両側面３１ａと、埋込絶縁体４４が充填されていない範囲の中間トレンチ３０ｂの両側面３１ｂと、表面１１ａに形成される。幅広トレンチ３０ａの両側面３１ａと中間トレンチ３０ｂの両側面３１ｂには、膜厚が８０ｎｍの熱酸化膜３２が形成されるように、この工程を実施する。第１実施例の半導体装置１０と同様に、熱酸化膜３２により、熱酸化膜３２とそれが接する半導体層１１との間に安定した界面が得られる。熱酸化膜３２は、半導体装置１０のゲート酸化膜となる。
その後、既知の方法で、トレンチＴ内にトレンチ内導体３６（図１参照）を充填し、ソース領域２０とドレイン領域８０を形成し、ソース電極とゲート電極とドレイン電極を形成する。 Next, the inner surface of the wide trench 30a and the inner surface in a range where the buried insulator 44 is not filled with the intermediate trench 30b are cleaned. Thereafter, as shown in FIG. 12, the semiconductor layer 11 is heat-treated at 800 ° C. to 1100 ° C. Thereby, the thermal oxide film 32 is formed. The thermal oxide film 32 is formed on both side surfaces 31a of the wide trench 30a, both side surfaces 31b of the intermediate trench 30b in a range not filled with the buried insulator 44, and the surface 11a. This step is performed so that the thermal oxide films 32 having a thickness of 80 nm are formed on both side surfaces 31a of the wide trench 30a and both side surfaces 31b of the intermediate trench 30b. Similar to the semiconductor device 10 of the first embodiment, the thermal oxide film 32 provides a stable interface between the thermal oxide film 32 and the semiconductor layer 11 in contact therewith. The thermal oxide film 32 becomes a gate oxide film of the semiconductor device 10.
Thereafter, the trench conductor 36 (see FIG. 1) is filled in the trench T by a known method, the source region 20 and the drain region 80 are formed, and the source electrode, the gate electrode, and the drain electrode are formed.

本実施例の製造方法でも、トレンチＴ１とトレンチＴ２と埋込絶縁体４４を、中間トレンチ３０ｂの両側面３１ｂと埋込絶縁体４４の上端面４６がなす角度が９０度以上となるように形成した後に、トレンチＴ１の両側面を熱酸化して熱酸化膜３２を形成している。このため、第１実施例と同様に、トレンチ内導体３６が接する熱酸化膜３２が局所的に薄くなることを防止することができる。半導体装置１０ａの耐圧を向上させることができる。   Also in the manufacturing method of the present embodiment, the trench T1, the trench T2, and the buried insulator 44 are formed so that the angle formed between the both side surfaces 31b of the intermediate trench 30b and the upper end surface 46 of the buried insulator 44 is 90 degrees or more. After that, both sides of the trench T1 are thermally oxidized to form a thermal oxide film 32. For this reason, as in the first embodiment, it is possible to prevent the thermal oxide film 32 in contact with the in-trench conductor 36 from being locally thinned. The breakdown voltage of the semiconductor device 10a can be improved.

（第３実施例）
次に、本発明を具現化した半導体装置１０ｂの製造方法の第３実施例を、図１３〜図１５を参照して説明する。
本実施例の製造方法も、トレンチに埋込絶縁体４４を堆積させる工程（図７参照）までは、第１実施例と同様であるので、説明を省略する。 (Third embodiment)
Next, a third embodiment of the method for manufacturing the semiconductor device 10b embodying the present invention will be described with reference to FIGS.
Since the manufacturing method of this embodiment is the same as that of the first embodiment until the step of depositing the buried insulator 44 in the trench (see FIG. 7), the description thereof is omitted.

図１３に示すように、本実施例では、トレンチＴ内に堆積させた埋込絶縁体４４を、表面１１ａから深さＤ４（Ｄ４＞Ｄ２）に至るまでエッチバックする。深さＤ４は、幅Ｌ２のトレンチＴ２（幅狭トレンチ４０）の最浅部の深さＤ２よりも深い。   As shown in FIG. 13, in this embodiment, the buried insulator 44 deposited in the trench T is etched back from the surface 11a to the depth D4 (D4> D2). The depth D4 is deeper than the depth D2 of the shallowest portion of the trench T2 (the narrow trench 40) having the width L2.

次に、図１４に示すように、半導体層１１に８００℃〜１１００℃程度の熱処理を施し、埋込絶縁体４４で充填されていないトレンチＴの両側面に膜厚４０ｎｍの犠牲膜３５を形成する。次に、図１５に示すように、ウエットエッチングによって犠牲膜３５を除去する。埋込絶縁体４４を堆積させる際に、トレンチ幅の中心線Ｍ（図１参照）近傍の埋込絶縁体４４にはシームが形成され易い。上記工程によると、埋込絶縁体４４にシームに起因する隙間やＶ字型の溝（埋込絶縁体４４の表面に向けて開口している）が発生することを防止することができる。犠牲膜３５を上記した条件で形成した後に犠牲膜３５をウエットエッチングにより除去することで、ウエットエッチング液がシームを伝って埋込絶縁体４４に入り込むことを防止することができる。
また、トレンチＴの両側面は、トレンチＴ内の埋込絶縁体４４をエッチバックする際に損傷を受け易い。上記工程により、損傷を受けている側面領域の半導体層を除去し、損傷を受けていない半導体層を両側面３１に露出させることができる。
図１５に示すように、犠牲膜３５を除去した段階で、トレンチＴの両端面３１と埋込絶縁体４４の上端面４６が成す角度Ｙが９０度以上となる。本実施例の半導体装置１０ｂでは、埋込絶縁体４４が充填されている幅狭トレンチ４０は、深さＤ４から深さ方向に形成される。また、表面１１ａから所定の深さに至るまで幅広トレンチ３０ａが形成される。その所定の深さから深さＤ４に至るまで中間トレンチ３０ｂが形成される。本実施例では、トレンチＴ１の深部とトレンチＴ２の浅部とから中間トレンチ３０ｂが形成される。 Next, as shown in FIG. 14, the semiconductor layer 11 is subjected to a heat treatment at about 800 ° C. to 1100 ° C. to form a sacrificial film 35 with a film thickness of 40 nm on both side surfaces of the trench T not filled with the buried insulator 44. To do. Next, as shown in FIG. 15, the sacrificial film 35 is removed by wet etching. When the buried insulator 44 is deposited, a seam is easily formed in the buried insulator 44 near the center line M (see FIG. 1) of the trench width. According to the above process, it is possible to prevent the embedded insulator 44 from generating a gap due to a seam or a V-shaped groove (opening toward the surface of the embedded insulator 44). By removing the sacrificial film 35 by wet etching after the sacrificial film 35 is formed under the above-described conditions, it is possible to prevent the wet etching solution from entering the embedded insulator 44 through the seam.
Further, both side surfaces of the trench T are easily damaged when the buried insulator 44 in the trench T is etched back. Through the above process, the damaged semiconductor layer in the side region can be removed, and the non-damaged semiconductor layer can be exposed on both side surfaces 31.
As shown in FIG. 15, at the stage where the sacrificial film 35 is removed, the angle Y formed by the both end faces 31 of the trench T and the upper end face 46 of the buried insulator 44 becomes 90 degrees or more. In the semiconductor device 10b of the present embodiment, the narrow trench 40 filled with the buried insulator 44 is formed from the depth D4 to the depth direction. Further, a wide trench 30a is formed from the surface 11a to a predetermined depth. The intermediate trench 30b is formed from the predetermined depth to the depth D4. In the present embodiment, the intermediate trench 30b is formed from the deep portion of the trench T1 and the shallow portion of the trench T2.

その後、第１実施例や第２実施例と同様にして、埋込絶縁体４４が充填されていない領域のトレンチＴの両側面に熱酸化膜３２を形成する。その後、既知の方法で、トレンチＴ内にトレンチ内導体３６（図１参照）を充填し、ソース領域２０とドレイン領域８０を形成し、ソース電極とゲート電極とドレイン電極を形成する。   Thereafter, as in the first and second embodiments, thermal oxide films 32 are formed on both side surfaces of the trench T in the region not filled with the buried insulator 44. Thereafter, the trench conductor 36 (see FIG. 1) is filled in the trench T by a known method, the source region 20 and the drain region 80 are formed, and the source electrode, the gate electrode, and the drain electrode are formed.

本実施例の製造方法でも、トレンチＴ１とトレンチＴ２と埋込絶縁体４４を、埋込絶縁体４４が充填されていない領域のトレンチＴの両側面３１と埋込絶縁体４４の上端面４６がなす角度Ｙが９０度以上となるように形成した後に、その両側面３１を熱酸化して熱酸化膜３２を形成している。このため、第１実施例と同様に、トレンチ内導体３６が接する熱酸化膜３２が局所的に薄くなることを防止することができる。半導体装置１０ｂの耐圧を向上させることができる。   Also in the manufacturing method of the present embodiment, the trench T1, the trench T2, and the buried insulator 44 are formed on both sides 31 of the trench T in the region not filled with the buried insulator 44 and the upper end surface 46 of the buried insulator 44. After forming so that the formed angle Y is 90 degrees or more, both side surfaces 31 are thermally oxidized to form a thermal oxide film 32. For this reason, as in the first embodiment, it is possible to prevent the thermal oxide film 32 in contact with the in-trench conductor 36 from being locally thinned. The breakdown voltage of the semiconductor device 10b can be improved.

（第４実施例）
次に、本発明を具現化した半導体装置１０ｃの製造方法の第４実施例を、図１６〜図１８を参照して説明する。
図１６に示すように、半導体層１１の表面１１ａからｐ型不純物を注入してｐ型不純物の拡散層であるｐ型のボディ領域５０を形成する。その後、表面１１ａにトレンチＴを形成する部分が開口しているマスク（図示していない）を形成し、トレンチＴを形成する。トレンチＴは、表面１１ａからボディ領域５０を貫通してｎ型のドリフト領域６０内に至るまで伸びている。トレンチＴは、その内面が徐々に閉じている底面を備えている。
次に、トレンチＴの底部に接する範囲のｎ型のドリフト領域６０に、ｐ型不純物の拡散領域７０を形成する。 (Fourth embodiment)
Next, a fourth embodiment of the method for manufacturing the semiconductor device 10c embodying the present invention will be described with reference to FIGS.
As shown in FIG. 16, a p-type impurity is implanted from the surface 11a of the semiconductor layer 11 to form a p-type body region 50 which is a p-type impurity diffusion layer. Thereafter, a mask (not shown) in which a portion for forming the trench T is opened on the surface 11a is formed, and the trench T is formed. The trench T extends from the surface 11 a through the body region 50 and into the n-type drift region 60. The trench T has a bottom surface whose inner surface is gradually closed.
Next, a p-type impurity diffusion region 70 is formed in the n-type drift region 60 in a range in contact with the bottom of the trench T.

次に、トレンチＴを、ＣＶＤ法を用いて埋込絶縁体４４（シリコン酸化膜等）で充填する。この時点では、埋込絶縁体４４が表面１１ａにも堆積している。
次に、図１６に示すように、トレンチＴ内の埋込絶縁体４４を、表面１１ａから深さＤ２に至るまでエッチバックして除去する。深さＤ２は、ボディ領域５０とドリフト領域６０の界面の深さよりも深い。
これにより、トレンチＴの深部を充填している埋込絶縁体４４が形成される。 Next, the trench T is filled with a buried insulator 44 (silicon oxide film or the like) using a CVD method. At this point, the buried insulator 44 is also deposited on the surface 11a.
Next, as shown in FIG. 16, the buried insulator 44 in the trench T is removed by etching back from the surface 11a to the depth D2. The depth D2 is deeper than the depth of the interface between the body region 50 and the drift region 60.
Thereby, the buried insulator 44 filling the deep part of the trench T is formed.

次に、図１７に示すように、半導体層１１に８００℃〜１１００℃程度の熱処理を施し、埋込絶縁体４４が充填されていない領域のトレンチＴの両側面に膜厚４０ｎｍの犠牲膜３７を形成して除去する。犠牲膜３７は、半導体層１１の両側面の半導体材料が酸素を取り込むことによって形成される。したがって、犠牲膜３７は、元のトレンチＴの両側面から半導体層を侵食するように形成される。犠牲膜３７は、元のトレンチＴの両側面と埋込絶縁体４４の上端面４６が成す角度が９０度の状態で形成される。図１７に示すように、犠牲膜３７の外面は、埋込絶縁体４４の上端面から半導体層１１の表面１１ａに向かって、トレンチの幅方向の中心線Ｍから遠ざかる関係となる。したがって、図１８に示すように、犠牲膜３７を除去した後のトレンチＴの両側面３１は、埋込絶縁体４４と成す角度Ｙが９０度以上となる。
このトレンチＴの両側面３１に熱酸化膜３２を形成する。 Next, as shown in FIG. 17, the semiconductor layer 11 is subjected to heat treatment at about 800 ° C. to 1100 ° C., and a sacrificial film 37 having a film thickness of 40 nm is formed on both side surfaces of the trench T in the region not filled with the buried insulator 44. Is formed and removed. The sacrificial film 37 is formed when the semiconductor material on both side surfaces of the semiconductor layer 11 takes in oxygen. Therefore, the sacrificial film 37 is formed so as to erode the semiconductor layer from both side surfaces of the original trench T. The sacrificial film 37 is formed in a state where the angle formed between both side surfaces of the original trench T and the upper end surface 46 of the buried insulator 44 is 90 degrees. As shown in FIG. 17, the outer surface of the sacrificial film 37 is in a relationship away from the center line M in the width direction of the trench from the upper end surface of the buried insulator 44 toward the surface 11 a of the semiconductor layer 11. Therefore, as shown in FIG. 18, the angle Y formed with the buried insulator 44 on the both side surfaces 31 of the trench T after the sacrificial film 37 is removed is 90 degrees or more.
Thermal oxide films 32 are formed on both side surfaces 31 of the trench T.

本実施例の製造方法でも、埋込絶縁体４４が充填されていない領域のトレンチＴの両側面３１と埋込絶縁体４４の上端面４６がなす角度Ｙが９０度以上となるように形成した後に、その両側面３１を熱酸化して熱酸化膜３２を形成している。このため、第１実施例から第３実施例と同様にして、トレンチ内導体３６が接する熱酸化膜３２が局所的に薄くなることを防止することができる。半導体装置１０ｃの耐圧を向上させることができる。
第４実施例では、図１６に示すように、同一幅のトレンチしか形成しないが、その後に犠牲膜３７（図１７）を形成して除去することによって、幅広トレンチと中間トレンチと幅狭トレンチが形成される。
なお、必要ならば、埋込絶縁体４４で充填されていないトレンチＴの両側面に犠牲膜３７を形成して除去する工程を、複数回に亘って実施してもよい。この工程を複数回実施すると、熱酸化膜３２を形成する領域のトレンチＴの両側面３１間の間隔が広くなり、埋込絶縁体４４が充填されていない領域のトレンチＴの両側面３１と埋込絶縁体４４の上端面４６がなす角度Ｙが大きくなる。 Also in the manufacturing method of the present embodiment, the angle Y formed between both side surfaces 31 of the trench T in the region not filled with the embedded insulator 44 and the upper end surface 46 of the embedded insulator 44 is 90 degrees or more. Later, both side surfaces 31 are thermally oxidized to form a thermal oxide film 32. Therefore, as in the first to third embodiments, it is possible to prevent the thermal oxide film 32 in contact with the in-trench conductor 36 from being locally thinned. The breakdown voltage of the semiconductor device 10c can be improved.
In the fourth embodiment, as shown in FIG. 16, only trenches having the same width are formed. However, by forming and removing the sacrificial film 37 (FIG. 17) after that, wide trenches, intermediate trenches, and narrow trenches are formed. It is formed.
If necessary, the step of forming and removing the sacrificial film 37 on both side surfaces of the trench T not filled with the buried insulator 44 may be performed a plurality of times. If this step is performed a plurality of times, the distance between both side surfaces 31 of the trench T in the region where the thermal oxide film 32 is formed becomes wider, and the both side surfaces 31 of the trench T in the region not filled with the buried insulator 44 are buried. The angle Y formed by the upper end surface 46 of the embedded insulator 44 is increased.

第１実施例の製造方法では、図８に示すように、埋込絶縁体４４をエッチバックする工程を実施した後に、図９に示すように、埋込絶縁体４４が充填されていない領域のトレンチＴの両側面３１に熱酸化膜３２を形成する工程を実施する場合について説明した。しかしながら、この場合にも、第４実施例のように、埋込絶縁体４４が充填されていない領域のトレンチＴの両側面３１に犠牲膜を形成して除去する工程を実施し、その後に、熱酸化膜３２を形成する工程を実施してもよい。犠牲膜を形成して除去する工程を実施すると、埋込絶縁体４４をエッチバックするときに損傷を受けた可能性のあるトレンチＴの両側面の半導体層を除去し、損傷が少ない半導体層を熱酸化膜３２を形成する両側面３１を露出させることができる。また、犠牲膜を形成するために熱処理を行なうことにより、埋込絶縁体４４を堆積する際に埋込絶縁体４４の幅方向の中心線付近に形成されやすいシームに起因する隙間が発生することを防止することができる。
第２実施例の製造方法も同様にして、埋込絶縁体４４が充填されていない領域のトレンチＴの両側面３１に犠牲膜を形成して除去する工程を実施し、その後に、両側面３１に熱酸化膜３２を形成する工程を実施してもよい。 In the manufacturing method of the first embodiment, as shown in FIG. 8, after performing the step of etching back the buried insulator 44, the region of the region not filled with the buried insulator 44 as shown in FIG. The case where the step of forming the thermal oxide film 32 on the both side surfaces 31 of the trench T has been described. However, also in this case, as in the fourth embodiment, the step of forming and removing the sacrificial film on both side surfaces 31 of the trench T in the region not filled with the buried insulator 44 is performed, and then, A step of forming the thermal oxide film 32 may be performed. When the step of forming and removing the sacrificial film is performed, the semiconductor layers on both sides of the trench T that may have been damaged when the buried insulator 44 is etched back are removed, and a semiconductor layer with little damage is removed. Both side surfaces 31 on which the thermal oxide film 32 is formed can be exposed. Further, by performing a heat treatment to form the sacrificial film, a gap due to a seam that is likely to be formed near the center line in the width direction of the embedded insulator 44 is generated when the embedded insulator 44 is deposited. Can be prevented.
Similarly, in the manufacturing method of the second embodiment, a step of forming and removing a sacrificial film on both side surfaces 31 of the trench T in a region not filled with the buried insulator 44 is performed. Alternatively, the step of forming the thermal oxide film 32 may be performed.

第１実施例から第４実施例の半導体装置１０，１０ａ，１０ｂ，１０ｃでは、半導体装置１０，１０ａ，１０ｂ，１０ｃがトレンチＴの底部に接しているｐ型不純物の拡散領域７０を備えている場合について説明したが、この拡散領域７０はなくてもよい。
第１実施例から第４実施例では、半導体装置１０，１０ａ，１０ｂ，１０ｃが、トレンチゲート型のＭＯＳＦＥＴである場合について説明したが、本発明は、トレンチＴの底部が埋込絶縁体４４で充填されているとともに、埋込絶縁体４４が充填されていない領域のトレンチＴの両側面３１に熱酸化膜３２を有している構造を備えている半導体装置に広く適用することができる。例えば、ＩＧＢＴやアイソレーションやキャパシタ等にも適用することができる。 In the semiconductor devices 10, 10a, 10b, and 10c of the first to fourth embodiments, the semiconductor devices 10, 10a, 10b, and 10c include the p-type impurity diffusion region 70 that is in contact with the bottom of the trench T. Although the case has been described, the diffusion region 70 may not be provided.
In the first to fourth embodiments, the case where the semiconductor devices 10, 10a, 10b, and 10c are trench gate type MOSFETs has been described. However, in the present invention, the bottom of the trench T is the buried insulator 44. The present invention can be widely applied to semiconductor devices having a structure in which both sides 31 of the trench T in the region not filled with the buried insulator 44 are filled with the thermal oxide film 32. For example, the present invention can be applied to IGBTs, isolations, capacitors, and the like.

図１に示すように、第１実施例では、熱酸化膜３２の中心線３２ａが、埋込絶縁体４４と接する領域の近傍でのみで、表面１１ａに近づくほどトレンチ幅の中心線Ｍから遠ざかる場合について説明した。しかしながら、中心線３２ａは、埋込絶縁体４４と接する領域から表面１１ａに至るまで、表面１１ａに近づくほどトレンチ幅の中心線Ｍから遠ざかっていてもよい。すなわち、トレンチＴの幅広トレンチ３０ａが、深部から表面１１ａに向かうほど幅が広くてもよい。
また、第１実施例から第４実施例では、中心線３２ａが弧を描いて埋込絶縁体４４に接している場合について説明した。しかしながら、中心線３２ａは、埋込絶縁体４４の上端面４６と成す角度が９０度以上であればよく、直線等であってもよい。 As shown in FIG. 1, in the first embodiment, the center line 32a of the thermal oxide film 32 is only in the vicinity of the region in contact with the buried insulator 44, and the distance from the center line M of the trench width becomes closer to the surface 11a. Explained the case. However, the center line 32a may be further away from the center line M of the trench width as it approaches the surface 11a from the region in contact with the buried insulator 44 to the surface 11a. That is, the width of the wide trench 30a of the trench T may increase as it goes from the deep part to the surface 11a.
In the first to fourth embodiments, the case where the center line 32a is in contact with the embedded insulator 44 in an arc has been described. However, the center line 32a only needs to have an angle of 90 degrees or more with the upper end surface 46 of the embedded insulator 44, and may be a straight line or the like.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In addition, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

半導体装置１０の要部断面図である。1 is a cross-sectional view of a main part of a semiconductor device 10. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 半導体装置１０の製造工程を示す。The manufacturing process of the semiconductor device 10 is shown. 熱酸化膜３２の膜厚Ｈについて説明する図である。5 is a diagram for explaining a film thickness H of a thermal oxide film 32. FIG. 半導体装置１０ａの製造工程を示す。The manufacturing process of the semiconductor device 10a is shown. 半導体装置１０ａの製造工程を示す。The manufacturing process of the semiconductor device 10a is shown. 半導体装置１０ｂの製造工程を示す。The manufacturing process of the semiconductor device 10b is shown. 半導体装置１０ｂの製造工程を示す。The manufacturing process of the semiconductor device 10b is shown. 半導体装置１０ｂの製造工程を示す。The manufacturing process of the semiconductor device 10b is shown. 半導体装置１０ｃの製造工程を示す。The manufacturing process of the semiconductor device 10c is shown. 半導体装置１０ｃの製造工程を示す。The manufacturing process of the semiconductor device 10c is shown. 半導体装置１０ｃの製造工程を示す。The manufacturing process of the semiconductor device 10c is shown. 従来のＭＯＳＦＥＴ１００の要部断面図である。It is principal part sectional drawing of the conventional MOSFET100. 従来のＭＯＳＦＥＴ１００の製造工程を示す。The manufacturing process of the conventional MOSFET100 is shown. 従来のＭＯＳＦＥＴ１００の製造工程を示す。The manufacturing process of the conventional MOSFET100 is shown. 従来のＭＯＳＦＥＴ１００の製造工程を示す。The manufacturing process of the conventional MOSFET100 is shown.

符号の説明Explanation of symbols

１０：半導体装置
１１：半導体層
１１ａ：表面
２０：ソース領域
３０ａ：幅広トレンチ
３０ｂ：中間トレンチ
３１：両側面
３２：熱酸化膜
３２ａ：中心線
３３，３４，３５，３７：犠牲膜
３６：トレンチ内導体
４０：幅狭トレンチ
４４：埋込絶縁体
４６：上端面
５０：ボディ領域
６０：ドリフト領域
７０：ｐ型不純物の拡散領域
８０：ドレイン領域
Ｍ：中心線
Ｎ：マスク
Ｔ，Ｔ１，Ｔ２：トレンチ 10: Semiconductor device 11: Semiconductor layer 11a: Surface 20: Source region 30a: Wide trench 30b: Intermediate trench 31: Both side surfaces 32: Thermal oxide film 32a: Center lines 33, 34, 35, 37: Sacrificial film 36: In trench Conductor 40: narrow trench 44: buried insulator 46: upper end surface 50: body region 60: drift region 70: p-type impurity diffusion region 80: drain region M: center line N: masks T, T1, T2: trench

Claims (9)

半導体層の表面から深さ方向に伸びるトレンチが形成されており、
そのトレンチの深部に埋込絶縁体が充填されており、
その埋込絶縁体が充填されていない浅部のトレンチの両側面が絶縁膜で覆われており、
トレンチの両側面を覆う前記絶縁膜同士の間にトレンチ内導体が充填されており、
トレンチの横断面で観察したときに、各々の前記絶縁膜の膜厚の中心線が、前記埋込絶縁体と接する点の近傍で、前記半導体層の表面に近づくほど、トレンチの幅方向の中心線から遠ざかることを特徴とする半導体装置。 A trench extending in the depth direction from the surface of the semiconductor layer is formed,
The deep part of the trench is filled with buried insulator,
Both side surfaces of the shallow trench that is not filled with the buried insulator are covered with an insulating film,
A conductor in the trench is filled between the insulating films covering both side surfaces of the trench,
When observed in the cross section of the trench, the center line in the width direction of the trench becomes closer to the surface of the semiconductor layer near the point where the thickness of each insulating film is in contact with the buried insulator. A semiconductor device characterized in that it is away from a wire. 前記トレンチが、前記半導体層の表面から深さＤ１に至るまで幅Ｌ１で伸びている幅広トレンチと、深さＤ１から深さＤ２（ただし、Ｄ２＞Ｄ１）に至るまで伸びているとともに幅がＬ１からＬ２（ただし、Ｌ２＜Ｌ１）に徐々に変化している中間トレンチと、深さＤ２よりも深い領域を幅Ｌ２で伸びている幅狭トレンチを備えており、
前記埋込絶縁体の上端面が、深さＤ１よりも深くて深さＤ２よりも浅いか、あるいは、深さＤ２に等しい深さに存在することを特徴とする請求項１に記載の半導体装置。 The trench extends from the surface of the semiconductor layer to the depth D1 with a width L1, and the trench extends from the depth D1 to the depth D2 (where D2> D1) and the width is L1. Intermediate trench gradually changing from L2 to L2 (where L2 <L1) and a narrow trench extending with a width L2 in a region deeper than depth D2,
2. The semiconductor device according to claim 1, wherein an upper end surface of the buried insulator is deeper than the depth D1 and shallower than the depth D2, or exists at a depth equal to the depth D2. . 前記半導体層の表面に露出するとともに前記トレンチに接する範囲に形成されている第１導電型の第１半導体領域と、
その第１半導体領域を取り囲んでいるとともに、前記トレンチ内導体の最深部よりも浅い範囲に形成されている第２導電型の第２半導体領域と、
その第２半導体領域の深部に形成されており、前記第２半導体領域によって前記第１半導体領域から分離されている第１導電型の第３半導体領域、
を備えていることを特徴とする請求項１又は２に記載の半導体装置。 A first conductivity type first semiconductor region formed in a range exposed on the surface of the semiconductor layer and in contact with the trench;
A second semiconductor region of a second conductivity type surrounding the first semiconductor region and formed in a range shallower than the deepest portion of the conductor in the trench;
A third semiconductor region of a first conductivity type formed in a deep portion of the second semiconductor region and separated from the first semiconductor region by the second semiconductor region;
The semiconductor device according to claim 1, further comprising: 前記第３半導体領域内の前記トレンチの底部に接する範囲に、第２導電型の不純物拡散領域が形成されていることを特徴とする請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein an impurity diffusion region of a second conductivity type is formed in a range in contact with a bottom of the trench in the third semiconductor region. 半導体層の表面から深さ方向に伸びており、表面から深さＢ１に至るまでは幅がＡ１であり、深さＢ１より深い領域では側面が徐々に傾きを変えることによって湾曲した底面を形成している第１トレンチを形成する第１トレンチ形成工程と、
その第１トレンチの底面を貫通し、深さＢ２（Ｂ２＞Ｂ１）から深さ方向に、幅Ａ２（ただし、Ａ２＜Ａ１）で伸びる第２トレンチを形成する第２トレンチ形成工程と、
その第２トレンチの最深部から深さＢ１よりも深くて深さＢ２よりも浅い位置に至るまで、あるいは、その第２トレンチの最深部から深さＢ２に至るまで、埋込絶縁体を充填する埋込絶縁体堆積工程と、
その埋込絶縁体が充填されていない浅部のトレンチの両側面に絶縁膜を形成する絶縁膜形成工程と、
トレンチの両側面に形成された前記絶縁膜同士の間の領域にトレンチ内導体を充填するトレンチ内導体充填工程と、
を備えていることを特徴とする半導体装置の製造方法。 Extending in the depth direction from the surface of the semiconductor layer, the width is A1 from the surface to the depth B1, and in the region deeper than the depth B1, the side surface gradually changes its inclination to form a curved bottom surface. A first trench forming step of forming the first trench,
A second trench forming step of forming a second trench penetrating the bottom surface of the first trench and extending from the depth B2 (B2> B1) in the depth direction with a width A2 (where A2 <A1);
The buried insulator is filled from the deepest part of the second trench to a position deeper than the depth B1 and shallower than the depth B2 or from the deepest part of the second trench to the depth B2. A buried insulator deposition step;
An insulating film forming step of forming an insulating film on both side surfaces of the shallow trench that is not filled with the buried insulator;
An in-trench conductor filling step of filling an in-trench conductor in a region between the insulating films formed on both side surfaces of the trench;
A method for manufacturing a semiconductor device, comprising: 前記第１トレンチの両側面に第１犠牲膜を形成する第１犠牲膜形成工程と、
その第１犠牲膜を除去する第１犠牲膜除去工程をさらに備えており、
前記第１トレンチ形成工程、前記第１犠牲膜形成工程、前記第２トレンチ形成工程、前記第１犠牲膜除去工程、前記埋込絶縁体堆積工程、前記絶縁膜形成工程、前記トレンチ内導体充填工程の順で実施することを特徴とする請求項５に記載の半導体装置の製造方法。 A first sacrificial film forming step of forming a first sacrificial film on both side surfaces of the first trench;
A first sacrificial film removing step of removing the first sacrificial film;
The first trench forming step, the first sacrificial film forming step, the second trench forming step, the first sacrificial film removing step, the buried insulator deposition step, the insulating film forming step, and the conductor filling step in the trench 6. The method of manufacturing a semiconductor device according to claim 5, wherein the semiconductor device manufacturing method is performed in the following order. 前記埋込絶縁体が充填されていない浅部のトレンチの両側面に第２犠牲膜を形成する第２犠牲膜形成工程と、
その第２犠牲膜を除去する第２犠牲膜除去工程をさらに備えており、
前記第１トレンチ形成工程、前記第２トレンチ形成工程、前記埋込絶縁体堆積工程、前記第２犠牲膜形成工程、前記第２犠牲膜除去工程、前記絶縁膜形成工程、前記トレンチ内導体充填工程の順で実施することを特徴とする請求項５または６に記載の半導体装置の製造方法。 A second sacrificial film forming step of forming a second sacrificial film on both side surfaces of the shallow trench not filled with the buried insulator;
A second sacrificial film removing step of removing the second sacrificial film;
The first trench forming step, the second trench forming step, the buried insulator deposition step, the second sacrificial film forming step, the second sacrificial film removing step, the insulating film forming step, and the in-trench conductor filling step. 7. The method of manufacturing a semiconductor device according to claim 5, wherein the semiconductor device manufacturing method is performed in the following order. 半導体層の表面から深さ方向に伸びており、表面から深さＢ１に至るまでは幅がＡ１であり、深さＢ１より深い領域では側面が徐々に傾きを変えることによって湾曲した底面を形成している第１トレンチを形成する第１トレンチ形成工程と、
その第１トレンチの底面を貫通し、深さＢ２（Ｂ２＞Ｂ１）から深さ方向に、幅Ａ２（ただし、Ａ２＜Ａ１）で伸びる第２トレンチを形成する第２トレンチ形成工程と、
第２トレンチの最深部から深さＢ２よりも深い位置に至るまで、埋込絶縁体を充填する埋込絶縁体堆積工程と、
その埋込絶縁体が充填されていない浅部のトレンチの両側面に第３犠牲膜を形成する工程と、
その第３犠牲膜を除去する工程と、
その第３犠牲膜を除去した浅部のトレンチの両側面に絶縁膜を形成する絶縁膜形成工程と、
トレンチの両側面に形成された前記絶縁膜同士の間の領域にトレンチ内導体を充填するトレンチ内導体充填工程と、
を備えていることを特徴とする半導体装置の製造方法。 Extending in the depth direction from the surface of the semiconductor layer, the width is A1 from the surface to the depth B1, and in the region deeper than the depth B1, the side surface gradually changes its inclination to form a curved bottom surface. A first trench forming step of forming the first trench,
A second trench forming step of forming a second trench penetrating the bottom surface of the first trench and extending from the depth B2 (B2> B1) in the depth direction with a width A2 (where A2 <A1);
A buried insulator deposition step of filling the buried insulator from the deepest part of the second trench to a position deeper than the depth B2,
Forming a third sacrificial film on both sides of the shallow trench that is not filled with the buried insulator;
Removing the third sacrificial film;
An insulating film forming step of forming an insulating film on both side surfaces of the shallow trench from which the third sacrificial film is removed;
An in-trench conductor filling step of filling an in-trench conductor in a region between the insulating films formed on both side surfaces of the trench;
A method for manufacturing a semiconductor device, comprising: 半導体層の表面から深さ方向に伸びるトレンチを形成する工程と、
トレンチの深部に埋込絶縁体を充填する工程と、
その埋込絶縁体が充填されていない浅部のトレンチの両側面に犠牲膜を形成する犠牲膜形成工程と、
その犠牲膜を除去する除去工程と、
その犠牲膜を除去した浅部のトレンチの両側面に絶縁膜を形成する絶縁膜形成工程と、
トレンチの両側面に形成された前記絶縁膜同士の間の領域にトレンチ内導体を充填するトレンチ内導体充填工程と、
を備えていることを特徴とする半導体装置の製造方法。 Forming a trench extending in the depth direction from the surface of the semiconductor layer;
Filling the trench with a buried insulator; and
A sacrificial film forming step of forming a sacrificial film on both side surfaces of the shallow trench that is not filled with the buried insulator;
A removal step of removing the sacrificial film;
An insulating film forming step of forming an insulating film on both side surfaces of the shallow trench from which the sacrificial film is removed;
An in-trench conductor filling step of filling an in-trench conductor in a region between the insulating films formed on both side surfaces of the trench;
A method for manufacturing a semiconductor device, comprising:
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