JP2009052089A - ZnO-BASED THIN FILM AND SEMICONDUCTOR ELEMENT - Google Patents

ZnO-BASED THIN FILM AND SEMICONDUCTOR ELEMENT Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a ZnO-based thin film which inhibits unintentional impurities from being doped, and to provide a semiconductor element. <P>SOLUTION: The ZnO-based thin film is formed of Mg<SB>x</SB>Zn<SB>1-x</SB>O(0≤x<1) including p-type impurities, and has a principal surface satisfying at least either of such conditions when the film is observed by an atomic force microscope that a density of observed hexagonal pits is 5×10<SP>6</SP>pieces/cm<SP>2</SP>or less, and that a recess part having a plurality of protruding micro crystallites formed on its bottom part is not observed. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ZnO系の半導体素子に係り、特にアクセプタドーピングが行われるZnO系薄膜及び半導体素子に関する。   The present invention relates to a ZnO-based semiconductor element, and more particularly to a ZnO-based thin film and a semiconductor element in which acceptor doping is performed.

酸化亜鉛(ZnO)系の半導体は、励起子結合エネルギーが大きく、室温でも安定して存在でき、単色性に優れた光子の放出が可能であるため、照明やバックライト等の光源として用いられる発光ダイオード(LED)、高速電子デバイス、或いは表面弾性波デバイス等への応用が進められている。しかし、MgZnOを含むZnO系半導体をp型半導体として利用する場合に、ZnO系半導体へのアクセプタドーピングが困難であり、p型のZnO系半導体を得ることが難しいという問題があった。技術の進歩により、p型のZnO系半導体を得ることができるようになり、発光も確認されるようになってきたが、これらではScAlMgO4という特殊な基板を使用する等の制約がある(例えば、非特許文献1、2参照。)。そのため、ZnO基板上に形成されたp型のZnO系半導体膜を実現することが産業上望まれている。
ツカザキ(A.Tsukazaki)、他 著、「ジャパニーズ・ジャーナル・オブ・アプライド・フィジクス、第44巻 (Japanese Journal of Applied Physics vol.44) 」、2005年、p.643 ツカザキ(A.Tsukazaki)、他 著、「ネイチャー・マテリアル、4巻 (Nature Material 4) 」、2005年、p.42
Zinc oxide (ZnO) -based semiconductors have high exciton binding energy, can exist stably even at room temperature, and can emit photons with excellent monochromaticity, so that they can be used as light sources for lighting and backlighting. Applications to diodes (LEDs), high-speed electronic devices, surface acoustic wave devices, and the like are underway. However, when a ZnO-based semiconductor containing MgZnO is used as a p-type semiconductor, there is a problem that acceptor doping to the ZnO-based semiconductor is difficult and it is difficult to obtain a p-type ZnO-based semiconductor. Advances in technology have made it possible to obtain p-type ZnO-based semiconductors, and light emission has been confirmed. However, there are restrictions such as using a special substrate called ScAlMgO 4 (for example, Non-patent documents 1 and 2). Therefore, it is industrially desired to realize a p-type ZnO-based semiconductor film formed on a ZnO substrate.
A. Tsukazaki, et al., “Japanese Journal of Applied Physics vol.44”, 2005, p. 643 A. Tsukazaki et al., “Nature Material 4”, 2005, p. 42

しかしながら、ZnO系半導体は非常にドナーを形成しやすい物質であり、価電子帯が深いため、ZnO系半導体の価電子帯に正孔(ホール)を生成することによって結晶が不安定になり、正孔を補償するドナーが形成されやすい。つまり、いわゆる自己補償効果が、ZnO系半導体への窒素(N)等のアクセプタドーピングを困難にする原因となっている。自己補償効果はアクセプタドープによる点欠陥により誘発されることが多いが、ZnO膜では他の原因によっても自己補償効果が生じる。即ち、製造工程等でZnO膜に混入するシリコン(Si)等の不純物によっても自己補償効果が生じる。例えば、表面が荒れたZnO膜中への意図しないSiのドーピングが生じて、その結果、ZnO膜へのアクセプタドーピングが困難になる。   However, a ZnO-based semiconductor is a substance that is very easy to form a donor and has a deep valence band. Therefore, when holes are generated in the valence band of a ZnO-based semiconductor, the crystal becomes unstable, and the positive A donor that compensates for the holes is likely to be formed. That is, the so-called self-compensation effect is a cause of difficulty in acceptor doping such as nitrogen (N) into the ZnO-based semiconductor. The self-compensation effect is often induced by point defects due to acceptor doping, but in the ZnO film, the self-compensation effect also occurs due to other causes. That is, the self-compensation effect is also caused by impurities such as silicon (Si) mixed in the ZnO film in the manufacturing process. For example, unintentional Si doping occurs in the roughened ZnO film, and as a result, acceptor doping into the ZnO film becomes difficult.

上記問題点を鑑み、本発明は、意図しない不純物のドーピングが抑制されたZnO系薄膜及び半導体素子を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide a ZnO-based thin film and a semiconductor element in which doping of unintended impurities is suppressed.

本発明の一態様によれば、p型不純物を含むMgxZn1-xO(0≦x<1)からなり、原子間力顕微鏡による観測において、観測される六角形状のピットの密度が5×106個/cm2以下、又は底部に複数の微結晶の突起が形成された凹部が観測されない、の少なくともいずれかを満たす主面を備えるZnO系薄膜が提供される。 According to one embodiment of the present invention, the hexagonal pit density is 5 which is made of Mg x Zn 1-x O (0 ≦ x <1) containing a p-type impurity and observed with an atomic force microscope. There is provided a ZnO-based thin film having a main surface satisfying at least one of × 10 6 pieces / cm 2 or less, or a recess in which a plurality of microcrystalline protrusions are formed on the bottom.

本発明の他の態様によれば、(イ)p型不純物を含むMgxZn1-xO(0≦x<1)からなり、原子間力顕微鏡による観測において、観測される六角形状のピットの密度が5×106個/cm2以下、又は底部に複数の微結晶の突起が形成された凹部が観測されない、の少なくともいずれかを満たす主面を有するZnO系薄膜と、(ロ)MgyZn1-yO(0≦y<1)からなり、ZnO系薄膜に接する基板主面を有する基板とを備え、基板主面の法線を基板結晶軸のm軸c軸平面に投影した投影軸が、m軸方向に3度以内の範囲で傾斜している半導体素子が提供される。 According to another aspect of the present invention, (a) hexagonal pits made of Mg x Zn 1-x O (0 ≦ x <1) containing p-type impurities and observed in an atomic force microscope A ZnO-based thin film having a main surface satisfying at least one of a density of 5 × 10 6 pieces / cm 2 or less, or a recess having a plurality of microcrystalline protrusions formed on the bottom is not observed, and (b) Mg y Zn 1-y O (0 ≦ y <1) and a substrate having a substrate principal surface in contact with the ZnO-based thin film, and the normal line of the substrate principal surface is projected onto the m-axis c-axis plane of the substrate crystal axis A semiconductor device is provided in which the projection axis is inclined within a range of 3 degrees or less in the m-axis direction.

本発明によれば、意図しない不純物のドーピングが抑制されたZnO系薄膜及び半導体素子を提供できる。   According to the present invention, it is possible to provide a ZnO-based thin film and a semiconductor element in which unintended impurity doping is suppressed.

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。   Next, embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。   Further, the following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is the material, shape, structure, The layout is not specified as follows. The technical idea of the present invention can be variously modified within the scope of the claims.

本発明の実施の形態に係る半導体素子は、図1に示すように、p型不純物を含むMgxZn1-xO(0≦x<1)からなる半導体層2を備え、半導体層2は原子間力顕微鏡(AFM)によって半導体層2の主面21を観測した場合において、観測される六角形状のピットの密度が5×106個/cm2以下、又は底部に複数の微結晶の突起が形成された凹部が観測されない、の少なくともいずれかを満たすZnO系薄膜である。 As shown in FIG. 1, the semiconductor element according to the embodiment of the present invention includes a semiconductor layer 2 made of Mg x Zn 1-x O (0 ≦ x <1) containing p-type impurities. When the main surface 21 of the semiconductor layer 2 is observed by an atomic force microscope (AFM), the density of the observed hexagonal pits is 5 × 10 6 pieces / cm 2 or less, or a plurality of microcrystalline protrusions at the bottom Is a ZnO-based thin film that satisfies at least one of the following conditions:

半導体層2に含まれるp型不純物は半導体層2にアクセプタドーピングされた不純物であり、例えば窒素(N)、銅(Cu)、リン(P)等が採用可能である。半導体層2は、基板1の基板主面11上に配置される。基板1は、例えばMgyZn1-yO(0≦y<1)等が採用可能である。基板1及び半導体層2の結晶構造は六方晶系であり、基板主面11はc面とする。そのため、基板主面11上にMgxZn1-xOを成長して形成される半導体層2の主面21はc面となる。 The p-type impurity contained in the semiconductor layer 2 is an impurity doped in the semiconductor layer 2, and for example, nitrogen (N), copper (Cu), phosphorus (P), or the like can be used. The semiconductor layer 2 is disposed on the substrate main surface 11 of the substrate 1. As the substrate 1, for example, Mg y Zn 1-y O (0 ≦ y <1) can be adopted. The crystal structures of the substrate 1 and the semiconductor layer 2 are hexagonal, and the substrate main surface 11 is a c-plane. Therefore, the main surface 21 of the semiconductor layer 2 formed by growing Mg x Zn 1-x O on the substrate main surface 11 is a c-plane.

既に説明したように、ZnO系半導体膜では自己補償効果が強い。そのため、アクセプタドープにより半導体層2をp型半導体にするためには、意図しないアクセプタドーピングによって自己補償効果を誘発するドナーが半導体層2にドープされないように半導体素子を形成する必要がある。例えば、ZnO膜を形成するために分子線エピタキシー(MBE)法を使用した場合に、以下に説明するように、ドナーとなる不純物のZnO膜への意図しないアクセプタドーピングが発生する場合がある。   As already described, the ZnO-based semiconductor film has a strong self-compensation effect. Therefore, in order to make the semiconductor layer 2 a p-type semiconductor by acceptor doping, it is necessary to form a semiconductor element so that a donor that induces a self-compensation effect by unintended acceptor doping is not doped into the semiconductor layer 2. For example, when a molecular beam epitaxy (MBE) method is used to form a ZnO film, unintended acceptor doping of impurities serving as donors may occur in the ZnO film as described below.

現在、MgxZn1-xO膜を含むZnO系半導体膜を高純度に形成するために、MBE法を採用するのが一般的である。MBE法は、原料として元素材料を使用するため、化合物材料を使用する有機金属気相成長(MOCVD)法に比べて、原料の時点での純度を上げることができる。 Currently, in order to form a ZnO-based semiconductor film including an Mg x Zn 1-x O film with high purity, it is common to employ the MBE method. Since the MBE method uses an elemental material as a raw material, the purity at the time of the raw material can be increased as compared with a metal organic chemical vapor deposition (MOCVD) method using a compound material.

MBE法に使用される薄膜形成装置の例を図2に示す。図2(a)に示す薄膜形成装置10は、基板1を配置するホルダー110、形成する薄膜の原料を供給するセル120、セル130及びセル140を備える。図2(a)に示した例では、セル120から亜鉛(Zn)、セル140からガリウム(Ga)が供給される。セル130はラジカル発生器であり、ZnO膜やGaN膜等のように気体元素を含む化合物の結晶成長にMBE法を適用する場合に使用される。ラジカル発生器は、通常PBN(pyrolytic boron nitiride)や石英からなる放電管131の外側周囲を高周波コイル132が取り巻いた構造であり、高周波コイル132は高周波電源(不図示)に接続している。図2(a)に示した例では、セル130内部に供給された酸素(O2)に高周波コイル132によって高周波電圧(電界)が印加されてプラズマが発生し、ラジカル粒子(O*)がセル130から供給される。図2(b)は、石英の放電管131の例である。 An example of a thin film forming apparatus used in the MBE method is shown in FIG. A thin film forming apparatus 10 shown in FIG. 2A includes a holder 110 on which a substrate 1 is arranged, a cell 120 for supplying a raw material of a thin film to be formed, a cell 130 and a cell 140. In the example shown in FIG. 2A, zinc (Zn) is supplied from the cell 120 and gallium (Ga) is supplied from the cell 140. The cell 130 is a radical generator and is used when the MBE method is applied to crystal growth of a compound containing a gas element such as a ZnO film or a GaN film. The radical generator has a structure in which a high-frequency coil 132 surrounds the outer periphery of a discharge tube 131 made of PBN (pyrolytic boron initiator) or quartz, and the high-frequency coil 132 is connected to a high-frequency power source (not shown). In the example shown in FIG. 2A, a high frequency voltage (electric field) is applied to oxygen (O 2 ) supplied into the cell 130 by a high frequency coil 132 to generate plasma, and radical particles (O *) are converted into cells. 130. FIG. 2B shows an example of a quartz discharge tube 131.

プラズマは化学活性を上げる方法として好ましいが、プラズマ粒子が周囲の薄膜形成装置の部材に衝突し、その部材の構成元素をたたき出すというスパッタリング現象が生じる。このスパッタリング現象によって、基板1上に形成される薄膜への意図しないドーピングが生じる可能性が高くなる。ZnO膜等の酸化物を基板1上に成長させる場合、原料ガスが酸素であるため、酸化で劣化するPBNではなく、石英が放電管131として使用される。石英が使用されるのは、石英以上に純度が高い絶縁材料がないからである。しかし、放電管131として使用される石英から、石英に不純物として自然に含まれるSi、アルミニウム(Al)、ボロン(B)等がスパッタリング現象によってたたき出され、基板1上に成長する薄膜中にこれらがドープされる可能性が生じる。   Although plasma is preferable as a method for increasing the chemical activity, a sputtering phenomenon occurs in which plasma particles collide with a member of a surrounding thin film forming apparatus and knock out constituent elements of the member. This sputtering phenomenon increases the possibility of unintentional doping in the thin film formed on the substrate 1. When an oxide such as a ZnO film is grown on the substrate 1, since the source gas is oxygen, quartz is used as the discharge tube 131 instead of PBN that deteriorates due to oxidation. Quartz is used because there is no insulating material with a purity higher than that of quartz. However, Si, aluminum (Al), boron (B), and the like naturally contained in the quartz as impurities from the quartz used as the discharge tube 131 are knocked out by the sputtering phenomenon, and these are grown in the thin film grown on the substrate 1. May be doped.

図3(a)に、窒素(N)が半導体層2にアクセプタドーピングされた半導体素子のSi及び窒素の濃度と、MgOの二次イオン強度の例を示す。ここで図3(a)の特性を示す半導体素子を「サンプルA」とする。図3(b)は、サンプルAの主面21の状態を示す。比較のため、主面21が図4(b)で示す状態の半導体素子(以下において、「サンプルB」という。)のSi及び窒素の濃度と、MgOの二次イオン強度の例を図4(a)に示す。図3(b)及び図4(b)は、原子間力顕微鏡によって観測した場合の、20平方μmの範囲で主面21の状態を示した図である。なお、Si濃度は二次イオン質量分析(SIMS)法により測定される(以下において同様)。   FIG. 3A shows an example of the concentration of Si and nitrogen and the secondary ion intensity of MgO in a semiconductor element in which nitrogen (N) is acceptor-doped in the semiconductor layer 2. Here, the semiconductor element having the characteristics shown in FIG. FIG. 3B shows a state of the main surface 21 of the sample A. For comparison, an example of the concentration of Si and nitrogen and the secondary ion intensity of MgO in the semiconductor element (hereinafter referred to as “sample B”) whose main surface 21 is shown in FIG. Shown in a). FIG. 3B and FIG. 4B are diagrams showing the state of the main surface 21 in the range of 20 square μm when observed with an atomic force microscope. The Si concentration is measured by secondary ion mass spectrometry (SIMS) (the same applies hereinafter).

図3(a)と図4(a)とを比較すると、サンプルAよりサンプルBの方がSi濃度は高いことが明らかである。濃度の測定下限が1×1017原子/cm3程度であるため、図3(a)に示すようにサンプルAでは半導体層2の主面21付近にのみSiが存在する。ただし、SIMSは最表面測定を苦手とする測定であるため、最表面のSi測定値は真の値ではない場合もある。図4(a)に示すようにサンプルBでは半導体層2の深さ方向の中間付近までSiが存在している。また、窒素濃度は図3(a)の方が高いことを示している。 Comparing FIG. 3A and FIG. 4A, it is clear that sample B has a higher Si concentration than sample A. Since the measurement lower limit of the concentration is about 1 × 10 17 atoms / cm 3 , Si exists only in the vicinity of the main surface 21 of the semiconductor layer 2 in the sample A as shown in FIG. However, since SIMS is a measurement that is not good at the outermost surface measurement, the Si measurement value on the outermost surface may not be a true value. As shown in FIG. 4A, in the sample B, Si is present up to the middle in the depth direction of the semiconductor layer 2. Further, the nitrogen concentration is higher in FIG.

ここで、図3(b)と図4(b)とを比較すると明らかなように、サンプルAの主面21は平坦であるのに対して、サンプルBの主面21は荒れている。サンプルAの主面21上にはピット201が数個発生しているにすぎないが、サンプルBの主面21上には凹部202が複数形成されている。図4(b)に示した凹部202のI−I方向の断面図を図4(c)に示す。図4(c)に示すように、凹部202の底部に複数の微結晶203が形成されている。つまり、サンプルBの主面21では、平坦な部分が複数の縞状のアイランドになっており、アイランドの間に細かい微結晶の集合の凹部202が存在するのが特徴である。一方、サンプルAの主面21では平坦な部分が縞状になっているが、微結晶の集合は存在しない。   Here, as is clear when FIG. 3B is compared with FIG. 4B, the main surface 21 of the sample A is flat, whereas the main surface 21 of the sample B is rough. Although only a few pits 201 are generated on the main surface 21 of the sample A, a plurality of recesses 202 are formed on the main surface 21 of the sample B. A cross-sectional view of the recess 202 shown in FIG. 4B in the II direction is shown in FIG. As shown in FIG. 4 (c), a plurality of microcrystals 203 are formed at the bottom of the recess 202. That is, the main surface 21 of the sample B is characterized in that the flat portion is a plurality of striped islands, and the concave portion 202 of a set of fine microcrystals exists between the islands. On the other hand, on the main surface 21 of the sample A, the flat portion is striped, but there is no set of microcrystals.

主面の状態が図3に示す膜と図4に示す膜をMOS(Metal Oxide Semiconductor)構造でCV測定すると、図3に示す状態の膜でのドナー濃度(ND)とアクセプタ濃度(NA)との濃度差「ND−NA」の値が1×1016原子/cm3程度であるのに対し、図4に示す状態の膜での濃度差「ND−NA」の値は5×1017原子/cm3程度であった。したがって、ボロン(B)、Al、Ga等のIII族元素に比べると活性化率が低いとはいえ、Siが半導体層中のドナーを増加するように作用していることは明らかである。なお、CV測定は、図5に示すように、ZnO膜101、MgZnO膜102及びSOG(Spin on Glass)膜103をこの順に積層し、SOG膜103上に配置された円柱状の電極105と、電極105の周囲に間隔を設けて配置された電極104間について行った。電極104及び電極105はAlとチタン(Ti)を積層した構造等が採用可能であり、電極105の直径Wは例えば100μmである。 3 and the film shown in FIG. 4 are measured by CV measurement using a MOS (Metal Oxide Semiconductor) structure, the donor concentration (N D ) and acceptor concentration (N A ) in the film in the state shown in FIG. ) and density difference value of "N D -N a" to the range of about 1 × 10 16 atoms / cm 3, the value of the density difference in the film in the state shown in FIG. 4, "N D -N a" Was about 5 × 10 17 atoms / cm 3 . Therefore, although the activation rate is lower than that of group III elements such as boron (B), Al, and Ga, it is clear that Si acts to increase donors in the semiconductor layer. As shown in FIG. 5, the CV measurement is performed by laminating a ZnO film 101, an MgZnO film 102, and an SOG (Spin on Glass) film 103 in this order, and a columnar electrode 105 disposed on the SOG film 103, The measurement was performed between the electrodes 104 arranged at intervals around the electrodes 105. The electrode 104 and the electrode 105 can employ a structure in which Al and titanium (Ti) are stacked, and the diameter W of the electrode 105 is, for example, 100 μm.

上記のように、図3に示したサンプルAと図4に示したサンプルBとの比較から、主面21の状態が荒れている場合に半導体層2に意図せずにドーピングされるSiが増え、アクセプタドーピングされる窒素が少なくなることがわかる。したがって、半導体層2中へのSi等の不純物の意図しないドーピングを抑制する上で、主面21の表面状態は平坦であるほど好ましい。つまり、半導体層2の主面21の状態が図3(b)に示したような状態の場合は、半導体層2への意図しないSiのドーピングが抑制され、窒素等のp型不純物をアクセプタドーピングすることにより半導体層2を容易にp型半導体にすることができる。一方、半導体層2の主面21の状態が図4(b)に示したような状態の場合は、半導体層2への意図しないSiのドーピングが増大し、窒素等のp型不純物をアクセプタドーピングすることよって半導体層2をp型半導体にすることが困難になる。   As described above, from the comparison between the sample A shown in FIG. 3 and the sample B shown in FIG. 4, when the state of the main surface 21 is rough, Si that is unintentionally doped in the semiconductor layer 2 increases. It can be seen that less nitrogen is acceptor doped. Therefore, in order to suppress unintended doping of impurities such as Si into the semiconductor layer 2, the surface state of the main surface 21 is preferably as flat as possible. That is, when the state of the main surface 21 of the semiconductor layer 2 is as shown in FIG. 3B, unintentional doping of Si into the semiconductor layer 2 is suppressed, and p-type impurities such as nitrogen are acceptor doped. By doing so, the semiconductor layer 2 can be easily made into a p-type semiconductor. On the other hand, when the state of the main surface 21 of the semiconductor layer 2 is as shown in FIG. 4B, unintentional doping of Si into the semiconductor layer 2 increases, and acceptor doping with p-type impurities such as nitrogen is performed. This makes it difficult to make the semiconductor layer 2 a p-type semiconductor.

図6は、図4(b)を拡大した主面21の状態を示す。図6に示すように、20平方μmの範囲に19個のピット201が存在する。つまり、ピット密度が4.75×106個/cm2である。この場合、ピット201の密度が5×106個/cm2以下という条件はぎりぎりでクリアするが、底部に複数の微結晶203の突起が形成された凹部202が観測されないという条件をクリアできない。 FIG. 6 shows a state of the main surface 21 in which FIG. 4B is enlarged. As shown in FIG. 6, 19 pits 201 exist in a range of 20 square μm. That is, the pit density is 4.75 × 10 6 pieces / cm 2 . In this case, the condition that the density of the pits 201 is 5 × 10 6 pieces / cm 2 or less is cleared at the last minute, but the condition that the recesses 202 in which the projections of the plurality of microcrystals 203 are formed on the bottom is not observed.

図7は、主面21に多数のピット201が存在する場合の例を示す。図7(a)は、半導体素子のSi及び窒素の濃度とMgOの二次イオン強度を示し、図7(b)は、20平方μmの範囲を原子間力顕微鏡によって観測した場合の主面21の状態を示した図である。図7(c)は、図7(b)の一部の拡大して1平方μmの範囲で主面21の状態を示した図である。   FIG. 7 shows an example in which a large number of pits 201 exist on the main surface 21. 7A shows the concentration of Si and nitrogen of the semiconductor element and the secondary ion intensity of MgO, and FIG. 7B shows the main surface 21 when the range of 20 square μm is observed with an atomic force microscope. It is the figure which showed the state of. FIG. 7C is a diagram showing a state of the main surface 21 in a partly enlarged 1 square μm range of FIG. 7B.

図8は、主面21の状態が半導体層2への意図しないSiのドーピングを抑制できる限界であるサンプル(以下において「サンプルC」という。)の例を示す。図8(a)は半導体素子のSi及び窒素の濃度とMgOの二次イオン強度を示す。図8(b)は20平方μmの範囲を原子間力顕微鏡によって観測した場合の主面21の状態を示した図であり、図8(c)は、図8(b)の一部の拡大して1平方μmの範囲で主面21の状態を示した図である。図8(b)及び図8(c)に示すように、サンプルCの主面21の平坦部分は、サンプルBと同様に凹部で区切られた縞状になっているが、図6に示したような大きなピットはあまり存在しない。   FIG. 8 shows an example of a sample (hereinafter referred to as “sample C”) in which the state of the main surface 21 is a limit capable of suppressing unintentional Si doping into the semiconductor layer 2. FIG. 8A shows the Si and nitrogen concentrations of the semiconductor element and the secondary ion intensity of MgO. FIG. 8B is a view showing a state of the main surface 21 when the range of 20 μm is observed with an atomic force microscope, and FIG. 8C is a partially enlarged view of FIG. The figure shows the state of the main surface 21 in the range of 1 square μm. As shown in FIG. 8B and FIG. 8C, the flat portion of the main surface 21 of the sample C is in the form of stripes separated by concave portions as in the case of the sample B. However, as shown in FIG. There are not so many big pits.

図9に、図8に示した半導体層2中にSiがドープされていないサンプルCと、図6に示した半導体層2中に意図せずにSiがドープされたサンプルBとの比較を示す。図9(a)は5平方μmの範囲でサンプルCの主面21の状態を示した図であり、図9(b)は図9(a)を拡大して2平方μmの範囲でサンプルCの主面21の状態を示した図である。図9(c)は5平方μmの範囲でサンプルBの主面21の状態を示した図であり、図9(d)は図9(c)を拡大して2平方μmの範囲でサンプルBの主面21の状態を示した図である。図9(b)と図9(d)との比較から、サンプルBは縞状のアイランドの平坦部分の間に微結晶の集まりの凹部202が形成されているのに対し、サンプルCの平坦部分は縞状のアイランドとなっているが、微結晶の集まりは存在しない。   FIG. 9 shows a comparison between sample C in which the semiconductor layer 2 shown in FIG. 8 is not doped with Si and sample B in which the semiconductor layer 2 shown in FIG. 6 is unintentionally doped with Si. . FIG. 9A is a diagram showing the state of the main surface 21 of the sample C in the range of 5 square μm, and FIG. 9B is an enlarged view of FIG. 9A and the sample C in the range of 2 square μm. It is the figure which showed the state of the main surface 21. FIG. 9C is a diagram showing the state of the main surface 21 of the sample B in the range of 5 square μm, and FIG. 9D is an enlarged view of FIG. 9C and the sample B in the range of 2 square μm. It is the figure which showed the state of the main surface 21. From comparison between FIG. 9B and FIG. 9D, the sample B has a concave portion 202 of a collection of microcrystals between the flat portions of the striped island, whereas the flat portion of the sample C. Is a striped island, but there is no collection of microcrystals.

なお、図8に示したサンプルCは、図3に示したサンプルAと比較すると、Si濃度が高く、半導体層2への意図しないSiのドーピングを抑制するという観点からは、量産する場合に最も好ましいものではない。サンプルCの主面21の状態は、あくまで半導体層2への意図しないSiのドーピングを抑制できる限界であり、主面21の状態としてはサンプルAがより好ましい。   Note that the sample C shown in FIG. 8 has a higher Si concentration than the sample A shown in FIG. 3 and is most suitable for mass production from the viewpoint of suppressing unintentional Si doping to the semiconductor layer 2. It is not preferable. The state of the main surface 21 of the sample C is a limit that can suppress unintentional Si doping to the semiconductor layer 2, and the sample A is more preferable as the state of the main surface 21.

図10に、ピット201の拡大図を示す。図10では、見やすくするために希塩酸で少しエッチングしてある。図10はピット201の断面を5万倍程度に拡大した図であり、内挿された図はピット201の上面を1万倍に拡大した図である。図10に示すように、ピット201は上面から見ると六角形状であり、ピット201が結晶面で構成されていることは明らかである。又、断面は漏斗状であり、ピット201の窪みが深くなるほど、上面からみた形状は大きくなる。   FIG. 10 shows an enlarged view of the pit 201. In FIG. 10, it is slightly etched with dilute hydrochloric acid for easy viewing. FIG. 10 is a diagram in which the cross section of the pit 201 is enlarged by about 50,000 times, and the interpolated diagram is a diagram in which the upper surface of the pit 201 is enlarged by 10,000 times. As shown in FIG. 10, the pit 201 has a hexagonal shape when viewed from above, and it is clear that the pit 201 is constituted by a crystal plane. Moreover, the cross section is funnel-shaped, and the shape seen from the upper surface becomes larger as the recess of the pit 201 becomes deeper.

以上に説明したように、半導体層2への意図しないSiのドーピングを抑制するためには、半導体層2の主面21を原子間力顕微鏡によって観測した場合において、観測されるピット201の密度が5×106個/cm2以下であること、若しくは底部に複数の微結晶203の突起が形成された凹部202が観測されないこと、の少なくともいずれの条件を満たしていることが必要である。 As described above, in order to suppress unintentional doping of Si into the semiconductor layer 2, when the main surface 21 of the semiconductor layer 2 is observed with an atomic force microscope, the density of the observed pits 201 is reduced. It is necessary to satisfy at least one of the conditions of 5 × 10 6 pieces / cm 2 or less, or that the concave portion 202 in which the projections of the plurality of microcrystals 203 are formed on the bottom is not observed.

図11に、半導体層2の界面Si濃度と膜中Si濃度との関係を示す。図11に示すように界面Si濃度と膜中Si濃度は比例しており、界面に存在するSiは膜中に拡散することがわかる。したがって、半導体層2にSiがドープされることは避けなければならない。なお、Si濃度の測定下限は1×1017原子/cm3程度であり、それ以下の図11に示した測定値の信頼性はない。 FIG. 11 shows the relationship between the interface Si concentration of the semiconductor layer 2 and the Si concentration in the film. As shown in FIG. 11, the Si concentration in the interface is proportional to the Si concentration in the film, and it can be seen that Si existing at the interface diffuses into the film. Therefore, it must be avoided that the semiconductor layer 2 is doped with Si. The lower limit of measurement of the Si concentration is about 1 × 10 17 atoms / cm 3 , and there is no reliability of the measured values shown in FIG.

次に、基板1について説明する。基板1として、MgyZn1-yO(0≦y<1)等のZnO系化合物が採用可能である。ZnO系化合物は、窒化ガリウム(GaN)と同様に、ウルツァイトと呼ばれる図12に示す六方晶構造を有する。図12は、六方晶構造のユニットセルを示す模式図である。c面やa軸という表現は、いわゆるミラー指数により表すことができ、例えば、c面は(0001)面と表される。図12において斜線を付した面がa面(11−20)であり、m面(10−10)は六方晶構造の柱面を示す。例えば{11−20}面や{10−10}面は、結晶のもつ対称性により、(11−20)面や(10−10)面と等価な面も含む総称であることを示している。また、a軸はa面の垂直方向を、m軸はm面の垂直方向を、c軸はc面の垂直方向を示す。 Next, the substrate 1 will be described. As the substrate 1, a ZnO-based compound such as Mg y Zn 1-y O (0 ≦ y <1) can be used. Similar to gallium nitride (GaN), the ZnO-based compound has a hexagonal crystal structure called wurtzite shown in FIG. FIG. 12 is a schematic diagram showing a hexagonal unit cell. The expressions c-plane and a-axis can be expressed by a so-called Miller index. For example, the c-plane is expressed as a (0001) plane. In FIG. 12, the hatched surface is the a-plane (11-20), and the m-plane (10-10) indicates a hexagonal crystal column. For example, the {11-20} plane and the {10-10} plane are generic names including the plane equivalent to the (11-20) plane and the (10-10) plane due to the symmetry of the crystal. . The a axis indicates the vertical direction of the a plane, the m axis indicates the vertical direction of the m plane, and the c axis indicates the vertical direction of the c plane.

結晶成長の基板となるMgyZn1-yOからなる基板1は、y=0のZnO基板でもよいし、Mgが混晶されたMgZnO基板でもよい。ただし、MgOはNaCl型結晶であるため、MgZnO基板のMgが50wt%を超えると六方晶系のZnO系化合物と整合しにくく相分離を起こしやすいので好ましくない。 The substrate 1 made of Mg y Zn 1-y O as a substrate for crystal growth may be a ZnO substrate with y = 0 or a MgZnO substrate mixed with Mg. However, since MgO is a NaCl-type crystal, if Mg of the MgZnO substrate exceeds 50 wt%, it is not preferable because it is difficult to match with the hexagonal ZnO-based compound and phase separation is likely to occur.

また、基板1は、図13に示すように、基板主面11が少なくともm軸方向に傾斜させた面となるように研磨される。図13は、基板1の基板主面11の面法線方向と、基板1の基板結晶軸方向のc軸方向、m軸方向及びa軸方向との関係を示すものである。基板主面11の面法線方向とc軸方向とのなす角度をφとし、基板主面11の面法線を基板結晶軸のm軸とc軸とで定義されるm軸c軸平面に投影した投影軸とc軸方向とのなす角度(以下において、「面法線のm軸方向への傾斜角成分」という。)をφm度、基板主面11の面法線を基板結晶軸のa軸とc軸とで定義されるa軸c軸平面に投影した投影軸とc軸方向とのなす角度(以下において、「面法線のa軸方向への傾斜角成分」という。)をφa度とする。   Further, as shown in FIG. 13, the substrate 1 is polished so that the substrate main surface 11 becomes a surface inclined at least in the m-axis direction. FIG. 13 shows the relationship between the surface normal direction of the substrate main surface 11 of the substrate 1 and the c-axis direction, m-axis direction, and a-axis direction of the substrate crystal axis direction of the substrate 1. The angle formed between the surface normal direction of the substrate main surface 11 and the c-axis direction is φ, and the surface normal of the substrate main surface 11 is an m-axis c-axis plane defined by the m-axis and c-axis of the substrate crystal axis. The angle formed by the projected axis and the c-axis direction (hereinafter referred to as “inclination angle component of the surface normal in the m-axis direction”) is φm degrees, and the surface normal of the substrate principal surface 11 is the substrate crystal axis. An angle formed by the projection axis projected on the a-axis c-axis plane defined by the a-axis and the c-axis and the c-axis direction (hereinafter referred to as “a tilt angle component of the surface normal in the a-axis direction”). φa degrees.

ここで、基板主面11の面法線をm軸方向に傾斜させている理由について説明する。図15(a)に示されるのは、基板主面11の面法線がa軸にも、m軸にも傾斜していない基板の模式図である。つまり、基板主面11の面法線方向がc軸方向と一致している場合である。   Here, the reason why the surface normal of the substrate main surface 11 is inclined in the m-axis direction will be described. FIG. 15A is a schematic diagram of a substrate in which the surface normal of the substrate main surface 11 is not inclined with respect to either the a-axis or the m-axis. That is, this is a case where the surface normal direction of the substrate main surface 11 coincides with the c-axis direction.

しかし、バルク結晶は、その結晶がもつ劈開面を使用しないかぎり、図15(a)のように基板主面11の面法線方向がc軸方向と一致することがなく、基板主面がc面ジャストの基板にこだわると生産性も悪くなる。現実には、基板主面11の面法線方向はc軸から傾き、オフ角を有する。例えば、図15(b)に示すように、基板主面11の面法線方向が、c軸からm軸方向にのみθ度傾斜していると、基板主面11(例えばT1領域)の拡大図である図15(c)に表されるように、平坦な面であるテラス面1aと、面法線をc軸に対して傾斜させることにより生じる段差部分に等間隔で規則性のあるステップ面1bとが生じる。   However, unless the cleavage plane of the bulk crystal is used for the bulk crystal, the surface normal direction of the substrate main surface 11 does not coincide with the c-axis direction as shown in FIG. If you stick to the surface-justified substrate, productivity will also deteriorate. Actually, the surface normal direction of the substrate main surface 11 is inclined from the c-axis and has an off-angle. For example, as shown in FIG. 15B, when the surface normal direction of the substrate main surface 11 is inclined by θ degrees only from the c-axis to the m-axis direction, the substrate main surface 11 (for example, the T1 region) is enlarged. As shown in FIG. 15C, steps having regularity at equal intervals on a terrace surface 1a that is a flat surface and a step portion generated by inclining a surface normal to the c-axis. Surface 1b is formed.

ここで、テラス面1aがc面(0001)となり、ステップ面1bはm面(10−10)に相当する。図15(c)に示すように、ステップ面1bは、m軸方向にテラス面1aの幅を保ちながら、規則的に並ぶことになる。すなわち、図15(d)に示すように、テラス面1aは、基板主面11に対して傾斜し、その傾斜角は傾斜角度θである。   Here, the terrace surface 1a becomes the c-plane (0001), and the step surface 1b corresponds to the m-plane (10-10). As shown in FIG. 15C, the step surfaces 1b are regularly arranged while maintaining the width of the terrace surface 1a in the m-axis direction. That is, as shown in FIG. 15D, the terrace surface 1a is inclined with respect to the substrate main surface 11, and the inclination angle is the inclination angle θ.

図15(c)に示した状態は、図13、14で言えば、θs=90°の場合に相当する。なお、図3、4に示した「ステップエッジ」は、ステップ面1bによる段差部分をm軸とa軸とで定義されるm軸a軸平面に投影したものである。基板主面11上にはステップ面1bによって段差部分が発生するが、この段差部分に飛来した原子は、テラス面1aとステップ面1bの2面との結合になるので、テラス面1aに飛来した場合よりも原子は強く結合ができ、飛来原子を安定的にトラップすることができる。   The state shown in FIG. 15C corresponds to the case of θs = 90 ° in FIGS. The “step edge” shown in FIGS. 3 and 4 is a projection of the stepped portion formed by the step surface 1b on the m-axis a-axis plane defined by the m-axis and the a-axis. A stepped portion is generated on the main surface 11 of the substrate by the step surface 1b. Since the atoms flying to the stepped portion are coupled to the two surfaces of the terrace surface 1a and the step surface 1b, the stepped surface 1b has jumped to the terrace surface 1a. The atoms can bond more strongly than the case, and the incoming atoms can be trapped stably.

つまり、表面拡散過程で飛来原子がテラス面1a内を拡散するが、結合力の強い段差部分や、この段差部分で形成されるキンク位置にトラップされて結晶に組み込まれることによって結晶成長が進む沿面成長により安定的な成長が行われる。このように、基板主面11の面法線が少なくともm軸方向に傾斜した基板上に、ZnO系半導体層を積層させると、ZnO系半導体層はこのステップ面1bを中心に結晶成長が起こり、平坦な膜を形成することができる。このように、ステップ面1bをm面に相当する面となるようにすれば、基板主面11上に結晶成長させたZnO系半導体である半導体層2を、主面21が平坦な膜とすることができる。   That is, flying atoms diffuse in the terrace surface 1a in the surface diffusion process, but the crystal growth progresses by being trapped at the kink position formed by the stepped portion having a strong bonding force or the stepped portion and being incorporated into the crystal. Stable growth is achieved through growth. Thus, when a ZnO-based semiconductor layer is laminated on a substrate whose surface normal to the substrate main surface 11 is inclined at least in the m-axis direction, the ZnO-based semiconductor layer undergoes crystal growth around the step surface 1b, A flat film can be formed. As described above, when the step surface 1b is a surface corresponding to the m-plane, the semiconductor layer 2 which is a ZnO-based semiconductor grown on the substrate main surface 11 is a film having a flat main surface 21. be able to.

ところで、図15(b)に定義した傾斜角度θを大きくしすぎると、基板主面11上にZnO系半導体層が平坦に結晶成長しなくなる。図16は、m軸方向への傾斜角度θによって、基板主面11上の半導体膜の平坦性が変化することを示すものである。図16(a)は、傾斜角度θが1.5°のMgyZn1-yOからなる基板1の基板主面11上に成長させたZnO系の半導体層2の主面21の状態を示す。図16(b)は、傾斜角度θが3.5°のMgyZn1-yOからなる基板1の基板主面11上に成長させたZnO系の半導体層2の主面21の状態を示す。図16(a)及び図16(b)は共に、結晶成長後に原子間力顕微鏡を用いて、分解能1μmで主面21をスキャンした画像である。図16(a)に示した主面21は、ステップの幅が揃った状態で平坦に形成されているが、図16(b)に示した主面21は、表面に凹凸が散在しており、平坦性が失われている。以上より、図13に示した傾斜角成分φm度は、0°を越える範囲で、かつ3°以下(0°<φm≦3°)が好ましい。 Incidentally, if the inclination angle θ defined in FIG. 15B is too large, the ZnO-based semiconductor layer does not grow flat on the substrate main surface 11. FIG. 16 shows that the flatness of the semiconductor film on the substrate main surface 11 changes depending on the inclination angle θ in the m-axis direction. FIG. 16A shows the state of the main surface 21 of the ZnO-based semiconductor layer 2 grown on the substrate main surface 11 of the substrate 1 made of Mg y Zn 1-y O with an inclination angle θ of 1.5 °. Show. FIG. 16B shows the state of the main surface 21 of the ZnO-based semiconductor layer 2 grown on the substrate main surface 11 of the substrate 1 made of Mg y Zn 1-y O having an inclination angle θ of 3.5 °. Show. FIGS. 16A and 16B are images obtained by scanning the main surface 21 with a resolution of 1 μm using an atomic force microscope after crystal growth. The main surface 21 shown in FIG. 16A is formed flat with the step widths uniform, but the main surface 21 shown in FIG. 16B has unevenness on the surface. , Flatness is lost. From the above, the inclination angle component φm degree shown in FIG. 13 is preferably in the range exceeding 0 ° and not more than 3 ° (0 ° <φm ≦ 3 °).

上記のように、基板主面11をm軸方向にのみ傾斜させ、その傾斜角成分φm度を、0°を越える範囲で、かつ3°以下とすることが好ましいが、実際には、m軸方向にのみ傾斜させて基板をインゴットから切り出すことは困難で、生産技術としては、a軸方向への傾きも許容し、その許容度を設定することが必要となる。例えば、図13に示すように、c軸に対して基板主面11の面法線方向が、m軸方向の傾斜角成分φm度、a軸方向の傾斜角成分φa度を有するようにしても良い。つまり、m軸方向にφm度、a軸方向にφa度だけ傾斜するように基板主面11を作製するようにしても良い。   As described above, it is preferable that the substrate main surface 11 is inclined only in the m-axis direction, and the inclination angle component φm degree is within a range exceeding 0 ° and not more than 3 °. It is difficult to cut out the substrate from the ingot by inclining only in the direction, and as a production technique, it is necessary to allow inclination in the a-axis direction and set the tolerance. For example, as shown in FIG. 13, the surface normal direction of the substrate main surface 11 with respect to the c-axis may have an inclination angle component φm degree in the m-axis direction and an inclination angle component φa degree in the a-axis direction. good. That is, the substrate main surface 11 may be formed so as to be inclined by φm degrees in the m-axis direction and φa degrees in the a-axis direction.

ただし、ステップ面1bのステップエッジとm軸方向とのなす角θsが一定の範囲内である必要がある。つまり、m軸方向にステップエッジが規則的に並んでいる状態が、主面21が平坦な半導体層2を成長させる上で必要であり、ステップエッジの間隔やステップエッジのラインが乱れると、前述した沿面成長が行われなくなるので、主面21が平坦な半導体層2を形成できない。以下に、角θsの取り得る範囲について説明する。   However, the angle θs formed between the step edge of the step surface 1b and the m-axis direction needs to be within a certain range. In other words, the state in which the step edges are regularly arranged in the m-axis direction is necessary for growing the semiconductor layer 2 having the flat main surface 21. If the step edge interval or the step edge line is disturbed, Therefore, the semiconductor layer 2 having the flat main surface 21 cannot be formed. Below, the range which angle | corner (theta) s can take is demonstrated.

図13に示すように基板主面11の面法線がm軸方向及びa軸方向に傾斜している場合は、図17(a)のように表される。図17(a)に示すように、基板主面11の面法線をm軸a軸平面に投影した投影軸の延伸する方向をL方向とし、基板主面11の一部(例えばT2領域)の拡大図を図17(b)に示す。平坦な面であるテラス面1cと、基板主面11をc面に対して傾斜させることにより生じる段差部分にステップ面1dが生じる。ここで、テラス面1cがc面(0001)となるが、テラス面1cは、基板主面11と平行ではなく、傾斜する面となっており、テラス面1cと垂直なc軸は、図13を引用すると、基板主面11の面法線からφ度傾斜していることになる。   As shown in FIG. 13, when the surface normal of the substrate main surface 11 is inclined in the m-axis direction and the a-axis direction, it is expressed as shown in FIG. As shown in FIG. 17A, the extending direction of the projection axis obtained by projecting the surface normal of the substrate main surface 11 onto the m-axis a-axis plane is the L direction, and a part of the substrate main surface 11 (for example, T2 region). An enlarged view of FIG. 17 is shown in FIG. A step surface 1d is formed at the stepped portion generated by inclining the flat surface 1c and the substrate main surface 11 with respect to the c-plane. Here, the terrace surface 1c is a c-plane (0001), but the terrace surface 1c is not parallel to the substrate main surface 11, but is an inclined surface, and the c-axis perpendicular to the terrace surface 1c is shown in FIG. Is quoted from the surface normal of the substrate main surface 11 by φ degrees.

基板主面11が、m軸方向だけでなく、a軸方向にも傾斜しているために、ステップ面1dが斜めに形成され、ステップ面1dは、図17(b)に示すようにL方向に並ぶことになる。この状態は、図13及び図14に示したようにm軸方向へのステップエッジ配列となって現われる。m面は熱的、化学的に安定面であるため、a軸方向の傾斜角成分φa度の大きさによっては、斜めステップが綺麗には保たれず、図17(b)に示すように、ステップ面1dに凹凸ができ、ステップエッジの配列に乱れが生じて、主面が平坦な膜を基板主面11上に形成できなくなる。   Since the substrate main surface 11 is inclined not only in the m-axis direction but also in the a-axis direction, the step surface 1d is formed obliquely, and the step surface 1d is formed in the L direction as shown in FIG. Will be lined up. This state appears as a step edge arrangement in the m-axis direction as shown in FIGS. Since the m-plane is a thermally and chemically stable plane, depending on the magnitude of the inclination angle component φa degree in the a-axis direction, the oblique step cannot be kept clean, as shown in FIG. The step surface 1d is uneven, the step edge arrangement is disturbed, and a film having a flat main surface cannot be formed on the substrate main surface 11.

図18に、基板主面11(成長面)が、m軸方向のオフ角(傾斜角成分φm)に加えて、a軸方向のオフ角(傾斜角成分φa)を有する場合に、ステップエッジやステップ幅がどのように変化するかを示す。図13で説明したm軸方向の傾斜角成分φm度を0.4°に固定して、a軸方向の傾斜角成分φa度を変化させて比較した。傾斜角成分φa度の変化は、MgyZn1-yOからなる基板1の切り出し面を変えることにより実現させた。 In FIG. 18, when the substrate main surface 11 (growth surface) has an off angle (tilt angle component φa) in the a-axis direction in addition to an off angle (tilt angle component φm) in the m-axis direction, It shows how the step width changes. The inclination angle component φm degree in the m-axis direction described in FIG. 13 is fixed to 0.4 °, and the inclination angle component φa degree in the a-axis direction is changed and compared. The change of the inclination angle component φa degree was realized by changing the cut-out surface of the substrate 1 made of Mg y Zn 1-y O.

a軸方向の傾斜角成分φa度を大きくなるように変化させると、ステップエッジとm軸方向のなす角θsも大きくなる方向に変化するので、図18には、θsの角度を記載した。図18(a)は、θs=85°の場合であるが、ステップエッジもステップ幅も乱れていない。図18(b)は、θs=78°の場合であるが、やや乱れがあるものの、ステップエッジやステップ幅を確認することができる。図18(c)は、θs=65°の場合であるが、乱れが酷くなっており、ステップエッジやステップ幅を確認することができない。表面状態が図18(c)のようである基板主面11上にZnO系半導体層をエピタキシャル成長させると、表面の平坦性が悪いZnO系半導体層が形成されてしまう。この図18(c)の場合は、a軸方向の傾斜角成分φaに換算すると0.15°に相当する。以上のデータにより、主面21の平坦性よく半導体層2を基板主面11上に成長させるためには、70°≦θs≦90°の範囲が好ましいことがわかる。   When the inclination angle component φa degree in the a-axis direction is changed so as to increase, the angle θs formed between the step edge and the m-axis direction also changes in the increasing direction. FIG. 18 shows the angle θs. FIG. 18A shows a case where θs = 85 °, but the step edge and the step width are not disturbed. FIG. 18B shows the case of θs = 78 °, but the step edge and step width can be confirmed although there is some disturbance. FIG. 18C shows the case of θs = 65 °, but the disturbance is severe and the step edge and step width cannot be confirmed. When a ZnO-based semiconductor layer is epitaxially grown on the substrate main surface 11 whose surface state is as shown in FIG. 18C, a ZnO-based semiconductor layer with poor surface flatness is formed. In the case of FIG. 18C, this corresponds to 0.15 ° when converted to the inclination angle component φa in the a-axis direction. From the above data, it can be seen that the range of 70 ° ≦ θs ≦ 90 ° is preferable for growing the semiconductor layer 2 on the substrate main surface 11 with good flatness of the main surface 21.

ところで、θsについては、基板主面11の面法線が+a軸方向に傾斜角成分φa度だけ傾斜している場合だけでなく、図13において−a軸方向に傾斜している場合も対称性により等価なので考慮する必要がある。この傾斜角成分を−φa度とし、ステップ面による段差部分をm軸a軸平面に投影すると、図14(b)のように表される。ここで、m軸方向とステップエッジとのなす角θiの条件についても、角θsと同様に70°≦θi≦90°が成立する。θs=180°−θiの関係が成立するので、θsの最大値としては、180°−70°=110°となり、最終的に70°≦θs≦110°の範囲が、基板主面11上に主面21が平坦な半導体層2を成長させることができる条件となる。   By the way, with respect to θs, not only when the surface normal of the substrate main surface 11 is inclined by the inclination angle component φa degree in the + a axis direction, but also when it is inclined in the −a axis direction in FIG. Should be considered because they are more equivalent. When this inclination angle component is set to −φa degree and the stepped portion due to the step surface is projected onto the m-axis a-axis plane, it is expressed as shown in FIG. Here, regarding the condition of the angle θi formed by the m-axis direction and the step edge, 70 ° ≦ θi ≦ 90 ° is established as in the case of the angle θs. Since the relationship θs = 180 ° −θi is established, the maximum value of θs is 180 ° −70 ° = 110 °, and finally, a range of 70 ° ≦ θs ≦ 110 ° is formed on the substrate main surface 11. The condition is that the semiconductor layer 2 having a flat main surface 21 can be grown.

図13に示す、基板主面11の面法線をm軸a軸平面に投影した投影軸とc軸方向とのなす角αは、以下の式(1)で表される:

α=(180/π)arctan{tan(πφa/180)/tan(πφm/180)} ・・・(1)

ここで、角α、傾斜角成分φm及び傾斜角成分φaの単位は度(deg)であり、tanは正接(tangent)、arctanは逆正接(arctangent)をそれぞれ表す。図13に基づき、単位を度(deg)とする角θsを傾斜角成分φm及び傾斜角成分φaを用いて表すと、以下の式(2)のようになる:

θs=90−α
=90−(180/π)arctan{tan(πφa/180)/tan(πφm/180)}・・・(2)

式(2)から、基板主面11上に主面21が平坦な半導体層2を形成するための角θsの好ましい範囲として、以下の式(3)が得られる:

70≦90−(180/π)arctan{tan(πφa/180)/tan(πφm/180)}≦110 ・・・(3)

θs=90°の場合が、基板主面11の面法線のa軸方向への傾きがなく、m軸方向にのみ傾いている場合である。
The angle α between the projection axis obtained by projecting the surface normal of the substrate principal surface 11 onto the m-axis a-axis plane and the c-axis direction shown in FIG. 13 is expressed by the following equation (1):

α = (180 / π) arctan {tan (πφa / 180) / tan (πφm / 180)} (1)

Here, the unit of the angle α, the inclination angle component φm, and the inclination angle component φa is degrees, and tan represents a tangent and arctan represents an arctangent. Based on FIG. 13, when the angle θs having the unit as degrees (deg) is expressed using the inclination angle component φm and the inclination angle component φa, the following equation (2) is obtained:

θs = 90−α
= 90- (180 / π) arctan {tan (πφa / 180) / tan (πφm / 180)} (2)

From the equation (2), the following equation (3) is obtained as a preferable range of the angle θs for forming the semiconductor layer 2 having the flat principal surface 21 on the substrate principal surface 11:

70 ≦ 90− (180 / π) arctan {tan (πφa / 180) / tan (πφm / 180)} ≦ 110 (3)

The case of θs = 90 ° is a case where the surface normal of the substrate main surface 11 is not inclined in the a-axis direction and is inclined only in the m-axis direction.

既に説明したように、半導体層2への意図しないアクセプタドーピングを抑制するために半導体層2の主面21の平坦性を維持するためには、0°<φm≦3°であることが好ましい。したがって、傾斜角成分φm度を決める式(3)から、好ましい傾斜角成分φa度の範囲が計算できる。   As already described, in order to maintain the flatness of the main surface 21 of the semiconductor layer 2 in order to suppress unintended acceptor doping into the semiconductor layer 2, it is preferable that 0 ° <φm ≦ 3 °. Therefore, a preferable range of the inclination angle component φa degree can be calculated from the equation (3) for determining the inclination angle component φm degree.

以下に、図2に示した薄膜形成装置によって図1に示した半導体素子の製造方法を説明する。なお、以下に述べる半導体素子の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。なお、以下の説明における基板1は、上記の説明のように、基板主面11の面法線をa軸c軸平面に投影した投影軸とc軸方向とのなす角度(傾斜角成分φa度)が0.1°以下、かつ基板主面11の面法線をm軸c軸平面に投影した投影軸とc軸方向とのなす角度(傾斜角成分φm度)が3°以下であるZnO系基板であることが好ましい。あるいは、基板1が傾斜角成分φa度及び傾斜角成分φm度が式(3)の条件を満足する基板であることが好ましい。   Hereinafter, a method of manufacturing the semiconductor element shown in FIG. 1 by the thin film forming apparatus shown in FIG. 2 will be described. The semiconductor device manufacturing method described below is merely an example, and it is needless to say that the present invention can be realized by various other manufacturing methods including this modification. Note that the substrate 1 in the following description is the angle (inclination angle component φa degree) formed by the projection axis obtained by projecting the surface normal of the substrate principal surface 11 onto the a-axis c-axis plane and the c-axis direction as described above. ) Is 0.1 ° or less, and the angle (tilt angle component φm degrees) between the projection axis obtained by projecting the surface normal of the substrate principal surface 11 onto the m-axis and c-axis plane and the c-axis direction is 3 ° or less. A system substrate is preferred. Or it is preferable that the board | substrate 1 is a board | substrate with which inclination-angle component (phi) a degree and inclination-angle component (phi) m degree satisfy the conditions of Formula (3).

(イ)+c面を主面とする、例えばZnOからなる基板1を塩酸でエッチングし、純水洗浄した後、ドライ窒素で乾燥させる。   (A) A substrate 1 having a + c plane as a main surface, for example, made of ZnO is etched with hydrochloric acid, washed with pure water, and then dried with dry nitrogen.

(ロ)図2に示すように、ホルダー110にセットされた基板1をロードロックからMBE法に使用する薄膜形成装置に入れる。   (B) As shown in FIG. 2, the substrate 1 set in the holder 110 is put into a thin film forming apparatus used for the MBE method from the load lock.

(ハ)1×10-7Pa程度の真空中で、900℃、30分の条件で基板1を加熱する。 (C) The substrate 1 is heated at 900 ° C. for 30 minutes in a vacuum of about 1 × 10 −7 Pa.

(ニ)基板温度を900℃まで下げ、NOガス、O2ガスをセル120に供給してプラズマを発生させ、予め所望の組成になるように調整したMg、Znと共に供給して基板1上にMgxZn1-xOからなる半導体層2を成長させる。その後、半導体層2に窒素等のアクセプタドーピングがなされる。 (D) The substrate temperature is lowered to 900 ° C., NO gas and O 2 gas are supplied to the cell 120 to generate plasma, and supplied together with Mg and Zn adjusted to have a desired composition in advance on the substrate 1 A semiconductor layer 2 made of Mg x Zn 1-x O is grown. Thereafter, acceptor doping such as nitrogen is performed on the semiconductor layer 2.

半導体層2の製造条件で重要なのは基板温度である。既に説明したように、図3に示したサンプルAのように半導体層2の主面21が平坦であれば、スパッタリング現象で放電管131からたたき出されたSi等は半導体層2にドープされない。六方晶系の+c面で窒素が入りやすいことから、+c面はカチオン(カソード的なイオン)を排除する機構(例えば、+に分極電荷が存在しているなど)があると推定される。よって、基板温度は750℃以上が必要であり、MgxZn1-xOではこの下限温度が上昇する傾向があるが、基板温度800℃であれば、Mgの組成が20%程度までのMgxZn1-xOからなる半導体層2において主面21の平坦性を維持できる。基板温度を主面21の平坦性を維持できる温度に任意に設定できることは勿論である。 What is important in the manufacturing conditions of the semiconductor layer 2 is the substrate temperature. As already described, if the main surface 21 of the semiconductor layer 2 is flat like the sample A shown in FIG. 3, Si or the like knocked out from the discharge tube 131 by the sputtering phenomenon is not doped into the semiconductor layer 2. Since nitrogen easily enters the hexagonal + c plane, it is presumed that the + c plane has a mechanism for eliminating cations (cathodic ions) (for example, there is a polarization charge in +). Therefore, the substrate temperature needs to be 750 ° C. or more, and Mg x Zn 1-x O tends to increase this lower limit temperature. However, if the substrate temperature is 800 ° C., the Mg composition has a Mg composition up to about 20%. The flatness of the main surface 21 can be maintained in the semiconductor layer 2 made of x Zn 1-x O. Of course, the substrate temperature can be arbitrarily set to a temperature at which the flatness of the main surface 21 can be maintained.

なお、温度は、例えば基板1裏面にTi/Ptをつけてパイロメータで測定するか、サーモビュアーで測定可能である。先に示した温度は、パイロメータの場合はε=0.18、サーモビュアーの場合はε=0.71で測定した値である。サーモビュアーを使用する場合は、薄膜成長装置に配慮が必要である。即ち、薄膜成長装置に通常用いられるガラスや石英のビューポートでは測定波長の8〜14μm波長域が透過されないため、フッ化バリウム(BaF2)結晶を窓材とするビューポートが使用される。この装置であれば、ビューポートを長波長赤外が透過でき、また、ZnOはこの波長領域で透過率が低いため、基板1の背後にある物体の放射温度を測定する危険が少なく、基板温度の測定に好ましい。上記のパイロメータ或いはサーモビュアー以外の方法により測定された基板温度(ヒータの熱電対等を使用)は、基板自体の温度を測定しているとはいえず、基板温度の測定には適さない。 The temperature can be measured, for example, with a pyrometer with Ti / Pt attached to the back surface of the substrate 1 or with a thermoviewer. The temperature shown above is a value measured at ε = 0.18 in the case of a pyrometer and ε = 0.71 in the case of a thermoviewer. When using a thermoviewer, it is necessary to consider the thin film growth equipment. That is, since a glass or quartz viewport normally used in a thin film growth apparatus does not transmit the 8-14 μm wavelength region of the measurement wavelength, a viewport using a barium fluoride (BaF 2 ) crystal as a window material is used. With this apparatus, long-wavelength infrared can be transmitted through the viewport, and ZnO has a low transmittance in this wavelength region, so there is little risk of measuring the radiation temperature of an object behind the substrate 1, and the substrate temperature It is preferable for the measurement. The substrate temperature (using a heater thermocouple or the like) measured by a method other than the above pyrometer or thermoviewer is not suitable for measuring the substrate temperature because it does not measure the temperature of the substrate itself.

以上に説明したように、本発明は半導体層2への意図しないSi等のドーピングを抑制するための半導体素子の条件を示したものであり、図1に示した半導体素子では、原子間力顕微鏡によって半導体層2の主面21を観測した場合において、観測される六角形状のピット201の密度が5×106個/cm2以下、又は底部に複数の微結晶203の突起が形成された凹部202が観測されない。更に、基板主面11のa軸方向及びm軸方向への傾きが、基板主面11上に成長される半導体層2の主面21が平坦になる条件を満足するような基板1が使用される。その結果、上記の条件を満足する半導体素子では、半導体層2への意図しない不純物のドーピングを抑制することができる。そのため、半導体層2への窒素等のアクセプタドーピングが容易になり、MgxZn1-xOからなる半導体層2をp型半導体層にすることができる。 As described above, the present invention shows the conditions of the semiconductor element for suppressing unintentional doping of Si or the like into the semiconductor layer 2, and the semiconductor element shown in FIG. When the main surface 21 of the semiconductor layer 2 is observed by the above, the density of the observed hexagonal pits 201 is 5 × 10 6 pieces / cm 2 or less, or the concave portion in which a plurality of microcrystal 203 protrusions are formed at the bottom 202 is not observed. Further, the substrate 1 is used such that the inclination of the substrate main surface 11 in the a-axis direction and the m-axis direction satisfies the condition that the main surface 21 of the semiconductor layer 2 grown on the substrate main surface 11 is flat. The As a result, in the semiconductor element that satisfies the above conditions, unintentional doping of impurities into the semiconductor layer 2 can be suppressed. Therefore, acceptor doping of nitrogen or the like to the semiconductor layer 2 is facilitated, and the semiconductor layer 2 made of Mg x Zn 1-x O can be made a p-type semiconductor layer.

上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。   As described above, the present invention has been described according to the embodiment. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples, and operational techniques will be apparent to those skilled in the art. That is, it goes without saying that the present invention includes various embodiments not described herein. Accordingly, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

本発明の実施の形態に係る半導体素子の構成を示す模式図である。It is a schematic diagram which shows the structure of the semiconductor element which concerns on embodiment of this invention. 薄膜形成装置の一例を示す模式図である。It is a schematic diagram which shows an example of a thin film forming apparatus. 本発明の実施の形態に係る半導体素子の特性を示す図であり、図3(a)は不純物濃度を示すグラフであり、図3(b)は主面の状態を示す図である。3A and 3B are diagrams illustrating characteristics of a semiconductor device according to an embodiment of the present invention, FIG. 3A is a graph illustrating impurity concentration, and FIG. 3B is a diagram illustrating a state of a main surface. 比較例の半導体素子の特性を示す図であり、図4(a)は不純物濃度を示すグラフであり、図4(b)は主面の状態を示す図であり、図4(c)は図4(b)の断面図である。FIG. 4A is a graph illustrating the characteristics of a semiconductor element of a comparative example, FIG. 4A is a graph illustrating an impurity concentration, FIG. 4B is a diagram illustrating a state of a main surface, and FIG. It is sectional drawing of 4 (b). CV測定を説明するための模式図であり、図5(a)は測定対象サンプルの上面図であり、図5(b)は測定対象サンプルの側面図である。FIG. 5A is a schematic diagram for explaining CV measurement, FIG. 5A is a top view of a measurement target sample, and FIG. 5B is a side view of the measurement target sample. 図4(b)を拡大した図である。It is the figure which expanded FIG.4 (b). ピットが多数発生した半導体素子の特性を示す図であり、図7(a)は不純物濃度を示すグラフであり、図7(b)は主面の状態を示す図であり、図7(c)は図7(b)を拡大した図である。FIG. 7A is a graph showing the impurity concentration, FIG. 7B is a diagram showing the state of the main surface, and FIG. These are the figures which expanded FIG.7 (b). 本発明の実施の形態に係る半導体素子の他の特性を示す図であり、図8(a)は不純物濃度を示すグラフであり、図8(b)は主面の状態を示す図であり、図8(c)は図8(b)を拡大した図である。It is a figure which shows the other characteristic of the semiconductor element which concerns on embodiment of this invention, FIG.8 (a) is a graph which shows impurity concentration, FIG.8 (b) is a figure which shows the state of a main surface, FIG. 8C is an enlarged view of FIG. 本発明の実施の形態に係る半導体素子と比較例の主面の状態を示す図であり、図9(a)は図8のサンプルの主面の状態を示した図であり、図9(b)は図9(a)を拡大した図であり、図9(c)は図6のサンプルの主面の状態を示した図であり、図9(d)は図9(c)を拡大した図である。FIG. 9A is a diagram illustrating a state of the main surface of the semiconductor element according to the embodiment of the present invention and a comparative example, and FIG. 9A is a diagram illustrating a state of the main surface of the sample of FIG. ) Is an enlarged view of FIG. 9 (a), FIG. 9 (c) is a view showing the state of the main surface of the sample of FIG. 6, and FIG. 9 (d) is an enlarged view of FIG. 9 (c). FIG. ピットを説明するための図である。It is a figure for demonstrating a pit. 界面Si濃度と膜中Si濃度との関係を示すグラフである。It is a graph which shows the relationship between interface Si density | concentration and Si density | concentration in a film | membrane. 六方晶構造を説明するための模式図である。It is a schematic diagram for demonstrating a hexagonal crystal structure. ZnO系基板のc面に対する傾斜を説明するための模式図である。It is a schematic diagram for demonstrating the inclination with respect to c surface of a ZnO-type board | substrate. ステップエッジとm軸との関係を示す模式図であり、図14(a)は面法線が+a軸方向に傾斜する場合、図14(b)は面法線が−a軸方向に傾斜する場合を示す。FIG. 14A is a schematic diagram showing the relationship between the step edge and the m-axis. FIG. 14A shows a case where the surface normal is inclined in the + a-axis direction, and FIG. 14B shows that the surface normal is inclined in the −a-axis direction. Show the case. 基板主面の面法線の傾斜を説明するための模式図であり、図15(a)は面法線が傾斜しない場合、図15(b)は面法線がm軸方向にのみ傾斜する場合、図15(c)は図15(b)における主面の状態を示し、図15(d)は基板主面とc面との関係を示す。FIG. 15A is a schematic diagram for explaining the inclination of the surface normal of the substrate main surface. FIG. 15A shows the case where the surface normal is not inclined, and FIG. 15B shows the case where the surface normal is inclined only in the m-axis direction. FIG. 15C shows the state of the main surface in FIG. 15B, and FIG. 15D shows the relationship between the substrate main surface and the c-plane. c面に対して傾斜した基板上に形成される半導体膜の主面の状態を示す図であり、図16(a)は傾斜角度が1.5°の場合、図16(b)は傾斜角度が3.5°の場合を示す。It is a figure which shows the state of the main surface of the semiconductor film formed on the board | substrate inclined with respect to c surface, FIG.16 (a) is an inclination angle, when FIG. Shows a case of 3.5 °. 基板主面の面法線の傾斜を説明するための模式図であり、図17(a)は面法線がm軸方向及びa軸方向に傾斜する場合、図17(b)は図17(a)における主面の状態を示す。FIG. 17A is a schematic diagram for explaining the inclination of the surface normal of the substrate main surface. FIG. 17A shows a case where the surface normal is inclined in the m-axis direction and the a-axis direction, and FIG. The state of the main surface in a) is shown. 基板主面の面法線のa軸方向のオフ角が異なる基板の基板主面の状態を、ステップエッジとm軸方向とのなす角θsを変えて示す図であり、図18(a)は角θsが85°の場合、図18(b)は角θsが78°の場合、図18(c)は角θsが65°の場合を示す。FIG. 18A is a diagram showing a state of a substrate main surface of a substrate having a different surface normal to the a-axis direction in the a-axis direction by changing the angle θs formed by the step edge and the m-axis direction. When the angle θs is 85 °, FIG. 18B shows the case where the angle θs is 78 °, and FIG. 18C shows the case where the angle θs is 65 °.

符号の説明Explanation of symbols

1…基板
2…半導体層
10…薄膜形成装置
11…基板主面
21…主面
110…ホルダー
120…セル
130…セル
131…放電管
132…高周波コイル
140…セル
201…ピット
202…凹部
203…微結晶
DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Semiconductor layer 10 ... Thin film forming apparatus 11 ... Substrate main surface 21 ... Main surface 110 ... Holder 120 ... Cell 130 ... Cell 131 ... Discharge tube 132 ... High-frequency coil 140 ... Cell 201 ... Pit 202 ... Recess 203 ... Fine crystal

Claims (3)

p型不純物を含むMgxZn1-xO(0≦x<1)からなり、原子間力顕微鏡による観測において、観測される六角形状のピットの密度が5×106個/cm2以下、又は底部に複数の微結晶の突起が形成された凹部が観測されない、の少なくともいずれかを満たす主面を備えることを特徴とするZnO系薄膜。 It consists of Mg x Zn 1-x O (0 ≦ x <1) containing p-type impurities, and the observed hexagonal pit density is 5 × 10 6 pieces / cm 2 or less in observation with an atomic force microscope, Alternatively, a ZnO-based thin film comprising a main surface satisfying at least one of the following: a recess having a plurality of microcrystalline protrusions formed on the bottom is not observed. p型不純物を含むMgxZn1-xO(0≦x<1)からなり、原子間力顕微鏡による観測において、観測される六角形状のピットの密度が5×106個/cm2以下、又は底部に複数の微結晶の突起が形成された凹部が観測されない、の少なくともいずれかを満たす主面を有するZnO系薄膜と、
MgyZn1-yO(0≦y<1)からなり、前記ZnO系薄膜に接する基板主面を有する基板
とを備え、前記基板主面の法線を基板結晶軸のm軸c軸平面に投影した投影軸が、m軸方向に3度以内の範囲で傾斜していることを特徴とする半導体素子。
It consists of Mg x Zn 1-x O (0 ≦ x <1) containing p-type impurities, and the observed hexagonal pit density is 5 × 10 6 pieces / cm 2 or less in observation with an atomic force microscope, Or a ZnO-based thin film having a main surface satisfying at least one of the following: a recess having a plurality of microcrystalline protrusions formed on the bottom is not observed;
A substrate composed of Mg y Zn 1-y O (0 ≦ y <1) and having a substrate principal surface in contact with the ZnO-based thin film, wherein the normal line of the substrate principal surface is the m-axis c-axis plane of the substrate crystal axis A projection axis projected onto the semiconductor element is inclined within a range of 3 degrees or less in the m-axis direction.
前記基板主面の法線を基板結晶軸のa軸c軸平面に投影した投影軸がa軸方向にφa度、前記基板主面の法線を基板結晶軸のm軸c軸平面に投影した投影軸がm軸方向にφm度傾斜し、前記φa及び前記φmが、
70≦90−(180/π)arctan{tan(πφa/180)/tan(πφm/180)}≦110
の関係を満たすことを特徴とする請求項2に記載の半導体素子。
The projection axis obtained by projecting the normal line of the substrate main surface onto the a-axis c-axis plane of the substrate crystal axis is φa degrees in the a-axis direction, and the normal line of the substrate main surface is projected onto the m-axis c-axis plane of the substrate crystal axis. The projection axis is inclined φm degrees in the m-axis direction, and φa and φm are
70 ≦ 90− (180 / π) arctan {tan (πφa / 180) / tan (πφm / 180)} ≦ 110
The semiconductor element according to claim 2, wherein the relationship is satisfied.
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