JP2009043282A - キャッシュメモリ、キャッシュメモリ装置及び割当て方法 - Google Patents
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Abstract
【解決手段】各データメモリマクロユニットの格納位置は、ウェイ番号と、インデックス番号と、ワード番号とによって指定され、複数のデータメモリマクロユニットに対しN個のキャッシュデータを同時書き込み許可すべく、複数のデータメモリマクロユニットのいずれか1つのデータ入力端子にそれぞれ接続されている複数のマルチプレクサを備え、同一のインデックス番号及び相違するワード番号によって指定された前記それぞれのキャッシュデータは、各データメモリマクロユニットに共通に格納され、同一のインデックス番号及び相違するウェイ番号によって指定された前記それぞれのキャッシュデータは、相違するデータメモリマクロユニットに格納される。
【選択図】図1
Description
本発明は、マイクロプロセッサに接続するキャッシュメモリに関し、特にそのデータメモリの構成に関する。
図示例は、4ウェイのセットアソシアティブの構成であり、図中のウェイ1のデータメモリマクロ(ユニット)20〜23、ウェイ2のデータメモリマクロ30〜33、ウェイ3のデータメモリマクロ40〜43は、ウェイ0のデータメモリマクロ10〜13と同様の構成である。また、ライトデータD0〜D3は、それぞれセレクタ50〜53によりラインバッファ1のデータまたはMPUライトデータを選択した値で各データメモリマクロ10〜43に入力されるよう構成され、各データメモリマクロ10〜43からのリードデータは、セレクタ60〜63、70を介して出力されるようになっている。
MPUが出力するアドレスをキャッシュではタグデータ部X1、インデックスアドレス部X2、ワードアドレス部X3、バイトアドレス部X4に分けて使用する。タグデータ部X1はキャッシュのタグメモリに格納するデータである。MPUからのアクセス要求アドレスと有効なタグメモリのデータを比較して一致した時キャッシュヒットとなる。インデックスアドレス部X2はキャッシュの一つのウェイに登録できるライン数を示すビット数である。ワードアドレス部X3は1ラインのワード数を示すビット数であり、バイトアドレス部X4は1ワードのバイト数を示すビット数となる。
例えば、データメモリマクロ10〜13は、それぞれ図3のワードアドレス部X3における0〜3のデータに対応したデータを格納する。メモリアドレスはインデックスアドレス部X2と等しくする。ウェイ1〜ウェイ3のデータメモリマクロ20〜43も同様である。例として、リード/ライト時のデータ格納位置を網掛け部分で示す。MPUのリード要求アドレスがインデックスアドレス=0、ワードアドレス=2の場合、図4中の(x,0,z)のデータが読み出される。また、リードミスアドレスのインデックスアドレス=511、書き込みウェイ=0の場合は、図4中の(0,511,z)の箇所にラインバッファのデータが書き込まれる。
ここでは、キャッシュのTAGメモリ部81、MPU82、制御部83、データメモリ部84のみ示している。また、80はLSIのダイサイズを示している。データメモリ部84にはデータメモリマクロ85を16個配置する。これらのデータメモリマクロ85は、図2におけるデータメモリマクロ10〜13、20〜23、30〜33、40〜43を示している。
データメモリマクロ10〜43はクロックに同期して動作する。リード時はクロックのエッジT2に対してアドレスRA1およびチップイネーブル0〜3[0:3]をアサートして入力する。リードデータRD1はクロックのエッジT3でMPUがラッチできるように出力される。ライト時(この例ではウェイ0へのライト)はクロックのエッジT4に対してアドレスWA2、ライトデータ0〜3WD2、チップイネーブル0[0:3]をアサート、ライトイネーブル0[0:3]をアサートして入力する。これによりライトデータ0〜3WD2の値がデータメモリマクロに書き込まれる。
〈構成1〉
Nウェイのセットアソシアティブ方式に基づいてキャッシュデータを格納するよう設定され、複数のキャッシュデータにそれぞれ対応する複数の格納位置を有する複数のデータメモリマクロユニットを備え、各格納位置は、Nウェイの1つを識別するために用いられるウェイ番号と、メインメモリのキャッシュデータのそれぞれが格納されているアドレスに対応する部分によって決定されるインデックス番号と、メインメモリの対応するアドレスの他の部分によって決定されるワード番号によって指定され、複数のデータメモリマクロユニットは、それぞれ同時にアクセス可能なキャッシュメモリにおいて、複数のデータメモリマクロユニットに対しN個のキャッシュデータを同時書き込み許可するべく、複数のデータメモリマクロユニットのいずれか1つのデータ入力端子にそれぞれ接続されている複数のマルチプレクサを備え、同一のインデックス番号及び相違するワード番号によって指定されたそれぞれのキャッシュデータは、各データメモリマクロユニットに共通に格納され、同一のインデックス番号及び相違するウェイ番号によって指定されたそれぞれのキャッシュデータは、相違するデータメモリマクロユニットに格納されることを特徴とするキャッシュメモリ。
他の発明は、Nウェイのセットアソシアティブ方式に基づいてメインメモリからのデータを格納するよう設定されている多数のデータメモリマクロユニットを備え、データメモリマクロユニットの数がウェイNの数と等しく、データメモリマクロユニットがデータを格納可能に複数の格納位置が割り当てられているキャッシュメモリにおいて、各格納位置は、データのそれぞれの一部を格納するように設定され、Nウェイの1つを識別するために用いられるウェイ番号と、データの一部が格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、メインメモリ内の対応するアドレスの他の部分によって決定されているワード番号とによって指定され、同一のインデックス番号及び相違するワード番号によって指定された各データは、各データメモリマクロユニットに共通に格納され、同一のインデックス番号及び相違するウェイ番号によって指定された各データは、相違するデータメモリマクロユニットに格納されることを特徴とするキャッシュメモリ。
また、他の発明は、マイクロプロセッシングユニット(MPU)と、MPUと組み合わされているメインメモリと、MPUによるデータ処理可能にメインメモリからのデータを格納するよう設定されているキャッシュメモリとを含み、該キャッシュメモリは、Nウェイのセットアソシアティブ方式に基づいてデータを格納する複数のデータメモリマクロユニットを備え、複数のデータメモリマクロユニットの数は、ウェイNの数と等しいことを特徴とするキャッシュメモリ装置。
更に他の発明は、複数のデータメモリマクロユニットを有するキャッシュメモリに格納位置を割り当てる方法であって、複数のデータメモリマクロユニットの数が、ウェイNの数と等しく、各格納位置は、キャッシュデータのそれぞれの一部を格納するように設定され、Nウェイの1つを識別するために用いられるウェイ番号と、キャッシュデータの各一部が格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、メインメモリ内の対応するアドレスの他の部分によって決定されているワード番号とによって指定され、割り当てられた格納位置に対応させて、メインメモリからのデータをキャッシュメモリに格納することを特徴とする割当て方法。
《具体例》
図1は、本発明のキャッシュメモリにおけるデータ格納位置の説明図であるが、これに先立ち、キャッシュメモリの構成について説明する。
図示のキャッシュメモリは、ラインバッファ1、データメモリマクロ100〜103、セレクタ200〜203、300〜303、400からなる。ラインバッファ1は、従来と同様に、複数のワードデータを格納するラインバッファであり、本具体例では4ワードを格納するよう構成されている。データメモリマクロ100〜103は、それぞれが同時にアクセス可能なメモリブロックで、そのキャッシュメモリのウェイ数以上設けられるもので、本具体例ではウェイ数と等しい4個が設けられている。これらのデータメモリマクロ100〜103は、それぞれ図4に示した従来のデータメモリマクロの一つ分と比べて、ワード数4の場合、4倍の容量となる。但し、データメモリマクロの個数は1/4であるためメモリの総容量は変わらない。
図1に示すように、本具体例の各データメモリマクロ100〜103は、同一インデックスアドレスのワードアドレス毎に異なるウェイ番号となり、かつ、各ウェイの同一インデックスで同一ワードアドレスのデータは各データメモリマクロ100〜103に格納されるよう構成されている。例えば、データメモリマクロ100のメモリアドレス0にはウェイ0のインデックスアドレス0、ワードアドレス0のデータを格納する。また、メモリアドレス1には、ウェイ1のインデックスアドレス0、ワードアドレス1のデータを、メモリアドレス2には、ウェイ2のインデックスアドレス0、ワードアドレス2のデータを割り当てるといったように、本具体例では、各データメモリマクロ100〜103のそれぞれにワードアドレスを組み込んで割り付けている。従って、このデータ格納位置に対応するよう、メモリアドレスはインデックスアドレス部X2とワードアドレス部X3で構成する。例えば、具体例ではインデックスアドレスが512通り、ワードアドレスが4通りであるからメモリアドレスは0〜2047となる。
●リード時のメモリアドレス=MPU要求アドレスのうち、インデックスアドレスとワードアドレス部分
●ライト時のメモリアドレス
インデックス部=キャッシュミスしたアドレスのインデックスアドレス部
ワード部=(ライトしたいウェイ番号−データメモリ番号+4)÷4の剰余
●各データメモリマクロ100〜103から読み出されるデータのウェイ番号=(ワードアドレス+データメモリ番号)÷4の剰余
●各データメモリマクロ100〜103へのライトデータのワード番号=ライトアドレスのワード部と同じ
このように構成されたキャッシュメモリでは、上述したメモリアドレスとリード/ライト時のデータ選択操作により、従来と同様に1サイクルで全ウェイからのリードおよび一つのウェイへの全ワードライトが可能となる。
従来に比べて、データメモリマクロが4個になったため、データメモリ部91が小さくなり、従って、従来のLSIのダイサイズ80に比べて本具体例のダイサイズ90は小さくすることができる。
データメモリマクロ100〜103は、クロックに同期して動作する。リード時はクロックのエッジT2に対してアドレス0〜3およびチップイネーブル0〜3をアサートして入力する。この時、アドレス0〜3は同じアドレスでよい。リードデータはクロックのエッジT3でサンプルできるタイミングで有効なデータを出力する。この時、各データメモリマクロ100〜103からはアドレスで指定された各ウェイのデータが出力されている。
以上のように、具体例によれば、各データメモリマクロにおけるデータ格納位置を、同一インデックスのワードアドレス毎に別のウェイ番号とし、かつ、各ウェイの同一インデックスで同一ワードアドレスのデータは各データメモリマクロ毎に格納するようにしたので、データメモリマクロの数を従来の16個から4個に削減することができ、その結果、図8に示すように、例えばMPUとデータメモリマクロ100〜103間の配線を短くすることができる。これにより配線遅延、リピータによる遅延も小さく抑えることができ、性能向上を図ることができる。また、一般にデータメモリマクロは同じ容量を複数個で実現するより1個で実現する方が面積は小さくなる。これは1個にまとめることで共有できる部分(信号、電源の配線など)が増え、その分面積は小さくすることができるからである。これによりLSIの面積も削減することができ、LSI単価を抑えることができる。また、同一メモリアドレスで特定のワードの全てのウェイのデータをリードすることができるため、キャッシュメモリとしての高速性を損なうことがない。
具体例のデータメモリマクロ100〜103のデータ格納位置ではワードアドレスをメモリアドレスのLSB側に割り当てたがその他のビットに割り当ててもよい。
また、具体例のデータメモリマクロはLSI内部で使用することを例として説明したが、これに限定されるものではなく、例えばSRAMのIC部品としてLSI外部で使用しても適用可能である。この場合は、ICの数を減らすことができる。
図示のように、各データメモリマクロ100〜103の同一メモリアドレスに対してそれぞれ2ワードが割り当てられている。これにより、リード時は、各ウェイの同一の2ワード単位でリードし、ライト時は、対象となるウェイの全ワード(0〜7)をライトする。
この例は、ライト時(図中、Bで示す)に各データメモリマクロ100〜103の同一メモリアドレスでアクセスするように配置したものである。この場合のデータメモリマクロ100〜103に対するリード/ライト時のアドレスは次のようになる。
●リード時のメモリアドレス
インデックス部=MPU要求アドレスのインデックスアドレスと同じ
ワード部=(MPU要求アドレスのワードアドレス−データメモリ番号+4)÷4の剰余
●ライト時のメモリアドレス
インデックス部=キャッシュミスしたアドレスのインデックスアドレス
ワード部=ウェイ番号
●各データメモリマクロ100〜103から読み出されるデータのウェイ番号=(MPU要求アドレスのワードアドレス−データメモリ番号+4)÷4の剰余
●各データメモリマクロ100〜103へのライトデータのワード番号=(ウェイ番号+データメモリ番号)÷4の剰余
Claims (20)
- Nウェイのセットアソシアティブ方式に基づいてキャッシュデータを格納するよう設定され、複数のキャッシュデータにそれぞれ対応する複数の格納位置を有する複数のデータメモリマクロユニットを備え、
各前記格納位置は、前記Nウェイの1つを識別するために用いられるウェイ番号と、
メインメモリの前記キャッシュデータのそれぞれが格納されているアドレスに対応する部分によって決定されるインデックス番号と、
前記メインメモリの前記対応するアドレスの他の部分によって決定されるワード番号によって指定され、
前記複数のデータメモリマクロユニットは、それぞれ同時にアクセス可能なキャッシュメモリにおいて、
前記複数のデータメモリマクロユニットに対しN個のキャッシュデータを同時書き込み許可するべく、前記複数のデータメモリマクロユニットのいずれか1つのデータ入力端子にそれぞれ接続されている複数のマルチプレクサを備え、
同一のインデックス番号及び相違するワード番号によって指定された前記それぞれのキャッシュデータは、前記各データメモリマクロユニットに共通に格納され、同一のインデックス番号及び相違するウェイ番号によって指定された前記それぞれのキャッシュデータは、相違するデータメモリマクロユニットに格納される、
ことを特徴とするキャッシュメモリ。 - 前記データメモリマクロユニット間で共通に適用可能な物理的キャッシュメモリアドレスは、前記各データメモリマクロユニットにおける前記各格納位置のために決定され、同一のインデックス番号及び同一のウェイ番号によって指定されたそれぞれのキャッシュデータが、前記各データメモリマクロユニットにおいて相違するキャッシュメモリアドレスに格納されることを特徴とする請求項1記載のキャッシュメモリ。
- 同一のインデックス番号及び同一のワード番号によって指定されたそれぞれのキャッシュデータが、前記各データメモリマクロユニットにおける同一のキャッシュメモリアドレスに格納されることを特徴とする請求項2記載のキャッシュメモリ。
- 前記各データメモリマクロユニットに格納されている複数のキャッシュデータは、同一のインデックス番号によって指定されている前記各キャッシュデータのグループに設定され、前記グループは、前記キャッシュメモリアドレスの設定に対応させる方式で、インデックス番号が順次増加する順序で設定されており、前記各グループを構成する各キャッシュデータは、ウェイ番号が順次増加する順序で周期的に設定されることを特徴とする請求項2記載のキャッシュメモリ。
- 前記キャッシュデータの前記グループを構成する各キャッシュデータを指定する前記ウェイ番号の前記周期的なシーケンスにおけるイニシャルウェイ番号が、前記データメモリマクロユニット間で相違することを特徴とする請求項4記載のキャッシュメモリ。
- 前記データメモリマクロユニット間で共通に適用可能な物理的キャッシュメモリアドレスは、前記各データメモリマクロユニットにおける前記各格納位置のために決定され、同一のインデックス番号及び同一のウェイ番号によって指定されたそれぞれのキャッシュデータが、前記各データメモリマクロユニットにおいて同一のキャッシュメモリアドレスに格納されることを特徴とする請求項1記載のキャッシュメモリ。
- 前記同一のインデックス番号及び同一のワード番号によって指定されたそれぞれのキャッシュデータが、前記各データメモリマクロユニットにおける相違するキャッシュメモリアドレスに格納されることを特徴とする請求項6記載のキャッシュメモリ。
- 前記各データメモリマクロユニットに格納されている前記キャッシュデータの部分を構成する前記同一のインデックス番号によって指定された各キャッシュデータは、相違するウェイ番号及び相違するワード番号によって指定されることを特徴とする請求項1記載のキャッシュメモリ。
- 前記複数のデータメモリマクロユニットに書き込むための前記メインメモリからの前記N個のデータを受信するために、複数のマルチプレクサに接続されているラインバッファを更に備えることを特徴とする請求項1記載のキャッシュメモリ。
- Nウェイのセットアソシアティブ方式に基づいてメインメモリからのデータを格納するよう設定されている多数のデータメモリマクロユニットを備え、データメモリマクロユニットの数がウェイNの数と等しく、
前記データメモリマクロユニットがデータを格納可能に複数の格納位置が割り当てられているキャッシュメモリにおいて、各格納位置は、
データのそれぞれの一部を格納するように設定され、
前記Nウェイの1つを識別するために用いられるウェイ番号と、
データの一部が格納されている前記メインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
前記メインメモリ内の前記対応するアドレスの他の部分によって決定されているワード番号とによって指定され、
同一のインデックス番号及び相違するワード番号によって指定された前記各データは、前記各データメモリマクロユニットに共通に格納され、同一のインデックス番号及び相違するウェイ番号によって指定された前記各データは、相違するデータメモリマクロユニットに格納される、
ことを特徴とするキャッシュメモリ。 - データの前記一部は、前記番号Nの付された前記メインメモリからのワード番号を備えることを特徴とする請求項10記載のキャッシュメモリ。
- ウェイNの数は4であることを特徴とする請求項10記載のキャッシュメモリ。
- マイクロプロセッシングユニット(MPU)と、
MPUと組み合わされているメインメモリと、
MPUによるデータ処理可能にメインメモリからのデータを格納するよう設定されているキャッシュメモリとを含み、
該キャッシュメモリは、Nウェイのセットアソシアティブ方式に基づいてデータを格納する複数のデータメモリマクロユニットを備え、複数のデータメモリマクロユニットの数は、前記ウェイNの数と等しい、
ことを特徴とするキャッシュメモリ装置。 - 前記複数のデータメモリマクロユニットに対しN個のキャッシュデータを同時書き込み許可するべく、前記データメモリマクロユニットのいずれか1つのデータ入力端子にそれぞれ接続されている複数の前記マルチプレクサを更に備えることを特徴とする請求項13記載のキャッシュメモリ装置。
- 前記データメモリマクロユニットは複数の格納位置を含み、
各格納位置は、前記データのそれぞれの一部を格納するように設定され、
前記Nウェイの1つを識別するために用いられるウェイ番号と、
前記データの一部が格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
前記メインメモリの前記アドレスに対応する他の部分によって決定されているワード番号とによって指定される、
ことを特徴とする請求項13記載のキャッシュメモリ装置。 - 同一のインデックス番号及び相違するワード番号によって指定された前記各キャッシュデータは、前記各データメモリマクロユニットに共通に格納され、同一のインデックス番号及び相違するウェイ番号によって指定された前記各キャッシュデータは、相違するデータメモリマクロユニットに格納される、
ことを特徴とする請求項15記載のキャッシュメモリ装置。 - 複数のデータメモリマクロユニットを有するキャッシュメモリに格納位置を割り当てる方法であって、
複数のデータメモリマクロユニットの数が、ウェイNの数と等しく、
各格納位置は、
キャッシュデータのそれぞれの一部を格納するように設定され、
前記Nウェイの1つを識別するために用いられるウェイ番号と、
キャッシュデータの各一部が格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
前記メインメモリ内の前記対応するアドレスの他の部分によって決定されているワード番号とによって指定され、
割り当てられた格納位置に対応させて、メインメモリからのデータをキャッシュメモリに格納する、
ことを特徴とする割当て方法。 - 要求されたインデックス番号と要求されたワードアドレスとを有する要求指定を受信すること、
各ウェイ番号の格納位置に格納された対応するデータに同時にアクセスすること、
を更に含むことを特徴とする請求項17記載の割当て方法。 - 同一のインデックス番号及び同一のワード番号、及び相違するウェイ番号によって指定された多数の前記格納位置は、相違する各データメモリマクロユニットに指定されることを特徴とする請求項17記載の割当て方法。
- 前記同一のインデックス番号及び相違するワード番号で指定された前記各キャッシュデータは、前記各データメモリマクロユニットに共通に格納され、同一のインデックス番号及び相違するウェイ番号によって指定された前記各キャッシュデータは、相違するデータメモリマクロユニットに格納されることを特徴とする請求項19記載の割当て方法。
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