JP2009026945A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- JP2009026945A JP2009026945A JP2007188372A JP2007188372A JP2009026945A JP 2009026945 A JP2009026945 A JP 2009026945A JP 2007188372 A JP2007188372 A JP 2007188372A JP 2007188372 A JP2007188372 A JP 2007188372A JP 2009026945 A JP2009026945 A JP 2009026945A
- Authority
- JP
- Japan
- Prior art keywords
- active element
- layer
- conductive
- substrate
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
本発明は、半導体装置及びその製造方法に関し、特に半導体チップ等の能動素子がウエハレベルでパッケージ化された半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device in which active elements such as semiconductor chips are packaged at a wafer level and a manufacturing method thereof.
従来の半導体装置では、薄個片化した能動素子を基板上にフェイスアップで搭載する場合には、例えば基板上に能動素子を搭載し、この能動素子を封止するように感光性の絶縁膜が形成される。そして、基板上の下部配線と能動素子の電極との接続部分は、絶縁層を露光現像にて開口させて導電層を埋め込んでいた。
しかし、この方法では、搭載した能動素子の厚みと下部配線の厚みとに差があるため、形成した絶縁層の表面に段差ができてしまう。絶縁層表面に段差がある状態では、下部配線層と能動素子の電極とを接続するために開口する絶縁層において開口不良となる。
In a conventional semiconductor device, when a thin active element is mounted face-up on a substrate, for example, the active element is mounted on the substrate and a photosensitive insulating film is sealed so as to seal the active element. Is formed. Then, the connecting portion between the lower wiring on the substrate and the electrode of the active element is embedded in the conductive layer by opening the insulating layer by exposure and development.
However, in this method, since there is a difference between the thickness of the mounted active element and the thickness of the lower wiring, a step is formed on the surface of the formed insulating layer. In the state where there is a step on the surface of the insulating layer, an opening failure occurs in the insulating layer that opens to connect the lower wiring layer and the electrode of the active element.
このため、ファインピッチの配線をよりピッチの広い配線に再配線した半導体装置では、基板上の配線層と、基板に搭載された能動素子とによる絶縁層の段差において、段差部を別々の工程においてにパターニングし、さらに、絶縁層を平坦化処理し、能動素子及び基板埋め込み部分の接続が行われる(例えば、非特許文献1参照)。 For this reason, in a semiconductor device in which fine-pitch wiring is re-wired to wiring with a wider pitch, the step portion is separated in a separate step in the step of the insulating layer between the wiring layer on the substrate and the active element mounted on the substrate. Then, the insulating layer is planarized, and the active element and the substrate-buried portion are connected (for example, see Non-Patent Document 1).
絶縁膜として感光性絶縁膜を使用した半導体装置では、能動素子を埋め込む絶縁層を厚く形成すると、この絶縁層に開口部を形成するための露光工程において、露光すべき樹脂絶縁膜の膜厚に応じて露光量を大きくしなければならない。この結果、露光量を大きくすることに起因してパターン潰れが発生してしまい、安定したパターニングを行うことが困難となる。 In a semiconductor device using a photosensitive insulating film as an insulating film, when a thick insulating layer for embedding an active element is formed, the thickness of the resin insulating film to be exposed is set in an exposure process for forming an opening in the insulating layer. Accordingly, the amount of exposure must be increased. As a result, pattern collapse occurs due to an increase in exposure amount, and it becomes difficult to perform stable patterning.
また、上記非特許文献1に記載された半導体装置では、基板上に導電性ポストを形成し、このポストを保護するための絶縁層を、上下の金型内に固形状の絶縁性樹脂を用いて加熱及び加圧することにより、絶縁層の成形と平坦化を行っている。
しかし、この方法では、樹脂を溶融温度まで加熱しながら金型内で加圧、成形しなければならず工程が複雑化し、また、製造コストが増加してしまう。
In the semiconductor device described in Non-Patent
However, in this method, the resin must be pressed and molded in a mold while heating the resin to the melting temperature, and the process becomes complicated and the manufacturing cost increases.
上述した問題の解決のため、本発明においては、基板上に搭載した能動素子の厚さに係らず、少ない工程数で製造が可能な半導体装置及びこの製造方法を提供する。 In order to solve the above-described problems, the present invention provides a semiconductor device that can be manufactured with a small number of steps regardless of the thickness of an active element mounted on a substrate, and a manufacturing method thereof.
本発明の半導体装置は、基板と、基板上に形成される第1の導電層と、基板及び第1の導電層を被覆して形成される第1の絶縁層と、基板に搭載される能動素子と、第1の絶縁層上に形成され、能動素子の電極に接続される第2の導電層と、第1の導電層と第2の導電層とを接続する導電性ポストとを備えた半導体装置において、能動素子の高さと、導電性ポストの高さが略同一であり、第1の絶縁層に、導電性ポストと第2の導電層とが接続される部分に開口部が形成され、開口部の面積が導電性ポストの上面の面積よりも小さいことを特徴とする。 A semiconductor device of the present invention includes a substrate, a first conductive layer formed on the substrate, a first insulating layer formed so as to cover the substrate and the first conductive layer, and an active mounted on the substrate. An element; a second conductive layer formed on the first insulating layer and connected to an electrode of the active element; and a conductive post connecting the first conductive layer and the second conductive layer. In the semiconductor device, the height of the active element is substantially the same as the height of the conductive post, and an opening is formed in the first insulating layer at a portion where the conductive post and the second conductive layer are connected. The area of the opening is smaller than the area of the upper surface of the conductive post.
本発明の半導体装置の製造方法は、基板上に、第1の導電層を形成する工程と、第1の導電層上に導電性ポストを形成する工程と、基板上に能動素子を搭載する工程と、基板上に第1の導電層を覆い、導電性ポストの上面に開口部を設けて絶縁層を印刷法で形成する工程と、絶縁層上に第2の導電層を形成する工程とを有することを特徴とする。 The method for manufacturing a semiconductor device of the present invention includes a step of forming a first conductive layer on a substrate, a step of forming a conductive post on the first conductive layer, and a step of mounting an active element on the substrate. And a step of covering the first conductive layer on the substrate, providing an opening on the upper surface of the conductive post and forming the insulating layer by a printing method, and a step of forming the second conductive layer on the insulating layer. It is characterized by having.
上述したように本発明の半導体装置は、基板上に搭載される能動素子の高さと導電性ポストの高さが略同一に形成され、すなわちこれらの上面が略同一面上に配置される。そして、この能動素子と導電性ポストとの間と、導電性ポストの上面の中央部分を除いて第1の絶縁層が形成される。また、能動素子の上部を覆わずに第1の絶縁層が形成される。半導体装置をこのような構成とすることにより、導電性ポストの上面をすべて覆わずに第1の絶縁層が形成される。このため、能動素子の厚さによる絶縁層の段差が発生せず、絶縁層の平坦化が不要となる。また、第1の絶縁層から導電性ポストを露出させるための工程等が不要となる。したがって、半導体装置を製造する工程数を少なくすることができる。 As described above, in the semiconductor device of the present invention, the height of the active element mounted on the substrate and the height of the conductive post are formed substantially the same, that is, their upper surfaces are arranged on the substantially same surface. Then, a first insulating layer is formed between the active element and the conductive post and excluding the central portion of the upper surface of the conductive post. Further, the first insulating layer is formed without covering the upper part of the active element. With such a configuration of the semiconductor device, the first insulating layer is formed without covering the entire top surface of the conductive post. For this reason, the step of the insulating layer due to the thickness of the active element does not occur, and the flattening of the insulating layer becomes unnecessary. In addition, a process for exposing the conductive posts from the first insulating layer is not necessary. Therefore, the number of steps for manufacturing a semiconductor device can be reduced.
本発明の半導体装置の製造方法では、第1の絶縁層を例えば液状の絶縁性樹脂を用いて印刷法で形成する。このように、第1の絶縁層を印刷法によって形成するため、別の工程において平坦化を行うことなく、平坦性に優れた絶縁層を形成することができる。また、印刷法によって第1の絶縁層を形成する際、導電性ポストの上面に開口部を設けることにより、別の工程において導電性ポストを露出する必要がない。このため、半導体装置を製造するための工程を少なくすることができる。 In the method for manufacturing a semiconductor device of the present invention, the first insulating layer is formed by a printing method using, for example, a liquid insulating resin. In this manner, since the first insulating layer is formed by a printing method, an insulating layer having excellent flatness can be formed without performing planarization in another step. Further, when the first insulating layer is formed by the printing method, it is not necessary to expose the conductive post in another step by providing the opening on the upper surface of the conductive post. For this reason, the process for manufacturing a semiconductor device can be reduced.
本発明によれば、基板上に搭載した能動素子の厚さに係らず、半導体装置を製造するための工程数を少なくすることができる。 According to the present invention, the number of steps for manufacturing a semiconductor device can be reduced regardless of the thickness of the active element mounted on the substrate.
本発明の実施の形態について図面を用いて説明する。
図1は本発明の一実施形態に係わる半導体装置の断面図である。
Embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
本実施の形態の半導体装置は、基板20上に、例えばトランジスタ等の半導体素子を含む電子回路が形成された能動素子10が搭載される。
また、基板20上には下地絶縁膜21が形成され、能動素子10が搭載される部分以外に第1の導電層22が形成され、パッシベーション膜23で覆われる。さらに第1の導電層22の上には、第1のシード層24、導電性ポスト25が形成され、これらを埋め込んで第1の絶縁層26が形成される。導電性ポスト25上に第2のシード層27を介して第2の導電層28が例えば能動素子10のパッド電極12と接続するパターンで形成され、第2の絶縁層29、及び、外部電極33が形成される。
In the semiconductor device of the present embodiment, an
In addition, a base
基板20は、例えば、シリコン等からなる基板上にトランジスタ等の半導体素子を含む電子回路を設けた能動素子ウエハにより構成される。
なお、本実施の形態では基板20上に能動素子10等を設けて半導体装置を構成しているが、基板20に替えて、トランジスタ等の半導体素子を含む電子回路を設けていないシリコン等からなる基体を用いることで半導体装置を構成してもよい。
The
In the present embodiment, the semiconductor device is configured by providing the
能動素子10の電子回路等を形成した面にはパッド電極12が形成される。また、回路面を保護するパッシベーション膜13がパッド電極12を露出して形成される。
能動素子10は、例えば、ダイアタッチフィルム14によって基板20上に搭載される。
ダイアタッチフィルム14は、例えば能動素子10のパッド電極12とは反対側の面に設けられる。そして、このダイアタッチフィルム14によって能動素子10と基板20とが接着される。
A
The
The die
基板20上に形成される下地絶縁膜21は、例えば酸化シリコン等から形成される。また、この下地絶縁膜21上に、第1の導電層22及び第1の導電層22の一部を露出してパッシベーション膜23が形成される。
The base
第1の導電層22は、例えばCu等により形成される。そして、第1の導電層22により、基板20に電極位置を再配置するための配線やランド等が形成される。また、基板20上に、例えば第1の導電層22によって、図示しないインダクタ、コンダクタ等の受動素子を形成することができる。
The first
第1のシード層24は、基板20の第1の導電層22及びパッシベーション膜23上において、導電性ポスト25が形成される箇所に下地層として設けられる。
シード層は、電極上に電解めっきにより導電層を形成する下地層として、また、電極と導電層とを電気的に接続する機能を有する。第1のシード層24は例えば、厚さ160nmのTi膜と厚さ600nmのCu膜とから形成される。第1のシード層24は、例えば、基板20上に第1の導電層22と接続する導電層を電解Cuめっきによって形成するためのものであり、第1の導電層22と電解Cuめっきによる導電層とを電気的に接続する。
そして、導電性ポスト25がこの第1のシード層24上に電解めっき等により形成される。導電性ポスト25は、例えばCu等により形成される。
The
The seed layer has a function of electrically connecting the electrode and the conductive layer as a base layer for forming the conductive layer on the electrode by electrolytic plating. The
Then, the
導電性ポスト25は、基板20に設けられた第1の導電層22と電気的に接続される。そして、基板上に形成された第1の導電層22を半導体装置の上部に引き出すため、第1の絶縁層26を上下に貫通するように形成される。
導電性ポスト25は、能動素子10の厚さとダイアタッチフィルム14の厚さとを加えた高さと略同じ高さに形成される。このため、この例では、能動素子10の厚さが25μm、ダイアタッチフィルム14の厚さが10μmとすると、導電性ポスト25は35μmの厚さで形成すると略同一の高さとなる。また、導電性ポスト25は、接続不良を防ぐためアスペクト比が1以上で形成される。
The
The
第1の絶縁層26は、基板20上において、能動素子10の上面を除いて形成される。
また、第1の絶縁層26は導電性ポスト25の上部において、導電性ポスト25の上面よりも小さい面積の開口部30が設けられて形成される。
第1の絶縁層26は、能動素子10及び導電性ポスト25よりも厚く形成される。そして、能動素子10及び導電性ポスト25と第1の絶縁層26との間にはわずかに段差が設けられている。また、第1の絶縁層26は平坦に形成される。
また、第1の絶縁層26は、例えば、能動素子10の側面及び導電性ポスト25の側面から50μm以上の幅を持って基板20上に形成される。
第1の絶縁層26は、例えば、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、PBO(ポリパラフェニレンベンゾビスオキサゾール)樹脂、BCB(ベンゾシクロブテン)樹脂等により形成される。
The first insulating
In addition, the first insulating
The first insulating
The first insulating
The first insulating
第1の絶縁層26は、例えば、印刷版を用いたスクリーン印刷等による、印刷法で形成される。このため、第1の絶縁層26は、液状の絶縁性樹脂を印刷法によって決められたパターンに塗布した後、絶縁性樹脂を硬化させることによって形成される。
上述のように第1の絶縁層26を形成することにより、第1の絶縁層26を構成するための材料に感光性の樹脂を用いる必要がない。このため、半導体装置を製造する際のコストを低減することができる。さらに、感光性樹脂をパターニングするためのフォトリソグラフィ工程を行う必要がないため、半導体装置を製造するための工程数を削減することができる。
The first insulating
By forming the first insulating
また、例えば、能動素子及び導電性ポストの位置をマスキングした所定のパターンの印刷版を用いることにより、能動素子及び導電性ポストの上部に開口部が設けられた絶縁層を形成することができる。
印刷法による場合は、能動素子上に絶縁層を形成することなく、能動素子の厚さに係わらず1回の工程で絶縁層を平坦に形成することができる。このため、絶縁層を平坦化する作業が不要となり、半導体装置を製造するための工程数を削減することができる。
さらに、導電性ポストの上部に開口部が設けられることにより、導電性ポストの上部を露出させるための作業が不要となる。このため、半導体装置を製造するための工程数を削減することができる。
Further, for example, by using a printing plate having a predetermined pattern in which the positions of the active elements and the conductive posts are masked, an insulating layer having openings provided on the active elements and the conductive posts can be formed.
In the case of the printing method, the insulating layer can be formed flat in one step regardless of the thickness of the active element without forming the insulating layer on the active element. For this reason, the work of planarizing the insulating layer becomes unnecessary, and the number of steps for manufacturing a semiconductor device can be reduced.
Furthermore, since the opening is provided in the upper part of the conductive post, an operation for exposing the upper part of the conductive post becomes unnecessary. For this reason, the number of processes for manufacturing a semiconductor device can be reduced.
第2のシード層27は、第1の絶縁層26上において第2の導電層28が形成される箇所にめっき下地層として設けられる。第2のシード層27は、例えば、厚さ160nmのTi膜と厚さ600nmのCu膜とからなる。そして、第2のシード層27は、導電性ポスト25と第2の導電層28とを電気的に接続する。
The
第2の導電層28は、第2のシード層27上に形成される。そして、第1の絶縁層26の開口部30が導電体で埋められることにより、導電性ポスト25と第2の導電層28が第2のシード層27を介して電気的に接続される。また。この第2の導電層28により、能動素子10のパッド電極12と第1の導電層22とが導電性ポスト25を介して電気的に接続される。
そして、第2の導電層28により、第1の絶縁層26上において、電極位置を再配置するための配線やランド等が形成される。また、第1の絶縁層26上に、例えば第2の導電層28によって図示しないインダクタ、コンダクタ等の受動素子を形成することができる。
The second
The second
第2の絶縁層29は、基板20上において、第2の導電層28を被覆し、また、能動素子10を被覆するように形成される。第2の絶縁層29の材料としては、例えばエポキシ樹脂、アクリル樹脂、ポリイミド樹脂、PBO樹脂、BCB樹脂等を用いる。
また、第2の絶縁層29には、外部電極33を形成する箇所に開口部31が設けられる。そして、この開口部31に、例えばはんだボール、はんだ印刷、はんだめっき等によるバンプ状の外部電極33が形成される。外部電極33は、半導体装置と外部機器とを接続するため、外部機器の電極等の配置に合わせて設けられる。
The second insulating
The second insulating
上述の実施の形態では、能動素子10が第2の絶縁層29で被覆され、さらに、絶縁層29がパターニングされることにより、第2の導電層28によってパッド電極12が再配線される構成である。
このため、例えば、能動素子をフェイスアップで搭載した場合であっても、能動素子を搭載するため基板に掘り込みによる凹部を形成せずに、能動素子の厚さによる段差を解消することができる。したがって、能動素子の電極と下部導電層との接続の際の段差に起因する開口不良、例えばパターン潰れを防ぐことができる。
In the above-described embodiment, the
For this reason, for example, even when the active element is mounted face up, the step due to the thickness of the active element can be eliminated without forming a recess by digging in the substrate to mount the active element. . Therefore, it is possible to prevent an opening defect, for example, pattern crushing, caused by a step difference between the active element electrode and the lower conductive layer.
なお、上述の例においては能動素子とダイアタッチフィルムとの厚さの和と、導電性ポストの厚さとを略同一として、能動素子と導電性ポストの高さを略同一としたが、これらの高さは厳密に同一である必要はなく、上述した能動素子の厚さに相当する段差に起因して開口不良、パターン潰れが生じない程度であればよい。具体的には、能動素子と導電性ポストとにおいて高さ方向のバラツキの範囲が15μm以内であれば、高さの違いに起因する開口不良、パターン潰れが発生しない。このため、能動素子と導電性ポストとは、それぞれ7.5μm以下程度の誤差でほぼ同じ高さとなればよい。
また、凹部を形成する必要がないため、能動素子を搭載する基板として、表面に電子回路及び電極が形成された能動素子ウエハを用いることができる。
In the above example, the sum of the thickness of the active element and the die attach film and the thickness of the conductive post are substantially the same, and the height of the active element and the conductive post are substantially the same. The heights do not have to be exactly the same, as long as they do not cause a defective opening or pattern collapse due to the step corresponding to the thickness of the active element described above. Specifically, if the range of variation in the height direction between the active element and the conductive post is within 15 μm, the opening defect and the pattern collapse due to the difference in height do not occur. For this reason, the active element and the conductive post need only have substantially the same height with an error of about 7.5 μm or less.
Further, since it is not necessary to form a recess, an active element wafer having an electronic circuit and electrodes formed on the surface can be used as a substrate on which an active element is mounted.
次に、本発明の実施の形態に係わる半導体装置の製造方法の一例について説明する。
まず、図2(a)に示すように、基板20を例えば能動素子ウエハによって形成し、図示しないトランジスタ等の能動素子を含む電子回路及び下地絶縁膜21を形成する。そして、この電子回路に接続する第1の導電層22と形成する。
また、基板20に形成した電子回路(図示省略)、第1の導電層22及び下地絶縁膜21の周囲に、後の工程で固片化する大きさに合わせてスクライブライン39を形成する。
さらに、第1の導電層22及びスクライブライン39上を除いて電子回路を被覆するパッシベーション膜23を形成する。
Next, an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described.
First, as shown in FIG. 2A, a
In addition, a
Further, a
次に、図2(b)に示すように、基板20上に第1の導電層22と接続する導電性ポストを電解Cuめっきによって形成するため、また、第1の導電層22と導電性ポストとを電気的に接続するため、第1のシード層24を形成する。
第1のシード層24は、例えば、スパッタリング法により、例えば、Tiを160nm成膜した後、この上にCuを600nm成膜することにより形成する。
Next, as shown in FIG. 2B, a conductive post connected to the first
The
次に、第1のシード層24上全面に、スピンコート、真空ラミネート等によりレジスト層40を形成する。そして、フォトリソグラフィ工程により、レジスト層40に露光、現像処理を行い、図2(c)に示すように、後の工程で導電性ポスト25を形成する部分のレジスト層40を除去する。
Next, a resist
そして、図3(d)に示すように、レジスト層40が除去された部分に、例えば、電解めっきによりCu層を成長させ、導電性ポスト25を形成する。
このときの電解めっきは、例えば、電流密度を1.5A/dm2で行う。
導電性ポスト25は、後の工程で基板20上に搭載する能動素子10とダイアタッチフィルム14との厚さの合計と略同一の厚さに形成する。例えば、能動素子10の厚さを25μm、ダイアタッチフィルム14の厚さを10μmとすると、導電性ポスト25は能動素子10と高さが略同一になるように、35μm程度の厚さで形成する。また、導電性ポスト25は、接続不良を防ぐためアスペクト比を1以上で形成する。
Then, as shown in FIG. 3D, a
The electrolytic plating at this time is performed at a current density of 1.5 A / dm 2 , for example.
The
次に、図3(e)に示すように、溶剤等によりレジスト層40を除去した後、不要な第1のシード層24を除去する。第1のシード層24の除去は、導電性ポスト25をマスクとしてウェットエッチング等により行う。まず、上層のCu層を除去し、この後下層のTi層を除去する。
Next, as shown in FIG. 3E, after removing the resist
次に、図3(f)に示すように、薄固片化した能動素子10をフェイスアップで基板20上に搭載する。能動素子10の薄固片化は、例えば、トランジスタ等の能動素子を含む電子回路を形成したウエハの裏面を研削し、ダイアタッチフィルム14をラミネートした後、ダイシングすることにより行う。そして、導電性ポスト25を形成した箇所を除き、基板20のパッシベーション膜23上に、ダイアタッチフィルム14を裏面に備えた能動素子10を搭載する。能動素子10の搭載は、例えば、加重2.5N、温度230℃、押し込み量0.3mmの条件で行う。
ここで例えば能動素子10の厚さを25μm以上とし、ダイアタッチフルム14の厚さを10μm以上とすると、能動素子10は基板20の表面から35μm以上の高さで搭載される。
この搭載は、例えば能動素子ウエハの特徴的なパターンや導電性ポスト25等を位置決めとし、±2.5μmの精度によって行うことができる。これにより、能動素子10の位置ずれを防ぎ、導電層との接続不良を防ぐことができる。
Next, as shown in FIG. 3F, the thinned
Here, for example, when the thickness of the
This mounting can be performed with an accuracy of ± 2.5 μm by positioning, for example, a characteristic pattern of the active element wafer, the
次に、図4(g)に示すように、能動素子10を搭載後、印刷版42を基板20上に位置合わせする。印刷版42には、印刷法によって第1の絶縁層26を形成するためのパターンが形成されている。
また、基板20と印刷版42との位置合わせは、例えば、能動素子10に予め印刷用のアライメントマークを形成し、このアライメントマークに印刷版42を合わせることによって行う。または、能動素子10の特徴的なパターンを印刷用のアライメントとし、能動素子10と印刷版42の位置合わせを行ってもよい。このときの印刷版42の位置合わせの精度は、例えば±10μm程度となる。
位置合わせされた印刷版42は、能動素子10の上面及び導電性ポストの上面に密着させる。
Next, as shown in FIG. 4G, after mounting the
The alignment between the
The aligned
印刷版42に形成されたパターンは、能動素子10と導電性ポスト25との間、及び、導電性ポスト25とスクライブライン39との間以外がマスキングされた構成である。また、導電性ポスト25上の印刷版42のマスキングは、導電性ポスト42の上面の面積よりも小さい面積の開口をもつパターンとする。
The pattern formed on the
さらに、印刷版42には、スクライブライン39上に印刷した樹脂が流れないように、スクライブライン39上に位置する部分の印刷版42に、他の部分とは厚さの異なるストッパー部43が形成されている。
そして、印刷版42を基板20上に密着させる際に、このストッパー部43がスクライブライン39上を覆って密着する。このため、スクライブライン39内に樹脂が流れ込まないようにすることができる。さらに、ストッパー部43と導電性ポスト25との間に、印刷による絶縁性樹脂を形成することができる。
Further, the
When the
次に、図4(h)に示すように、第1の絶縁層26を印刷法で形成する。第1の絶縁層26の材料は、例えばエポキシ樹脂、アクリル樹脂、ポリイミド樹脂、PBO樹脂を用いる。第1の絶縁層26は、液状の絶縁性樹脂45を、例えば金属スキージ44によってアタック角度60°〜70°、速度10〜20mm/s、印圧0.25Mpaで行う。また、第1の絶縁層26は、印刷版42が基板20から離れる際に、印刷用の樹脂26の印刷版42の裏側への回りこみ、ブリードすなわちにじみ出しを考慮して、能動素子10及び導電性ポスト25から50μm以上の幅で形成する。
Next, as shown in FIG. 4H, the first insulating
また、能動素子10及び導電性ポストに印刷版42を密着させて絶縁性樹脂を印刷することにより、印刷版42の厚さ分、能動素子10及び導電性ポスト25よりも第1の絶縁性樹脂が厚く形成される。
そして、導電性ポスト25上の印刷版42が、導電性ポスト25の上面の面積よりも小さい面積でマスキングされていることにより、導電性ポスト25上の中心部に第1の絶縁層26の開口部30が形成される。ここで、導電性ポスト25上のマスキングの開口面積が導電性ポスト25の上面以上の大きさである場合は、マスキングされた印刷版42の裏側に液状の樹脂が回りこまず、導電性ポスト25の側面が露出してしまう。この場合、この導電性ポスト25の側面付近の第1の絶縁層26において段差ができてしまう。
しかしながら、図4(g)及び(h)で示すように、導電性ポスト25上部の印刷版42のマスキングの面積を、導電性ポスト25の上面の面積よりも小さくすることにより、導電性ポスト25の側面で段差を発生させずに、第1の絶縁層26を形成することができる。また、絶縁性樹脂によって導電性ポスト25を被覆して保護することができる。
Further, by printing the insulating resin by bringing the
Then, the
However, as shown in FIGS. 4G and 4H, the masking area of the
上述のように、印刷版42を能動素子10及び導電性ポスト25の上面に密着させた状態で印刷することにより、簡易な方法で上面が平坦な第1の絶縁層26を形成することができる。このため、別の工程において絶縁層の平坦化を行う必要がない。
また、導電性ポスト25上において印刷版42のマスキングを、導電性ポスト25の上面の面積よりも小さくすることにより、導電性ポスト25上に、確実に開口部30を形成することができる。このため、導電性ポストの表面を露出するための絶縁層の除去等を行う必要がない。
したがって、半導体装置を製造する際の工程数を削減することが可能である。
As described above, by printing with the
Further, by making the masking of the
Therefore, it is possible to reduce the number of processes when manufacturing a semiconductor device.
また、この方法によれば、例えば、能動素子の高さと導電性ポストの高さを略同一に形成すれば、能動素子の厚さに係わらず、絶縁層を印刷法によって形成することができる。このため、例えば、感光性の樹脂を使用して絶縁層を厚く形成した場合に、露光の際に発生するパターンの潰れ等の弊害が発生せず、安定して半導体装置を製造することができる。 Further, according to this method, for example, if the height of the active element and the height of the conductive post are formed substantially the same, the insulating layer can be formed by a printing method regardless of the thickness of the active element. For this reason, for example, when the insulating layer is formed thick using a photosensitive resin, the semiconductor device can be stably manufactured without causing adverse effects such as pattern collapse that occurs during exposure. .
次に、印刷法により形成された液状の絶縁性樹脂のパターンを硬化することにより、図4(i)に示すように、能動素子10、導電性ポスト25、及び、スクライブライン39の上面を除いて第1の絶縁層26を形成する。
Next, the liquid insulating resin pattern formed by the printing method is cured to remove the upper surface of the
次に、図5(j)に示すように、導電性ポスト25上に電解Cuめっきにより第2の導電層を形成するため、また、導電性ポスト25と第2の導電層との接続のため、第2のシード層27を形成する。
第2のシード層27は、例えば、スパッタリング法により、例えばTiを160nm等の厚さで成膜した後、Ti膜上にCu等を厚さ例えば600nmとして成膜して形成する。
Next, as shown in FIG. 5 (j), the second conductive layer is formed on the
The
次に、第2のシード層27上の全面に、スピンコート、真空ラミネート等によりレジスト層41を形成する。そして、フォトリソグラフィ工程により、レジスト層41に露光、現像処理を行い、図5(k)に示すように、後の工程で第2の導電層を形成する部分を除去するパターニングを行う。
Next, a resist
次に、図5(l)に示すように、レジスト層41が除去された部分に、例えば、電解めっきによりCu層を成長させ、第2の導電層28を形成する。
このときの電解めっきは、例えば、電流密度を1.5A/dm2で行い、第2の導電層28の厚さを例えば7μmとする。
Next, as shown in FIG. 5L, a Cu layer is grown on the portion from which the resist
The electrolytic plating at this time is performed, for example, at a current density of 1.5 A / dm 2 and the thickness of the second
次に、図6(m)に示すように、溶剤等によりレジスト層41を剥離する。さらに、図6(n)に示すように、不要な第2のシード層27を除去する。第2のシード層27の除去は、第2の導電層28をマスクにしてウェットエッチング等により行い、まず上層のCu層等を除去し、この後下層のTi層等を除去する。
Next, as shown in FIG. 6 (m), the resist
次に、図6(o)に示すように、第2の導電層28を形成した基板20の全面に、第2の絶縁層29を塗布する。第2の絶縁層29は、例えば、スピンコート法、フィルムラミネート法、印刷法、ディスペンス法等の方法を用いて、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、PBO樹脂、BCB樹脂等の絶縁膜により形成する。
Next, as shown in FIG. 6O, a second insulating
次に、図7(p)に示すように、第2の導電層28と外部電極33とを接続するための開口部31、及び、スクライブライン39に開口部を形成するように第2の絶縁層29をパターニングする。例えば、第2の絶縁層29を感光性の材料で形成する場合には、図6(o)で示したように、基板20上の全面に絶縁性材料を塗布した後、開口部に合わせてパターンが形成されたフォトマスクを用いて露光する。そして、現像により不要な部分の絶縁層を除去することにより、第2の絶縁層29を形成することができる。
Next, as shown in FIG. 7 (p), the second insulating
次に、図7(q)に示すように、開口部31にバンプ状等の外部電極33を形成する。外部電極33は、はんだボールの搭載、はんだ印刷、はんだめっきによって行う。例えば、外部電極33としてはんだボールを搭載する場合には、開口部31にフラックスを塗布した後、はんだボールを付着させてリフローで溶融接合を行う。そして、はんだボールの接合後、フラックスの洗浄を行う。
Next, as shown in FIG. 7 (q), bump-shaped
次に、基板20の薄固片化を行うことにより、図7(r)に示す半導体装置を形成することができる。
薄固片化は、例えば、基板20に形成したスクライブライン39において、基板20の最終厚さよりも深く、例えば最終厚さからさらに70μm程度深くまでハーフカットを行う。そして、バックグラインドにより基板20の裏面を研削することにより薄固片化を行うことができる。
また、例えば、基板20の裏面を完成厚さまでバックグラインドにより研削し、スクライブライン39においてフルカットダイシングを行うことで、薄固片化を行うことができる。
以上の工程により、本実施の形態の半導体装置を製造することができる。
Next, the semiconductor device shown in FIG. 7R can be formed by thinning the
Thinning is performed by, for example, half-cutting the
Further, for example, by grinding the back surface of the
Through the above steps, the semiconductor device of this embodiment can be manufactured.
以上説明したように、本発明の半導体装置の製造方法によれば、第1の絶縁層を印刷法で形成することにより、上面が平坦な絶縁層を形成することができる。したがって、別の工程において絶縁層の平坦化を行うことなく、平坦性に優れた絶縁層を形成することができる。
また、印刷法で第1の絶縁層を形成する際に、液状の絶縁性樹脂を用いる。液状の樹脂は粘性を有するため印刷版を外した後も印刷によって形成したパターンが崩れず、安定して絶縁層を形成することができる。
As described above, according to the method for manufacturing a semiconductor device of the present invention, an insulating layer having a flat upper surface can be formed by forming the first insulating layer by a printing method. Therefore, an insulating layer with excellent flatness can be formed without planarizing the insulating layer in another step.
In addition, when the first insulating layer is formed by a printing method, a liquid insulating resin is used. Since the liquid resin has viscosity, the pattern formed by printing does not collapse even after the printing plate is removed, and the insulating layer can be stably formed.
また、本発明の半導体装置では、基板上に搭載される能動素子の高さと略同一の高さで導電性ポストが形成される。このため、印刷法によって第1の絶縁層を形成する際、導電性ポストの上面に開口部を設けることにより、別の工程において導電性ポストを露出する必要がない。したがって、半導体装置を製造するための工程数を少なくすることができる。 In the semiconductor device of the present invention, the conductive post is formed at a height substantially the same as the height of the active element mounted on the substrate. For this reason, when forming the first insulating layer by the printing method, it is not necessary to expose the conductive post in another step by providing the opening on the upper surface of the conductive post. Therefore, the number of steps for manufacturing a semiconductor device can be reduced.
また、基板として、表面に電子回路及び電極が形成される能動素子を使用し、能動素子を積層することにより、半導体装置の多機能化が可能である。
また、能動素子及び第2の導電層を被覆して第2の絶縁層が形成されることにより、第2の導電層を保護し、半導体装置の外形を整えることができる。
In addition, by using an active element having an electronic circuit and an electrode formed on the surface as a substrate and stacking the active elements, the semiconductor device can have multiple functions.
In addition, since the second insulating layer is formed so as to cover the active element and the second conductive layer, the second conductive layer can be protected and the external shape of the semiconductor device can be adjusted.
本発明は、上述の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。 The present invention is not limited to the above-described configuration, and various other configurations can be employed without departing from the gist of the present invention.
10 能動素子、 12 パッド電極、 13,23 パッシベーション膜、 14 ダイアタッチフィルム、 20 基板、 21 下地絶縁層、 22 第1の導電層、 24 第1のシード層、 25 導電性ポスト、 26 第1の絶縁層、 27 第2のシード層、 28 第2の導電層、 29 第2の絶縁層、 30,31 開口部、 33 外部電極、 39 スクライブライン、 40,41 レジスト層、 42 印刷版、 43 ストッパー部、 44 スキージ、 45 液状の絶縁性樹脂
DESCRIPTION OF
Claims (6)
前記基板上に形成される第1の導電層と、
前記基板及び前記第1の導電層を被覆して形成される第1の絶縁層と、
前記基板に搭載される能動素子と、
前記第1の絶縁層上に形成され、前記能動素子の電極に接続される第2の導電層と、
前記第1の導電層と前記第2の導電層とを接続する導電性ポストとを備えた半導体装置において、
前記能動素子の高さと、前記導電性ポストの高さが略同一であり、
前記第1の絶縁層に、前記導電性ポストと前記第2の導電層とが接続される部分に開口部が形成され、前記開口部の面積が前記導電性ポストの上面の面積よりも小さい
ことを特徴とする半導体装置。 A substrate,
A first conductive layer formed on the substrate;
A first insulating layer formed to cover the substrate and the first conductive layer;
An active element mounted on the substrate;
A second conductive layer formed on the first insulating layer and connected to an electrode of the active element;
In a semiconductor device comprising a conductive post connecting the first conductive layer and the second conductive layer,
The height of the active element and the height of the conductive post are substantially the same,
An opening is formed in the first insulating layer at a portion where the conductive post and the second conductive layer are connected, and the area of the opening is smaller than the area of the upper surface of the conductive post. A semiconductor device characterized by the above.
前記第1の導電層上に導電性ポストを形成する工程と、
前記基板上に能動素子を搭載する工程と、
前記基板上の第1の導電層を覆い、前記導電性ポストの上面に開口部を設けて絶縁層を印刷法で形成する工程と、
前記絶縁層上に第2の導電層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 Forming a first conductive layer on the substrate;
Forming a conductive post on the first conductive layer;
Mounting an active element on the substrate;
Covering the first conductive layer on the substrate, providing an opening on the upper surface of the conductive post, and forming an insulating layer by a printing method;
Forming a second conductive layer on the insulating layer. A method for manufacturing a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007188372A JP5067056B2 (en) | 2007-07-19 | 2007-07-19 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007188372A JP5067056B2 (en) | 2007-07-19 | 2007-07-19 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009026945A true JP2009026945A (en) | 2009-02-05 |
JP5067056B2 JP5067056B2 (en) | 2012-11-07 |
Family
ID=40398486
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007188372A Expired - Fee Related JP5067056B2 (en) | 2007-07-19 | 2007-07-19 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5067056B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011129767A (en) * | 2009-12-18 | 2011-06-30 | Shinko Electric Ind Co Ltd | Manufacturing method for semiconductor device |
KR20170070779A (en) * | 2015-12-11 | 2017-06-22 | 에스케이하이닉스 주식회사 | Wafer level package and method for manufacturing the same |
WO2018198990A1 (en) * | 2017-04-24 | 2018-11-01 | ローム株式会社 | Electronic component and semiconductor device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004221417A (en) * | 2003-01-16 | 2004-08-05 | Casio Comput Co Ltd | Semiconductor device and its producing method |
JP2005175320A (en) * | 2003-12-12 | 2005-06-30 | Sony Corp | Semiconductor device and its manufacturing method |
JP2005175319A (en) * | 2003-12-12 | 2005-06-30 | Sony Corp | Semiconductor device and its manufacturing method |
JP2006216768A (en) * | 2005-02-03 | 2006-08-17 | Sony Corp | Semiconductor device and its fabrication process |
-
2007
- 2007-07-19 JP JP2007188372A patent/JP5067056B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004221417A (en) * | 2003-01-16 | 2004-08-05 | Casio Comput Co Ltd | Semiconductor device and its producing method |
JP2005175320A (en) * | 2003-12-12 | 2005-06-30 | Sony Corp | Semiconductor device and its manufacturing method |
JP2005175319A (en) * | 2003-12-12 | 2005-06-30 | Sony Corp | Semiconductor device and its manufacturing method |
JP2006216768A (en) * | 2005-02-03 | 2006-08-17 | Sony Corp | Semiconductor device and its fabrication process |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011129767A (en) * | 2009-12-18 | 2011-06-30 | Shinko Electric Ind Co Ltd | Manufacturing method for semiconductor device |
KR20170070779A (en) * | 2015-12-11 | 2017-06-22 | 에스케이하이닉스 주식회사 | Wafer level package and method for manufacturing the same |
KR102508551B1 (en) * | 2015-12-11 | 2023-03-13 | 에스케이하이닉스 주식회사 | Wafer level package and method for manufacturing the same |
WO2018198990A1 (en) * | 2017-04-24 | 2018-11-01 | ローム株式会社 | Electronic component and semiconductor device |
JPWO2018198990A1 (en) * | 2017-04-24 | 2020-02-27 | ローム株式会社 | Electronic components and semiconductor devices |
US11239189B2 (en) | 2017-04-24 | 2022-02-01 | Rohm Co., Ltd. | Electronic component and semiconductor device |
JP7160797B2 (en) | 2017-04-24 | 2022-10-25 | ローム株式会社 | Electronic components and semiconductor equipment |
US12051662B2 (en) | 2017-04-24 | 2024-07-30 | Rohm Co., Ltd. | Electronic component and semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP5067056B2 (en) | 2012-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI616767B (en) | Fingerprint sensor device and method | |
JP4395775B2 (en) | Semiconductor device and manufacturing method thereof | |
US8410614B2 (en) | Semiconductor device having a semiconductor element buried in an insulating layer and method of manufacturing the same | |
JP3953027B2 (en) | Semiconductor device and manufacturing method thereof | |
KR100621438B1 (en) | Stack chip package using photo sensitive polymer and manufacturing method thereof | |
TWI248654B (en) | Semiconductor package and method for manufacturing the same | |
US7727862B2 (en) | Semiconductor device including semiconductor constituent and manufacturing method thereof | |
US7939377B1 (en) | Method of manufacturing semiconductor element mounted wiring board | |
US20090194885A1 (en) | Semiconductor device having wiring line and manufacturing method thereof | |
JP5514559B2 (en) | WIRING BOARD, MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR PACKAGE | |
JP2011119615A (en) | Wiring board, method of manufacturing the same, and semiconductor package | |
US20190109092A1 (en) | Positioning structure having positioning unit | |
US7972903B2 (en) | Semiconductor device having wiring line and manufacturing method thereof | |
CN104037098A (en) | Package Structures and Methods for Forming the Same | |
JP5784775B2 (en) | Semiconductor package and manufacturing method thereof | |
US7615408B2 (en) | Method of manufacturing semiconductor device | |
TWI630665B (en) | Method of making chip package structure | |
JP5067056B2 (en) | Semiconductor device | |
US20090218686A1 (en) | Semiconductor, semiconductor module, method for manufacturing the semiconductor module, and mobile apparatus | |
US8232639B2 (en) | Semiconductor-device mounted board and method of manufacturing the same | |
CN104051287A (en) | Fan-Out Interconnect Structure and Method for Forming Same | |
TWI420610B (en) | Semiconductor device and manufacturing method therefor | |
JP2009123862A (en) | Semiconductor device and method for manufacturing the same | |
JP7347440B2 (en) | Manufacturing method of wiring board for semiconductor package | |
JP5880036B2 (en) | Electronic component built-in substrate, manufacturing method thereof, and multilayer electronic component built-in substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100628 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110707 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110712 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110902 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120207 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120402 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120717 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120730 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150824 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150824 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |