JP2009016586A - Semiconductor device, and manufacturing method thereof - Google Patents

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Kenichi Arai
健一 新井
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Abstract

<P>PROBLEM TO BE SOLVED: To miniaturize a semiconductor device in which electrical characteristics are measured by using an FET check transistor. <P>SOLUTION: The semiconductor device 100 is configured so that the electrical characteristics are measured by using a pad part 140g for a gate, a pad part 140s for a source and a pad part 140d for a drain before forming a passivation film 115 covering the pad part 140g for the gate, the pad part 140s for the source and the pad part 140d for the drain in the manufacture process. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

半導体装置の小型化・高機能化にともない、半導体装置の信頼性を確保する特性測定が行われている。特性測定のため、半導体装置内に形成されたチェックトランジスタは、ゲート電極および拡散層領域と接続するコンタクトと、コンタクトから配線を通じて、最上層に配置されたゲート電極パッド、ドレイン電極パッド、およびソース電極パッドとをそれぞれ接続させた構造を有している。   With the miniaturization and high functionality of semiconductor devices, characteristic measurements for ensuring the reliability of semiconductor devices are being performed. For the characteristic measurement, the check transistor formed in the semiconductor device includes a contact connected to the gate electrode and the diffusion layer region, and a gate electrode pad, a drain electrode pad, and a source electrode arranged in the uppermost layer through the contact to the wiring. Each pad is connected to each other.

図５、６を参照しつつ、チェックトランジスタの各電極パッドの配置について説明する。図５に示した各電極パッドは、図６に示した半導体装置３００が備えるチェックトランジスタの各電極パッド３５０ｄ、３５０ｓ、３５０ｇにそれぞれ対応している。
図５において、一つのチェックトランジスタ３１０の最上層には、ドレイン電極パッド３５０ｄ、ゲート電極パッド３５０ｇ、およびソース電極パッド３５０ｓが、２０μｍ間隔に並べて配置されている。各電極パッドの大きさはそれぞれ、５０μｍ×４０μｍである。また、一つのチェックトランジスタ３１０の大きさは、２００μｍ×８７μｍで、上下に配置された各チェックトランジスタ同士は、１０μｍずつ離して配置されている。
このように電極パッドは、広い面積を必要とするため、半導体装置の内部に配置することが困難であった。 The arrangement of the electrode pads of the check transistor will be described with reference to FIGS. Each electrode pad shown in FIG. 5 corresponds to each electrode pad 350d, 350s, 350g of the check transistor included in the semiconductor device 300 shown in FIG.
In FIG. 5, the drain electrode pad 350d, the gate electrode pad 350g, and the source electrode pad 350s are arranged in the uppermost layer of one check transistor 310 at intervals of 20 μm. Each electrode pad has a size of 50 μm × 40 μm. The size of one check transistor 310 is 200 μm × 87 μm, and the check transistors arranged above and below are arranged 10 μm apart.
Thus, since the electrode pad requires a large area, it has been difficult to arrange the electrode pad inside the semiconductor device.

特許文献１には、多層配線構造の半導体装置の内部に探針用配線端子を配置することによりチップサイズを増大させることなく、回路特性を測定することが記載されている。
特開平１０−２４２２２６号公報 Patent Document 1 describes that circuit characteristics are measured without increasing the chip size by disposing a probe wiring terminal inside a semiconductor device having a multilayer wiring structure.
JP-A-10-242226

しかしながら、特許文献１に記載された半導体装置では、最上層に電極パッドを設けているため、一定のパッド用の面積を確保しなければならず、パッドの小面積化、および半導体装置のさらなる小型化が困難であった。また、特性測定をする際には、最上層に設けられた電極パッドに電子ビームを照射してその一部を除去し、電極パッドの直下に形成された探針用配線端子を露出させる工程を必要とする。   However, in the semiconductor device described in Patent Document 1, since the electrode pad is provided in the uppermost layer, a certain area for the pad must be ensured, the pad area can be reduced, and the semiconductor device can be further reduced in size. It was difficult to convert. Also, when measuring the characteristics, the step of irradiating the electrode pad provided on the uppermost layer with an electron beam to remove a part thereof and exposing the probe wiring terminal formed immediately below the electrode pad I need.

本発明による半導体装置は、半導体基板と、半導体基板上に形成され、ゲート電極、ソース拡散層およびドレイン拡散層を含むＦＥＴと、ＦＥＴ上に形成された多層配線構造と、多層配線構造上に形成された保護膜と、を有し、多層配線構造は、ゲート電極の上方に形成されたゲート用パッド部と、ソース拡散層の上方に形成されたソース用パッド部と、ドレイン拡散層の上方に形成されたドレイン用パッド部と、ゲート電極とゲート用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第１の導電体と、ソース拡散層とソース用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第２の導電体と、ドレイン拡散層とドレイン用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第３の導電体と、を有し、半導体装置の製造過程において、ゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を覆う保護膜を形成する前に、ゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を用いて電気的特性の測定がなされるように構成されたことを特徴とする。   A semiconductor device according to the present invention is formed on a semiconductor substrate, an FET formed on the semiconductor substrate and including a gate electrode, a source diffusion layer and a drain diffusion layer, a multilayer wiring structure formed on the FET, and a multilayer wiring structure A multi-layer wiring structure including a gate pad portion formed above the gate electrode, a source pad portion formed above the source diffusion layer, and a drain diffusion layer. A first conductor formed by connecting the formed drain pad portion, the gate electrode and the gate pad portion, and alternately laminating vias and contact pads, and a source diffusion layer and a source pad portion. A second conductor formed by alternately connecting vias and contact pads, a drain diffusion layer and a drain pad part are connected, and vias and contact pads are alternately stacked; In the manufacturing process of the semiconductor device, the gate pad portion and the source pad portion are formed before forming the protective film covering the gate pad portion, the source pad portion, and the drain pad portion. In addition, the electrical characteristics are measured using the drain pad portion.

この半導体装置においては、ゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を覆う保護膜を形成する前に、ゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を用いて電気的特性の測定がなされるように構成されている。
かかる構成の半導体装置によれば、半導体装置の内部に形成されたゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を用いて電気的特性の測定をすることができるため、電極パッドを必要としない。また、保護膜に開口部が形成されない。そのため、半導体装置の小型化を可能とする。 In this semiconductor device, before forming a protective film covering the gate pad portion, the source pad portion, and the drain pad portion, the gate pad portion, the source pad portion, and the drain pad portion are used to It is configured to measure the mechanical characteristics.
According to the semiconductor device having such a configuration, the electrical characteristics can be measured using the gate pad portion, the source pad portion, and the drain pad portion formed inside the semiconductor device. do not need. In addition, no opening is formed in the protective film. Therefore, it is possible to reduce the size of the semiconductor device.

また、本発明による半導体装置の製造方法は、半導体基板上にゲート電極、ソース拡散層およびドレイン拡散層を含むＦＥＴを形成する工程と、ＦＥＴ上に、ゲート電極の上方に形成されたゲート用パッド部と、ソース拡散層の上方に形成されたソース用パッド部と、ドレイン拡散層の上方に形成されたドレイン用パッド部と、ゲート電極とゲート用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第１の導電体と、ソース拡散層とソース用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第２の導電体と、ドレイン拡散層とドレイン用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第３の導電体と、を有する多層配線を形成する工程と、ゲート用パッド部、ソース用パッド部、およびドレイン用パッド部を用いて電気的特性の測定をする工程と、を含むことを特徴とする。   The method of manufacturing a semiconductor device according to the present invention includes a step of forming an FET including a gate electrode, a source diffusion layer and a drain diffusion layer on a semiconductor substrate, and a gate pad formed on the FET above the gate electrode. A source pad portion formed above the source diffusion layer, a drain pad portion formed above the drain diffusion layer, the gate electrode and the gate pad portion, and a via and a contact pad Are connected to the source diffusion layer and the source pad portion, and vias and contact pads are alternately stacked, a drain diffusion layer, A step of forming a multi-layer wiring having a third conductor formed by alternately connecting vias and contact pads and connecting the drain pad, and a gate pad and a source pad. Parts and characterized in that it comprises a the steps of measuring electrical characteristics using the drain pad section.

この製造方法においては、ゲート用パッド部、ソース／ドレイン用パッド部を用いて電気的特性の測定をすることができるため、半導体装置の製造過程で電気的特性の測定をすることが可能となる。そのため、電極パッドを設けたり除去したりする工程が不要となり、小型化に適した構造の半導体装置を得ることができる。また、電気的特性の測定のために保護膜に開口部を形成する工程が省略できる。   In this manufacturing method, since the electrical characteristics can be measured using the gate pad portion and the source / drain pad portion, the electrical characteristics can be measured during the manufacturing process of the semiconductor device. . Therefore, the process of providing or removing the electrode pad is not necessary, and a semiconductor device having a structure suitable for downsizing can be obtained. Further, the step of forming the opening in the protective film for measuring the electrical characteristics can be omitted.

本発明によれば、ＦＥＴチェックトランジスタを内部に有し、小型化に適した構造の半導体装置およびその製造方法が実現される。   According to the present invention, a semiconductor device having an FET check transistor inside and having a structure suitable for downsizing and a manufacturing method thereof are realized.

以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。   Hereinafter, preferred embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be described in detail with reference to the drawings. In the description of the drawings, the same reference numerals are assigned to the same elements, and duplicate descriptions are omitted.

（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１００は、半導体基板１１０と、半導体基板１１０上に形成されたＭＯＳチェックトランジスタ、ＭＯＳチェックトランジスタ上に形成された多層配線構造を有している。本実施形態において半導体基板１１０は、Ｐ型シリコン基板である。 (First embodiment)
FIG. 1 is a sectional view showing a first embodiment of a semiconductor device according to the present invention. The semiconductor device 100 has a semiconductor substrate 110, a MOS check transistor formed on the semiconductor substrate 110, and a multilayer wiring structure formed on the MOS check transistor. In the present embodiment, the semiconductor substrate 110 is a P-type silicon substrate.

より詳細には、ＭＯＳチェックトランジスタは、半導体基板１１０上に形成されたＰウェル領域１１１と、前記Ｐウェル領域１１１上に形成されたゲート電極１２０と、ゲート電極１２０の両脇に形成されたソース拡散層１２１およびドレイン拡散層１２２とを有している。
半導体基板１１０の表層には、ＭＯＳチェックトランジスタを他の素子と分離する素子分離領域１２３も形成されている。素子分離領域１２３は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。本実施形態において素子分離領域１２３は、ソース拡散層１２１およびドレイン拡散層１２２のそれぞれのゲート電極１２０とは反対側に形成されている。 More specifically, the MOS check transistor includes a P well region 111 formed on the semiconductor substrate 110, a gate electrode 120 formed on the P well region 111, and a source formed on both sides of the gate electrode 120. A diffusion layer 121 and a drain diffusion layer 122 are included.
An element isolation region 123 that isolates the MOS check transistor from other elements is also formed on the surface layer of the semiconductor substrate 110. The element isolation region 123 is, for example, LOCOS (Local Oxidation of Silicon) or STI (Shallow Trench Isolation). In the present embodiment, the element isolation region 123 is formed on the opposite side to the gate electrode 120 of each of the source diffusion layer 121 and the drain diffusion layer 122.

多層配線構造は、ゲート電極１２０の上方に形成されたゲート用パッド部１４０ｇと、ソース拡散層１２１およびドレイン拡散層１２２の上方にそれぞれ形成されたソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄと、導電体１４５を含んでなる。   The multilayer wiring structure includes a gate pad portion 140g formed above the gate electrode 120, a source pad portion 140s and a drain pad portion 140d formed above the source diffusion layer 121 and the drain diffusion layer 122, respectively. A conductor 145 is included.

ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄは、導電体１４５上に形成され、導電体１４５と電気的に接続している。また、外部回路と接続されるための電極は有さない。ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄの面積は、下層に形成されたコンタクトパッド１４０の面積よりも小さい。また、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄは、それぞれ、ゲート電極１２０、ソース拡散層１２１およびドレイン拡散層１２２の電気的特性測定用パッドとして機能する。電気的特性の測定される際に、端子を設けてもよい。こうすることにより、電極パッドを設けることなく電気的特性測定がなされた半導体装置の小型化が可能となる。   The gate pad portion 140g, the source pad portion 140s, and the drain pad portion 140d are formed on the conductor 145 and are electrically connected to the conductor 145. Moreover, it does not have an electrode for connecting with an external circuit. The areas of the gate pad portion 140g, the source pad portion 140s, and the drain pad portion 140d are smaller than the area of the contact pad 140 formed in the lower layer. The gate pad portion 140g, the source pad portion 140s, and the drain pad portion 140d function as electrical characteristic measurement pads for the gate electrode 120, the source diffusion layer 121, and the drain diffusion layer 122, respectively. A terminal may be provided when the electrical characteristics are measured. By doing so, it is possible to reduce the size of the semiconductor device in which the electrical characteristics are measured without providing an electrode pad.

導電体１４５は、ビア１３０とコンタクトパッド１４０とが交互に積層してなる。
第１の導電体１４５は、ゲート電極１２０とゲート用パッド部１４０ｇとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる。第２の導電体１４５は、ソース拡散層１２１とソース用パッド部１４０ｓとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる。第３の導電体１４５は、ドレイン拡散層１２２とドレイン用パッド部１４０ｄとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる。各導電体１４５はコンタクト１３０ａを介して、ゲート電極１２０、ソース拡散層１２１およびドレイン拡散層１２２とそれぞれ接続している。 The conductor 145 is formed by alternately laminating the vias 130 and the contact pads 140.
The first conductor 145 connects the gate electrode 120 and the gate pad portion 140g, and the vias 130 and the contact pads 140 are alternately stacked. The second conductor 145 connects the source diffusion layer 121 and the source pad portion 140s, and is formed by alternately laminating the vias 130 and the contact pads 140. The third conductor 145 connects the drain diffusion layer 122 and the drain pad portion 140d, and is formed by alternately laminating the vias 130 and the contact pads 140. Each conductor 145 is connected to the gate electrode 120, the source diffusion layer 121, and the drain diffusion layer 122 through a contact 130a.

半導体基板１１０上に、絶縁膜１１２、絶縁膜１１３、および絶縁膜１１４が順に積層されている。絶縁膜１１２，１１３，および１１４は、例えばＳｉＯ２膜である。これらの絶縁膜１１２，１１３，および１１４の全てが同一の材料によって形成されている必要はない。 Over the semiconductor substrate 110, an insulating film 112, an insulating film 113, and an insulating film 114 are sequentially stacked. The insulating films 112, 113, and 114 are, for example, SiO 2 films. All of these insulating films 112, 113, and 114 need not be formed of the same material.

絶縁膜１１４上には、パッシベーション膜１１５が形成されている。パッシベーション膜１１５は、半導体装置１００の保護膜として機能する。パッシベーション膜１１５の材料としては特に限定されないが、例えばポリイミドなどを用いることができる。   A passivation film 115 is formed on the insulating film 114. The passivation film 115 functions as a protective film for the semiconductor device 100. The material of the passivation film 115 is not particularly limited, and for example, polyimide or the like can be used.

図１を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１００の製造方法の一例を説明する。
まず、ゲート電極１２０と、ゲート電極１２０の両脇に形成されたソース拡散層１２１およびドレイン拡散層１２２等を有するＭＯＳトランジスタが形成された半導体基板を準備する。続けて、その上にゲート電極１２０の上方に形成されたゲート用パッド部１４０ｇと、ソース拡散層１２１の上方に形成されたソース用パッド部１４０ｓと、ドレイン拡散層１２２の上方に形成されたドレイン用パッド部１４０ｄと、ゲート電極１２０とゲート用パッド部１４０ｇとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる第１の導電体１４５と、ソース拡散層１２１とソース用パッド部１４０ｓとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる第２の導電体１４５と、ドレイン拡散層１２２とドレイン用パッド部１４０ｄとを接続し、ビア１３０とコンタクトパッド１４０とが交互に積層してなる第３の導電体１４５と、を有する多層配線を形成する。
次に、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄを覆う絶縁膜１１４を形成し、さらにパッシベーション膜１１５を形成して、図１に示す半導体装置１００が得られる。 With reference to FIG. 1, an example of a method for manufacturing a semiconductor device 100 will be described as an embodiment of a method for manufacturing a semiconductor device according to the present invention.
First, a semiconductor substrate on which a MOS transistor having the gate electrode 120 and the source diffusion layer 121 and the drain diffusion layer 122 formed on both sides of the gate electrode 120 is prepared. Subsequently, a gate pad portion 140g formed above the gate electrode 120, a source pad portion 140s formed above the source diffusion layer 121, and a drain formed above the drain diffusion layer 122. A first conductor 145 that connects the pad portion 140d, the gate electrode 120, and the gate pad portion 140g, and the vias 130 and the contact pads 140 are alternately stacked; the source diffusion layer 121; and the source pad The second conductor 145 formed by alternately laminating the vias 130 and the contact pads 140, the drain diffusion layer 122, and the drain pad 140d are connected, and the vias 130 and the contact pads 140 are connected. And a third conductor 145 formed by alternately laminating and are formed.
Next, an insulating film 114 that covers the gate pad portion 140g, the source pad portion 140s, and the drain pad portion 140d is formed, and further a passivation film 115 is formed, whereby the semiconductor device 100 shown in FIG. 1 is obtained.

ここで、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄを用いた電気的特性の測定方法について説明する。
まず、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄを覆う絶縁膜１１４に対し、絶縁膜１１４を貫通し導電体１４５に達する開口部を形成する。開口部の形成は、集束イオンビームを絶縁膜１１４にあて、絶縁膜１１４の一部を除去して行われる。これにより、開口部の底部にゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄが露出する。続いて、ゲート用パッド部１４０ｇ、ソース用パッド部１４０ｓ、ドレイン用パッド部１４０ｄに探針をあて、それぞれの電気的特性を測定することができる。 Here, a method of measuring electrical characteristics using the gate pad portion 140g, the source pad portion 140s, and the drain pad portion 140d will be described.
First, an opening that penetrates the insulating film 114 and reaches the conductor 145 is formed in the insulating film 114 that covers the gate pad portion 140g, the source pad portion 140s, and the drain pad portion 140d. The opening is formed by applying a focused ion beam to the insulating film 114 and removing a part of the insulating film 114. As a result, the gate pad portion 140g, the source pad portion 140s, and the drain pad portion 140d are exposed at the bottom of the opening. Subsequently, a probe can be applied to the gate pad portion 140g, the source pad portion 140s, and the drain pad portion 140d to measure the respective electrical characteristics.

本実施形態の効果を説明する。
半導体装置１００においては、最上層のソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄはそれぞれ、ソース拡散層１２１、ゲート電極１２０、およびドレイン拡散層１２２と接続されている。かかる構造の半導体装置１００によれば、電気的特性測定用パッドを配置することなく、ＭＯＳチェックトランジスタを内部に有する半導体装置の電気的特性の測定を行うことができる。これにより、半導体装置のさらなる小面積化が可能となる。
図４は、電極パッドを有しない半導体装置１００の平面図である。図４に示すように、電極パッドを有しないためＭＯＳチェックトランジスタの面積が縮小し、半導体装置の小型化が可能となる。 The effect of this embodiment will be described.
In the semiconductor device 100, the uppermost source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d are connected to the source diffusion layer 121, the gate electrode 120, and the drain diffusion layer 122, respectively. According to the semiconductor device 100 having such a structure, it is possible to measure the electrical characteristics of the semiconductor device having the MOS check transistor therein without disposing the electrical characteristic measurement pads. Thereby, the area of the semiconductor device can be further reduced.
FIG. 4 is a plan view of the semiconductor device 100 having no electrode pad. As shown in FIG. 4, since the electrode pad is not provided, the area of the MOS check transistor is reduced, and the semiconductor device can be miniaturized.

本実施形態においては、上述のとおり、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを覆うパッシベーション膜１１５を形成する前に、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを用いて電気的特性の測定がなされるように構成されている。したがって、電極パッドを必要としない。また、パッシベーション膜１１５に開口部が形成されない。そのため、半導体装置１００のさらなる小型化を可能とする。   In the present embodiment, as described above, before forming the passivation film 115 that covers the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d, the source pad portion 140s and the gate pad portion 140g. , And the drain pad portion 140d is used to measure the electrical characteristics. Therefore, no electrode pad is required. In addition, no opening is formed in the passivation film 115. Therefore, the semiconductor device 100 can be further reduced in size.

また、本実施形態の半導体装置１００の製造方法においては、上述のようにパッシベーション膜１１５を形成する前に、電気的特性の測定をすることができるため、半導体装置１００の製造過程で電気的特性の測定をすることが可能となる。そのため、電極パッドを設けたり除去したりする工程が不要となり、小型化に適した構造の半導体装置１００を得ることができる。また、電気的特性の測定のためにパッシベーション膜１１５に開口部を形成する工程が省略できる。   In the method for manufacturing the semiconductor device 100 according to the present embodiment, since the electrical characteristics can be measured before forming the passivation film 115 as described above, It becomes possible to measure. Therefore, the process of providing or removing the electrode pad is not necessary, and the semiconductor device 100 having a structure suitable for downsizing can be obtained. Further, the step of forming an opening in the passivation film 115 for measuring the electrical characteristics can be omitted.

ところで、特許文献１には、電極パッドの下層部に探針用配線端子を設け、探針用配線端子の直上に窓部を形成して、窓部から電子ビームを照射して電気的特性の測定を行うことが述べられている。
しかしながら、特許文献１に記載のような場合、電気的特性の測定のために電極パッドを除去する必要がある、電子ビームを照射するためその周辺の電極パッドに悪影響を及ぼす可能性がある、または、探針用配線端子が下層部にあるため確実な特性測定が困難になる等の問題がある。これに対して、本実施形態においては、パッシベーション膜１１５を形成する前に、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを使用して電気的特性測定をおこなうため、電極パッドを不要とし、かつ電気的特性測定工程が短縮できる。 By the way, in Patent Document 1, a probe wiring terminal is provided in a lower layer part of an electrode pad, a window part is formed immediately above the probe wiring terminal, and an electron beam is irradiated from the window part to provide electrical characteristics. Making measurements is stated.
However, in the case as described in Patent Document 1, it is necessary to remove the electrode pad for measuring the electrical characteristics, there is a possibility that the surrounding electrode pad may be adversely affected due to the irradiation with the electron beam, or Further, since the probe wiring terminal is in the lower layer, there is a problem that it is difficult to reliably measure the characteristics. On the other hand, in the present embodiment, before the passivation film 115 is formed, the electrical characteristics are measured using the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d. An electrode pad is not required and the electrical characteristic measurement process can be shortened.

（第２実施形態）
図２は、本発明による半導体装置の第２実施形態を示す断面図である。本実施の形態において、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄ上にさらにタングステン膜１５０が形成された点で、第１実施形態と異なる。 (Second Embodiment)
FIG. 2 is a sectional view showing a second embodiment of the semiconductor device according to the present invention. This embodiment is different from the first embodiment in that a tungsten film 150 is further formed on the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d.

半導体装置２００は、図１を参照して説明した第１実施形態における半導体装置１００とほぼ同様の構成を有するが、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄ上にタングステン膜１５０をさらに含む。   The semiconductor device 200 has substantially the same configuration as that of the semiconductor device 100 according to the first embodiment described with reference to FIG. 1, but on the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d. A tungsten film 150 is further included.

本実施の形態における半導体装置２００は、第１実施形態で説明したのと同様にして、導電体１４５上にソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄが形成される。
続いて、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄ上に、タングステン膜１５０をそれぞれ形成する。
図３に示すように、パッド部に対し、ガス銃１９０からタングステンの原料ガスを吹きつけながら、イオン銃１８０を用いてイオンビームを上方から照射する。イオンビームが照射されている部分のみにタングステン膜１５０が堆積するため、イオンビームを走査することにより、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄ上にそれぞれタングステン膜１５０が形成される（図２）。
ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを用いた電気的特性の測定はタングステン膜１５０を通じて行われる。すなわち、タングステン膜１５０にそれぞれ探針をあて、電気的特性の測定を行うことができる。
このようにして、図２に示す半導体装置２００が得られる。
本実施形態においても、第１実施形態と同様の効果が得られる。 In the semiconductor device 200 in the present embodiment, the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d are formed on the conductor 145 in the same manner as described in the first embodiment. .
Subsequently, a tungsten film 150 is formed on each of the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d.
As shown in FIG. 3, an ion beam is irradiated from above using an ion gun 180 while blowing a tungsten source gas from a gas gun 190 to the pad portion. Since the tungsten film 150 is deposited only on the portion irradiated with the ion beam, the tungsten film 150 is respectively formed on the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d by scanning the ion beam. Is formed (FIG. 2).
Electrical characteristics are measured through the tungsten film 150 using the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d. That is, the electrical characteristics can be measured by applying a probe to each tungsten film 150.
In this way, the semiconductor device 200 shown in FIG. 2 is obtained.
Also in this embodiment, the same effect as the first embodiment can be obtained.

本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄの面積はいずれも、コンタクトパッドと同一または小さい面積であればよい。また、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄの形状は特に限定されないが、例えば、平面視において矩形でもよい。これにより、さらなる小面積化が可能となる。   The semiconductor device and the manufacturing method thereof according to the present invention are not limited to the above-described embodiment, and various modifications can be made. For example, the areas of the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d may be the same or smaller than the contact pads. The shapes of the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d are not particularly limited, but may be rectangular in plan view, for example. Thereby, the area can be further reduced.

また、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄの形成位置は、いずれも、スクライブ領域に形成されているとすることができる。ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを備えたチェックトランジスタが、スクライブ線上に配置された場合、ダイシング後は半導体装置とチェックトランジスタとは切り離されてしまうので、その後の電気的特性測定は不可能となる。また、製品化市場に出回った後に不良半導体装置として回収された場合、その不良解析をすることが難しい。しかし、スクライブ領域にソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを配置していることにより、このような問題を防ぐことができる。   The formation positions of the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d can all be formed in the scribe region. When the check transistor including the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d is disposed on the scribe line, the semiconductor device and the check transistor are separated after dicing. It becomes impossible to measure the electrical characteristics. In addition, when the product is collected as a defective semiconductor device after being marketed, it is difficult to analyze the failure. However, such a problem can be prevented by disposing the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d in the scribe region.

また、本実施形態においては、パッシベーション膜１５０を形成する前に電気的特性測定をおこなったが、パッシベーション膜１５０を形成したあとでも、パッシベーション膜１５０を剥がし、上述と同様にして電気的特性測定をおこなうことができる。この場合でも、ソース用パッド部１４０ｓ、ゲート用パッド部１４０ｇ、およびドレイン用パッド部１４０ｄを用いて電気的特性測定後に、パッシベーション膜１５０を形成することができる。パッシベーション膜１５０は、たとえば発煙硝酸を用いて剥がすことができる。   In this embodiment, the electrical characteristics are measured before forming the passivation film 150. However, even after the passivation film 150 is formed, the passivation film 150 is peeled off, and the electrical characteristics are measured in the same manner as described above. Can be done. Even in this case, the passivation film 150 can be formed after measuring the electrical characteristics using the source pad portion 140s, the gate pad portion 140g, and the drain pad portion 140d. The passivation film 150 can be peeled off using fuming nitric acid, for example.

さらに、第１の導電体１４５は、ゲート電極１２０とゲート用パッド部１４０ｇのみとを接続し、第２の導電体１４５は、ソース拡散層１２１とソース用パッド部１４０ｓのみと接続し、第３の導電体１４５は、ドレイン拡散層１２２とドレイン用パッド部１４０ｄのみと接続する構成としてもよい。これにより、他の配線の影響を受けることなくそれぞれの電気的特性の測定がより正確にできる。   Further, the first conductor 145 connects only the gate electrode 120 and the gate pad portion 140g, and the second conductor 145 connects only the source diffusion layer 121 and the source pad portion 140s, The conductor 145 may be connected to only the drain diffusion layer 122 and the drain pad portion 140d. This makes it possible to measure each electrical characteristic more accurately without being affected by other wiring.

なお、本実施形態においては半導体基板１１０上にコンタクトパッド１４０が２層積層された例を示したが、何層積層されてもよい。また、本実施形態においてはＭＯＳトランジスタを備えた半導体装置について説明したが、これに限られない。さらに、本実施形態においては金属膜として、タングステン膜１５０が形成された例を示したが、導通性のある材料であれば他の金属でもよく、これに限られない。また、半導体装置を構成する材料は適宜選択して用いることができる。例えば、ビア層の材料としては銅、配線材としてはアルミニウム、銅、タングステンなどが挙げられる。   In the present embodiment, an example in which two contact pads 140 are stacked on the semiconductor substrate 110 is shown, but any number of layers may be stacked. In the present embodiment, the semiconductor device including the MOS transistor has been described. However, the present invention is not limited to this. Furthermore, in the present embodiment, an example in which the tungsten film 150 is formed as the metal film is shown, but other metals may be used as long as they are conductive materials, and the present invention is not limited to this. In addition, materials for forming the semiconductor device can be selected as appropriate. For example, the via layer material is copper, and the wiring material is aluminum, copper, tungsten, or the like.

本発明による半導体装置の第１実施形態を示す断面図である。1 is a cross-sectional view showing a first embodiment of a semiconductor device according to the present invention. 本発明による半導体装置の第２実施形態を示す断面図である。It is sectional drawing which shows 2nd Embodiment of the semiconductor device by this invention. 図２に示す半導体装置の製造方法の一例を示す断面図である。FIG. 3 is a cross-sectional view showing an example of a manufacturing method of the semiconductor device shown in FIG. 本発明による半導体装置の第１実施形態を示す平面図である。1 is a plan view showing a first embodiment of a semiconductor device according to the present invention. 従来の半導体装置の平面図である。It is a top view of the conventional semiconductor device. 従来の半導体装置の平面図である。It is a top view of the conventional semiconductor device.

符号の説明Explanation of symbols

１００ 半導体装置
１１０ 半導体基板
１１１ Ｐウェル領域
１１２ 絶縁膜
１１３ 絶縁膜
１１４ 絶縁膜
１１５ パッシベーション膜
１２０ ゲート電極
１２１ ソース拡散層
１２２ ドレイン拡散層
１２３ 素子分離領域
１３０ ビア
１３０ａ コンタクト
１４０ コンタクトパッド
１４０ｇ ゲート用パッド部
１４０ｓ ソース用パッド部
１４０ｄ ドレイン用パッド部
１４５ 導電体
１５０ タングステン膜
１８０ イオン銃
１９０ ガス銃
２００ 半導体装置 100 Semiconductor device 110 Semiconductor substrate 111 P well region 112 Insulating film 113 Insulating film 114 Insulating film 115 Passivation film 120 Gate electrode 121 Source diffusion layer 122 Drain diffusion layer 123 Element isolation region 130 Via 130a Contact 140 Contact pad 140g Gate pad part 140s Source pad portion 140d Drain pad portion 145 Conductor 150 Tungsten film 180 Ion gun 190 Gas gun 200 Semiconductor device

Claims (9)

半導体基板と、
前記半導体基板上に形成され、ゲート電極、ソース拡散層およびドレイン拡散層を含むＦＥＴと、
前記ＦＥＴ上に形成された多層配線構造と、
前記多層配線構造上に形成された保護膜と、を有し、
前記多層配線構造は、
前記ゲート電極の上方に形成されたゲート用パッド部と、
前記ソース拡散層の上方に形成されたソース用パッド部と、
前記ドレイン拡散層の上方に形成されたドレイン用パッド部と、
前記ゲート電極と前記ゲート用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第１の導電体と、
前記ソース拡散層と前記ソース用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第２の導電体と、
前記ドレイン拡散層と前記ドレイン用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第３の導電体と、を有し、
前記半導体装置の製造過程において、前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部を覆う前記保護膜を形成する前に、前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部を用いて電気的特性の測定がなされるように構成されたことを特徴とする半導体装置。 A semiconductor substrate;
An FET formed on the semiconductor substrate and including a gate electrode, a source diffusion layer and a drain diffusion layer;
A multilayer wiring structure formed on the FET;
A protective film formed on the multilayer wiring structure,
The multilayer wiring structure is
A gate pad formed above the gate electrode;
A source pad formed above the source diffusion layer;
A drain pad formed above the drain diffusion layer;
A first conductor connecting the gate electrode and the gate pad, and alternately laminating vias and contact pads;
A second conductor connecting the source diffusion layer and the source pad portion, and alternately laminating vias and contact pads;
A third conductor that connects the drain diffusion layer and the drain pad, and alternately stacks vias and contact pads;
In the manufacturing process of the semiconductor device, before forming the protective film covering the gate pad portion, the source pad portion, and the drain pad portion, the gate pad portion, the source pad portion, and A semiconductor device characterized in that electrical characteristics are measured using the drain pad portion. 請求項１に記載の半導体装置において、
前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部の上に、それぞれ金属膜を有することを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device having a metal film on each of the gate pad portion, the source pad portion, and the drain pad portion. 請求項１または２に記載の半導体装置において、
前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部の面積はいずれも、前記コンタクトパッドと同一または小さい面積であることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The areas of the gate pad portion, the source pad portion, and the drain pad portion are all the same as or smaller than the contact pad. 請求項１乃至３いずれかに記載の半導体装置において、
前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部はいずれも、スクライブ領域に形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The gate pad portion, the source pad portion, and the drain pad portion are all formed in a scribe region. 請求項１乃至４いずれかに記載の半導体装置において、
前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部の形状は平面視において矩形であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A shape of the gate pad portion, the source pad portion, and the drain pad portion is rectangular in a plan view. 請求項１乃至５いずれかに記載の半導体装置において、
前記第１の導電体は、前記ゲート電極と前記ゲート用パッド部のみとを接続し、
前記第２の導電体は、前記ソース拡散層と前記ソース用パッド部のみとを接続し、
前記第３の導電体は、前記ドレイン拡散層と前記ドレイン用パッド部のみとを接続することを特徴とする半導体装置。 The semiconductor device according to claim 1,
The first conductor connects the gate electrode and the gate pad only,
The second conductor connects only the source diffusion layer and the source pad portion,
The semiconductor device, wherein the third conductor connects only the drain diffusion layer and the drain pad portion. 半導体基板上にゲート電極、ソース拡散層およびドレイン拡散層を含むＦＥＴを形成する工程と、
前記ＦＥＴ上に、
前記ゲート電極の上方に形成されたゲート用パッド部と、
前記ソース拡散層の上方に形成されたソース用パッド部と、
前記ドレイン拡散層の上方に形成されたドレイン用パッド部と、
前記ゲート電極と前記ゲート用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第１の導電体と、
前記ソース拡散層と前記ソース用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第２の導電体と、
前記ドレイン拡散層と前記ドレイン用パッド部とを接続し、ビアとコンタクトパッドとが交互に積層してなる第３の導電体と、を有する多層配線を形成する工程と、
前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部を用いて電気的特性の測定をする工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a FET including a gate electrode, a source diffusion layer and a drain diffusion layer on a semiconductor substrate;
On the FET,
A gate pad formed above the gate electrode;
A source pad formed above the source diffusion layer;
A drain pad formed above the drain diffusion layer;
A first conductor connecting the gate electrode and the gate pad, and alternately laminating vias and contact pads;
A second conductor connecting the source diffusion layer and the source pad portion, and alternately laminating vias and contact pads;
Forming a multilayer wiring having a third conductor connecting the drain diffusion layer and the drain pad portion and having vias and contact pads alternately stacked;
Measuring electrical characteristics using the gate pad portion, the source pad portion, and the drain pad portion;
A method for manufacturing a semiconductor device, comprising: 請求項７に記載の半導体装置の製造方法であって、
前記電気的特性の測定をする工程の後に、さらに
前記前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部を覆う保護膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 7,
After the step of measuring the electrical characteristics, further forming a protective film covering the gate pad portion, the source pad portion, and the drain pad portion;
A method for manufacturing a semiconductor device, comprising: 請求項７または８に記載の半導体装置の製造方法であって、
前記多層配線を形成する工程の後に、さらに
前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部の上に、金属膜をそれぞれ形成する工程と、を含み、
前記ゲート用パッド部、前記ソース用パッド部、および前記ドレイン用パッド部を用いて電気的特性の測定をする工程は、前記金属膜を通じて行われることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 7 or 8,
Forming a metal film on the gate pad portion, the source pad portion, and the drain pad portion, respectively, after the step of forming the multilayer wiring; and
A method of manufacturing a semiconductor device, wherein the step of measuring electrical characteristics using the gate pad portion, the source pad portion, and the drain pad portion is performed through the metal film.
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