JP2009010747A - クロックデータ再生回路 - Google Patents
クロックデータ再生回路 Download PDFInfo
- Publication number
- JP2009010747A JP2009010747A JP2007170826A JP2007170826A JP2009010747A JP 2009010747 A JP2009010747 A JP 2009010747A JP 2007170826 A JP2007170826 A JP 2007170826A JP 2007170826 A JP2007170826 A JP 2007170826A JP 2009010747 A JP2009010747 A JP 2009010747A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- data
- serial data
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
【課題】高速シリアルデータ転送の受信回路において、低消費電力モードから通常モードに復帰する際の復帰時間を短縮する。
【解決手段】シリアルデータ転送路から転送される同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するクロックデータ再生回路であって、シリアルデータ及び基準クロックを電力モードに応じて選択してクロックデータ再生回路に供給する選択回路を具備する。
【選択図】図2
【解決手段】シリアルデータ転送路から転送される同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するクロックデータ再生回路であって、シリアルデータ及び基準クロックを電力モードに応じて選択してクロックデータ再生回路に供給する選択回路を具備する。
【選択図】図2
Description
本発明は、シリアルデータ転送における受信回路に設けられ、データ転送路を介して転送された同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するクロックデータ再生回路に関する。
現在、高速データ転送用インターフェースでは、バス間スキュー(skew)などの問題から、バス幅を狭くする、またはシリアル化を採用したものが増えてきている。さらに、データとクロックとの間のスキューの問題を解決するため、データと同期用クロックを別々に送るのではなく、データに同期用クロックを埋め込んで一本の信号線で伝送する方法が採用されてきている。
データに同期用クロックを埋め込んで伝送する場合、受信回路側には、シリアルデータから同期用クロック及びデータを再生する回路、すなわちクロックデータ再生回路(以下、CDR回路と称する)が設けられる。
CDR回路の一例として、PLL(フェーズドロックループ)タイプのものが知られている。PLLタイプのCDR回路として、従来では、図3に示すものが知られている。このCDR回路は、サンプラ(SAMLER)11、位相比較器(PD)12、ローパスフィルタ(LPF)13、電圧制御発振器(VCO)14、及び周波数検出器(FDET)15などから構成されている。
サンプラ11は、シリアルデータ転送路から転送される同期用クロックを含むシリアルデータData及び再生クロック信号RecCLKを受け、再生クロック信号RecCLKに同期してデータ及び同期用クロックを抽出する。位相比較器12は、サンプラ11で抽出された同期用クロックと再生クロック信号RecCLKとの間の位相差を検出する。ローパスフィルタ13は、位相比較器12で検出された位相差に応じた直流電圧を出力する。周波数検出器15は、基準クロックRefCLKと再生クロック信号RecCLKとの間の周波数差に応じた直流電圧を出力する。電圧制御発振器14は、ローパスフィルタ13から出力される直流電圧、もしくは周波数検出器15から出力される直流電圧に応じた周波数で発振し、その出力が再生クロック信号RecCLKとしてサンプラ11及び周波数検出器15に供給される。
図3に示すCDR回路では、周波数検出器15によって、基準クロックRefCLKと再生クロックRecCLKの周波数が比較され、その周波数差が少なくなるように、周波数検出器15の出力電圧を変化させる。周波数検出器15の出力電圧に応じて電圧制御発振器14の動作が制御される。この周波数検出器15及び電圧制御発振器14からなるフィードバックループを第1のフィードバックループLoop1と呼ぶ。第1のフィードバックループLoop1の目的は、再生クロックRecCLKの周波数を一定の周波数範囲内に収めることであり、周波数精度は低い。例えば、基準クロックRefCLKに対して±数1000ppm程度である。また、基準クロックRefCLKはデータ転送速度に対して非常に遅く(データ転送レートが数Gbpsに対し、基準クロックは100MHz程度)、この基準クロックRefCLKに対してフィードバックが行われるため、フィードバックに時間がかかる(数10μs)。再生クロックRecCLKが規定周波数範囲内に入ると、周波数検出器15の出力電圧が一定となり、電圧制御発振器14の出力周波数も一定となる。
再生クロックRecCLKが周波数検出器15による制御によってある一定の周波数範囲内に収まると、送信回路側から送信されて受信回路側で受信された入力データと再生クロックとの位相が比較されることで、周波数及び位相ロックが行われる。このときのサンプラ11、位相比較器12、ローパスフィルタ13、及び電圧制御発振器14からなるフィードバックループを第2のフィードバックループLoop2と呼ぶ。第2のフィードバックループLoop2は、データ周波数に対する周波数精度が高く(10ppm程度)、フィードバックがロックする期間が早い(数100ns〜数μs)。
ところで、現在、コンシューマ向けのインターフェースなどでは、消費電力の削減のため、消費電力を抑えたモードを持つことなどが規格化されている。その一例であるPCI-Express規格では低消費電力モードが3つあり、消費電力の削減率が低い順にそれぞれL0s、L1、L2であり、それぞれのモードで消費電力削減割合、消費電力モードへの遷移時間、消費電力モードから通常モードへの復帰時間などが定義されている。L0sモードは消費電力の削減割合が一番少ない代わりに、遷移・復帰時間が短く定義されている。復帰時間の規格値は長くとも数μs程度となっている。
低消費電力モードの間は通信が行われないため、CDR回路へのデータ入力はなくなる。そのため、低消費電力モード時は、第2のフィードバックループLoop2におけるフィードバックは行われなくなり、第1のフィードバックループLoop1のフィードバックによってのみ、再生クロックRecCLKの制御が行われる。前述したように、第1のフィードバックループLoop1は、フィードバック時間が長く、精度も粗いため、再生クロックRecCLKの周波数がデータの基調周波数から大きく離れていってしまうことが予想される。その状態で通常モードに戻ると、データと再生クロックRecCLKとの周波数差が大きいため、データ再生までに時間がかかってしまう。すなわち、周波数ロック及び位相ロックにかかる時間が復帰時間として必要になる。
なお、特許文献1には、常時は局内で生成された基準クロックを入力としこれと位相同期したクロックを出力し、データ信号の入力時は、基準クロックを切替えてデータ信号に位相同期したクロックを出力する位相同期ループ回路が開示されている。
特開平7−162403号公報
本発明は上記のような事情を考慮してなされたものであり、その目的は、低消費電力モードから通常モードに復帰する際の復帰時間の短縮を図ることができるクロックデータ再生回路を提供することである。
本発明のクロックデータ再生回路は、シリアルデータ転送路から転送される同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するクロックデータ再生回路であって、シリアルデータ及び基準クロックを電力モードに応じて選択して前記クロックデータ再生回路に供給する選択回路を具備したことを特徴とする。
本発明によれば、低消費電力モードから通常モードに復帰する際の復帰時間の短縮を図ることができるクロックデータ再生回路を提供することができる。
以下、図面を参照して本発明を実施形態により説明する。
図1は、本発明のクロックデータ再生回路を実施した半導体システムの構成を示すブロック図である。この半導体システムは、パーソナルコンピュータ(PC)と、このパーソナルコンピュータとの間で、同期クロックを含むシリアルデータを相互に転送する外部装置、例えばDVD装置(DVD)からなる。パーソナルコンピュータ及びDVD装置はそれぞれ、高速データ転送用インターフェースを構成する送信回路(TX)及び受信回路(RX)を有する。パーソナルコンピュータの送信回路は、シリアルデータ転送路を介してDVD装置の受信回路と接続され、DVD装置の送信回路は、シリアルデータ転送路を介してパーソナルコンピュータの受信回路と接続されている。また、各受信回路は、シリアルデータ転送路を介して転送される同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するCDR回路10を含む。そして、パーソナルコンピュータ及びDVD装置は、消費電力を削減する低消費電力モードを有する。
図2は、図1中のCDR回路10の詳細な構成を示すブロック図である。
このCDR回路は、PLL(フェーズドロックループ)タイプのものであり、サンプラ(SAMLER)11、位相比較器(PD)12、ローパスフィルタ(LPF)13、電圧制御発振器(VCO)14、周波数検出器(FDET)15、及びマルチプレクサ(MUX)16から構成されている。
マルチプレクサ16は、シリアルデータ転送路から転送される同期用クロックを含むシリアルデータData及び基準クロック信号RefCLKを受け、電力消費モード信号Selに応じていずれか一方を選択してサンプラ11に供給する。サンプラ11は、マルチプレクサ16の出力及び再生クロック信号RecCLKを受け、再生クロック信号RecCLKに同期してデータ及び同期用クロックを抽出する。位相比較器12は、サンプラ11で抽出された同期用クロックと再生クロック信号RecCLKとの間の位相差を検出する。ローパスフィルタ13は、位相比較器12で検出された位相差に応じた直流電圧を出力する。周波数検出器15は、基準クロックRefCLKと再生クロック信号RecCLKとの間の周波数差に応じた直流電圧を出力する。電圧制御発振器14は、ローパスフィルタ13から出力される直流電圧、もしくは周波数検出器15から出力される直流電圧に応じた周波数で発振し、その出力が再生クロック信号RecCLKとしてサンプラ11及び周波数検出器15に供給される。
すなわち、図2に示すCDR回路10は、図3に示す従来のCDR回路に対して、シリアルデータ及び基準クロックを、電力モードに応じて選択してCDR回路に供給するマルチプレクサ16(選択回路)を追加したものである。電力モードとして低消費電力モードと通常モードの2種類があり、通常モードの時、シリアルデータ転送路からはシリアルデータDataが転送され、低消費電力モードの時、シリアルデータ転送路からはシリアルデータDataは転送されない。そして、マルチプレクサ16は、電力消費モード信号Selに応じて、通常モードの時はシリアルデータ転送路から転送されるシリアルデータDataを選択して出力し、低消費電力モードの時は基準クロックRefCLKを選択して出力する。なお、基準クロックRefCLKは、シリアルデータに含まれる同期用クロックとの間の周波数差が定義されている(周波数差が小さい)クロックである。
図2のCDR回路において、周波数検出器15によって、基準クロックRefCLKと再生クロックRecCLKの周波数が比較され、その周波数差が少なくなるように、周波数検出器15の出力電圧を変化させる。周波数検出器15の出力電圧に応じて電圧制御発振器14の動作が制御される。再生クロックRecCLKが規定周波数範囲内に入ると、周波数検出器15の出力電圧が一定となり、電圧制御発振器14の出力周波数も一定となる。電圧制御発振器14の出力周波数が一定となった後は、周波数検出器15及び電圧制御発振器14からなる第1のフィードバックループLoop1に代わって、サンプラ11、位相比較器12、ローパスフィルタ13、及び電圧制御発振器14からなる第2のフィードバックループLoop2が動作する。具体的には、例えば、電圧制御発振器14が、周波数検出器15の出力電圧に代わってローパスフィルタ13の出力電圧を選択して発振動作する。
低消費電力モードの時、マルチプレクサ16は基準クロックRefCLKを選択しているので、基準クロックRefCLKと再生クロックRecCLKとの間の位相差が位相比較器12により検出され、ローパスフィルタ13からはその位相差に応じた直流電圧が出力される。そして、再生クロックRecCLKと基準クロックRefCLKとの位相差が小さくなるように、第2のフィードバックループLoop2が動作する。
この状態で低消費電力モードから通常モードに切り替わると、マルチプレクサ16はシリアルデータ転送路から転送されるシリアルデータDataを選択し、サンプラ11によって抽出された同期用クロックと再生クロックRecCLKとの間の位相差が位相比較器12により検出され、ローパスフィルタ13からはその位相差に応じた直流電圧が出力される。そして、再生クロックRecCLKと同期用クロックとの位相差が小さくなるように、第2のフィードバックループLoop2が動作する。
このような構成のCDR回路によれば、低消費電力モードの時、サンプラ11には基準クロックRefCLKが供給され、第2のフィードバックループLoop2が動作することによって、再生クロックRecCLKが基準クロックRefCLKに追従するようになる。基準クロックRefCLKは
シリアルデータに含まれる同期用クロック、つまり送信回路側の基準クロックに対して周波数差が定義されている(周波数差が小さい)ので、低消費電力モード時においても、データに対する再生クロックRecCLKの周波数差を小さくすることができる。この結果、低消費電力モードから通常モードに復帰する際の復帰時間を短縮することができる。すなわち、低消費電力モードの時と通常モードの時とで、再生クロックRecCLKの周波数差がほとんどなくなるため、第2のフィードバックループLoop2で位相がロックするのに要する時間のみが復帰時間として必要になるだけである。
シリアルデータに含まれる同期用クロック、つまり送信回路側の基準クロックに対して周波数差が定義されている(周波数差が小さい)ので、低消費電力モード時においても、データに対する再生クロックRecCLKの周波数差を小さくすることができる。この結果、低消費電力モードから通常モードに復帰する際の復帰時間を短縮することができる。すなわち、低消費電力モードの時と通常モードの時とで、再生クロックRecCLKの周波数差がほとんどなくなるため、第2のフィードバックループLoop2で位相がロックするのに要する時間のみが復帰時間として必要になるだけである。
なお、本発明は上記実施形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、上記実施形態では、第2のフィードバックループLoop2を、ローパスフィルタ13、電圧制御発振器14などのアナログ回路を用いて構成する場合についてしたが、これはローパスフィルタ13、電圧制御発振器14の代わりに位相比較器12の出力を比較するコンパレータ、コンパレータの出力をカウントするカウンタ、カウンタの出力に応じて出力周波数が変化するICO(電流制御発振器)などを用いることにより、回路の一部あるいは全部をデジタル化するようにしてもよい。
10…CDR回路、11…サンプラ、12…位相比較器、13…ローパスフィルタ、14…電圧制御発振器、15…周波数検出器、16…マルチプレクサ。
Claims (4)
- シリアルデータ転送路から転送される同期用クロックを含むシリアルデータから同期用クロック及びデータを再生するクロックデータ再生回路であって、
前記シリアルデータ及び基準クロックを電力モードに応じて選択して前記クロックデータ再生回路に供給する選択回路を具備したことを特徴とするクロックデータ再生回路。 - 前記基準クロックは、前記シリアルデータに含まれる前記同期用クロックとの間の周波数差が定義されているクロックであることを特徴とする請求項1記載のクロックデータ再生回路。
- 前記クロックデータ再生回路は、
前記シリアルデータに含まれる前記同期用クロック及び再生クロック間の位相差を検出する位相差検出回路と、
前記位相差検出回路の出力が供給されるローパスフィルタ回路と、
前記再生クロック及び前記基準クロック間の周波数差を検出する周波数差検出回路と、
前記ローパスフィルタ回路の出力もしくは周波数差検出回路の出力に基づいて前記再生クロックを出力する電圧制御発振回路
を含んで構成されていることを特徴とする請求項1記載のクロックデータ再生回路。 - 前記電力モードは低消費電力モード及び通常モードを含むことを特徴とする請求項1記載のクロックデータ再生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007170826A JP2009010747A (ja) | 2007-06-28 | 2007-06-28 | クロックデータ再生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007170826A JP2009010747A (ja) | 2007-06-28 | 2007-06-28 | クロックデータ再生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009010747A true JP2009010747A (ja) | 2009-01-15 |
Family
ID=40325368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007170826A Pending JP2009010747A (ja) | 2007-06-28 | 2007-06-28 | クロックデータ再生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009010747A (ja) |
-
2007
- 2007-06-28 JP JP2007170826A patent/JP2009010747A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4955781B2 (ja) | データ通信システムの高速パワーアップ | |
US8074125B2 (en) | Apparatus and method for transmitting and receiving data bits | |
US7215207B2 (en) | Phase and frequency detection circuits for data communication systems | |
US7746971B2 (en) | Data recovery method, data recovery circuit, data transmitting/receiving apparatus and information processing apparatus | |
US7003065B2 (en) | PLL cycle slip detection | |
CN1909441B (zh) | 宽范围和可动态重新配置的时钟数据恢复结构 | |
US7684531B2 (en) | Data recovery method and data recovery circuit | |
US8422615B2 (en) | Fast powering-up of data communication system | |
US9300461B2 (en) | Reception circuit | |
US8537947B2 (en) | Oversampling circuit, serial communication apparatus and oversampling method | |
TWI482478B (zh) | 通信裝置及方法 | |
JP6772477B2 (ja) | 信号再生回路、電子装置および信号再生方法 | |
EP2080267A1 (en) | Systems and arrangements for a phase frequency detector | |
JP2009189016A (ja) | デジタル位相ロックループを実施するためのシステム及び方法 | |
US8605772B2 (en) | Transceiver system having phase and frequency detector and method thereof | |
US7983370B2 (en) | Clock and data recovery circuit | |
JP5067504B2 (ja) | データ受信回路 | |
US6421404B1 (en) | Phase-difference detector and clock-recovery circuit using the same | |
US20070081619A1 (en) | Clock generator and clock recovery circuit utilizing the same | |
US8526559B2 (en) | Communication systems and clock generation circuits thereof with reference source switching | |
TWI768690B (zh) | 無參考時脈之時脈資料回復裝置及其方法 | |
JP2009010747A (ja) | クロックデータ再生回路 | |
Jung et al. | A 140-Mb/s to 1.82-Gb/s continuous-rate embedded clock receiver for flat-panel displays | |
US20010028693A1 (en) | Method and circuit for glithch-free changing of clocks having different phases | |
US20080130397A1 (en) | Semiconductor memory device having low jitter source synchronous interface and clocking method thereof |