JP2009004600A

JP2009004600A - Method of manufacturing semiconductor device

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Publication number: JP2009004600A
Application number: JP2007164680A
Authority: JP
Inventors: Yusuke Eita; 祐輔纓田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2007-06-22
Filing date: 2007-06-22
Publication date: 2009-01-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device that can prevent a damage or loss occuring on a bottom or side of recess of insulating film due to a resist removal. <P>SOLUTION: The method includes a step of forming insulating films (stopper film 102, a low dielectric constant film 103 and a silicone oxide film 107), a step of forming a first recess (beer opening 109) on the insulating film, a step of forming a first resist film (resist film 108) by applying a first resist material on the whole surface of the semiconductor substrate, a step of forming a second resist film (resist film 112) having a flat surface by applying a second resist material on the whole surface of the semiconductor substrate, and a step of removing the second resist film and the first resist film by exposing it to an oxygen plasma atmosphere under a condition where bias high frequency power is applied to the semiconductor substrate. Further, in the step of forming the first recess, a film containing Si and C as a constituent element at a bottom is provided to the via opening 109. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、レジストを除去する工程を含む半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device including a step of removing a resist.

図４は、一般的なデュアルダマシン法による半導体装置の配線溝形成方法を説明する図である。図４（a）に示すように、下層配線１１上に、ストッパ膜１２、低誘電率膜１３、シリコン酸化膜１４を順次形成した状態で、ビア孔１７を形成する。次に、レジスト１８をビア孔１７内に埋め込み、かつシリコン酸化膜１４上に所定の膜厚となるように塗布する（図４(ｂ)）。続いて、配線溝パターンを形成するためのマスク（不図示）をレジスト１８上に形成し、レジスト１８に配線溝パターンの該マスク形状を転写する。さらに、このレジスト１８をマスクにして、シリコン酸化膜１４および低誘電率膜１３をエッチングし、残存したレジスト１８を除去することにより図４(ｃ)に示すデュアルダマシン構造が形成される。 FIG. 4 is a diagram for explaining a wiring trench forming method for a semiconductor device by a general dual damascene method. As shown in FIG. 4A, a via hole 17 is formed on the lower wiring 11 in a state where the stopper film 12, the low dielectric constant film 13, and the silicon oxide film 14 are sequentially formed. Next, a resist 18 is buried in the via hole 17 and applied on the silicon oxide film 14 so as to have a predetermined film thickness (FIG. 4B). Subsequently, a mask (not shown) for forming a wiring groove pattern is formed on the resist 18, and the mask shape of the wiring groove pattern is transferred to the resist 18. Further, the silicon oxide film 14 and the low dielectric constant film 13 are etched using the resist 18 as a mask, and the remaining resist 18 is removed, thereby forming a dual damascene structure shown in FIG.

ここで、図４（ｂ）におけるレジスト１８の塗布工程において、塗布装置の不具合等により、塗布ムラが発生する場合がある。このような場合、レジスト１８を一旦除去し、レジストを再度塗布する処理が必要である。レジスト１８の除去には、酸素プラズマによるアッシング方法が用いられるが、ビア孔１７の側壁に露出する低誘電率膜１３の表層に与えるダメージを抑制する必要がある。これに対し、電極間に高周波電力を印加し、さらに半導体基板にバイアス高周波電力を印加して発生した酸素プラズマによるアッシング方法が、低誘電率膜１３の表層に与えるダメージの抑制に有効であることが特許文献１に記載されている。
特開２００４−１２８３１３号公報 Here, in the coating process of the resist 18 in FIG. 4B, coating unevenness may occur due to a malfunction of the coating apparatus. In such a case, it is necessary to remove the resist 18 once and apply the resist again. For removing the resist 18, an ashing method using oxygen plasma is used. However, it is necessary to suppress damage to the surface layer of the low dielectric constant film 13 exposed on the side wall of the via hole 17. In contrast, an ashing method using oxygen plasma generated by applying high-frequency power between the electrodes and further applying bias high-frequency power to the semiconductor substrate is effective in suppressing damage to the surface layer of the low dielectric constant film 13. Is described in Patent Document 1.
JP 2004-128313 A

しかしながら、前述の半導体基板にバイアス高周波電力を印加した条件での酸素プラズマによるアッシング方法を用いて、レジスト１８を完全に除去しようとした場合、レジストの塗布ムラによりレジストが全く埋め込まれなかったビア孔では、その底部にあるストッパ膜１２がエッチングされ、消失してしまうということがあった。 However, when the resist 18 is completely removed using the ashing method using oxygen plasma under the condition that bias high frequency power is applied to the semiconductor substrate, the via hole in which the resist is not buried at all due to the resist coating unevenness. In this case, the stopper film 12 at the bottom is etched and disappears.

ここで、図５を用いて詳細に説明する。図５（ａ）は、図４（ｂ）に示したレジスト１８の塗布工程においてレジスト１８の塗布ムラが発生した状態を示す断面図である。塗布ムラにより、正常にレジストが塗布された部分以外に、ビア孔にレジストが全く埋め込まれていない部分と、レジストの膜厚が通常の４倍程度以上と非常に厚いレジストが塗布されている部分とが同一ウェハ上に存在してしまう。この状態で、レジスト１８を除去しようとすると、正常に塗布された膜厚のレジストを除去する条件のアッシング処理では、図５(ｂ)のように、レジスト膜厚が非常に厚い部分のレジストが残存することになる。 Here, it demonstrates in detail using FIG. FIG. 5A is a cross-sectional view showing a state where uneven application of the resist 18 occurs in the application process of the resist 18 shown in FIG. Due to coating unevenness, in addition to the part where the resist is normally applied, the part where the resist is not buried at all in the via hole, and the part where the resist film thickness is about 4 times or more of the normal thickness. Exist on the same wafer. In this state, if the resist 18 is to be removed, in the ashing process under the condition of removing the resist having a normally applied film thickness, a resist with a very thick resist film thickness is obtained as shown in FIG. Will remain.

一方、レジスト膜厚が厚い部分のレジスト１８を完全に除去できるまでアッシング処理を行った場合、図５(ｃ)のように、レジストが正常に塗布された部分や、ビア孔にレジストが全く埋め込まれていない部分では、ストッパ膜１２が上記アッシングにより除去されてしまう。その結果、下層配線１１が露出した状態となり、下層配線が例えばＣｕの場合は、Ｃｕ酸化物が生成されることにより高抵抗の原因となり、歩留まり低下が懸念されることとなる。 On the other hand, when the ashing process is performed until the resist 18 in the thick resist film portion can be completely removed, the resist is completely buried in the part where the resist is normally applied or in the via hole as shown in FIG. In the unexposed portion, the stopper film 12 is removed by the ashing. As a result, the lower layer wiring 11 is exposed, and when the lower layer wiring is, for example, Cu, Cu oxide is generated, which causes high resistance, and there is a concern about yield reduction.

したがって、ビア孔側壁の低誘電率膜へのダメージを抑制しつつ、ビア孔の底部にあるストッパ膜の消失を防止するレジスト膜の除去方法が求められる。 Accordingly, there is a need for a resist film removal method that prevents the stopper film at the bottom of the via hole from disappearing while suppressing damage to the low dielectric constant film on the sidewall of the via hole.

また、上述のような課題は、配線構造形成に限らず、コンタクト孔などを形成するプロセスなどでも生じる課題である。 The above-described problems are not limited to the formation of the wiring structure, but also occur in processes for forming contact holes and the like.

本発明によれば、
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に、第１の凹部を形成する工程と、
前記半導体基板の全面に第１のレジスト材料を塗布して第１のレジスト膜を形成する工程と、
前記半導体基板の全面に第２のレジスト材料を塗布して平坦な表面を有する第２のレジスト膜を形成する工程と、
前記半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして前記第２のレジスト膜及び前記第1のレジスト膜を除去する工程とを含み、
第１の凹部を形成する前記工程において、
前記第１の凹部は、底部にＳｉ及びＣを構成元素として含む膜が設けられることを特徴とする半導体装置の製造方法が提供される。 According to the present invention,
Forming an insulating film on the semiconductor substrate;
Forming a first recess in the insulating film;
Applying a first resist material to the entire surface of the semiconductor substrate to form a first resist film;
Applying a second resist material over the entire surface of the semiconductor substrate to form a second resist film having a flat surface;
Removing the second resist film and the first resist film by exposing the semiconductor substrate to an oxygen plasma atmosphere under a condition where bias high frequency power is applied,
In the step of forming the first recess,
The first recess is provided with a film containing Si and C as constituent elements at the bottom, and a method for manufacturing a semiconductor device is provided.

この発明によれば、第１のレジスト材料を塗布して第１のレジスト膜を形成した後、さらに第２のレジスト材料を塗布することにより平坦な表面を有する第２のレジスト膜を形成することができる。これにより、第１の凹部にレジスト材料を埋め込むことができる。このため半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして第２のレジスト膜及び第１のレジスト膜を除去する際に、第１の凹部が酸素プラズマ雰囲気に過剰にさらされることがなく、レジストを均一に除去することができる。
その結果、第１の凹部の底部に設けられた膜及び側壁の酸素プラズマによる損傷を抑制し、第１の凹部の底部の膜が消失することを抑制することができる。 According to the present invention, after the first resist material is applied to form the first resist film, the second resist material is further applied to form the second resist film having a flat surface. Can do. Thereby, the resist material can be embedded in the first recess. Therefore, when the second resist film and the first resist film are removed by exposure to an oxygen plasma atmosphere under the condition that bias high frequency power is applied to the semiconductor substrate, the first recess is excessively exposed to the oxygen plasma atmosphere. The resist can be removed uniformly.
As a result, it is possible to suppress damage due to oxygen plasma on the film and side walls provided at the bottom of the first recess, and to suppress the disappearance of the film at the bottom of the first recess.

本発明によれば、レジスト除去による凹部の底部に設けられた膜及び側面の絶縁膜損傷または消失を抑制することができる半導体装置の製造方法を提供する。 According to the present invention, there is provided a method for manufacturing a semiconductor device capable of suppressing damage or disappearance of a film provided on the bottom of a recess and a side surface insulating film due to resist removal.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態） Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
(First embodiment)

図１は、本実施形態の半導体装置の製造方法を示す工程断面図である。
まず、半導体基板（不図示）上に下層配線１０１と絶縁膜（ストッパ膜１０２、低誘電率膜１０３、シリコン酸化膜１０７）を形成する。次に、絶縁膜に第１の凹部（ビア孔１０９）を形成する。ビア孔１０９を形成する方法は、ビア孔１０９のパターンを形成したマスク膜（不図示）をマスクにして、シリコン酸化膜１０７、低誘電率膜１０３を順次エッチングし、マスク膜を除去することによりビア孔１０９を形成する。これにより、ビア孔１０９の底部に、ストッパ膜１０２が露出した状態となる。 FIG. 1 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device of this embodiment.
First, a lower wiring 101 and an insulating film (a stopper film 102, a low dielectric constant film 103, and a silicon oxide film 107) are formed on a semiconductor substrate (not shown). Next, a first recess (via hole 109) is formed in the insulating film. The via hole 109 is formed by sequentially etching the silicon oxide film 107 and the low dielectric constant film 103 using a mask film (not shown) in which the pattern of the via hole 109 is formed as a mask, and removing the mask film. A via hole 109 is formed. As a result, the stopper film 102 is exposed at the bottom of the via hole 109.

さらに、半導体基板の全面に第１のレジスト材料を塗布して第１のレジスト膜（レジスト膜１０８）を形成する（図１（ａ））。第１のレジスト材料の膜厚は、例えば４００nmである。 Further, a first resist material is applied to the entire surface of the semiconductor substrate to form a first resist film (resist film 108) (FIG. 1A). The film thickness of the first resist material is, for example, 400 nm.

ここで、ストッパ膜１０２は、Ｓｉ及びＣを構成元素として含む膜であればよく、具体的にはSiCN膜またはSiC膜である。また、例えばストッパ膜１０２の厚みは、50nmであり、低誘電率膜１０３の厚みは400nm、シリコン酸化膜１０７の厚みは200nmである。
さらに、低誘電率膜１０３としては、例えばSiOC膜が挙げられる。 Here, the stopper film 102 only needs to be a film containing Si and C as constituent elements, and is specifically a SiCN film or a SiC film. For example, the stopper film 102 has a thickness of 50 nm, the low dielectric constant film 103 has a thickness of 400 nm, and the silicon oxide film 107 has a thickness of 200 nm.
Further, as the low dielectric constant film 103, for example, a SiOC film can be cited.

ここで、図１(a)は、第１のレジスト材料塗布時に塗布ムラが発生した場合を示している。塗布ムラが発生した場合、通常の膜厚の４倍程度に膜厚大となる部分と、ビア孔１０９内にレジスト膜１０８が埋め込まれない部分が生じる。このため、レジスト膜１０８を除去し、再度均一な膜厚のレジストを塗布する必要がある。 Here, FIG. 1 (a) shows a case where uneven application occurs during the application of the first resist material. When the coating unevenness occurs, there are a portion where the film thickness is about four times the normal film thickness and a portion where the resist film 108 is not embedded in the via hole 109. Therefore, it is necessary to remove the resist film 108 and apply a resist having a uniform thickness again.

このため、第２のレジスト材料を半導体基板全面に塗布して硬化させることにより平坦な表面を有する第２のレジスト膜（レジスト膜１１２）を形成する（図１(b)）。 Therefore, a second resist material (resist film 112) having a flat surface is formed by applying and curing the second resist material over the entire surface of the semiconductor substrate (FIG. 1B).

このとき、第２のレジスト材料は、第１のレジスト膜の最大膜厚以上の厚さに塗布することが好ましい。ここで第１のレジスト膜の最大膜厚とは、図１（ａ）においてシリコン酸化膜１０７表面からの第１のレジスト膜の膜厚が最も厚くなる点での膜厚をいう。第２のレジスト材料を追加塗布することで、レジスト膜１０８が埋め込まれなかったビア孔１０９内に第２のレジスト材料が埋め込まれ、さらに平坦な表面を有するレジスト膜１１２が形成される。第２のレジスト材料の膜厚は、例えば１６００ｎｍの膜厚が挙げられる。 At this time, it is preferable to apply the second resist material to a thickness equal to or greater than the maximum thickness of the first resist film. Here, the maximum film thickness of the first resist film means the film thickness at the point where the film thickness of the first resist film from the surface of the silicon oxide film 107 is the largest in FIG. By additionally applying the second resist material, the second resist material is embedded in the via hole 109 where the resist film 108 is not embedded, and a resist film 112 having a flat surface is formed. An example of the film thickness of the second resist material is 1600 nm.

ここで、第１のレジスト材料及び第２のレジスト材料は、同種のレジスト材料とすることができる。同種のレジスト材料であれば、アッシング又はエッチバックの際のエッチレートが均一になるため好ましい。 Here, the first resist material and the second resist material can be the same type of resist material. The same kind of resist material is preferable because the etch rate at the time of ashing or etchback becomes uniform.

さらに、図１(c)に示すように第２のレジスト材料を塗布して平坦な表面を有するレジスト膜１１２を形成する工程は、レジスト膜１１２をエッチバックする工程を含むことができる。 Furthermore, as shown in FIG. 1C, the step of applying the second resist material to form the resist film 112 having a flat surface can include a step of etching back the resist film 112.

このエッチバック処理は、例えばマイクロ波(2.45GHz)プラズマアッシャーにて、ステージ温度２５０℃、マイクロ波パワー３０００Ｗ、Ｏ_２流量２４００sccm、圧力２００Paの条件で行う。ここでは、レジスト膜１１２により半導体基板全面が覆われているため、低誘電率膜１０３がプラズマにさらされない。従って、低誘電率膜１０３へのダメージは問題にならないため、バイアス高周波電力を印加しないアッシング方法等のアッシングレートの高い条件を使用することができる。その際、アッシング量は低誘電率膜が露出する以前の任意の位置で停止させればよい。 This etch-back process is performed using, for example, a microwave (2.45 GHz) plasma asher under conditions of a stage temperature of 250 ° C., a microwave power of 3000 W, an O ₂ flow rate of 2400 sccm, and a pressure of 200 Pa. Here, since the entire surface of the semiconductor substrate is covered with the resist film 112, the low dielectric constant film 103 is not exposed to plasma. Therefore, damage to the low dielectric constant film 103 is not a problem, and conditions with a high ashing rate such as an ashing method in which no bias high frequency power is applied can be used. At this time, the ashing amount may be stopped at an arbitrary position before the low dielectric constant film is exposed.

次に、半導体基板にバイアス高周波電力を印加した条件の酸素プラズマ雰囲気にさらして残りのレジスト膜１１２およびレジスト膜１０８を除去する。ここで、半導体基板にバイアス高周波電力を印加した条件とは、電極間に高周波電力を印加するとともに、半導体基板にバイアス高周波電力を印加することをいう。この状態で、発生した酸素プラズマ雰囲気にさらすことにより、レジスト膜をアッシング除去する。具体的には、２周波ＲＩＥ装置を用い、圧力３０ｍＴ、ソースパワー９００Ｗ、バイアスパワー２００Ｗ、Ｏ_２流量２００sccmの条件を用いる。これにより、図１（ｄ）に示すように、ストッパ膜１０２が消失することなく、レジスト膜を除去することができる。 Next, the remaining resist film 112 and resist film 108 are removed by exposure to an oxygen plasma atmosphere under the condition that bias high frequency power is applied to the semiconductor substrate. Here, the condition that the bias high frequency power is applied to the semiconductor substrate means that the high frequency power is applied between the electrodes and the bias high frequency power is applied to the semiconductor substrate. In this state, the resist film is removed by ashing by exposure to the generated oxygen plasma atmosphere. Specifically, using a two-frequency RIE apparatus, a pressure of 30 mT, a source power of 900 W, a bias power of 200 W, and an O ₂ flow rate of 200 sccm are used. Thereby, as shown in FIG. 1D, the resist film can be removed without the stopper film 102 disappearing.

この後、レジスト再塗布を行い、塗布ムラのない状態でのレジスト塗布工程を完了する。 Thereafter, resist re-coating is performed, and the resist coating process without any coating unevenness is completed.

次に本実施形態における半導体装置の製造方法の効果を説明する。
本実施形態における半導体装置の製造方法によれば、第1のレジスト材料を塗布して第１のレジスト膜を形成した後、第２のレジスト材料を塗布して平坦な表面を有する第２のレジスト膜を形成することができる。これにより、ビア孔にレジスト材料を埋設することができる。このため半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして第2のレジスト膜及び第1のレジスト膜を除去する際に、第1の凹部の底部及び側面が酸素プラズマ雰囲気に過剰にさらされることがなく、レジストを均一に除去することができる。 Next, the effect of the semiconductor device manufacturing method according to the present embodiment will be described.
According to the method of manufacturing a semiconductor device in the present embodiment, the first resist material is applied to form the first resist film, and then the second resist material is applied to form the second resist having a flat surface. A film can be formed. Thereby, the resist material can be embedded in the via hole. Therefore, when the second resist film and the first resist film are removed by exposure to an oxygen plasma atmosphere under the condition that bias high frequency power is applied to the semiconductor substrate, the bottom and side surfaces of the first recess are excessive in the oxygen plasma atmosphere. Therefore, the resist can be removed uniformly.

その結果、ビア孔の底部の損傷を抑制し、絶縁膜の消失を防ぐとともに、ビア孔の側壁の損傷を抑制することができる。
さらに、ストッパ膜１０２が消失することがないため、下層配線１０１が露出することがない。そのため、下層配線の配線材料の酸化を抑制することができる。 As a result, damage to the bottom of the via hole can be suppressed, loss of the insulating film can be prevented, and damage to the sidewall of the via hole can be suppressed.
Furthermore, since the stopper film 102 does not disappear, the lower layer wiring 101 is not exposed. Therefore, oxidation of the wiring material of the lower layer wiring can be suppressed.

また第２のレジスト材料を塗布して平坦にした後、レジスト膜１１２を、エッチバックを行うことによりさらに平坦化することで、この後のバイアス電力を印加した酸素プラズマ雰囲気にさらして第２のレジスト膜及び第１のレジスト膜を除去する際に、レジストをより均一に除去することができる。 Further, after the second resist material is applied and flattened, the resist film 112 is further flattened by etching back to expose the second resist power 112 to an oxygen plasma atmosphere to which a bias power is applied. When removing the resist film and the first resist film, the resist can be removed more uniformly.

ここで、従来の製造方法において、半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらしレジスト膜を除去する際の、ビア孔の底部に与える影響について説明する。 Here, in the conventional manufacturing method, the influence on the bottom of the via hole when the resist film is removed by exposure to an oxygen plasma atmosphere under the condition that bias high frequency power is applied to the semiconductor substrate will be described.

バイアス高周波電力を印加した条件で酸素プラズマ処理を行うと、イオンによるスパッタリング効果により、ストッパ膜がスパッタエッチングされてしまう。ここでは、ストッパ膜としてSiCN膜を例に説明する。
例えば、バイアス高周波電力を印加した条件で酸素プラズマ処理について上記に例示した条件 (圧力３０ｍＴ、ソースパワー９００Ｗ、バイアスパワー２００Ｗ、Ｏ_２流量２００ｓｃｃｍ）において、レジストのエッチレートは６００ｎｍ／ｍｉｎ、SiCN膜のエッチレートは１５ｎｍ／ｍｉｎであり、エッチング選択比は４０程度である。 When the oxygen plasma treatment is performed under the condition that bias high frequency power is applied, the stopper film is sputter etched due to the sputtering effect by ions. Here, a SiCN film will be described as an example of the stopper film.
For example, the resist etch rate is 600 nm / min under the conditions exemplified above for the oxygen plasma treatment with the bias high frequency power applied (pressure 30 mT, source power 900 W, bias power 200 W, O ₂ flow rate 200 sccm), the SiCN film The etching rate is 15 nm / min, and the etching selectivity is about 40.

深さ６００ｎｍのビア孔を形成したウェハ上にレジスト膜を４００ｎｍ塗布した場合、塗布ムラ等の発生で局所的に１６００ｎｍの膜厚部分が発生する場合がある。この厚く塗布された部分を除去するためのアッシング時間は、１６０ｓｅｃ必要であり、ビア孔内に埋め込まれたレジストを除去するためのアッシング時間は６０ｓｅｃ必要となる。したがって合計２２０ｓｅｃのアッシング時間が必要であるが、レジストが塗布されていない部分ではＳｉＣＮ膜が５５ｎｍ以上エッチング除去されてしまうこととなる。ＳｉＣＮ膜は誘電率が高いため、微細デバイスでは薄膜化が要求されており、３０ｎｍ〜５０ｎｍ程度の厚さに設計されている。このため、レジストが塗布されていない部分ではSiCN膜はほとんどエッチング除去されてしまう。 When a resist film is applied to a thickness of 400 nm on a wafer having a via hole having a depth of 600 nm, a film thickness portion of 1600 nm may be locally generated due to the occurrence of coating unevenness or the like. The ashing time for removing the thickly applied portion needs to be 160 seconds, and the ashing time for removing the resist buried in the via hole is required for 60 seconds. Therefore, although a total of 220 seconds of ashing time is required, the SiCN film is etched away by 55 nm or more in the portion where the resist is not applied. Since the SiCN film has a high dielectric constant, a thin device is required for a fine device, and the SiCN film is designed to have a thickness of about 30 nm to 50 nm. For this reason, the SiCN film is almost removed by etching in the portion where the resist is not applied.

また、バイアス高周波電力を印加しない通常のアッシングを用いた場合、ＳｉＣＮ膜はほとんどエッチングされないため、ＳｉＣＮ膜が消失する問題は発生しない。しかし、ビア孔１０９の側壁へのダメージが大きいため適用が困難であり、特に、ビア孔側壁に低誘電率膜が設けられている場合、損傷が大きくなる。 In addition, when normal ashing without applying bias high frequency power is used, the SiCN film is hardly etched, so that the problem of disappearance of the SiCN film does not occur. However, it is difficult to apply because the damage to the side wall of the via hole 109 is large. Particularly, when the low dielectric constant film is provided on the side wall of the via hole, the damage becomes large.

これに対して、本実施形態の半導体装置の製造方法では、レジストが埋め込まれていないビア孔１０９内にもレジストを埋め込むと共に、レジスト膜厚を均一化できる。このため、ビア孔底部のストッパ膜であるSiCN膜がレジスト膜で覆われているため、アッシング中に局所的に過剰な酸素プラズマ雰囲気にさらされることがない。これにより低誘電率膜へのダメージ及びビア孔底部のストッパ膜であるSiCN膜を消失させることなくレジストの除去が可能となる。 On the other hand, in the method of manufacturing the semiconductor device of this embodiment, the resist is embedded in the via hole 109 where the resist is not embedded, and the resist film thickness can be made uniform. For this reason, since the SiCN film, which is a stopper film at the bottom of the via hole, is covered with the resist film, it is not exposed to an excessive oxygen plasma atmosphere locally during ashing. This makes it possible to remove the resist without damaging the low dielectric constant film and eliminating the SiCN film that is the stopper film at the bottom of the via hole.

（第二の実施形態）
図２及び図３は、本実施形態の半導体装置の製造方法を示す工程断面図である。 (Second embodiment)
2 and 3 are process cross-sectional views illustrating the method for manufacturing the semiconductor device of this embodiment.

まず図２(a)のように、半導体基板（不図示）上に段差のある下層配線ａ２１３及び下層配線b２１４を形成し、さらに絶縁膜（ストッパ膜２１５、低誘電率膜２１６、シリコン酸化膜２１７）を形成する。次に、図２(b)のように下層配線a２１３上に第１の凹部（ビア孔２１９）を形成するためのパターンをレジスト２１８にパターニングする。レジスト２１８をマスクにしてシリコン酸化膜２１７、低誘電率膜２１６をエッチングし、絶縁膜にビア孔２１９を形成する。レジスト２１８を除去することにより図２(ｃ)のようにビア孔２１９を下層配線a２１３上にのみ形成する。 First, as shown in FIG. 2A, a lower layer wiring a 213 and a lower layer wiring b 214 having a step are formed on a semiconductor substrate (not shown), and further an insulating film (a stopper film 215, a low dielectric constant film 216, a silicon oxide film 217). ). Next, as shown in FIG. 2B, a pattern for forming a first recess (via hole 219) is patterned on the resist 218 on the lower layer wiring a213. Using the resist 218 as a mask, the silicon oxide film 217 and the low dielectric constant film 216 are etched to form a via hole 219 in the insulating film. By removing the resist 218, a via hole 219 is formed only on the lower layer wiring a213 as shown in FIG.

次に、図２(d)のように第１のレジスト材料を塗布してビア孔２１９内をレジストで埋め込み、第１のレジスト膜（レジスト膜２２０）を形成し、このレジスト膜２２０にパターンを形成する。レジスト膜２２０をマスクにして絶縁膜を選択的にエッチングし、絶縁膜に第２の凹部（ビア孔２２１）を形成する（図３(ａ)）。これにより、下層配線ｂ２１４上にのみビア孔２２１が形成される。また、ビア孔２２１の底部は、ストッパ膜２１５が露出した状態となる。
ここで、ストッパ膜２１５は、Ｓｉ及びＣを構成元素として含む膜であればよく、具体的にはSiCN膜またはSiC膜である。 Next, as shown in FIG. 2D, a first resist material is applied and the via hole 219 is filled with a resist to form a first resist film (resist film 220). A pattern is formed on the resist film 220. Form. Using the resist film 220 as a mask, the insulating film is selectively etched to form a second recess (via hole 221) in the insulating film (FIG. 3A). As a result, the via hole 221 is formed only on the lower layer wiring b214. Further, the stopper film 215 is exposed at the bottom of the via hole 221.
Here, the stopper film 215 may be a film containing Si and C as constituent elements, and is specifically a SiCN film or a SiC film.

次に、半導体基板の全面にビア孔２２１を埋設するように第２のレジスト材料を塗布して平坦な表面を有する第２のレジスト膜（レジスト膜２２２）を形成する（図３（ｂ））。これにより、ビア孔２１９、ビア孔２２１共に凹部内にレジストが埋め込まれた状態となる。ここで、第１のレジスト材料及び第２のレジスト材料は同種のレジスト材料を用いることが好ましい。 Next, a second resist material is applied so as to fill the via hole 221 over the entire surface of the semiconductor substrate to form a second resist film (resist film 222) having a flat surface (FIG. 3B). . As a result, both the via hole 219 and the via hole 221 are in a state in which the resist is embedded in the recess. Here, it is preferable to use the same type of resist material as the first resist material and the second resist material.

さらに、平坦な表面を有する第２のレジスト膜を形成する工程において、第２のレジスト膜をエッチバックする工程を含むことができる。これにより、第２のレジスト膜表面をより平坦化することができる。
このエッチバック処理は、第１の実施形態で挙げたものと同じ条件を例示することができる。
次に、レジスト膜２２２及びレジスト膜２２０をバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして除去する（図３（ｃ））。例えば、２周波ＲＩＥ装置を用い、圧力３０ｍＴ、ソースパワー９００Ｗ、バイアスパワー２００Ｗ、Ｏ_２流量２００sccmの条件を用いる。 Further, in the step of forming the second resist film having a flat surface, a step of etching back the second resist film can be included. Thereby, the surface of the second resist film can be further planarized.
This etch back process can be exemplified by the same conditions as those described in the first embodiment.
Next, the resist film 222 and the resist film 220 are removed by exposure to an oxygen plasma atmosphere under the condition that bias high frequency power is applied (FIG. 3C). For example, using a two-frequency RIE apparatus, a pressure of 30 mT, a source power of 900 W, a bias power of 200 W, and an O ₂ flow rate of 200 sccm are used.

これにより、ビア孔２１９、ビア孔２２１共に凹部内にレジストが埋め込まれた状態であるため、ビア孔２２１の底部にかかる過剰なアッシング時間を短くすることができる。これにより、低誘電率膜２１６へのダメージを抑制しつつ、ビア孔２２１底面のストッパ膜２１５がエッチングされて消失することを防いだレジストの除去をおこなうことができる。 As a result, since both the via hole 219 and the via hole 221 are in a state where the resist is buried in the recess, the excessive ashing time applied to the bottom of the via hole 221 can be shortened. As a result, it is possible to remove the resist that prevents the stopper film 215 on the bottom surface of the via hole 221 from being etched away while suppressing damage to the low dielectric constant film 216.

本実施の形態では、次のような効果がある。
高さの異なる下層配線上にそれぞれビア孔を形成する場合、下層配線上の絶縁膜厚さに差があるため、ビア孔を同時に形成するためのエッチングを行うことが困難である。例えば絶縁膜の膜厚が薄い箇所ではオーバーエッチ量が増加するため、ストッパ膜２１５の抜けが発生してしまう。このため、深さの異なるビア孔を個別に形成することが好ましい。このような場合に、深い方のビア孔を形成した後、このビア孔をレジストでマスクし、浅い方のビア孔を形成する。次にマスクとして用いたレジストを除去する際に、浅い方のビア孔の側面及び底部が露出した状態であるため、レジスト除去によるアッシングのダメージを受けることになる。しかしながら、本実施形態においては、浅い方のビア孔２２１を埋設するように第２のレジスト材料を塗布して平坦な表面を有するレジスト膜２２２を形成しているため、深さの異なるビア孔は共にレジストが埋め込まれた状態となる。 The present embodiment has the following effects.
When via holes are formed on lower wirings having different heights, it is difficult to perform etching for forming via holes at the same time because there is a difference in insulating film thickness on the lower wiring. For example, since the amount of overetching increases at a location where the insulating film is thin, the stopper film 215 is lost. For this reason, it is preferable to individually form via holes having different depths. In such a case, after forming a deeper via hole, the via hole is masked with a resist to form a shallower via hole. Next, when the resist used as a mask is removed, the side and bottom portions of the shallow via hole are exposed, so that ashing damage due to the resist removal is received. However, in this embodiment, since the resist film 222 having a flat surface is formed by applying the second resist material so as to bury the shallower via hole 221, the via holes having different depths are formed. Both are filled with resist.

さらに、レジスト膜２２２及びレジスト膜２２０をバイアス電力を印加した酸素プラズマ雰囲気にさらして除去するため、ビア孔の底面及び側面に対して与える損傷を抑制したレジストの除去を行うことができる。 Further, since the resist film 222 and the resist film 220 are removed by exposure to an oxygen plasma atmosphere to which bias power is applied, the resist can be removed while suppressing damage to the bottom and side surfaces of the via hole.

ここで、特開昭６４−７４７２３に凹凸パターン面に平坦なレジスト膜を形成する方法として第１のレジスト膜を形成し、この第１のレジスト膜を所望量エッチバックし、その上に第２のレジスト膜を形成する方法が開示されている。しかし、その目的は凹凸段差を有する基板上に平坦なレジスト膜を形成することである。 Here, as a method for forming a flat resist film on a concavo-convex pattern surface in Japanese Patent Application Laid-Open No. 64-74723, a first resist film is formed, a desired amount of this first resist film is etched back, and a second resist film is formed thereon. A method of forming a resist film is disclosed. However, the purpose is to form a flat resist film on a substrate having uneven steps.

一方本発明における半導体装置の製造方法は、凹部を有する基板に塗布されたレジスト膜を凹部の側面及び底部に損傷を与えることなく除去する方法であり、その目的が異なっている。 On the other hand, the method for manufacturing a semiconductor device according to the present invention is a method for removing a resist film applied to a substrate having a recess without damaging the side surface and the bottom of the recess, and the purpose thereof is different.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、第一の実施形態において、ビア孔を形成する際のレジスト膜の再工事を例としたが、コンタクト孔を形成する際のレジスト膜の再工事にも適用することができる。
また、第二の実施形態において、下層配線に段差が有り同一層で深さの異なる凹部を形成する場合を例にしたが、これに限らず異なる層の配線層に形成された深さの異なる凹部を形成する場合にも適用することができる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.
For example, in the first embodiment, the rework of the resist film when forming the via hole is taken as an example, but the present invention can also be applied to the rework of the resist film when forming the contact hole.
Further, in the second embodiment, an example has been described in which a lower layer wiring has a step and a recess having a different depth is formed in the same layer. However, the present invention is not limited to this, and the depths formed in different wiring layers are different. The present invention can also be applied when forming a recess.

本発明の第一の実施形態における半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device in 1st embodiment of this invention. 本発明の第二の実施形態における半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device in 2nd embodiment of this invention. 本発明の第二の実施形態における半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device in 2nd embodiment of this invention. 一般的なデュアルダマシン構造形成方法を示す工程断面図である。It is process sectional drawing which shows the general dual damascene structure formation method. 従来の半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the conventional semiconductor device.

Explanation of symbols

１１下層配線
１2 ストッパ膜
１3 低誘電率膜
１4 シリコン酸化膜
１７ビア孔
１８レジスト
１０１下層配線
１０２ストッパ膜
１０３低誘電率膜
１０７シリコン酸化膜
１０９第１の凹部（ビア孔）
１０８第１のレジスト膜（レジスト膜）
１１２第２のレジスト膜（レジスト膜）
２１３下層配線a
２１４下層配線b
２１５ストッパ膜
２１６低誘電率膜
２１７シリコン酸化膜
２１８レジスト
２１９第１の凹部（ビア孔）
２２０第１のレジスト膜（レジスト膜）
２２１第２の凹部（ビア孔）
２２２第２のレジスト膜（レジスト膜） 11 Lower layer wiring 12 Stopper film 13 Low dielectric constant film 14 Silicon oxide film 17 Via hole 18 Resist 101 Lower layer wiring 102 Stopper film 103 Low dielectric constant film 107 Silicon oxide film 109 First recess (via hole)
108 First resist film (resist film)
112 Second resist film (resist film)
213 Lower layer wiring a
214 Lower layer wiring b
215 Stopper film 216 Low dielectric constant film 217 Silicon oxide film 218 Resist 219 First recess (via hole)
220 First resist film (resist film)
221 Second recess (via hole)
222 Second resist film (resist film)

Claims

Forming an insulating film on the semiconductor substrate;
Forming a first recess in the insulating film;
Applying a first resist material to the entire surface of the semiconductor substrate to form a first resist film;
Applying a second resist material over the entire surface of the semiconductor substrate to form a second resist film having a flat surface;
Exposing the semiconductor substrate to an oxygen plasma atmosphere under a condition where bias high frequency power is applied to the semiconductor substrate, and removing the second resist film and the first resist film,
In the step of forming the first recess,
The method of manufacturing a semiconductor device, wherein the first recess is provided with a film containing Si and C as constituent elements at a bottom.

Forming the first resist film;
Between the step of forming the second resist film,
Forming a second recess in the insulating film by forming a pattern in the first resist film, and selectively etching the insulating film using the first resist film as a mask;
In the step of forming a second recess, the second recess is provided with the film containing Si and C as constituent elements at the bottom,
In the step of forming the second resist film,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the second resist material is applied so as to bury the second recess.

3. The method of manufacturing a semiconductor device according to claim 1, wherein the film containing Si and C as constituent elements is a SiCN film or a SiC film.

4. The method of manufacturing a semiconductor device according to claim 1, wherein the first resist material and the second resist material are the same type of resist material.

The step of forming the second resist film includes:
5. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of etching back the second resist film.

In the step of forming the second resist film,
6. The method of manufacturing a semiconductor device according to claim 1, wherein the second resist material is applied to a thickness equal to or greater than a maximum thickness of the first resist film.