JP2008544496A - 高感度高分解能検出装置及びアレイ - Google Patents

Abstract

【課題】増幅が多層半導体インテリジェント増幅器設計を通じて達成される増幅アバランシェ装置を提供する。
【解決手段】数個ほどの少ない電子で構成された弱い信号を検出するように配置された電極（２）及び（８）と、アバランシェ領域（３）と、量子化器（４）と、積算器（５）と、調整器（６）と、基板（７）とを含むアバランシェ増幅構造体（１）。量子化器（４）は、アバランシェ過程を調節する。積算器（５）は、信号電荷を蓄積する。調整器（６）は、積算器（５）を空にして量子化器（４）を制御する。アバランシェ増幅構造体（１）は、ノーマル量子化器リバースバイアス設計、ノーマル量子化器ノーマルバイアス設計、ラテラル量子化器ノーマルバイアス設計、可変量子化器ノーマルバイアス調節電極設計、ノーマル量子化器ノーマルバイアス調節電極設計、及びラテラル量子化器ノーマルバイアス環状積算器設計を含む。アバランシェ増幅構造体（１）は、同様に多チャンネル装置のアレイをもたらすように配置される。構造体は、自国防衛の極めて重要な装置に直ちに適用可能である。
【選択図】図１Ａ

Description

本発明は、数個ほどの少ない電子を含む場合がある低レベル信号を記録することができる単チャンネル及び多チャンネル検出器に関する。具体的には、本発明は、増幅が多層半導体インテリジェント増幅器設計を通じて達成される増幅アバランシェ装置である。

低レベル信号の検出及び記録は、特にセンサ装置には難しいものである。例えば、このような装置の感度、選択性、作動範囲、及びアレイ構成には、数個ほどの少ない電子を含む信号の精密検出が必要である。
１つの普及している低レベル信号の検出及び記録手法は、Ａｌｂｅｒｔ Ｊ．Ｐ．Ｔｈｅｕｗｉｓｓｅｎ著「電荷結合素子による固体撮像」、Ｋｌｕｗｅｒ出版、１９９５年（ＩＳＢＮ ０−７９２３−３４５６−６）によって説明されているような数十の電子の閾値感度を有する電界効果トランジスタ上の電荷感応増幅器を含む。
別の手法は、電界効果トランジスタ上の電荷感応増幅器とほぼ同じ感度を保証する電荷結合素子内の出力映像信号増幅器を含む。

弱い電気信号を感知する更に別の手法は、一般的に、感度が最も高い高速の増幅方法である搬送波のアバランシェ増幅又は増倍の使用である。アバランシェ型装置は、Ｆ．Ｃａｐａｓｓｏ著「半導体及び半金属におけるアバランシェフォトダイオードの物理」、第２２巻、Ａｃａｄｅｍｉｃ Ｐｒｅｓｓ出版、１９８５年によって説明されているものを含む。
アバランシェ増幅は、強電界に生じる衝撃イオン化に基づいており、電界において加速する搬送波が、増幅器の作業媒体の原子をイオン化し、従って、搬送波の増倍（すなわち、複製）をもたらす。しかし、高増倍率では、アバランシェ増幅作動点を安定化させることは困難である。更に、内部（過剰）ノイズレベル及び応答時間は、増倍率の増加と共に急激に増加する。従って、従来のアバランシェフォトダイオードは、広帯域において数個の電子から成る信号の検出及び記録を妨げる典型的に１０³未満であるかなり低い増倍率Ｍを使用する。

アバランシェ増倍はまた、Ｅｋｓｔｒｏｍによって米国特許第４、３０３、８６１号で説明されているように、ガイガーミュラー計数管を使用した個々のイオン化粒子の記録にも適用されている。このような装置に入る粒子は、必要な記録レベルまで搬送波の増倍のアバランシェ状処理を開始する。ごく最近では、この原理は、半導体アバランシェ型フォトダイオードにおける単一電荷担体の記録に使用して成功している。しかし、このガイガーミュラー増幅原理は、１つ又はいくつかの入力電荷担体内の信号間の区別を考慮していない（すなわち、それは、いくつかの電荷担体に対して高分解能をもたらさない）。

米国特許第６、８８５、８２７号でＳｈｕｓｈａｋｏｖ他は、独立に増幅された独立した信号成分内に入力信号を分配し、従って、高増幅係数、低ノイズ、及び迅速な応答速度を独特に可能にすることによる入力信号の検出のためのシステム及び方法を説明して特許請求している。この発明は、いくつかの段階を含む。信号が、各チャンネルが１つのみの素電荷を有する方法で多チャンネル閾値増幅器の個々のチャンネル上に割り当てられる。増幅器の各チャンネルは、入力時の単一の電子を出力時に較正済み荷電パケットに変換する。各チャンネルの出力信号を合計すると、個別の増幅器の入力部に通信される数個の電子電気信号の値の高精度の測定が可能である。個別の増幅器の各チャンネルでの単一の電子の較正済みの増幅がもたらされる。閾値アバランシェ増幅器に加えて、各チャンネルには、増幅電荷信号パケットを蓄積する積算器が装備されている。所要の荷電パケットを受け取った後、積算器は、チャンネルをＯＦＦにする調整器を通じて量子化器と通信する。調整器は、量子化器の電位を制御し、かつチャンネルをその初期状態に戻すために積算器から電荷を抜き取るのに使用される。
従って、弱い信号の検出を可能にする更なる進歩及び改良に対する必要性が残っていることが認められるであろう。従って、必要とされるのは、弱い信号の検出を更に進歩させて改善することができ、米国特許第６、８８５、８２７号においてＳｈｕｓｈａｋｏｖ他によって提供されたシステム及び方法に適合する増幅アバランシェ構造である。

米国特許第４、３０３、８６１号 米国特許第６、８８５、８２７号 米国特許仮出願第６０／６８９、４１７号 米国特許仮出願第６０／６９１、９３１号 米国特許第６、８８５、８２７号Ｂ２ 米国特許出願第１１／０８０、０１９号 Ａｌｂｅｒｔ Ｊ．Ｐ．Ｔｈｅｕｗｉｓｓｅｎ著「電荷結合素子による固体撮像」、Ｋｌｕｗｅｒ出版、１９９５年（ＩＳＢＮ ０−７９２３−３４５６−６） Ｆ．Ｃａｐａｓｓｏ著「半導体及び半金属におけるアバランシェフォトダイオードの物理」、第２２巻、Ａｃａｄｅｍｉｃ Ｐｒｅｓｓ出版、１９８５年

本発明の目的は、米国特許第６、８８５、８２７号のＳｈｕｓｈａｋｏｖ他によって提供されたシステム及び方法に適合し、かつ弱い信号の検出を更に進歩させて改善することができる増幅アバランシェ構造を提供することである。
本発明により、Ｓｈｕｓｈａｋｏｖ他によって説明されている原理に基づいて作動する増幅アバランシェ構造の様々な実施形態を開示する。本発明は、数個ほどの少ない電子で構成された弱い信号を検出するように配置された透明及び不透明電極、アバランシェ領域、量子化器、積算器、調整器、及び基板を含む。アバランシェ増幅構造は、ノーマル量子化器リバースバイアス設計、ノーマル量子化器ノーマルバイアス設計、ラテラル量子化器ノーマルバイアス設計、可変量子化器ノーマルバイアス調節電極設計、ノーマル量子化器ノーマルバイアス調節電極設計、及びラテラル量子化器ノーマルバイアス環状積算器設計を含む。増幅構造は、同様に配置されて多チャンネル装置を形成する。

本発明のいくつかの実施形態によれば、ガイガーモードで作動する増幅アバランシェ構造体は、２つの電極と、アバランシェ領域と、信号電荷を蓄積するための積算器と、アバランシェ過程をＯＮ及びＯＦＦにするための量子化器と、平面基板上に配置された半導体構造から成る積算器から電荷を抜き取るための調整器とを含み、調整器及び積算器は、電極の一方の背後に順に配置され、アバランシェ領域は、アバランシェ領域と調整器の間の電気接触がない方法で積算器区域の周縁に隣接し、量子化器は、アバランシェ領域に隣接する積算器表面によってもたらされる。調整器は、アバランシェ領域と同じであるがドープ量が少ないか又はより広いバンドギャップを有する半導体材料で構成することができる。増幅アバランシェ構造体の下部にある基板は、アバランシェ領域と同じ型の導電性を有するドープ量の高い層であり、アバランシェ領域と同じ半導体材料から構成することができる。基板はまた、アバランシェ領域材料と同じ導電型であるがドープが低い半導体材料から構成することができる。下部接触側では、基板は、アバランシェ領域と同じ導電型のドープ量の高い接触層を有することができる。

本発明の他の実施形態によれば、アバランシェ領域との接触は、基板の背面又は底面に配置された電極を通じて又は基板の上面に配置された電極を通じて達成することができる。
本発明の他の実施形態によれば、増幅アバランシェ構造体の上面全体は、調整器が配置される区域を除き、誘電体層で覆うことができる。
本発明の他の実施形態によれば、誘電体層は、積算器及びアバランシェ領域の上面に配置され、調整器層に接触する電極は、アバランシェ構造体の上面全体を占有するか、又は上部電極を有する調整器が、アバランシェ構造体の表面に沿って配置される。
本発明の他の実施形態によれば、上部電極は、アバランシェ構造体の表面全体に沿って配置することができ、電極は、透明とすることができる。

本発明の他の実施形態によれば、増幅アバランシェ構造体は、アバランシェ領域の片側に沿って配置されてドープ量がアバランシェ領域と高々同じか又はアバランシェ領域よりも狭いバンドギャップを有する同じ半導体材料及び導電型で構成された信号搬送層を含むことができる。基板及び全ての層は、例えば、Ｓｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ、及びＧａＰを含む同じ半導体材料から構成することができる。

本発明の他の実施形態によれば、増幅アバランシェ構造体は、アバランシェ領域との直接的な電気接触がない方法で積算器と調整器の間に配置された付加的な導電接触区域と、調整器に接触する上部電極との電気接触がない積算器及びアバランシェ領域の上面上の障壁層とを有することができる。誘電体層は、障壁層の上面全体に付加することができ、調整器に接触する上部電極は、アバランシェ構造体の上面全体を占有することができる。障壁層は、同じ導電型の半導体材料から構成され、アバランシェ領域と高々同じドープ量を有することができる。障壁層は、反対の導電型の半導体材料から構成され、アバランシェ領域よりも少ないドープ量を有することもできる。基板及び全ての層は、例えば、Ｓｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ、及びＧａＰを含む同じ半導体材料から構成することができる。

本発明の他の実施形態によれば、平面基板に沿って配置され、ガイガーモードで作動するアバランシェ増幅構造体は、２つの電極と、基板と上部第１電極の間に配置された調整器と、調整器の側縁上に配置された積算器と、積算器の外部側縁上に配置されたアバランシェ領域とを含み、量子化器は、アバランシェ領域に隣接する積算器表面によって実行される。基板は、アバランシェ領域と同じ導電型を有するがより高い抵抗率を有する材料で製造される。増幅構造体は、積算器及びアバランシェ領域の上面に沿って配置された誘電体層を含むことができ、調整器層に接触する上部第１電極は、アバランシェ構造体の上面全体を覆う。積算器及びアバランシェ領域の上面上の増幅構造体は、導電型がアバランシェ領域と同じであるがより高い抵抗率を有する半導体で構成された障壁層を含むことができる。上部電極が調整器に接触している状態で、障壁電極により、電気接触は可能ではない。

本発明の他の実施形態によれば、ガイガーモードで作動する増幅アバランシェ構造体は、２つの電極と、アバランシェ領域と、信号電荷を蓄積するための積算器と、アバランシェ過程をＯＮ及びＯＦＦにするための量子化器と、積算器から電荷を抜き取るための調整器とを含み、調整器及び積算器は、電極の一方の背後に順に配置され、アバランシェ領域は、積算器の周縁に隣接して、アバランシェ領域による調整器との電気接触を回避し、量子化器は、アバランシェ領域に接触する誘電体層上に配置された第３の電極を含むアバランシェ領域に隣接する積算器表面によってもたらされる。基板は、アバランシェ領域材料と同じ導電型であるがドープのより少ない半導体材料から構成することができる。更に、アバランシェ領域との直接的な電気接触を回避するために、積算器と調整器の間に導電接触区域を配置することができ、積算器と、片側ではアバランシェ領域、かつ反対側では誘電体層との表面の間では、アバランシェ領域と同じ導電型であるがドープ不純度濃度のより低い半導体材料の障壁層を配置することができる。

本発明の他の実施形態によれば、ガイガーモードで作動する増幅アバランシェ構造体は、アバランシェ領域と、信号電荷を蓄積するための積算器と、アバランシェ過程をＯＮ／ＯＦＦするための量子化器と、電荷を積算器から抜き取り、かつ同じ導電型であるがより高い抵抗率を有する材料で構成されたアバランシェ領域の層が配置された２つの電極間でドープ量の高い基板上に配置された量子化器を制御するための調整器とを含むことができる。積算器は、基板、高インピーダンス半導体材料の調整器、及びアバランシェ領域と積算器の間のインタフェースに設けられた量子化器と反対の導電性を有するドープ量の高い半導体材料で構成することができる。積算器は、基板平面と平行な方向に低い導電率を有することができる。基板と、調整器を除く増幅アバランシェ構造体の全ての層とは、同じ半導体材料から構成することができる。調整器層は、同じ材料か、又は他の層及び基板が構成された材料よりも広いバンドギャップを有する材料から構成することができる。増幅アバランシェ構造体は、自由電荷担体を生成して電荷をアバランシェ領域内に搬送することができる信号搬送層を含むことができる。基板及び全ての層は、例えば、Ｓｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ、及びＧａＰを含む同じ半導体材料から構成することができる。

本発明の他の実施形態によれば、ガイガーモードで作動するアバランシェ増幅構造体は、アバランシェ領域と電荷を積算器から抜き取って量子化器を制御することができる調整器との層が互いに連続して配置され、信号電荷を蓄積することができる積算器の機能とアバランシェ過程をＯＮ／ＯＦＦするための量子化器の機能とが、アバランシェ領域と調整器の間のインタフェースで実行される、２つの電極間で基板上に装着された平面積層半導体構造を含む。アバランシェ領域と調整器の間のインタフェースは、基板平面と平行な方向に低い導電率を有することができる。

本発明の他の実施形態によれば、ガイガーモードで作動するアバランシェ増幅構造体は、重くドープされた基板上の２つの電極の間に配置された平面積層半導体構造から成ることができ、その上には、基板と反対の導電型を有する半導体で構成されたアバランシェ領域と、量子化器が基板とアバランシェ領域の間のインタフェースに設けられ、かつ積算器がアバランシェ領域と調整器の間のインタフェースに設けられるように高インピーダンス半導体材料で構成された調整器との層が順次配置される。

本発明の他の実施形態によれば、ガイガーモードで作動するアバランシェ増幅構造体は、重くドープされた基板上の２つの電極間に配置された平面積層半導体構造から成ることができ、その上には、高インピーダンス半導体材料で構成された調整器と、基板材料と同じ導電型を有する重ドープ材料で構成された積算器と、量子化器がアバランシェ領域と積算器の間のインタフェースに設けられるように基板と反対の導電型を有する半導体で構成されたアバランシェ領域との層が順次配置される。全ての層及び基板は、同じ半導体材料から構成することができ、又は調整器を除く全ての層を同じ半導体材料で構成し、調整器層を他の層及び基板よりも広いバンドギャップを有する材料から構成することができる。信号搬送層は、上部電極とアバランシェ領域の間に配置することができ、かつ自由電荷担体を生成して電荷をアバランシェ領域内に搬送することができるであろう。信号搬送層を除く全ての層は、同じ半導体材料から構成することができ、一方、信号搬送層は、バンドギャップが狭くなった半導体材料、又はアバランシェ領域と同じ導電型を有する高抵抗率半導体材料から構成することができる。基板及び全ての他の層は、例えば、Ｓｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ、及びＧａＰを含む同じ半導体材料から構成することができる。

以下の開示は、独立して使用することができるか又は個別の増幅器のマトリックスに組み込むことができる様々な例示的な個々の又は単一の構造体を最初に説明するために示すものである。すなわち、原則的に、各個々の構造体は、ガイガーアバランシェフォトダイオードと類似の内蔵機能型装置、又は単一光子アバランシェダイオード（ＳＡＰＤ）、又は内部個別増幅器として使用することができるが、同じく多チャンネル内部個別増幅器、又は多チャンネルガイガーモード増幅器、又は多チャンネルＳＡＰＤアレイをもたらす統合に対して特に十分に適するものである。
このようなかつ付加的な構造体に対応する具体的な特許請求の範囲を含め基本的な個別の増幅構造体の例示的な実施形態を開示した後に、このような例示的な個別の装置構造体のアレイに基づいて、多チャンネルの個別増幅器の様々な例示的な実施形態に対して説明する。

具体的な特許請求の範囲の節によって提供される開示を含む本明細書の説明は、例示的なものであり、かつ本発明を説明するものであるが、本発明を制限したり、又は本発明によって達成することができる利点を限定することを意図したものではないことは当業者によって認められるであろう。従って、構成される図面は、本発明の様々な好ましい実施形態を例示し、この説明及び具体的な特許請求の範囲と共に本発明の原理を説明する役目をするものである。更に、具体的な特許請求の範囲は、本発明者によって着想、企図、及び意図された本発明の範囲を限定することを意図したものではなく、更なる理解と本発明によって包含される内容の開示を提供するために示すものである。この点において、これらの具体的な特許請求の範囲は、それらが包含する例示的な実施形態と共に示され、かつそれらを参照するものであり、具体的な特許請求の範囲及び図面のそのような並置及び参照は、特許請求の範囲をその実施形態に限定するように意図したものではなく、本発明の範囲を本明細書に説明する具体的な特許請求の範囲に限定するものでもない。

従って、本明細書で説明する実施形態及び代替的な実施例及び変形は、単に本発明を例示するものであり、本発明がそれらに限定されないことは当業者によって理解される。例えば、様々な実施形態の例示的な非限定的特徴によれば、これらの装置は、全体的にシリコンに基づくような完全に均質な半導体素子とすることができる。しかし、当業者は、これらの装置は、複合半導体を含む他の材料で実施することができ、均質である必要がなく、異質の成分を含むことができることを理解している。より具体的には、一例として、以下の例示的な実施形態の各々は、装置を通して半導体材料として多結晶シリコンを使用しているが、当業者は、他の単結晶材料、多結晶材料、基礎的材料、及び／又は複合半導体材料を使用して個別の装置及び／又はアレイの１つ又はそれよりも多くの構成要素、層、部分を実施することができることを理解している。同様に、以下の例示的な実施形態は、同質接合部及び異質接合部を採用しているが、金属半導体接合部を採用して望ましい機能性を達成することができる。例えば、調整器は、信号搬送領域が他の層よりも低いバンドギャップの材料を有すると同時に、より広いバンドギャップを有する材料を通じて実施することができる。更に、当業者によって理解されるように、本明細書で明示的に説明するもの以外に様々な他の絶縁及び導電（例えば、金属）材料を採用することができる。

従って、本発明の例示的実施形態の本明細書での開示、並びにその様々な例示的修正及び特徴は、多くの特異性を提供するが、これら権能を付与する詳細は、本発明の範囲を限定するように解釈すべきではなく、本発明は、本発明の範囲から逸脱することなく、かつその付随する利点を弱めることなく、多くの修正、適応、変形、及び均等実施を受けることが当業者によって容易に理解されるであろう。更に、用語及び表現は、限定用語ではなく、説明用語として使用されていることに注意されたい。用語又は表現は、示して説明する特徴又はその一部分のいかなる均等物もそれを排除するように使用する意図はない。従って、本発明は、開示する実施形態に限定されるのではなく、この仮出願の恩典を請求するあらゆる非仮出願において呈示されることになる特許請求の範囲に従って規定されるべきであるものとする。

本発明は、関連当業技術に優るいくつかの利点を提供する。本発明は、個々の電子及び光子を記録及び計数する内蔵高感度計器を容易にするものである。本発明は、単チャンネル装置及び多チャンネル装置に適用可能である。本発明は、高増幅定数、低ノイズ、及び迅速な応答速度を有する検出器の構成を独特に可能にする。
本発明の更に別の態様、特徴、及び利点は、添付図面に関連して行われる以下の説明に照らして本発明を考察すると理解されて容易に明らかになるであろう。

本出願は、「高感度高分解能検出装置及びアレイ」という名称の２００５年６月１０日出願の米国特許仮出願第６０／６８９、４１７号及び２００５年６月１７日出願の第６０／６９１、９３１号に基づき、かつ「３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）」の下でのそれからの優先権を請求するものであり、これらの特許の内容は、本明細書においてその全内容がそれへの引用により組み込まれている。
可能な場合には、本明細書で以下で使用する時の参照番号は、共に「信号の高感度高分解能検出」という名称の米国特許第６、８８５、８２７号Ｂ２及び２００５年３月１４日出願の米国特許出願第１１／０８０、０１９号で使用される参照番号に対応するものであり、これらの特許の各々は、同じ発明のエンティティを有し、本出願と共通の所有権の対象となり、その各々は、本明細書においてその全内容がそれへの引用により組み込まれている。

以下の説明は、（１）ノーマル量子化器リバースバイアス設計、（２）ノーマル量子化器ノーマルバイアス設計、（３）ラテラル量子化器ノーマルバイアス設計、及び（４）可変量子化器ノーマルバイアス設計として特定される単一のチャンネル装置を含む。本明細書で説明して特許請求するデザインは、無限数のアレイデザインをもたらす様々なアレイ構成に改作することができる。様々な実施形態は、光２６が少なくとも１つの電極に衝突する状態で示している。低ドープとは、一般的に、１０¹⁵ｃｍ^-3未満を意味すると理解されており、重ドープ又は高ドープとは、１０¹⁷ｃｍ^-3を超えることを意味する。本明細書で説明する装置は、当業技術で理解されている方法を通じて製造される。

背景として、調整器の機能性は、アバランシェ層と比較してそのより高いインピーダンスによってもたらされる。高インピーダンスは、低ドープレベル、すなわち、担体に対して低い移動度を有するか又は特殊処理によって人工的に移動度を落とした状態の材料を含む米国特許第６、８８５、８２７号に説明されている様々な方法でもたらされる。望ましいインピーダンスをもたらすために、調整器と隣接する層の間の潜在的な障壁も使用される。障壁の高さは、調整器及び隣接する層内のドープで調整される。隣接層が金属である場合、障壁は、その仕事関数で調整することができる。

調整器は、量子化器の電位を支配又は調整するように機能し、量子化器は、次に、この電位を電界に移送し、従って、閾値増幅器がＯＮ又はＯＦＦ状態に切り換わり、かつ調整器は、積算器をその初期状態に戻すために蓄積電荷を積算器から抜き取る。
インピーダンスの高い虚部は（電圧位相に対して電流位相をシフトするその要素のインダクタンスのため）、調整器の望ましい機能性をもたらし、これは、調整器が短時間にわたって非常に低い導電率を有し、一方、信号搬送波は増倍され、従って、生成された電荷の全ては、ほぼ抜き取りなしに実質的に蓄積されることを意味する。それに反して、短時間経過（遅延）後、導電率は高くなり（インピーダンスの実部に等しい）、蓄積電荷が抜き取られ、初期状態に迅速に戻ることができる。

インピーダンスの高い虚部は、材料特性（担体の低移動度）又は調整器と隣接層の間の潜在的な障壁の存在によってもたらされる。材料特性によって、印加電圧に対して電流遅延が発生する。低移動度は、イオン注入（及び他の特殊処理）によってもたらすことができ、又は材料自体の特性とすることができる。この障壁は、積算器の蓄積電荷（すなわち、電子）が直ちに調整器に、また、他の形式の障壁（例えば、正孔）の場合は調整器の反対側の第２の障壁に流れることを防止するものである。

単チャンネル装置−ノーマル量子化器、リバースバイアス
ここで図１Ａを参照すると、リバースバイアス供給電圧でガイガーモードで作動するアバランシェ増幅構造体１の一実施形態に対して単一のチャンネル要素が示されている。アバランシェ増幅構造体１は、説明する順に配置されかつ接触する第１の電極２と、アバランシェ領域３と、量子化器４と、積算器５と、調整器６と、基板７と、第２の電極８とを含む略平面の構造体である。アバランシェ領域３は、重くドープされた基板７と反対の導電性を有する複数の半導体層を含む。調整器６は、量子化器４が積算器５とアバランシェ領域３の間のインタフェースに設けられている弱くドープされた半導体材料である。同様に、積算器５は、調整器６とアバランシェ領域３の間に設けられている。

ここで図１Ｂを参照すると、ガイガーモードで作動するリバースバイアスアバランシェ増幅構造体１の代替的な実施形態は、説明する順に第１の電極２と、調整器６と、積算器５と、アバランシェ領域３と、量子化器４と、基板７と、第２の電極８とアバランシェ領域３を含むように示されている。アバランシェ領域３は、重くドープされた基板７と反対の導電性を有する複数の半導体層を含み、量子化器４は、基板７とアバランシェ領域３の間のインタフェースに設けられている。積算器５は、調整器６とアバランシェ領域３の間のインタフェースに設けられている。

ここで図１Ｃを参照すると、ガイガーモードで作動するリバースバイアスアバランシェ増幅構造体１の他の代替的な実施形態が示されている。信号搬送層２７が、図１Ａに示す第１の電極２とアバランシェ領域３の間に設けられている。量子化器４は、積算器５とアバランシェ領域３の間に設けられている。
図１Ａから図１Ｃに示すアバランシェ領域３、量子化器４、積算器５、調整器６、基板７、及び信号搬送層２７には、様々な材料が適用可能である。例えば、各層は、例えば望ましい電気特性がもたらされるようにドープされているＳｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ、及びＧａＰを含む同じか又は異なる半導体材料から構成することができる。他の実施形態では、調整器６は、他の層よりも広いバンドギャップを有する材料から構成することができる。更に他の実施形態では、信号搬送層２７は、他の層よりも狭いバンドギャップを有する材料から構成することができる。更に他の実施形態では、第１の電極２及び／又は第２の電極８は、例えば、透明ＩＴＯ及びＡｌドープＺｎＯを含むがこれらに限定されない導電金属又は光透過性導電材料から構成することができる。更に、アバランシェ領域３、量子化器４、積算器５、調整器６、基板７及び信号搬送層２７は、更に他の非ドープ及びドープの半導体材料による介在物又は領域あり又はなしの積層構造体を形成するように配置された２つ又はそれよりも多くの層を含むことができる。層及び装置は、平面又は非平面の形状を含むことができる。同様に、断面図は、平面及び／又は直径方向範囲の構造体を表すことができる。ＳｉＯ₂層は、他の同等の材料から構成することができる。

ここで図２Ａを参照すると、一連の材料層は、図１Ａに示すアバランシェ増幅構造体１の１つの例示的実施形態に対応するように示されている。装置は、透明電極１０５と、ｐ−Ｓｉ層１００と、ｎ⁺−Ｓｉ層１０２と、ｉ−Ｓｉ層１１０と、ｎ⁺−Ｓｉ層１０９と、電極１０６とを含む。好ましくは金属である電極１０６は、正電圧Ｕ_supを有する電源に電気的に接続されており、透明電極１０５は、地面に電気的に接続されている。

ここで図２Ｂと図２Ｃを参照すると、図２Ａの装置の機能を示すために、バンド図が呈示されている。図２Ｂは、正電圧Ｕ_supが電極１０６に印加され、ｎ⁺−Ｓｉ層１０９が、電極１０６の電位を有し、重ドープｎ⁺−Ｓｉ層１０２が、放電されると浮動電極として作動してｎ⁺−Ｓｉ層１０９とほぼ同じ電位を取得するように、信号搬送波出現前の装置の初期状態を示している。この実施例においては、電圧のほぼ全ては、ｐ−Ｓｉ層１００に印加される。電圧は、ｐ−Ｓｉ層１００（Ｕ_amp）の電圧降下がＯＮ状態でアバランシェ降伏値を超えるのに十分なものであるべきである。この実施例においては、ｐ−Ｓｉ層１００は、アバランシェ閾値又はガイガーモード増幅器である。図２Ｂから、増幅器（Ｕ_amp）に印加された電圧は、Ｕ_sup−Ｕｒに等しいことが分り、ここでＵ_rは、ｉ−Ｓｉ層１１０の小さな電圧降下から生じるものである。Ｕ_rが初めに高すぎる場合、それは、図２Ｂの電位障壁にわたるｎ⁺−Ｓｉ層１０２からｎ⁺−Ｓｉ層１０９までの電子に関連した電界で強化された放熱又は放電電流のために時間と共に下がる。ｉ−Ｓｉ層１１０は、ｉ型、弱くドープされたｐ型、又は弱くドープされたｎ型の半導体から構成することができる。ｉ−Ｓｉ層１１０内のドープによって、調整器と隣接層の間の電位障壁の高さが調整される。図１Ａの積算器５に対応するｎ⁺−Ｓｉ層１０２は、ｐ−Ｓｉ層１００からの充電電流がない場合には、電位が電極１０６の電位にほぼ等しくなるまで放電する。

ここで図２Ｃを参照すると、自由キャリア（電子）がｐ−Ｓｉ層１００の高電界区域に出現した時、それは、ゾーン間衝撃イオン化によって新しい電子６２と正孔６４の対を生成する過剰降伏アバランシェ増倍を開始する。アバランシェ電子電流は、迅速に時間で増大し、ｎ⁺−Ｓｉ層１０２からの流出電流よりも増大し、ｐ−Ｓｉ層１００内に生成された電子６２は、迅速に、積算器５又はｎ⁺−Ｓｉ層１０２を帯電させる。説明した挙動によって増幅器又はｐ−Ｓｉ層１００内の電圧降下が小さくなり、アバランシェ過程がＯＦＦになり、従って、増幅器は、ＯＦＦ状態に切り換わる。

増幅器上のこの電圧降下は、ｉ−Ｓｉ層１１０又は調整器６内の電圧上昇と関連付けられ、増幅器と調整器６の間での供給電圧の再分配が発生する。調整器６は、積算器５の放電遅延を誘発し、アバランシェ電流に対して電流位相が時間的にずれる。この遅延は、増幅器内のアバランシェ過程を終わらせるのに十分なものである。
理論によって縛られることを意図したものではないが、放電遅延には、装置状態、並びに調整器６の設計及び特性に依存する１つ又はそれよりも多くの物理的原因があると考えられる。例えば、初めに電圧Ｕ_rが低い時、熱放出又は放電電流は、積算器５に対するアバランシェ又は充電電流と比較すると小さい。Ｕ_rが増大する時、主な理由には、空間荷電効果による流出電流の自己制限、調整器６を通る自由キャリアの有限フライト時間、増幅器内と比較した時の調整器６内の担体の低い移動度、又は電流放出を制限するか又はアバランシェ電流と比較して位相をシフトする他の物理的機構を含むことができる。増幅器をＯＦＦ状態にするのに十分な最小遅延時間は、装置設計及び望ましい利得によって約１０ピコ秒から４００ピコ秒の範囲であると推定され、従って、１つの搬送波に応答して積算器５内に蓄積された初期電荷数を表している。

増幅器がＯＦＦ状態に切り換わった後、積算器５に至る充電電流はゼロになり、積算器５は、調整器６を通じて放電し、増幅器はＯＮ状態に戻り、装置は、図２Ｂに示す初期状態に戻る。
積算器５内に蓄積されたアバランシェ増倍電荷による結果は、ｉ−Ｓｉ層１１０（容量性読取器）によって分割された重ドープｎ⁺−Ｓｉ層１０２及びｎ⁺−Ｓｉ層１０９の相互キャパシタンスを通じて、又は調整器６又は電流読取器を通る積算器５の放電電流を検出することによって読み取ることができる。両方の読み取り法によって、積算器５に蓄積された電荷に対応する電極１０６内の電荷が表示される。

ここで図２Ｄを参照すると、図２Ａの装置の対応する物理的表示を参照して個別の増幅器の機能的方法を示している。この機能的方法には、搬送器９、閾値増幅器１０、量子化器１１、積算器１２、調整器１３、及び読取器１４が含まれるように示されている。
搬送器９は、電界がゼロではないｐ−Ｓｉ層１００の一部分に対応する。自由電子は、搬送器９内で衝突すると、閾値増幅器１０の入力部に送られる。

閾値増幅器１０は、電界がＯＮ状態において衝撃イオン化に十分なものであるｐ−Ｓｉ層１００の一部分に対応するものである。ｐ−Ｓｉ層１００内の電圧降下は、降伏電圧を超え、従って、閾値増幅器１０は、ガイガーモードで作動することができる。
量子化器１１は、ｐ−Ｓｉ層１００とｎ⁺−Ｓｉ層１０２の間のインタフェースに対応するものである。量子化器１１の電位によって、閾値増幅器１０内のアバランシェ過程（電界強度）が調整される。平面量子化器１１に対しては、伝達定数は、１に等しい。非平面設計の場合、１よりも大きい伝達定数は、最大電界が同じ電位が得られるほど高くなるように電界集中を引き起こす設計の曲率に基づいて可能である。量子化器１１は、アバランシェ強度を定める電界強度に積算器１２電位を変換するように機能する。伝達定数は、電位増加に対する電界強度の反応又は増加と定めることができる。

積算器１２は、閾値増幅器１０から電流を蓄積して量子化器１１の電位を調整するようにｎ⁺−Ｓｉ層１０２内に示されている。
調整器１３は、積算器１２からの放電電流を調整して放電を遅延させて閾値増幅器１０をＯＦＦ状態にし、並びに装置を電荷担体の増幅後に初期状態に戻すようにｉ−Ｓｉ層１１０内に示されている。
容量変形である読取器１４は、ｎ⁺−Ｓｉ層１０２、ｉ−Ｓｉ層１１０、及びｎ⁺−Ｓｉ層１０９によって構成された容量を有する。従って、積算器１２内に蓄積された電荷によって、ｎ⁺−Ｓｉ層１０９内、及びｎ⁺−Ｓｉ層１０９に結合された第２の電極１０６上での反対符号の電荷の出現が誘発される。

図２Ｂ及び図２Ｃのバンド図は、更に、非枯渇領域が第１の電極１０５近くにあるｐ−Ｓｉ層１００を示している。４オーム−センチメートルの抵抗率を有する一般的なｐ−Ｓｉ層１００は、５μｍから６μｍ幅である。代替的な実施形態では、ｐ−Ｓｉ層１００の幅は、電界がｐ−Ｓｉ層１００と第１の電極１０５の間のインタフェースに到達し、従って、インタフェース近くの光によって生成された光搬送波を実質的に収集することができるように枯渇領域幅よりも小さいとすることができる。一部の実施形態では、電界がインタフェースに到達した時に、電極１０５からｐ−Ｓｉ層１００への電子注入を防止するように所望する場合がある。従って、電極１０５は、電極１０５とｐ−Ｓｉ層１００の間に配置された電子に対するショットキー障壁又はｐ⁺領域を有することができる。

本発明は、当業技術で公知の能動的クエンチング及び受動的クエンチングの両方と異なる装置内に統合された新しい内部クエンチング法を用いてガイガーカウンタとして作動することが上述の説明から容易に明らかである。能動的クエンチングには、上述の機能性によってはもたらされない外部又は統合能動エレクトロニクスが必要である。受動的クエンチングには、上述の機能性によってはもたらされない抵抗器又は抵抗層が必要である。

図３、図５、及び図６Ａ及び図６Ｂは、例示的な装置の特定的な実施形態を参照する。
ここで図３を参照すると、正孔積算器と電子積算器の両方を有するリバースバイアスアバランシェ増幅構造体１が、本発明の一実施形態に対して示されている。装置は、透明電極１０５と、セグメント化ＳｉＯ₂層１０７（絶縁層）と、ｐ⁺−Ｓｉ領域１０３（重ドープ領域）と、ｐ−Ｓｉ領域１１２と、ｐ−Ｓｉ層１００と、ｐ^-−Ｓｉ層１１０と、ｎ⁺−Ｓｉ層１０２と、ｎ⁺−Ｓｉ層１０９と、電極１０６とを含む。ｐ−Ｓｉ層１００の厚みは、短波長感度を増大させるように完全に枯渇されるほど十分に小さなものであるべきである。ｐ−Ｓｉ層１００の好ましい実施形態は、２オーム−センチメートルから３オーム−センチメートルのドープ及び２．５μｍから３μｍの厚みを含む。このような装置のスペクトル範囲は、３００ｎｍから４００ｎｍ（電極１０５材料によっては最短波長）及び最大７００ｎｍから８００ｎｍまでである。最大１０６０ｎｍまでのより長い波長のスペクトル感度を得るためには、ｐ−Ｓｉ層１００の幅を増大し、かつドープレベルを下げる。

透明電極１０５から枯渇したｐ−Ｓｉ層１００への電子の注入を阻止するために、１つ又はそれよりも多くのｐ⁺−Ｓｉ領域１０３が含められる。ｐ⁺−Ｓｉ領域１０３は、ｐ−Ｓｉ層１００が完全に減算されないために電界が透明電極１０５に到達しない場合には、不要なものとすることができる。しかし、一般的に、これによってｐ−Ｓｉ層１００の上面近くに光搬送波を生成する短波長に対しては、非常に低いスペクトル感度が得られることになる。この区域が枯渇されない場合、光搬送波は、再結合されて消散されることになる。得られる装置は、作動可能であるが、最適なものではない。しかし、電界が透明電極１０５（より最適な変形）に到達する場合、電子注入を阻止するためにｐ⁺−Ｓｉ領域１０３が必要である。好ましい実施形態では、ｐ−Ｓｉ層１００は、２μｍから４μｍ厚であり、１０オーム−センチメートルの抵抗率を有する。
ｐ−Ｓｉ領域１１２は、同じ材料で構成され、同じ活性不純物ドープが行われ、ｐ−Ｓｉ層１００のＳｉとＳｉＯ₂のインタフェースに沿ったラテラル方向の正孔に対して低い移動度を有することが好ましい。ｐ−Ｓｉ領域１１２は、中性不純物ドープ、照射、又はｎドープを有するｐによって形成される

ここで図４を参照すると、図３の実施形態の機能的方法を示している。図２Ａの装置と異なり、図３の装置は、２つの積算器１２、１６と２つの調整器１３、１７とを含み、従って、図２Ａでｉ−Ｓｉ層１１０に対して説明されているように、電子調整器として機能するために、かつｐ−Ｓｉ領域１１２に対応する正孔調整器として機能するために対応する積算器１２、１６の放電が遅延される。
ｐ−Ｓｉ層１００内のアバランシェが自由キャリアによって開始された時、正孔６４は、ｐ−Ｓｉ領域１１２又は正孔積算器内においてインタフェースで蓄積され、従って、透明電極１０５と比較すると、ｐ−Ｓｉ層１００の上面の電位が増加する。この電位増加は、ｎ⁺−Ｓｉ層１０２のすぐ上に局在化する。ｐ−Ｓｉ層１００（Ｕ_amp）の電圧降下は、蓄積正電荷がｐ⁺−Ｓｉ領域１０３に、次に透明電極１０５に流れるまで減少する。正孔調整器は、ｐ^-−Ｓｉ層１１０と同様に作動することが容易に明らかである。得られる遅延時間は、ｐ−Ｓｉ領域１１２においてインタフェースに沿って移動する正孔の移動度に依存する。

再度図４を参照すると、搬送器９、閾値増幅器１０、及び量子化器１１は、ｎ⁺−Ｓｉ層１０２とｐ−Ｓｉ層１００の間のインタフェースにある閾値増幅器１０に電子積算器１２電位を移送し、アバランシェ過程を調節する。量子化器１７は、ｎ⁺−Ｓｉ層１０２よりも上方にあるＳｉ及びＳｉＯ₂層１０７の間のインタフェースにある閾値増幅器１０に正孔積算器電位を移送し、アバランシェ過程を調節し、電子積算器１２は、ｎ⁺−Ｓｉ層１０２内に置かれる。正孔積算器１６は、ｎ⁺−Ｓｉ層１０２よりも上方にあるｐ−Ｓｉ領域１１２とＳｉＯ₂層１０７の間のインタフェースに置かれる。電子調整器１３は、蓄積電子電荷除去後に電子積算器１２の放電を遅延させる。正孔調整器１７は、蓄積正孔電荷除去後に正孔積算器１７の放電を遅延させ、正孔積算器１７は、ｐ−Ｓｉ領域１１２、電子読取器１４、及び正孔読取器１８に対応している。
図２Ｄの機能的方法は、電界がｐ−Ｓｉ領域１１２に到達した時、かつｐ−Ｓｉ層１００及びｐ−Ｓｉ領域１１２が完全に枯渇された時に図４の機能的方法に変る。

ここで図５参照すると、図４の装置の代替的な実施形態が示されており、ｐ−Ｓｉ領域１１２は除去され、その代わりに正孔のための埋込チャンネル１１４が使用され、ｉ−Ｓｉ領域１１３（第２の調整器）が、ｐ⁺−Ｓｉ領域１０３を透明電極１０５から分離するために追加されている。第２の調整器は、第１の又は透明電極１０５とｐ⁺＋−Ｓｉ領域１０３（重ドープ領域）との間に高インピーダンス半導体材料で構成され、かつＳｉＯ₂層１０７の開口部又は空洞と共にある。アバランシェ領域と上述の調整器の間には、第２の積算器が形成される。埋込チャンネル１１４は、ｎドープされた好ましくは０．３μｍの薄い層であり、当業技術で公知の方法を通じて製造される。埋込チャンネル１１４によって、チャンネルのインタフェースに沿った正孔の移動度が改善する。埋込チャンネル内のドープ濃度は、ｐ−Ｓｉ層１００内の電界によって完全に枯渇されるほど十分であるべきである。

埋込チャンネル１１４により、ｐ−Ｓｉ層１００内でアバランシェによって生成された全ての正孔が層に沿って移動し、ｐ⁺−Ｓｉ領域１０３又は正孔積算器内で調整されることが保証される。従って、ｐ⁺−Ｓｉ領域１０３が充電され、それによって透明電極１０５に対してその電位が増加する。ｐ⁺−Ｓｉ領域１０３及びｉ−Ｓｉ領域１１３は、同様に作動する。従って、ｉ−Ｓｉ領域１１３内に電圧降下が発生し、かつ閾値増幅器の放電及びＯＦＦ状態への切換えが遅延される。この装置内の正孔量子化器は、埋込チャンネル１１４とｐ−Ｓｉ層１００の間のインタフェースである。

ｐ⁺−Ｓｉ領域１０３の充電によって、埋込チャンネル１１４に蓄積する正孔が充電され、埋込チャンネル１１４が正孔積算器のキャパシタンスに含められるように埋込チャンネル１１４内の電位が均一に増加する。
図５の装置の代替的な実施形態を図６Ａ及び図６Ｂに示している。例えば、図６Ａにおいては、ｉ−Ｓｉ領域１１３は、図５から排除されている。一方、図５においては、ｐ^-−Ｓｉ層１１０が排除されている。同様に、図６Ａ及び図６Ｂの装置は、埋込チャンネル１１４なしで作成することができる。

単チャンネル装置−ノーマル量子化器、ノーマルバイアス
図７Ａから図７Ｃの層及び領域には、様々な材料が適用可能である。例えば、各層は、例えば望ましい電気特性が得られるようにドープされたＳｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ、及びＧａＰを含む同じか又は異なる半導体材料で製造することができる。他の実施形態では、調整器６は、他の層よりも広いバンドギャップを有する材料から構成することができる。更に他の実施形態では、信号搬送層２７は、他の層よりも狭いバンドギャップを有する材料から構成することができる。更に他の実施形態では、第１の電極２及び／又は第２の電極８は、例えば、透明ＩＴＯ及びＡｌドープ済みＺｎＯを含むがこれらに限定されない導電金属又は光透過性導電材料から構成することができる。更に、層及び領域は、更に他の非ドープ及びドープの半導体材料による介在物又は領域あり又はなしの積層構造体を形成するように配置された２つ又はそれよりも多くの層を含むことができる。層及び装置は、平面又は非平面の形状を含むことができる。同様に、断面図は、平面及び／又は直径方向範囲の構造体を表すことができる。ＳｉＯ₂層は、他の同等の材料から構成することができる。

ここで図７Ａを参照すると、ノーマル方向のアバランシェを伴ってガイガーモードで作動するアバランシェ増幅構造体１の一実施形態に対して単一のチャンネル要素が示されている。アバランシェ増幅構造体１は、説明する順に配置される第１の電極２と、電荷を信号電荷から抜き取って量子化器４を制御する調整器６と、信号電荷を蓄積する積算器５と、アバランシェ過程をＯＮ／ＯＦＦするための量子化器４と、アバランシェ領域３と、基板７と、第２の電極８とを含む略平面構造体である。量子化器４は、積算器５とアバランシェ領域３の間に形成されている。積算器５は、基板７の平面と平行な方向に有限の導電性を有することができる。一部の実施形態では、全ての層は、同じ材料から構成することができる。他の実施形態では、調整器は、残りの半導体層よりも広いバンドギャップを有する半導体材料で製造されることが好ましい。

ここで図７Ｂを参照すると、図７Ａのアバランシェ領域３と基板７の間に配置され、かつ図７Ａのアバランシェ領域３と基板７とに接触する信号搬送層２７を含む、ノーマル方向のアバランシェを備えたガイガーモードで作動するアバランシェ増幅構造体１のための単一のチャンネル要素の別の代替的な実施形態が示されている。信号搬送層２７は、信号作用に基づいて自由電荷担体を生成し、アバランシェ領域３内へのそれらの搬送を達成する。

ここで図７Ｃを参照すると、説明する順に配置される第１の電極２と、調整器６と、アバランシェ領域３と、基板７と、第２の電極８とを含む、ノーマル方向のアバランシェを伴ってガイガーモードで作動するアバランシェ増幅構造体１のための単一のチャンネル要素の代替的な実施形態が示されている。アバランシェ領域３及び調整器６は、電荷を積算器５から抜き取って量子化器４を制御する。信号電荷を蓄積する積算器５の機能、及びアバランシェ過程をＯＮ／ＯＦＦするための量子化器４の機能は、アバランシェ領域３と調整器６の間のインタフェースで実行される。アバランシェ領域３と調整器６の間のインタフェースは、基板７の平面と平行な方向に有限の導電性を有することができる。

同様に、ノーマル方向のアバランシェを伴ってガイガーモードで作動するアバランシェ増幅構造体１は、アバランシェ領域３と、信号電荷を蓄積する積算器５と、アバランシェ過程をＯＮ／ＯＦＦするための量子化器４と、電荷を積算器５から抜き取って１対の電極２、８の間で重くドープされた基板７上に配置された平面積層半導体構造を集合的に形成する量子化器４を制御する調整器６とを含むことができる。アバランシェ領域３は、同じ導電性であるがより高い抵抗率を有する材料で形成し、積算器５は、基板７と反対の導電性を有する重ドープ半導体材料で形成し、調整器６は、高インピーダンス半導体材料で形成し、量子化器４は、アバランシェ領域３と積算器５の間のインタフェースに設置することができる。

ここで図８Ａを参照すると、電極１０６と、ｐ−Ｓｉ層１００と、ｎ⁺−Ｓｉ領域１０２と、ｉ−Ｓｉ層１１０と、透明電極１０５とを含む一連の材料層が示されている。図８Ｂ及び図８Ｃは、図８Ａの装置層に対応する機能面を説明するバンド図を示している。
ここで図８Ｂ及び図８Ｃを参照すると、装置は、配向［１００］及び１０オーム−センチメートルから１００オーム−センチメートルの抵抗率を有し、従って、広い枯渇領域を有するシリコン基板を含む。ｎ⁺−Ｓｉ領域１０２は、重ドープされており、０．５μｍ未満の幅を有する。ｉ−Ｓｉ層１１０は、数μｍ未満である幅を有する。装置は、ｎ⁺−Ｓｉ領域１０２及びｉ−Ｓｉ層１１０内での光吸収を無視することができる時の赤外線波長を対象として意図するものである。本発明の代替的な実施形態は、層内の光吸収を低減し、かつ短波長感度（緑色から青色）を増大させるために、一例が非ドープＺｎＯであるシリコンよりも広いバンドギャップを有する半導体で構成されたｉ−Ｓｉ層１１０を含むことができる。このような実施形態は、１オーム−センチメートルから１０オーム−センチメートルの抵抗率を有するエピタキシャルｐ−Ｓｉ層１００を有する。
作動は、図８Ｂ及び図８ＣのＯＮ／ＯＦＦ状態に対するバンド図によって示すように、類似のリバースバイアス設計とほぼ同一である。主な相違点は、電子及び正孔電流が、ｉ−Ｓｉ層１１０（調整器）を通じてｎ⁺−Ｓｉ層１０２（積算器）を放電させる時に役割を果たすことができる点である。

図９から図１２及び図１４は、例示的な装置の特定的な実施形態を示している。
ここで図９を参照すると、透明電極１０５と、ＳｉＯ₂層１０７と、ｉ−Ｓｉ層１１０と、ｎ＋−Ｓｉガードリング１０８と、ｎ⁺＋−Ｓｉ層１０２と、エピタキシャルｐ−Ｓｉ層１００と、ｐ⁺−Ｓｉ層９０（基板）と、電極１０６とを含む、リングガード領域を有するノーマル方向アバランシェ増幅構造体１の断面図が示されており、これに対して説明する。ｐ^-−Ｓｉ層１１０（調整器）は、光吸収を最小にするために、寸法的には装置よりも小さく、好ましくは、直径は数μｍである。一部の実施形態では、ｉ−Ｓｉ層１１０は、一例が非ドープＺｎＯであるシリコンよりも広いバンドギャップを有する半導体材料から構成することができる。信号光２６は、ｎ⁺−Ｓｉ層１０２（積算器）を通じてエピタキシャルｐ−Ｓｉ層１００（アバランシェ領域）に入る。従って、ｎ⁺−Ｓｉ層１０２（積算器）は、層内の光吸収を最小にするために薄く、典型的に０．４μｍ未満である。ｎ＋−Ｓｉガードリング１０８は、縁部効果を抑制し、アバランシェ過程がｎ⁺−Ｓｉ層１０２（積算器）の下にある区域にわたって均一であることを保証する。青色から緑色の実施形態では、エピタキシャルｐ−Ｓｉ層１００は、枯渇領域内の発熱電流を最小にするために、１オーム−センチメートルから２オーム−センチメートルの抵抗率及び数μｍの幅を有する。赤外線実施形態では、エピタキシャルｐ−Ｓｉ層１００は、数十μｍのより広い幅及びより高い抵抗率を有する。エピタキシャルｐ−Ｓｉ層１００の幅及び抵抗率の正確な値を当業技術で理解されている方法を通じて計算し、望ましいスペクトル感度及び装置の他のパラメータを準備する。説明した装置の作動及びその機能的要素（積算器、量子化器、調整器、基板、及びアバランシェ領域）は、上述の通りである。

ここで図１０を参照すると、透明電極１０５と、ＳｉＯ₂層１０７と、ｐ^-−Ｓｉ層１１０と、ｎ⁺−Ｓｉ層１０２と、ｐ注入層１０１と、エピタキシャルｐ−Ｓｉ層１００と、ｐ⁺−Ｓｉ層９０（基板）と、電極１０６とを含む、高電界インプラントを有するノーマル方向アバランシェ増幅構造体１が示されており、これに対して説明する。この実施形態では、高電界インプラントは、図９の拡散したガードリングの代わりに縁部効果を抑制するのに使用される。本方法によって、アバランシェが存在しない装置の未使用区域が最小にされる。ｐ注入層１０１は、ｎ⁺−Ｓｉ層１０２よりも上方にある薄い領域である。アバランシェ増倍は、ｐ注入層１０１内に局在化される。ｉ−Ｓｉ層１１０は、層内の光吸収を最小にするために直径が数μｍである。一部の実施形態では、ｉ−Ｓｉ層１１０は、一例では非ドープＺｎＯであるシリコンよりも広いバンドギャップを有する半導体から構成することができる。装置の赤外線実施形態は、低作動電圧を有すると同時に高時間分解能で実質的に光搬送波を集めるように、電界テール部が低ドープエピタキシャルｐ−Ｓｉ層１００を貫通する背面照射（リッチ−スルー）で作動することができる。ｐ^-−Ｓｉ層１１０（調整器）は、図９に対して上述したように小さな直径を有する。

ここで図１１を参照すると、電極１０６と、ＳｉＯ₂層１０７と、ｉ−Ｓｉ層１１０と、ｎ⁺−Ｓｉ層１０２と、ｎ^-−Ｓｉガードリング１０８と、エピタキシャルｐ−Ｓｉ層１００と、ｐ^-−Ｓｉ層１０４と、ｐ⁺−Ｓｉ領域１０３と、透明電極１０５とを含む背面照射（リッチ−スルー）を備えたノーマル方向増幅アバランシェ構造体が示されており、これに対して説明する。装置の作動は、搬送器−光変換器がｐ^-−Ｓｉ層１０４内に設けられる点を除き、図９で上述の通りである。ここでもまた、ｉ−Ｓｉ層１１０は、層内の光吸収を最小にするために直径が数μｍである。一部の実施形態では、ｉ−Ｓｉ層１１０は、一例が非ドープＺｎＯであるシリコンよりも広いバンドギャップを有する半導体から構成することができる。ｐ^-−Ｓｉ層１０４（基板）は、高い抵抗率（低ドープ量）を有し、かつ作動電圧で完全に枯渇される。説明した装置は、最大１．０６μｍまでの波長を有する赤外線光を検出することができる。

アバランシェイベントは、ｐ^-−Ｓｉ層１０４によって構成された搬送−光変換領域に比較するとより高いドープ量を有するｐ−Ｓｉ層１００内で発生する。ｐ−Ｓｉ層１００の幅及びドープ量は、電界はゼロにならないがドープ量の高いｐ⁺−Ｓｉ領域１０３によって停止されたｐ^-−Ｓｉ層１０４に貫通する長いテール部を有するように選択される。ｐ^-−Ｓｉ層１０４の幅は、装置の構造的強度を与えるのに十分なもの、好ましくは最大数百μｍまでとすべきである。ｐ^-−Ｓｉ層１０４内の電界強度は、アバランシェには不十分なものであるが、当業技術で理解されている方法を通じて計算されるように、自由キャリアが飽和速度（１０４Ｖ／ｃｍ）で層内を移動することができるほど十分なものであるべきである。

ｐ⁺−Ｓｉ領域１０３は、層内の光吸収を最小にするためにできるだけ薄くあるべきである。しかし、ｐ⁺−Ｓｉ領域１０３は、完全に枯渇されるべきではなく、その幅は、透明電極１０５からｐ^-−Ｓｉ層１０４（基板）への電子注入を阻止するのに十分なものであるべきである。当業技術で理解されている様々な反射防止コーティングを同じく当業技術で理解されている方法を通じて装置に追加することができる。

ここで図１２を参照すると、透明電極１０５と、ＳｉＯ₂層１０７と、ｎ⁺−Ｓｉ層１０２と、ｐ−Ｓｉ層１０１と、エピタキシャルｐ^-−Ｓｉ層１００と、ｐ⁺−Ｓｉ領域１３０と、エピタキシャルｉ−Ｓｉ層１１３と、ｐ⁺−Ｓｉ層９０（基板）と、電極１０６とを含む、高電界インプラント及び正孔積算器を有するノーマル方向アバランシェ増幅構造体１が示されており、これに対して説明する。装置は、正孔積算器が、ｐ⁺−Ｓｉ領域１０３によってもたらされ、エピタキシャルｉ−Ｓｉ層１１３が、電子積算器の代わりに正孔調整器として増設されている点において、図１０と異なっている。更に、図１０のｉ−Ｓｉ層１１０は除去され、ｎ⁺−Ｓｉ層１０２は、電子蓄積を回避するために透明電極に直接に結合されている。

ここで図１３を参照すると、図１２のノーマル方向アバランシェ増幅構造体１の機能的構成要素が示されており、これに対して説明する。搬送器９は、エピタキシャルｐ^-−Ｓｉ層１００の枯渇部分に対応し、閾値増幅器１０は、ｐ−Ｓｉ層１０１に対応し、電子量子化器１１は、ｎ⁺−Ｓｉ層１０２とｐ−Ｓｉ層１０１の間のインタフェースに対応し、電子読取器１４は、透明電極１０５に対応し、正孔積算器１５は、ｐ−Ｓｉ層１００とｐ⁺−Ｓｉ領域１３０の間のインタフェースに対応し、正孔積算器１６は、ｐ⁺−Ｓｉ領域１３０に対応し、正孔調整器１７は、エピタキシャルｉ−Ｓｉ層１１３に対応し、正孔読取器１８は、ｐ⁺−Ｓｉ領域１３０、エピタキシャルｉ−Ｓｉ層１１３、及びｐ⁺−Ｓｉ層９０によって構成されたキャパシタンス（信号のＨＦ部）と、エピタキシャルｉ−Ｓｉ層１１３から電極１０６への電流（信号のＬＦ部）とを通じて電極１０６に対応する。正孔積算器及び正孔調整器の作動は、反対の極性及び担体の形式が考慮に入れた時には上述したものと異なるものではない。装置は、積算器内の蓄積電荷除去後にアバランシェ増倍器をＯＦＦにする。

エピタキシャルｐ^-−Ｓｉ層１００の幅及びドープレベルは、層が完全に枯渇されるように設計される。エピタキシャルｉ−Ｓｉ層１１３は、正孔に対して障壁高さを調整するｐ型又はｎ型材料から構成することができる。ｐ⁺−Ｓｉ領域１３０のサイズ及び形態、及びｎ＋−Ｓｉ層１０２からのｐ⁺−Ｓｉ領域１３０の距離は、タイミング、ジッタ、最大過電圧、固定過電圧での利得、及び他の性能特性に影響を与える調整パラメータである。

この実施形態の利点は、あらゆるアバランシェガイガー光検出器又は非ガイガーＡＰＤの従来の設計と異なり、アバランシェ領域の前方にいかなる追加層及びいかなる付加的な光吸収もないという点である。更に、クエンチングシステムは、作業域の背後に設けられて、ガイガー光検出器使用が可能である。従って、それは、ＤＣ電圧及び従来の受動的及び能動的クエンチング方法よりも遥かに効率的なクエンチングシステムで作動することができる。

ここで図１４を参照すると、透明電極１０５と、ＳｉＯ₂層１０７と、ｎ⁺−Ｓｉ層１０２と、ｎ^-−Ｓｉガードリング１０８と、ｐ^-−Ｓｉ層１００と、ｐ⁺−Ｓｉ領域１３０と、エピタキシャルｉ−Ｓｉ層１１３と、ｐ⁺−Ｓｉ層９０（基板）と、電極１０６とを含む、リングガード及び正孔積算器を有するノーマル方向アバランシェ増幅構造体１が示されており、これに対して説明する。装置は、高電界インプラント設計の代わりにガイドリング設計が使用されている点で図１２と異なっている。

単チャンネル装置−ラテラル量子化器、ノーマルバイアス
図１５Ａから図１５Ｏの層及び領域には、様々な材料が適用可能である。例えば、各層は、例えば望ましい電気特性をもたらすためにドープされるＳｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ、及びＧａＰを含む同じか又は異なる半導体材料から構成することができる。他の実施形態では、調整器６は、他の層よりも広いバンドギャップを有する材料から構成することができる。更に他の実施形態では、信号搬送層２７は、他の層よりも狭いバンドギャップを有する材料から構成することができる。更に他の実施形態では、第１の電極２及び／又は第２の電極８は、例えば、透明ＩＴＯ及びＡｌドープＺｎＯを含むがこれらに限定されない導電金属又は光透過性導電材料から構成することができる。層及び領域は、更に他の非ドープ及びドープ半導体材料による介在物又は領域あり又はなしの積層構造体を形成するように配置された２つ又はそれよりも多くの層を含むことができる。層及び装置は、平面又は非平面の形状を含むことができる。同様に、断面図は、平面及び／又は直径方向範囲の構造体を表すことができる。ＳｉＯ₂層は、他の同等の材料から構成することができる。

ここで図１５Ａを参照すると、説明する順に配置される層状の第１の電極２と、調整器６と、積算器５と、アバランシェ領域３と、基板７と、第２の電極８とを含む、ラテラル方向のアバランシェを伴ってガイガーモードで作動するアバランシェ増幅構造体１が示されており、これに対して説明する。アバランシェ領域３、基板７、及び第２の電極８は、類似の横の範囲を有することが好ましい。同様に、第１の電極２及び調整器６は、積算器５と比較して範囲が若干小さいものであることが好ましい。アバランシェ領域３は、積算器５が内部にあるその厚みを通る正孔を含む。正孔及び積算器５は、調整器６とアバランシェ領域３の直接的な接触を回避するために、調整器６よりも十分に大きなものであるべきである。積算器５の周囲は、２つの材料間のインタフェースがリング状の量子化器４として機能するようにアバランシェ領域３に直接に接触すべきである。積算器５は、信号電荷の蓄積を担っている。量子化器４は、アバランシェ過程のＯＮ／ＯＦＦ状態を制御する。調整器６は、積算器５から電荷を抜き取って量子化器４を制御する。

図１５Ｂから図１５Ｏは、図１５Ａの装置の変形である。
図１５Ｂにおいて、当業技術で理解されている１つ又はそれよりも多くの材料で構成された誘電体層１９は、調整器６の周囲を取り囲んでいる。誘電体層１９は、調整器６とアバランシェ領域３の間に電気導管を設けることなく積算器５及びアバランシェ領域３を覆うと共にそれらに接触するのに好ましい。
図１５Ｃにおいては、第２の電極８は、基板７から除去され、代替的に、リング状の構造体が使用されている。第２の電極は、ここでは、アバランシェ領域３に接触すると共に、積算器５及びアバランシェ領域３を含む表面よりも上方に延びる調整器６及び電極２の周りに配置されている。

図１５Ｄにおいて、図１５Ｂの第１の電極２は、ここでは、完全に調整器６と誘電体層１９の両方の上に延長されている。
図１５Ｅにおいて、調整器６は、誘電体層１９よりも上方に延びると共に、誘電体層１９の最上面の上にＴ字形の構造を有する。第１の電極２は、積算器５の周りでＴ字形の調整器６に接触する。
図１５Ｆにおいて、図１５Ｅの第１の電極２は、ここでは、第２の電極８と同じ大きさの横の範囲を有するように、Ｔ字形の調整器６に接触すると共にそれを覆うように延長されている。

図１５Ｇにおいて、基板７及び第２の電極８は、アバランシェ領域３縁部を超えて横に延長されている。信号搬送層２７は、アバランシェ領域３の周囲周りに配置されると共にそれに接触している。信号搬送層２７は、アバランシェ領域３と同じほど厚いことが好ましい。信号搬送層２７は、同じくアバランシェ領域３を含むがドープ組成物量が少ない半導体材料から成る。
図１５Ｈにおいて、導電接触領域２５は、調整器６と積算器５の間に配置されている。接触領域２５は、調整器６との直接的な電気接触を回避するために、積算器５と比較すると横の範囲が小さい。障壁層２４は、接触領域２５の周囲周りに配置されると共にそれに接触している。同様に、障壁層２４は、積算器５及びアバランシェ領域３を覆っている。障壁層２４は、アバランシェ領域３と同じ半導体材料から成る。障壁層２４は、第１の電極２には接触していない。

図１５Ｉにおいて、誘電体層１９は、図１５Ｈの調整器６の周囲周りに配置されていると共にそれに接触している。また、誘電体層１９は、アバランシェ領域３の反対側の障壁層２４に完全に接触すると共にそれを覆っている。第１の電極２は、調整器６だけに接触している。
図１５Ｊにおいて、図１５Ｉの第１の電極２は、横に延長され、ここでは、調整器６及び障壁層２４の両方に接触すると共にそれらを覆っている。

図１５Ｋにおいて、第３の電極５０は、第１の電極２の間に間隙がある状態で第１の電極２の一部に取って代わっている。第１の電極２は、調整器６に接触している。第３の電極５０は、誘電体層１９に接触している。
図１５Ｌにおいて、第３の電極５０は、第１の電極２の間に間隙がある状態で第１の電極２の一部に取って代わっている。第１の電極２は、調整器６に接触している。第３の電極５０は、誘電体層１９に接触している。

図１５Ｍにおいて、積算器５は、調整器６の周囲周りで積算器５に接触するように調整器６が内部にある正孔を含む。調整器６は、ここでは、基板７の上にある。第１の電極２は、調整器６だけに接触している。
図１５Ｎにおいて、誘電体層１９は、積算器５を超えて延びる図１５Ｍの調整器６の周囲周りに配置されていると共にそれに接触している。第１の電極２は、ここでは、調整器６及び誘電体層１９に接触すると共にそれらを覆うために横に延長されている。
図１５Ｏにおいて、第１の電極２は、図１５Ｎの調整器６だけを覆うと共にそれに接触している。

図１６及び図１８から図２７は、例示的な装置の特定的な実施形態を示している。
ここで図１６を参照すると、透明電極１０５と、ｐ^-−Ｓｉ層１１０と、ＳｉＯ₂層１０７と、ｐ^-−Ｓｉ層１００と、ｎ⁺−Ｓｉ領域１０２と、ｐ−Ｓｉ領域１０３と、ｐ⁺−Ｓｉ層９１（基板）と、電極１０６とを含むラテラル方向アバランシェ増幅構造体１が示されており、これに対して説明する。図１７は、ラテラル方向アバランシェ増幅構造体１の機能的構成要素を示している。

電極１０５、１０６を除く図１６で特定された構成要素は、望ましい電気特性をもたらすドーピング型及び濃度を有する一例がＳｉである１つ又はそれよりも多くの半導体材料から構成することができる。ＳｉＯ₂層１０７は、他の同等の材料から構成することができる。
透明電極１０５及びｐ^-−Ｓｉ層１１０は、その中での光吸収を最小にするために直径が数μｍであることが好ましい。透明電極１０５及びｐ^-−Ｓｉ層１１０は、一例がＺｎＯであるシリコンよりも広いバンドギャップを有する半導体材料から構成することができる。ｎ⁺−Ｓｉ領域１０２（積算器）は、できるだけ小さな直径を有するように製造される。第２の電極１０６は、例えばＡｌ、Ｎｉ、ＮｉＣｒ、又はＭｏなどを含む金属、又は例えばＩＴＯ又はＡｌドープＺｎＯを含む透明導電金属から構成することができる。

この実施形態のＯＮ／ＯＦＦの切り換えは、閾値増幅器１０が横の配向を有すると共に閾値増幅器１０、量子化器１１、積算器１２、及び調整器１３が線形に配置されていないという点を除き、図８Ａから図８Ｃの装置とほぼ同じである。
ｐ⁺−Ｓｉ領域１０３は、ｐ^-−Ｓｉ層１００よりも高いドープ濃度を有することが好ましい。アバランシェ増倍は、ｐ−Ｓｉ領域１０３の接合部縁部でのみ発生し、図１６Ｂの搬送器９及び閾値増幅器１０は、ｐ⁺−Ｓｉ層９１と平行にラテラル方向の向きに置かれる。従って、ｐ^-−Ｓｉ層１００の上部に生成された担体は、閾値増幅器１０によって実質的に収集される。その機能的手法における他の要素は、上述のように作動する。

ｐ−Ｓｉ領域１０３は、横電界成分が領域を出て（ラテラル方向にリッチ・スルー）、Ｓｉ−ＳｉＯ₂インタフェースに沿ってｐ^-−Ｓｉ層１００を貫通し、従って、信号電荷が集められてｐ⁺−Ｓｉ層１０３（閾値増幅器）に移送するように、典型的に１μｍである幅、及び典型的に１オーム−センチメートルの抵抗率であるドープレベルを有することが好ましい。一部の実施形態では、ｐ−Ｓｉ層１０３は、ｐ^-−Ｓｉ層１００と同じドープから構成することができるが、ｎ⁺−Ｓｉ領域１０２（積算器）は、薄く、典型的に０．４μｍ未満であることが好ましい。ラテラル方向のアバランシェは、縁部降伏効果によって行われる。他の実施形態では、ｐ−Ｓｉ層１０３は、リッチ・スルーなしに使用すると共にＳｉＯ₂層１０７をｐ^-−Ｓｉ層１００から完全に分離するように、装置直径に等しい直径を有することができる。
本明細書で説明するラテラル方向装置は、近ＵＶまでの短波長用途のための高い感度と、最大７００ｎｍから８００ｎｍまでのより長い波長用途のための高い収集効率とをもたらす。従って、増幅光搬送波を生成光搬送波の総数で割ったものを表すこのような装置の形態係数は、かなり１に近い。

ここで図１８を参照すると、１対の透明電極１０５と、Ｓｉ₃Ｎ₄層９３（絶縁体）と、ｎ^-ＩｎＰ層１１０と、ｐ⁺ＩｎＰ領域１０２と、ｎＩｎＰ層１００と、ＩｎＧａＡｓＰ層１４０（バッファ）と、ＩｎＧａＡｓ層１５０（吸収体）と、ＩｎＰ層１６０（エピタキシャル）と、ｎ⁺ＩｎＰ層９０（基板、配向［１００］）とを含むラテラル方向アバランシェ増幅構造体１が示されており、これに対して説明する。層は、上述の実施形態と反対のドーピング型及び極性を有する。

ＩｎＧａＡｓの適用は、装置の全体的な機能的な方法（調整器−積算器−量子化器−増幅器）に影響を与えるものではない。望ましい波長は、吸収層バンドギャップ及び幅によって定められ、幅は、１．０６μｍから１．６μｍの範囲を有する。増幅器及び基板が構成される広バンド材料（ＩｎＰ）は、この波長に向けて透明である。吸収層からの増幅器の分離は、増幅器も基板も増幅器を光から取り囲むものではないので、量子効率の増加をもたらす。絶縁層又はＳｉ₃Ｎ₄層９３は、ＩｎＧａＡｓ−ＩｎＰ層とのより良好な性能適合が得られるので、上述のＳｉＯ₂層１０７の代わりに使用されるものである。増幅器とｎＩｎＰ層１００の間の付加的なバッファ層は、異質障壁特性、具体的には、周波数応答を改善するものである。透明電極１０５は、ＩＴＯ又はＡｌドープＺｎＯから構成することができる。装置は、あらゆる側面及び当業技術で理解されている方法を通じて追加された反射防止コーティングから照射することができる。

ｐ⁺ＩｎＰ領域１０２は、隣接するｎＩｎＰ層１００とのインタフェースが量子化器として機能するように積算器として作動する。ｎ^-ＩｎＰ層１１０は、積算器の放電遅延（閾値増幅器をＯＦＦにするのに十分）及び蓄積電荷を除去することによって閾値増幅器を初期の状態に戻すことを担う調整器である。アバランシェ領域及び閾値増幅器は、ｎＩｎＰ層１００に対応する。
ｎ−ＩｎＰ層１００、ｎ−ＩｎＧａＡｓＰ層１０４、及びｎ−ＩｎＧａＡｓ層１５０の幅及びドープ濃度は、当業技術で理解されている方法を通じて製造される。電界強度は、ｎ−ＩｎＰ層１００内のアバランシェ増倍に、かつトンネル及びアバランシェ電流を防止するために吸収層内で十分に低い電界テール部を引き起こすのに十分なものである。電界テール部は、生成光搬送波を吸収層から増幅器に収集し、従って、吸収層を完全に枯渇させることができる。吸収層幅は、望ましい波長での有効な光吸収に十分なものである。一部の実施形態では、吸収層は、ｎ−ＩｎＰ層１００からの電界貫通なしであるが吸収層内のトンネル電流を回避すると同時に光搬送波が枯渇ｎ−ＩｎＰ層１００に到達することを可能にする可変バンドギャップを付して製造することができる。

ここで図１９を参照すると、透明電極１５０及び電極１０６が装置の片側に沿って整列したラテラル方向アバランシェ増幅構造体１が示されており、これに対して説明する。装置は、ここでは、リング電極１０６が、ＳｉＯ₂層１０７を通ってｐ^-−Ｓｉ層１００内に組み込まれたｐ⁺−Ｓｉ領域１０４に取り付けられている図１６の装置の代替的な実施形態である。更に、図１６の電極１０６の代わりに、図１９に示すように、ＳｉＯ₂層１０７が使用されている。電極１０６は、金属又は透明導電材料から構成することができる。ｐ⁺−Ｓｉ領域１０４は、電極１０６からｐ^-−Ｓｉ層１００への電子の注入を沮止するものである。ｐ⁺−Ｓｉ領域１０４のドープ深さは小さく、典型的に０．３μｍである。ｐ⁺−Ｓｉ領域１０４の幅は、最小にしており、電極１０６の縁部を若干超えて延びることが好ましい。ｎ⁺−Ｓｉ領域１０２とｐ⁺−Ｓｉ領域１０４の間の距離は、ｐ−Ｓｉ層１０３からの電界のラテラル成分が小さく、かつｐ⁺−Ｓｉ領域１０４内にトンネル電流を引き起こさないほど十分なものであるべきである。この装置の機能性は、図１６において上述の通りである。

ここで図２０を参照すると、３つの電極を有するラテラル方向アバランシェ増幅構造体１が示されており、これに対して説明する。装置は、図１６の装置の代替的な実施形態であり、リング状電極１１７が、透明電極１０５周りに配置され、かつＳｉＯ₂層１０７に接触している。電極１１７は、例を先に示した透明導電材料から成る。電極１１７は、スペクトル感度や異なる波長に関する応答時間を含むがこれらに限定されない装置特性の付加的な調整を可能にするものであると共に、保護酸化物における固定電荷を補正する。装置の最適化を可能にするように、電極１１７にはＤＣ電圧が印加される。保護ＳｉＯ₂層１０７は、電極１１７から電界の垂直方向の成分によって引き起こされるｐ又はｐ^-層１００及びｐ−Ｓｉ層１０３内のアバランシェ過程を防止するために十分に厚く、典型的に０．７μｍであるべきである。この装置の機能性は、図１６に対して先に説明している。

ここで図２１を参照すると、単一の電極が装置の片側に沿って整列したラテラル方向アバランシェ増幅構造体１が示されており、これに対して説明する。装置は、図１６の装置の代替的な実施形態であり、透明電極１０５が、ＳｉＯ₂層１０７の上面を完全に覆っている。この実施形態の主な利点は、ｐ^-−Ｓｉ層１００のより多くの容積が枯渇され、光搬送波の収集及び装置の応答時間が改善するという点である。保護ＳｉＯ₂層１０７は、電極１０５から電界の垂直方向の成分によって引き起こされるｐ又はｐ^-−Ｓｉ層１００及びｐ−Ｓｉ層１０３内のアバランシェ過程を防止するために十分に厚く、典型的に０．７μｍであるべきである。この装置の機能性は、図１６に対して先に説明している。

ここで図２２を参照すると、障壁層を有するラテラル方向アバランシェ増幅構造体１が示されており、これに対して説明する。装置は、図１６の装置の代替的な実施形態であり、障壁層は、ＳｉＯ₂層１０７とｐ又はｐ^-−Ｓｉ層１００の間に配置されたｎ−Ｓｉ層１２０である。ｎ−Ｓｉ層１２０は、ドーピング型がｐ又はｐ₂ ^-−Ｓｉ層１００と反対であり、薄く、典型的に０．３μｍであることが好ましい。ｐ又はｐ₂ ^-−Ｓｉ層１００は、Ｓｉ−ＳｉＯ₂インタフェースの下にある埋込チャンネルを成し、インタフェースに沿った光搬送波の搬送を改善するものである。障壁層は、当業技術で理解されている方法を通じて製造される。この装置の利点は、アバランシェ過程がインタフェースから遠ざけられ、それによってＳｉＯ₂への高温担体の注入が抑制されるために安定性が改善することである。図２３は、この設計の代替的な実施形態を示しており、透明電極１０５が、ｐ^-−Ｓｉ層１１０及びＳｉＯ₂層１０７を完全に覆っている。図２４は、この設計の代替的な実施形態を示しており、透明電極１０５が、ｐ₂ ^-−Ｓｉ層１１０に別々に接触しており、第３の電極１１７が、ＳｉＯ₂層１０７に別々に接触している。これらの装置の機能性は、図１６に対して上述の通りである。

ここで図２５を参照すると、正孔積算器と単一の電極が装置の片側にあるラテラル方向アバランシェ増幅構造体１が示されており、これに対して説明する。装置は、透明電極１０５が、ここでは、ｐ^-−Ｓｉ層１１０によって占有された容積を満たし、ｉ−Ｓｉ層１１３が、ｐ又はｐ^-−Ｓｉ層１００とｐ⁺−Ｓｉ層９１（基板）との間に設けられているという点で図２１の装置と異なっている。ｐ−Ｓｉ層１０３は、先の実施形態よりも広い。

ここで図２６を参照すると、障壁層と、正孔積算器と、２つの電極とが装置の片側に沿って存在するラテラル方向アバランシェ増幅構造体１が示されており、これに対して説明する。装置は、透明電極１０５が、ここでは、ｐ^-−Ｓｉ層１１０（電子積算器）によって以前に占有されていた容積を満たし、ｐ−Ｓｉ層１０３はより広く、ｉ−Ｓｉ層１１３（正孔調整器）及びｐ⁺−Ｓｉ領域１３０が、ｐ−Ｓｉ層１００とｐ⁺−Ｓｉ層９１の間に配置されているという点で図２４の装置と異なっている。図２７では、図２６に示す電極１１７及びｎ−Ｓｉ層１２０が排除されている。

単チャンネル装置−可変量子化器、ノーマルバイアス
図２８Ａ及び図２８Ｂの層及び領域には、様々な材料が適用可能である。例えば、各層は、例えば望ましい電気特性が得られるようにドープされたＳｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ、及びＧａＰを含む同じか又は異なる半導体材料で製造することができる。他の実施形態では、調整器６は、他の層よりも広いバンドギャップを有する材料から構成することができる。更に他の実施形態では、信号搬送層２７は、他の層よりも狭いバンドギャップを有する材料から構成することができる。更に他の実施形態では、第１の電極２及び／又は第２の電極８は、例えば、透明ＩＴＯ及びＡｌドープ済みＺｎＯを含むがこれらに限定されない導電金属又は光透過性導電材料から構成することができる。更に層及び領域は、更に他の非ドープ及びドープ半導体材料による介在物又は領域あり又はなしの積層構造体を形成するように配置された２つ又はそれよりも多くの層を含むことができる。層及び装置は、平面又は非平面の形状を含むことができる。同様に、断面図は、平面及び／又は直径方向範囲の構造体を表すことができる。ＳｉＯ₂層は、他の同等の材料から構成することができる。

ここで図２８Ａを参照すると、第３の電極５０と、誘電体層１９と、調整器６に接触する第１の電極２と、アバランシェ領域３と、アバランシェ領域３及び調整器６の両方に接触する基板と、基板７に接触する第２の電極８とを含む、ドレーンを有するＭＩＳベースのノーマル方向のアバランシェ及び２つの電極を備えたアバランシェ増幅構造体１が示されており、これに対して説明する。誘電体層１９は、アバランシェ領域３及び調整器６の両方に接触している。アバランシェ領域３は、調整器６の側縁に接触している。量子化器４及び積算器５は、電位が第１及び第２の電極２、８の間に印加され、かつガイガー（過剰降伏）アバランシェモードがアバランシェ領域３内に生じる時に誘電体層１９とアバランシェ領域３の間のインタフェースに設けられ、電荷が積算器５上に貯蔵された印加電圧を有する第３の電極５０は、調整器６を通じて第１の電極２に抽出される。図２８Ｂは、図２８Ａの装置を示しており、積算器５は、誘電体層１９とアバランシェ領域３の間のインタフェースに設けられ、量子化器４は、アバランシェ領域３と基板７の間に設けられている。

図２９及び図３１は、例示的な装置の特定的な実施形態を示している。
ここで図２９を参照すると、ドレーンを有するＭＩＳベースのノーマル方向のアバランシェ及び電極を備えたアバランシェ増幅構造体１が示されており、これに対して説明する。装置は、透明電極１０５と、電極１１７と、ＳｉＯ₂層１０７と、ｉ−Ｓｉ層１１０と、ｐ−Ｓｉ層１００と、ｐ^-−Ｓｉ層１０４（エピタキシャル）と、ｐ⁺Ｓｉ層１２０（基板）と、電極１０６とを含む。装置は、ガイガーモードで作動するが、上述した先の実施例とは異なっている。

１オーム−センチメートルという例示的な抵抗率を有するｐ−Ｓｉ層１００は、ＳｉＯ₂層１０７及び電極１０５と共に、少数担体がＳｉ−ＳｉＯ₂インタフェースに沿ってｐ−Ｓｉ層１００からｉ−Ｓｉ層１１０に、次に電極１１７に電流を抜き取るために完全に枯渇されるＭＩＳ構造体として作動する。電極１０５への電圧は、ｐ−Ｓｉ層１００内でガイガーモードのアバランシェがもたらされるほど十分に高いものであるべきである。電極１１７に印加される電圧は、ｐ−Ｓｉ層１００からｉ−Ｓｉ層１１０に電流を抜き取るのに十分なものであるが、ｉ−Ｓｉ層１１０内でのアバランシェ降伏に必要なものよりも小さなものであるべきである。ｐ^-−Ｓｉ層１０４内のアバランシェは、たとえｐ−Ｓｉ層１００よりも高い電位を有するとしても、ドープが低いために存在しない。電極１１７とｉ−Ｓｉ層１１０との接触は非注入式であり、従って、電子の注入を阻止するためにショットキー障壁を含むことが好ましい。一部の実施形態では、電子注入を阻止するために、ｉ−Ｓｉ層１１０の上面に沿って薄いｎ＋層を設置することができる。透明電極１０５は、高い導電率を有するＩＴＯ又はＺＮＯから構成することができる。電極１０６及び１０７は、金属又は透明導電材料から構成することができる。ＳｉＯ₂層１０７内の酸化物厚みは、ｐ−Ｓｉ層１００内に有効なアバランシェをもたらすために小さく、典型的に０．１μｍである。

ここで図３０Ａから図３０Ｃを参照すると、図３０Ａは、図２９の構造体に対応する一連の材料層を示している。図３０Ｂ及び図３０Ｃは、増倍器の様々な作動状態中の図３０Ａに示す材料層構造体に対応するエネルギバンド図を示している。図３０Ｄは、図２９に示すアバランシェ増幅構造体の機能的構成要素を図形で示している。
初期状態においては、ｐ−Ｓｉ層１００内の電界強度は、正電圧が透明電極１０５に印加された時には衝撃イオン化に十分なものである。通常の作動電圧は、降伏電圧を超えるべきであり、従って、ガイガーモードが開始される。

増幅中、アバランシェ増倍は、図２８Ｃに示すように、自由キャリア又は電子６２によってｐ−Ｓｉ層１００内のＳｉ−ＳｉＯ₂インタフェース近くに発生する。この処理は、アバランシェ増倍に対して自己持続式のものであり、電流密度を有する電流フィラメントは、時間的に指数関数的に成長する。フィラメント電子は、Ｓｉ−ＳｉＯ₂インタフェースで蓄積される。これらの電子の移動度は高くないので、局所的に蓄積され、従って、フィラメント区域内の電界が遮断されてアバランシェ過程が終了する。Ｓｉ−ＳｉＯ₂インタフェースは、インタフェースに沿って広がる電子の移動度によって定められる時間定数を有するＨＦ積算器として作動する。

増幅後、初期電子６２により、図３０Ｄに示すように較正済み電荷パッケージ又は「第１の」パッケージが生じる。インタフェースでのこのパッケージの出現は、酸化物キャパシタンスから生じるものであり、電荷パッケージを検出することができる電極１０５（ＨＦ読取器）での電荷パッケージに対応している。
電流フィラメント終了後に、得られた電荷は、インタフェースに沿ってＬＦ積算器に流れ、電流フィラメントが発生した領域は、初期状態に回復される。インタフェースリードは、ＨＦ調整器も、閾値増幅器をＯＦＦにするのに十分な遅延を伴ってＨＦ積算器から電荷を除去する。Ｓｉ−ＳｉＯ₂インタフェースは、ｐ−Ｓｉ層１００内の電界によって定められるので量子化器として機能する。
各電流フィラメントが占有する面積は、かなり小さく、典型的に数平方μｍよりも小さい。従って、いくつかのフィラメントは、ｐ−Ｓｉ層１００内に存在することができ、同時にいくつかの電荷パッケージが生成される。従って、装置は、ｐ−Ｓｉ層１００が、フィラメントから生じる電荷スポットと比較して十分に大きい場合には、多チャンネル光子カウンタとして作動する。

ここで図３１を参照すると、ドレーンを有するＭＩＳベースのノーマル方向のアバランシェ及び電極を備えた増幅構造体１が示されており、これに対して説明する。この実施形態では、図２９と比較すると、ｉ−Ｓｉ層１１０とｐ^-−Ｓｉ層１０４の間にｎ₂ ⁺−Ｓｉ層１２０が設けられている。
１オーム−センチメートルという例示的な抵抗率を有するｐ−Ｓｉ層１００及びＳｉＯ２層１０７は、少数担体がｐ−Ｓｉ層１００からＳｉ−ＳｉＯ₂インタフェースに沿ってｐ⁺−Ｓｉ層１２０に電流を抜き取るので、完全に枯渇されるＭＩＳ構造体として作動する。ｐ−Ｓｉ層１００内のアバランシェ増倍がない場合、ＬＦ積算器（ｐ⁺−Ｓｉ層１２０）への電流充電は無視することができるものであり、ＬＦ積算器は、ＬＦ調整器（ｉ−Ｓｉ層１１０）を通じた放電電流（正孔６４及び電子６２の両方）に対して定常状態である。ＬＦ積算器の充電放電機構は、図９に対して説明したものと同じである。ＳｉＯ₂層１０７の酸化物厚みは、ｐ−Ｓｉ層１００内で有効なアバランシェをもたらすように小さく、典型的に０．１μｍである。

ここで図３２Ａから図３２Ｃを参照すると、図３２Ａは、図３１の構造体に対応する一連の材料層を示しており、図３２Ｂ及び図３２Ｃは、増倍器の様々な作動状態中の図３２Ａに示す材料層構造体に対応するエネルギバンド図を示している。図３２Ｄは、図３１に示すアバランシェ増幅構造体の機能的構成要素を示している。
初期状態においては、ｐ−Ｓｉ層１００内の電界強度は、正電圧が透明電極１０５に印加された時には衝撃イオン化に十分なものである。通常の作動電圧は、降伏電圧を超えるべきであり、従って、ガイガーモードが開始される。

増幅中、アバランシェ増倍は、図３２Ｃに示すように、自由キャリア又は電子６２によってｐ−Ｓｉ層１００内のＳｉ−ＳｉＯ₂インタフェース近くに発生する。この処理は、アバランシェ増倍に対して自己持続式のものであり、電流密度を有する電流フィラメントは、時間的に指数関数的に成長する。フィラメント電子は、Ｓｉ−ＳｉＯ₂インタフェースで蓄積される。これらの電子の移動度は高くないので、局所的に蓄積され、従って、フィラメント区域内の電界が遮断されてアバランシェ過程が終了する。Ｓｉ−ＳｉＯ₂インタフェースは、インタフェースに沿って広がる電子の移動度によって定められる時間定数を有するＨＦ積算器として作動する。

増幅後、初期電子により、図３２Ｄに示すように較正済み電荷パッケージ又は「第１の」パッケージが生じる。インタフェースでのこのパッケージの出現は、酸化物キャパシタンスから生じるものであり、電荷パッケージを検出することができる電極１０５（ＨＦ読取器）での電荷パッケージに対応している。
電流フィラメント終了後に、得られた電荷は、インタフェースに沿ってｎ⁺−Ｓｉ領域１０２（ＬＦ積算器）に流れ、電流フィラメントが発生した領域は、初期状態に回復される。インタフェースリードは、ＨＦ調整器と共に、閾値増幅器をＯＦＦにするのに十分な遅延を伴ってＨＦ積算器から電荷を除去する。Ｓｉ−ＳｉＯ₂インタフェースは、ｐ−Ｓｉ層１００内の電界によって定められるので量子化器として機能する。

各電流フィラメントが占有する面積は、かなり小さく、典型的に数平方μｍよりも小さい。従って、いくつかのフィラメントは、ｐ−Ｓｉ層１００内に存在することができ、同時にいくつかの電荷パッケージが生成される。ＬＦ積算器の機能及び放電電流は、ＬＦ積算器が「第１の」電荷パッケージ収集後に状態を変えないほど十分にものであるべきである。しかし、ＬＦ積算器の積算弛緩時間は、ＨＦ積算器よりも高いものになる。積算時間は、電極１１７に印加される電圧によって調整される。いくつかの電荷パッケージは、積算時間内に収集することができ、電界は、電荷が除去されないためにｐ−Ｓｉ層１００内では低減される。従って、ＬＦ積算器は、所定の数の第１のパッケージから成る図３２Ｄにも示す「第２の」電荷パッケージを蓄積する。

図３２Ｄに示すように、いくつかの増幅チャンネルは、各々が当たったところで増倍処理を開始する自由キャリアの数によって、ｐ−Ｓｉ層１００内で同時に存在することができる。３種類のこのような処理又は仮想チャンネルを図３２Ｄに示している。各仮想チャンネルは、読取器９と、閾値増幅器１０と、量子化器１１と、ＨＦ（高周波数）積算器１２と、ＨＦ調整器１３と、ＨＦ読取器１４とを含む同じ組の機能要素を有する。仮想チャンネル内の全てのＨＦ調整器は、ＨＦ調整器１３から抜き取られた後に「第１の」パッケージを蓄積する単一のＬＦ（低周波数）積算器２１に結合される。「第２の」較正済みパッケージを形成する個別増幅器の機能的手法のこの第２のステージは、全てを図３２Ｄに示すＬＦ積算器２１と、ＬＦ調整器２２と、ＬＦ読取器２３とを含む。

説明した装置は、電極１１７上のデジタル又は較正済み又は信号としていくつかの光子パルスを検出することができ、一方、同じ電極１１７で発熱によって引き起こされた信号以外のパルスは、容易に区別されることが容易に明らかである。電極１１７でのＬＦ積算時間の電圧調整によって、装置は、ＰＥＴ適用範囲の光のパルス長を検出することができる。また、光子カウンタ適用範囲の電極１０５で信号を読み取ることによって、高い時間分解能で単一光子イベントを計数することができる。

多チャンネル装置
上述の単チャンネル増幅アバランシェ装置は、様々な多チャンネル装置に組み込むことができ、米国特許第６、８８５、８２７号に説明されている個別の増幅を備えた光検出器に対して完全な機能性がもたらされる。以下の実施例は、例示的なアレイを示すものであり、いかなる点においても、限定的なものであることを意図したものではない。従って、本発明は、２つ又はそれよりも多くの電極間に配置された半導体積層物内の２つの層間のインタフェースが量子化器、積算器、又は別々に又は組合せによる量子化器及び積算器として機能する全てのアバランシェ増幅装置を含む。

ここで図３３を参照すると、ラテラル方向のアバランシェ及び正孔積算器を備えたアバランシェ増幅構造体１が示されており、これに対して説明する。装置は、第１の電極２と、接触領域２５と、アバランシェ領域３と、信号搬送層２７と、誘電体層１９と、積算器５と、調整器６と、基板７と、第２の電極８とを含む。
ここで図３４を参照すると、図３３の構造体は、３つのアバランシェ増幅構造体１で構成されたアレイを形成するように配置されているように示されている。本発明の目的に対して、アレイとは、幾何学パターンで配置された２つ又はそれよりも多くのアバランシェ増幅構造体１を意味する。アバランシェ増幅構造体１の当接する対は、０．５μｍよりも小さくない間隙によって分離されていることが好ましい。積算器５間の間隙は、アバランシェも形成する半導体材料、すなわち、積算器５と同じ導電型の軽くドープされた半導体材料又は領域誘電体で満たすことができる。アバランシェ増幅構造体１は、幾何学的かつ寸法的に同一であることが好ましい。アバランシェ増幅構造体１は、三角形、矩形、正方形、多角形、及び円を含む様々な規則的かつあらゆる形状を含むことができる。一部の実施形態では、上述のような構造体に第３の電極５０を追加することができる。第１の電極２、第２の電極８、第３の電極５０、及び基板７は、アバランシェ増幅構造体１内の他の層が取り付けられる別々の単一の連続した薄板から構成することができる。第１の電極、第２の電極、及び第３の電極は、透明に形成することができる。他の実施形態では、誘電体層１９、障壁層２４、又は導電接触領域２５を構造体に追加して、上述のようにアバランシェ増幅構造体１の性能を高めることができる。

ここで図３５を参照すると、図３３の単チャンネル要素を含む図３４の多チャンネル装置の概略図が示されており、これに対して説明する。装置は、３つの透明電極１０５と、ｎ⁺−Ｓｉ領域１０２と、ｐ−Ｓｉ層１０３と、ｐ⁺Ｓｉ領域１３０と、ｐ−Ｓｉ層１００と、ｉ−Ｓｉ層１１３と、ｐ₂ ⁺−Ｓｉ層９０と、電極１０６とを含む。装置は、抵抗率０．０１オーム−センチメートル、配向［１００］、及び厚み３５０μｍのドーピングでシリコン基板上に製造される。ｉ−Ｓｉ層１１３は、ｐ⁺−Ｓｉ領域１３０とｐ₂ ⁺−Ｓｉ層９０の間の距離が２μｍであるような幅を有するドープされないエピタキシャルシリコンである。ｐ⁺−Ｓｉ領域１３０は、第１のエピタキシャル層であるｐ⁺型ドーピングを含み、小さいものであるようにサイズ決定される。第２のエピタキシャル層又はｐ−Ｓｉ層１００は、ｎ⁺−Ｓｉ領域１０２とｐ⁺−Ｓｉ領域１３０の間の距離が５μｍであるような幅を有する。ｐ−Ｓｉ層１００は、７オーム−センチメートルから１０オーム−センチメートルの抵抗率でｐドープされる。第３のｐドープエピタキシャル層は、１オーム−センチメートルの抵抗率と２μｍの幅を有する。ｎ⁺−Ｓｉ領域１０２は、ｎ型不純物で拡散によって製造される。上面は、０．５μｍの厚みで酸化処理され、次に、電極１０５を形成するためにＩＴＯが堆積及びエッチング（リソグラフィにより）される。電極１０５は、２μｍの直径を有し、全ては、互いにかつ透明導体１０５によって金属接触板に結合される。金属電極１０６は、当業技術で理解されている方法を通じて製造される。

チャンネルは、様々なパターン及び形状を形成するように詰め込むことができる。チャンネル間の距離は、典型的に１０μｍから１４μｍである。この距離は、望ましい波長、タイミング、分解能で量子効率を最適化し、かつチャンネル相互作用又は漏話を最小にするために８μｍから３０μｍの範囲とすることができる。相互作用低減は、距離を長くしてもたらされるが、距離が長くなると量子効率が減少する。従って、最適距離は、装置のエンドユーザに依存する。
図３６は、７つの電極１０５が透明カバー１５０を有する装置の周りに配置された多チャンネル装置の例示的な上面図を示している。装置から接触板１５１までの１対のワイヤ１５２は、信号を読取装置に伝達するために示されている。図３７は、単一の透明カバー１５０を有する装置を示している。

ここで図３８Ａから図３８Ｅを参照すると、いくつかの付加的な例示的多チャンネル装置が示されており、これらに対して説明する。
図３８Ａにおいては、多チャンネル装置は、図７Ａで先に示したように、ノーマル方向のアバランシェを備えた３つのアバランシェ増幅構造体１から成る。アバランシェ増幅構造体１は、説明する順に配置される第１の電極２と、調整器６と、積算器５と、量子化器４と、アバランシェ領域３と、基板７と、第２の電極８とを含む。個々の積算器５及び量子化器４は、別々に、０．５μｍよりも小さくない距離を隔てて分離される。積算器５間の空間には、アバランシェ領域３が構成される、好ましくは軽くドープされた半導体材料で構成された誘電体層１９が含まれる。積算器５及び量子化器４は、０．５μｍよりも小さくない距離を有して互いに等距離であることが好ましい。更に、積算器５及び量子化器４は、規則的な多角形、正方形、六角形、又は円の形に成形することができる。第１の電極２は、多チャンネル装置の作業区域全体にわたって配置することができる。第１の電極は、個々の積算器５の全てよりも上方にある調整器６に接触するメッシュ電極とすることができる。

図３８Ｂにおいては、多チャンネル装置は、図１５Ｄに示すように、ラテラル方向のアバランシェを備えた３つのアバランシェ増幅構造体から成る。アバランシェ増幅構造体１は、説明する順に配置される第１の電極２と、調整器６と、積算器５と、基板７と、第２の電極８とを含む。積算器５は、２つの電極の接触によってリング状の量子化器４がもたらされるように、アバランシェ領域３に沿った正孔内に配置される。第１の電極２、第２の電極８、積算器５、及び調整器６は、０．５μｍよりも小さくない距離によって互いに分離される。積算器５間の空間には、アバランシェ領域３が構成される、好ましくは軽くドープされた半導体材料で構成された誘電体層１９が含まれる。積算器５及び量子化器４は、０．５μｍよりも小さくない距離を有して互いに等距離であることが好ましい。第１の電極２は、構造体の作業区域全体を覆う中実電極を含むことができる。同様に、第１の電極２は、個々の積算器５よりも上方にある調整器との電気接触を行うメッシュ電極から成ることができる。調整器６は、専ら、第１の電極２のメッシュ構造体の下に配置することができる。積算器５は、０．５μｍの距離を有して互いに等距離に離間することができる。積算器５及び量子化器４は、規則的な多角形、正方形、六角形、又は円の形に成形することができる。

図３８Ｃにおいては、多チャンネル装置は、図１５Ｄに先に示したように、ラテラル方向のアバランシェを備えた３つのアバランシェ増幅構造体１から成る。アバランシェ増幅構造体１は、説明する順に配置される第１の電極２と、調整器６と、積算器５と、アバランシェ領域３と、基板７とを含む。第２の電極８は、基板７の反対側のアバランシェ領域３に接触するリング状の構造体である。量子化器４は、２つの電極の接触領域によってリング状の量子化器４がもたらされるように、積算器５とアバランシェ領域３の間に垂直方向に配置される。第２の電極８は、調整器６と積算器５との電気接触が回避されるようにメッシュタイプの要素である。アバランシェ領域３及び第２の電極８は、各アバランシェ増幅構造体１内で調整器６に電気的に接触する第１の電極２が、第２の電極８、アバランシェ領域３、及び積算器５と電気的に接触しないように誘電体層１９によって覆われる。

図３８Ｄにおいては、多チャンネル装置は、ラテラル方向のアバランシェを備えた３つのアバランシェ増幅構造体１から成る。アバランシェ増幅構造体１は、説明する順に配置される第１の電極２と、調整器６と、積算器５と、基板７と、第２の電極８とを含む。量子化器４は、積算器５と、２つの電極間の接触領域によってリング状の量子化器４がもたらされるように積算器５を取り囲むアバランシェ領域３との間に垂直方向に配置される。誘電体層１９は、第３の電極５０とアバランシェ領域３の間に設けられる。また、誘電体層１９は、第３の電極５０よりも上方に設けられ、かつ調整器６に接触する。誘電体層１９は、この構造体を形成する要素から第１の電極２及び第３の電極５０を隔離する。第３の電極５０は、調整器６に接触しない。積算器５及び調整器６は、０．５μｍの距離を隔てて互いに等距離にある。

図３８Ｅにおいては、多チャンネル装置は、図１に示すように、ノーマル方向のアバランシェを備えた３つのアバランシェ増幅構造体１から成る。アバランシェ増幅構造体１は、説明する順に配置される第１の電極２と、アバランシェ領域３と、アバランシェ領域３と積算器５のインタフェースとの間に配置された量子化器４と、積算器５と、調整器６と、基板７と、電極８とを含む。第１の電極２、第２の電極８、積算器５、及び調整器６は、０．５μｍよりも小さくない距離によって互いに分離される。積算器５間の空間には、アバランシェ領域３が構成される、好ましくは軽くドープされた半導体材料で構成された誘電体層１９が含まれる。積算器５及び量子化器４は、０．５μｍの距離を有して互いに等距離であることが好ましい。第１の電極２は、構造体の作業区域全体を覆う中実電極を含むことができる。同様に、第１の電極２は、個々の積算器５よりも上方にある調整器との電気接触を行うメッシュ電極から成ることができる。調整器６は、専ら、第１の電極２のメッシュ構造体の下に配置することができる。積算器５は、０．５μｍの距離を有して互いに等距離に離間することができる。積算器５及び量子化器４は、規則的な多角形、正方形、六角形、又は円の形に成形することができる。
以上の説明は、大きな度合いの柔軟性が本発明によって提供されることを示している。本発明は、ある一定のその好ましいバージョンを参照してかなり詳細に説明したが、他のバージョンも可能である。従って、特許請求の範囲及び精神は、本明細書に含む好ましいバージョンの説明に限定すべきではない。

６．産業上の利用可能性
以上の説明から明らかなように、上述の本発明は、本明細書で説明した原理で作動する様々なインテリジェント増幅アバランシェ構造体を含む。装置は、個々の電子及び光子を記録及び計数することができる内蔵式高感度計器として適用可能である。装置はまた、アレイ構成内に適用可能である。
従って、上述の本発明は、光検出器、電子増幅器、化学センサ及び生物センサ、及びラボ・オン・チップ用途を有する化学チップ及び生物チップ内で使用されることが予想される。構造体は、自国防衛に極めて重要な装置に直ちに適用可能である。

リバースバイアス方向のアバランシェが電極、アバランシェ領域、量子化器、積算器、調整器、基板、及び任意的な信号搬送層の位置関係を示す、アバランシェ増幅構造体を含む本発明のいくつかの例示的実施形態のうちの１つの概略断面図である。 リバースバイアス方向のアバランシェが電極、アバランシェ領域、量子化器、積算器、調整器、基板、及び任意的な信号搬送層の位置関係を示す、アバランシェ増幅構造体を含む本発明のいくつかの例示的実施形態のうちの１つの概略断面図である。 リバースバイアス方向のアバランシェが電極、アバランシェ領域、量子化器、積算器、調整器、基板、及び任意的な信号搬送層の位置関係を示す、アバランシェ増幅構造体を含む本発明のいくつかの例示的実施形態のうちの１つの概略断面図である。 図１Ａの構造体に対応する一連の材料層を示す図である。 増幅器の様々な作動状態中の図２Ａに示す材料層構造に対応するエネルギバンド図である。 増幅器の様々な作動状態中の図２Ａに示す材料層構造に対応するエネルギバンド図である。 図１Ａに示すアバランシェ増幅構造体の機能的構成要素を示す図である。 本発明の実施形態による正孔積算器及び電子積算器を有するリバースバイアスアバランシェ増幅構造体の断面図である。 図３に示すアバランシェ増幅構造体の機能的構成要素を示す図である。 本発明の実施形態による正孔、電子積算器、及び正孔のための埋込チャンネルを有するリバースバイアスアバランシェ増幅構造体の断面図である。 本発明の実施形態による２つのリバースバイアスアバランシェ増幅構造体の一方の断面図である。 本発明の実施形態による２つのリバースバイアスアバランシェ増幅構造体の一方の断面図である。 アバランシェのノーマル方向が、電極、アバランシェ領域、量子化器、積算器、調整器、基板、及び任意的な信号搬送層の位置関係を示す、アバランシェ増幅構造体を含む本発明のいくつかの例示的な実施形態のうちの１つの概略断面図である。 アバランシェのノーマル方向が、電極、アバランシェ領域、量子化器、積算器、調整器、基板、及び任意的な信号搬送層の位置関係を示す、アバランシェ増幅構造体を含む本発明のいくつかの例示的な実施形態のうちの１つの概略断面図である。 アバランシェのノーマル方向が、電極、アバランシェ領域、量子化器、積算器、調整器、基板、及び任意的な信号搬送層の位置関係を示す、アバランシェ増幅構造体を含む本発明のいくつかの例示的な実施形態のうちの１つの概略断面図である。 図７Ａの構造体に対応する一連の材料層を示す図である。 増幅器の様々な作動状態中の図８Ａに示す材料層構造体に対応するエネルギバンド図である。 増幅器の様々な作動状態中の図８Ａに示す材料層構造体に対応するエネルギバンド図である。 本発明の実施形態によるリングガード領域を有するノーマル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態による高電界インプラントを備えたノーマル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態による背面照明を備えたノーマル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態による高電界インプラント及び正孔積算器を有するノーマル方向アバランシェ増幅構造体の断面図である。 図１２に示すノーマル方向アバランシェ増幅構造体の機能的構成要素を示す図である。 本発明の実施形態によるリングガード及び正孔積算器を有するノーマル方向アバランシェ増幅構造体の断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 アバランシェのラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、及び基板の位置関係を示すガイガーモードで作動するアバランシェ増幅構造体と、任意的な誘電体層、信号搬送層、障壁層、接触領域、及び第３の電極とを含む本発明の様々な例示的な実施形態のうちの１つの概略断面図である。 本発明の実施形態によるラテラル方向アバランシェ増幅構造体の断面図である。 図１６に示すラテラル方向アバランシェ増幅構造体の機能的構成要素を示す図である。 本発明の実施形態によるＩｎＧａＡｓＰを含むラテラル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態により装置の片側に沿って１対の電極が整列したラテラル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態による３つの電極を有するラテラル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態により装置の片側に沿って単一の大型電極が整列したラテラル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態による障壁層を有するラテラル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態により装置の上側に沿って埋込チャンネル及び単一の大型電極を有するラテラル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態による埋込チャンネル及び３つの電極を有するラテラル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態により装置の上側に沿って正孔積算器及び単一の大型電極を有するラテラル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態による埋込チャンネル、正孔積算器、及び３つの電極を有するラテラル方向アバランシェ増幅構造体の断面図である。 本発明の実施形態による正孔積算器と装置周りに対向して配置された１対の電極とを有するラテラル方向アバランシェ増幅構造体の断面図である。 ドレーンを有するＭＩＳベースのアバランシェ及び３つの電極のノーマル方向が電極、アバランシェ領域、量子化器、積算器、調整器、基板、及び誘電体層の位置関係を示す、アバランシェ増幅構造体を含む本発明の２つの例示的な実施形態の一方の概略断面図である。 ドレーンを有するＭＩＳベースのアバランシェ及び３つの電極のノーマル方向が電極、アバランシェ領域、量子化器、積算器、調整器、基板、及び誘電体層の位置関係を示す、アバランシェ増幅構造体を含む本発明の２つの例示的な実施形態の一方の概略断面図である。 本発明の実施形態によるドレーンを有するＭＩＳベースのアバランシェ及び３つの電極のノーマル方向を有するラテラル方向アバランシェ増幅構造体の断面図である。 図２９の構造体に対応する一連の材料層を示す図である。 増幅器の様々な作動状態中の図３０Ａに示す材料層構造体に対応するエネルギバンド図である。 増幅器の様々な作動状態中の図３０Ａに示す材料層構造体に対応するエネルギバンド図である。 図２９に示すアバランシェ増幅構造体の機能的構成要素を示す図である。 本発明の実施形態によりドレーンを有するＭＩＳベースのアバランシェ及び３つの電極のノーマル方向を有するラテラル方向アバランシェ増幅構造体の断面図である。 図３１の構造体に対応する一連の材料層を示す図である。 増幅器の様々な作動状態中の図３２Ａに示す材料層構造体に対応するエネルギバンド図である。 増幅器の様々な作動状態中の図３２Ａに示す材料層構造体に対応するエネルギバンド図である。 図３１に示すアバランシェ増幅構造体の機能的構成要素を示す図である。 アバランシェ及び正孔積算器のラテラル方向が電極、アバランシェ領域、量子化器、積算器、調整器、基板、誘電体層、及び信号搬送層の位置関係を示す、アバランシェ増幅構造体を含む本発明の１つの例示的実施形態の概略断面図である。 図３３に示すラテラル方向アバランシェ増幅構造体で構成された例示的な多チャンネル装置の概略断面図である。 本発明の実施形態による図３３に示すラテラル方向アバランシェ増幅構造体で構成された図３４に示す多チャンネル装置の断面図である。 本発明の実施形態による図３７に示す多チャンネル装置の上面図である。 本発明の実施形態による単一電極を有する多チャンネル装置の上面図である。 本発明のいくつかの実施形態によるいくつかの例示的な多チャンネル装置のうちの１つの断面図である。 本発明のいくつかの実施形態によるいくつかの例示的な多チャンネル装置のうちの１つの断面図である。 本発明のいくつかの実施形態によるいくつかの例示的な多チャンネル装置のうちの１つの断面図である。 本発明のいくつかの実施形態によるいくつかの例示的な多チャンネル装置のうちの１つの断面図である。 本発明のいくつかの実施形態によるいくつかの例示的な多チャンネル装置のうちの１つの断面図である。

符号の説明

１ アバランシェ増幅構造体
２、８ 電極
３ アバランシェ領域
４ 量子化器
５ 積算器
６ 調整器
７ 基板

Claims (165)

1. ガイガーモードで作動するアバランシェ増幅構造体であって、
   （ａ）重くドープされた基板と、
   （ｂ）（ｉ）前記基板と反対の導電性を有するアバランシェ領域、
   （ｉｉ）前記基板と同じ導電性を有する重ドープ材料から成り、アバランシェ過程を調節するために量子化器として機能するインタフェースに沿って前記アバランシェ領域に接触する、信号電荷を蓄積する積算器層、及び
   （ｉｉｉ）前記積算器を空にして前記量子化器を制御し、前記アバランシェ領域の反対側で前記積算器層に接触し、かつ前記基板に接触する調整器層、
   を含む積層半導体構造と、
   （ｃ）前記積算器の反対側で前記アバランシェ領域に連通する第１の電極と、
   （ｄ）前記調整器層の反対側で前記基板に連通する第２の電極と、
   を含むことを特徴とする構造体。
2. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項１に記載のアバランシェ増幅構造体。
3. 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記基板の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項１に記載のアバランシェ増幅構造体。
4. 前記調整器は、前記調整器層とノーマルな方向に高インピーダンスを有することを特徴とする請求項１に記載のアバランシェ増幅構造体。
5. 前記調整器は、低ドープ材料から成ることを特徴とする請求項１に記載のアバランシェ増幅構造体。
6. 前記基板、前記アバランシェ領域、前記積算器層、及び前記調整器層は、同じ半導体材料から成ることを特徴とする請求項１に記載のアバランシェ増幅構造体。
7. 前記基板、前記アバランシェ領域、及び前記積算器層は、同じ半導体材料から成り、前記調整器層は、該アバランシェ領域、該積算器層、及び該基板よりも広いバンドギャップを有する材料から成ることを特徴とする請求項１に記載のアバランシェ増幅構造体。
8. （ｅ）前記第１の電極が前記アバランシェ領域に接触することを可能にする少なくとも１つの開口部を有する絶縁体、
   を更に含むことを特徴とする請求項１に記載のアバランシェ増幅構造体。
9. （ｆ）前記アバランシェ領域と前記第１の電極の間の直接的な電気接触を防止するために各前記開口部で該アバランシェ領域と前記絶縁体の間で該アバランシェ領域内に配置された該アバランシェ領域と同じ導電性を有する重ドープ領域、
   を更に含むことを特徴とする請求項８に記載のアバランシェ増幅構造体。
10. （ｇ）前記第１の電極と前記重ドープ領域の間の高インピーダンス半導体材料から成り、かつ前記開口部内にあり、第２の積算器が、前記アバランシェ領域と第２の調整器の間のインタフェースで形成される、第２の調整器、
    を更に含むことを特徴とする請求項９に記載のアバランシェ増幅構造体。
11. （ｇ）前記基板と同じ導電性を有する半導体材料から成り、かつ前記重ドープ領域に隣接する埋込層、
    を更に含むことを特徴とする請求項９に記載のアバランシェ増幅構造体。
12. 前記基板と反対の導電性を有するドープ材料から成り、かつ前記アバランシェ領域に沿って前記重ドープ領域に隣接して配置され、ラテラル方向の正孔に対する移動度が低い半導体層、
    を更に含むことを特徴とする請求項９に記載のアバランシェ増幅構造体。
13. （ｅ）前記アバランシェ領域と類似の導電性を有する低ドープ半導体材料から成り、かつ前記第１の電極と該アバランシェ領域の間に配置されてそれらと接触し、複数の自由電荷担体を生成して該自由電荷担体を該アバランシェ領域内に搬送する信号搬送層、
    を更に含むことを特徴とする請求項１に記載のアバランシェ増幅構造体。
14. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記搬送層は、同じ半導体材料から成ることを特徴とする請求項１３に記載のアバランシェ増幅構造体。
15. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記搬送層は、Ｓｉから成ることを特徴とする請求項１３に記載のアバランシェ増幅構造体。
16. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記搬送層は、ＳｉＣ、ＧａＮ、ＧａＡｓ、又はＧａＰから成ることを特徴とする請求項１３に記載のアバランシェ増幅構造体。
17. 前記基板、前記アバランシェ領域、前記積算器層、及び前記調整器層は、同じ半導体材料から成り、前記信号搬送層は、該基板、該アバランシェ領域、該積算器層、及び該調整器層よりも狭いバンドギャップを有する材料から成ることを特徴とする請求項１３に記載のアバランシェ増幅構造体。
18. ガイガーモードで作動するアバランシェ増幅構造体であって、
    （ａ）重くドープされた基板と、
    （ｂ）（ｉ）調整器層、及び
    （ｉｉ）信号電荷を蓄積する積算器として機能する第１のインタフェースに沿って前記調整器層に接触し、アバランシェ過程を調節するために量子化器として機能する第２のインタフェースに沿って該調整器層の反対側で前記基板に接触し、該調整器が、該積算器を空にして該量子化器を制御する、該基板と反対の導電性を有するアバランシェ領域、
    を含む積層半導体構造と、
    （ｃ）前記アバランシェ領域の反対側で前記調整器層に連通する第１の電極と、
    （ｄ）前記基板の反対側で該基板に連通する第２の電極と、
    を含むことを特徴とする構造体。
19. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項１８に記載のアバランシェ増幅構造体。
20. 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記基板の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項１８に記載のアバランシェ増幅構造体。
21. ガイガーモードで作動するアバランシェ増幅構造体であって、
    （ａ）重くドープされた基板と、
    （ｂ）（ｉ）前記基板に接触するアバランシェ領域、
    （ｉｉ）前記基板と反対の導電性を有する重ドープ材料から成り、アバランシェ過程を調節するために量子化器として機能するインタフェースに沿って該基板の反対側で前記アバランシェ領域に接触する、信号電荷を蓄積する積算器層、及び
    （ｉｉｉ）前記アバランシェ領域の反対側で前記積算器層に接触し、該積算器層を空にして前記量子化器を制御する調整器層、
    を含む積層半導体構造と、
    （ｃ）前記積算器層の反対側で前記調整器層に連通する第１の電極と、
    （ｄ）前記アバランシェ領域の反対側で前記基板に連通する第２の電極と、
    を含むことを特徴とする構造体。
22. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項２１に記載のアバランシェ増幅構造体。
23. 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記第１の電極の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項２１に記載のアバランシェ増幅構造体。
24. （ｅ）前記積算器の一部分上に配置され、かつ前記調整器が該積算器の一部分上に配置された絶縁体層、
    を更に含むことを特徴とする請求項２１に記載のアバランシェ増幅構造体。
25. （ｆ）前記アバランシェ領域内にあって前記絶縁体層に接触し、前記積算器と同じ導電型を有する低ドープ材料から成り、該積算器とその周囲で電気的に接触するガードリング、
    を更に含むことを特徴とする請求項２４に記載のアバランシェ増幅構造体。
26. （ｆ）低ドープであり、かつ前記調整器が前記積算器だけに電気的に接触するように前記アバランシェ領域と片側では該積算器及び別の側では前記基板との間で該アバランシェ領域と同じ導電型を有し、該アバランシェ領域が、該積算器に沿って縁部との接触を回避するために前記積算器層に隣接する半導体材料、
    を更に含むことを特徴とする請求項２４に記載のアバランシェ増幅構造体。
27. 前記基板、前記アバランシェ領域、前記積算器層、及び前記調整器層は、同じ半導体材料から成ることを特徴とする請求項２１に記載のアバランシェ増幅構造体。
28. 前記基板、前記アバランシェ領域、及び前記積算器層は、同じ半導体材料から成り、前記調整器層は、該アバランシェ領域、該積算器層、及び該基板よりも広いバンドギャップを有する材料から成ることを特徴とする請求項２１に記載のアバランシェ増幅構造体。
29. （ｅ）前記アバランシェ領域と類似の導電性を有する低ドープ半導体材料から成り、かつ前記第２の電極と該アバランシェ領域の間に配置されてそれらに接触し、複数の自由電荷担体を生成して該自由電荷担体を該アバランシェ領域内に搬送する信号搬送層、
    を更に含むことを特徴とする請求項２１に記載のアバランシェ増幅構造体。
30. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記信号搬送層は、同じ半導体材料から成ることを特徴とする請求項２９に記載のアバランシェ増幅構造体。
31. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記搬送層は、Ｓｉから成ることを特徴とする請求項２９に記載のアバランシェ増幅構造体。
32. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記搬送層は、ＳｉＣ、ＧａＮ、ＧａＡｓ、又はＧａＰから成ることを特徴とする請求項２９に記載のアバランシェ増幅構造体。
33. 前記基板、前記アバランシェ領域、前記積算器層、及び前記調整器層は、同じ半導体材料から成り、前記信号搬送層は、該基板、該アバランシェ領域、該積算器層、及び該調整器層よりも狭いバンドギャップを有する材料から成ることを特徴とする請求項２９に記載のアバランシェ増幅構造体。
34. 前記積算器層は、前記基板の平面と平行に限定された導電性を有することを特徴とする請求項２９に記載のアバランシェ増幅構造体。
35. ガイガーモードで作動するアバランシェ増幅構造体であって、
    （ａ）重くドープされた基板と、
    （ｂ）（ｉ）前記基板に接触する調整器と、
    （ｉｉ）前記基板と同じ導電型を有する重ドープ半導体材料から成り、信号電荷を蓄積し、前記調整器に接触して積算器から該電荷を抜き取る積算器、
    （ｉｉｉ）前記基板と同じ導電型を有する材料から成り、前記積算器に接触するアバランシェ領域、及び
    （ｉｖ）前記基板と反対の重ドープ半導体型及び導電性から成り、前記アバランシェ領域に接触し、アバランシェ過程を調節し、前記積算器を空にする前記調整器によって制御される量子化器、
    を含む積層半導体構造と、
    （ｃ）前記量子化器に連通する第１の電極と、
    （ｄ）前記基板に連通する第２の電極と、
    を含むことを特徴とする構造体。
36. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項３５に記載のアバランシェ増幅構造体。
37. 前記調整器は、前記積算器の方向から該調整器の層内への搬送のための該積算器の層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記基板の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項３５に記載のアバランシェ増幅構造体。
38. （ｅ）前記第１の電極と前記量子化器の間の電気接触のための少なくとも１つの開口部を有する絶縁層、
    を更に含むことを特徴とする請求項３５に記載のアバランシェ増幅構造体。
39. （ｆ）前記アバランシェ領域内であり、前記絶縁層に接触し、前記量子化器と同じ導電型を有する低ドープ材料から成り、該量子化器にその周囲の周りで接触するガードリング、
    を更に含むことを特徴とする請求項３８に記載のアバランシェ増幅構造体。
40. （ｆ）前記アバランシェ領域と同じ導電性を有する低ドープ材料から成り、かつ該アバランシェ領域と一方の側では量子化器及び他方の側では前記積算器との間に配置された半導体層、
    を更に含むことを特徴とする請求項３８に記載のアバランシェ増幅構造体。
41. ガイガーモードで作動するアバランシェ増幅構造体であって、
    （ａ）基板と同じ導電型を有する重くドープされた基板と、
    （ｂ）（ｉ）調整器、
    （ｉｉ）前記基板と同じ導電型を有する重ドープ半導体材料から成り、信号電荷を蓄積し、前記調整器に接触して積算器から該電荷を抜き取り、量子化器を制御する積算器、
    （ｉｉｉ）前記基板と同じ導電型を有する材料から成り、前記積算器に接触するアバランシェ領域、及び
    （ｉｖ）前記基板と反対の重ドープ半導体型及び導電性から成り、前記アバランシェ領域内に配置され、アバランシェ過程を調節する量子化器、
    を含む積層半導体構造と、
    （ｃ）前記量子化器に連通する第１の電極と、
    （ｄ）前記基板に連通する第２の電極と
    を含むことを特徴とする構造体。
42. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項４１に記載のアバランシェ増幅構造体。
43. 前記調整器は、前記積算器の方向から該調整器の層内への搬送のための該積算器の層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記基板の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項４１に記載のアバランシェ増幅構造体。
44. ガイガーモードで作動するアバランシェ増幅構造体であって、
    （ａ）重くドープされた基板と、
    （ｂ）（ｉ）前記基板に接触するアバランシェ領域、及び
    （ｉｉ）アバランシェ過程を調節するために量子化器として機能し、かつ信号電荷を蓄積するために積算器として機能するインタフェースに沿って前記基板の反対側で前記アバランシェ領域に接触し、該アバランシェ領域と共に該積算器を空にして該量子化器を制御する調整器層、
    を含む積層半導体構造と、
    （ｃ）前記アバランシェ領域の反対側で前記調整器層に連通する第１の電極と、
    （ｄ）前記アバランシェ領域の反対側で前記基板に連通する第２の電極と、
    を含むことを特徴とする構造体。
45. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項４４に記載のアバランシェ増幅構造体。
46. 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための該積算器の層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記第１の電極の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項４４に記載のアバランシェ増幅構造体。
47. 前記インタフェースは、前記基板の平面と平行に限定された導電性を有することを特徴とする請求項４４に記載のアバランシェ増幅構造体。
48. ガイガーモードで作動するアバランシェ増幅構造体であって、
    （ａ）基板と、
    （ｂ）（ｉ）アバランシェ領域、
    （ｉｉ）前記アバランシェ領域内の空洞内にあり、かつアバランシェ過程を調節するために量子化器として機能するリング状インタフェースに沿って該アバランシェ領域に接触し、かつ該アバランシェ領域と共に前記基板に接触する、信号電荷を蓄積する積算器層、及び
    （ｉｉｉ）前記基板の反対側で前記積算器層に接触し、該積算器を空にして前記量子化器を制御する調整器層、
    を含む積層半導体構造と、
    （ｃ）前記積算器層の反対側で前記調整器層に連通する第１の電極と、
    （ｄ）前記アバランシェ領域及び前記積算器層の反対側で前記基板に連通する第２の電極と、
    を含むことを特徴とする構造体。
49. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項４８に記載のアバランシェ増幅構造体。
50. 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記第１の電極の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項４８に記載のアバランシェ増幅構造体。
51. 前記基板は、ドープされた半導体材料であることを特徴とする請求項４８に記載のアバランシェ増幅構造体。
52. 前記基板及び前記アバランシェ領域は、同じ半導体材料から成ることを特徴とする請求項４８に記載のアバランシェ増幅構造体。
53. 前記基板及び前記アバランシェ領域は、同じ導電型を有する半導体材料から成り、該基板は、該アバランシェ領域よりもドープ量が少ないことを特徴とする請求項４８に記載のアバランシェ増幅構造体。
54. 前記アバランシェ領域は、前記第２の電極によって達成されることを特徴とする請求項５３に記載のアバランシェ増幅構造体。
55. 前記アバランシェ領域は、前記第１の電極によって達成されることを特徴とする請求項５３に記載のアバランシェ増幅構造体。
56. （ｅ）前記調整器層の周囲の周りに配置されてそれに接触し、前記積算器層と前記アバランシェ領域に接触する誘電体層、
    を更に含むことを特徴とする請求項４８に記載のアバランシェ増幅構造体。
57. 前記第１の電極はまた、前記誘電体層に接触することを特徴とする請求項５６に記載のアバランシェ増幅構造体。
58. 前記第１の電極は、前記調整器層と前記誘電体層に別々に接触することを特徴とする請求項５６に記載のアバランシェ増幅構造体。
59. 前記調整器層はまた、前記積算器層及び前記アバランシェ領域の反対側で前記誘電体層に接触し、前記第１の電極はまた、該誘電体層の反対側で該調整器層に接触することを特徴とする請求項５６に記載のアバランシェ増幅構造体。
60. 前記調整器層及び前記アバランシェ領域は、同じ半導体材料から成り、該調整器層は、該アバランシェ領域よりもドープ量が少ないことを特徴とする請求項４８に記載のアバランシェ増幅構造体。
61. 前記調整器層は、前記アバランシェ領域よりも広いバンドギャップを有する半導体材料から成ることを特徴とする請求項４８に記載のアバランシェ増幅構造体。
62. （ｅ）前記アバランシェ領域と同じ導電型でそれよりも少ないドープ量の半導体材料から成り、信号に応答して複数の自由電荷担体を生成して該自由電荷担体を該アバランシェ領域に搬送し、該アバランシェ領域を超えて前記基板及び前記第２の電極が延びており、更に、該アバランシェ領域にその周囲の周りでかつ該第２の電極の反対側で該基板に接触する信号搬送層、
    を更に含むことを特徴とする請求項４８に記載のアバランシェ増幅構造体。
63. 前記信号搬送層及び前記アバランシェ領域は、同じ半導体材料から成ることを特徴とする請求項６２に記載のアバランシェ増幅構造体。
64. 前記信号搬送層及び前記基板は、同じ導電型及びドープ濃度を有する同じ半導体材料から成ることを特徴とする請求項６２に記載のアバランシェ増幅構造体。
65. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記信号搬送層は、同じ半導体材料から成ることを特徴とする請求項６２に記載のアバランシェ増幅構造体。
66. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記信号搬送層は、Ｓｉから成ることを特徴とする請求項６２に記載のアバランシェ増幅構造体。
67. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記信号搬送層は、ＳｉＣ、ＧａＮ、ＧａＡｓ、又はＧａＰから成ることを特徴とする請求項６２に記載のアバランシェ増幅構造体。
68. 前記信号搬送層は、前記アバランシェ領域よりも狭いバンドギャップを有する半導体材料から成ることを特徴とする請求項６２に記載のアバランシェ増幅構造体。
69. （ｅ）導電性であり、かつ前記調整器層と前記積算器層の間に配置された接触領域と、
    （ｆ）前記アバランシェ領域と同じ導電型を有する半導体材料から成り、前記接触領域にその周囲の周りで接触し、前記基板の反対側で該アバランシェ領域と前記積算器層に接触する障壁層と、
    を更に含むことを特徴とする請求項４８に記載のアバランシェ増幅構造体。
70. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記障壁層は、同じ半導体材料から成ることを特徴とする請求項６９に記載のアバランシェ増幅構造体。
71. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記障壁層は、Ｓｉから成ることを特徴とする請求項６９に記載のアバランシェ増幅構造体。
72. 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記障壁層は、ＳｉＣ、ＧａＮ、ＧａＡｓ、又はＧａＰから成ることを特徴とする請求項６９に記載のアバランシェ増幅構造体。
73. （ｇ）前記調整器層の周囲の周りに配置されてそれに接触し、前記障壁層に接触する誘電体層、
    を更に含むことを特徴とする請求項６９に記載のアバランシェ増幅構造体。
74. 前記第１の電極はまた、前記誘電体層を覆ってそれに接触することを特徴とする請求項７３に記載のアバランシェ増幅構造体。
75. （ｈ）前記誘電体層に接触する第３の電極、
    を更に含むことを特徴とする請求項７３に記載のアバランシェ増幅構造体。
76. 前記障壁層及び前記アバランシェ領域は、同じ導電型の半導体材料から成り、該障壁層及び該アバランシェ領域は、同じドープ濃度を有することを特徴とする請求項６９に記載のアバランシェ増幅構造体。
77. 前記障壁層及び前記アバランシェ領域は、同じ導電型の半導体材料から成り、該障壁層は、該アバランシェ領域よりも低いドープ濃度を有することを特徴とする請求項６９に記載のアバランシェ増幅構造体。
78. 前記障壁層及び前記アバランシェ領域は、導電型が反対の半導体材料から成り、該障壁層は、該アバランシェ領域よりも低いドープ濃度を有することを特徴とする請求項６９に記載のアバランシェ増幅構造体。
79. ガイガーモードで作動するアバランシェ増幅構造体であって、
    （ａ）基板と、
    （ｂ）（ｉ）アバランシェ領域、
    （ｉｉ）前記アバランシェ領域内の空洞内にあり、アバランシェ過程を調節するために量子化器として機能するリング状インタフェースに沿って該アバランシェ領域に接触し、かつ該アバランシェ領域と共に前記基板に接触する、信号電荷を蓄積する積算器層、及び
    （ｉｉｉ）前記基板の反対側で前記積算器層に接触し、該積算器を空にして前記量子化器を制御する調整器層、
    を含む積層半導体構造と、
    （ｃ）前記積算器層の反対側で前記調整器層に連通する第１の電極と、
    （ｄ）前記基板の反対側で前記アバランシェ領域に連通する第２の電極と、
    を含むことを特徴とする構造体。
80. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項７９に記載のアバランシェ増幅構造体。
81. 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記第１の電極の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項７９に記載のアバランシェ増幅構造体。
82. ガイガーモードで作動するアバランシェ増幅構造体であって、
    （ａ）基板と、
    （ｂ）（ｉ）前記基板と同じ導電性及び高いドープ量を有するアバランシェ領域、
    （ｉｉ）前記アバランシェ領域内の空洞内にあり、かつアバランシェ過程を調節するために量子化器として機能するリング状インタフェースに沿って該アバランシェ領域に接触する、信号電荷を蓄積する積算器層、及び
    （ｉｉｉ）前記積算器層内の空洞内にあり、かつリング状インタフェースに沿って該積算器層に接触し、該積算器を空にして前記量子化器を制御する調整器層、
    を含む積層半導体構造と、
    （ｃ）前記基板の反対側で前記調整器層に連通する第１の電極と、
    （ｄ）同じく前記基板に接触する前記アバランシェ領域、前記積算器層、及び前記調整器層の反対側で該基板に連通する第２の電極と、
    を含むことを特徴とする構造体。
83. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項８２説明のアバランシェ増幅構造体。
84. 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記第１の電極の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項８２に記載のアバランシェ増幅構造体。
85. （ｅ）前記積算器層の周りに延びる前記調整器層の周囲の上方に配置されてそれに接触し、前記基板の反対側で該積算器層及び前記アバランシェ層にも接触し、前記第１の電極が同じく接触して覆っている誘電体層、
    を更に含むことを特徴とする請求項８２に記載のアバランシェ増幅構造体。
86. （ｅ）前記積算器層の周りに延びる前記調整器層の周囲の上方に配置されてそれに接触し、前記基板の反対側で該積算器層及び前記アバランシェ層にも接触し、該アバランシェ領域と同じ導電型及び低ドープ量を有する半導体材料から成る障壁層、
    を更に含むことを特徴とする請求項８２に記載のアバランシェ増幅構造体。
87. ガイガーモードで作動するアバランシェ増幅構造体であって、
    （ａ）基板と、
    （ｂ）（ｉ）アバランシェ領域、及び
    （ｉｉ）前記アバランシェ領域内の空洞内にあり、リング状インタフェースに沿って該アバランシェ領域に接触し、かつ該アバランシェ領域と共に前記基板に接触する調整器層、
    を含む積層半導体構造と、
    （ｃ）前記基板の反対側で前記アバランシェ領域及び前記調整器層に接触し、該アバランシェ領域と誘電体層の間のインタフェースが量子化器及び積算器として機能し、該積算器が信号電荷を蓄積し、該量子化器がアバランシェ過程を調節し、該調整器が該積算器を空にして前記量子化器を制御する誘電体領域と、
    （ｄ）前記誘電体層内の空洞と共にあり、かつ前記基板の反対側で前記調整器層に連通する第１の電極と、
    （ｅ）前記アバランシェ領域及び前記調整器層の反対側で前記基板に連通し、電荷を帯びた時に前記第１の電極と共に該アバランシェ領域内にガイガーアバランシェモードを生成する第２の電極と、
    （ｆ）前記アバランシェ領域の反対側で前記誘電体層に連通し、電極が電荷を帯びた時に前記積算器から抜き取って前記調整器層を通して前記第１の電極に送る第３の電極と、
    を含むことを特徴とする構造体。
88. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項８７に記載のアバランシェ増幅構造体。
89. 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための該積算器の層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記第１の電極の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項８７に記載のアバランシェ増幅構造体。
90. 前記基板は、重くドープされた半導体であり、前記量子化器は、該基板と、該基板と反対の導電型を有する半導体から成る前記アバランシェ領域との間に設けられ、前記積算器は、該アバランシェ領域と前記誘電体層の間に設けられることを特徴とする請求項８７に記載のアバランシェ増幅構造体。
91. ガイガーモードで作動する増幅アバランシェ構造体であって、
    （ａ）３つの電極と、
    （ｂ）基板と同じ導電型を有する材料から成るアバランシェ領域と、
    （ｃ）信号電荷を蓄積する積算器と、
    （ｄ）アバランシェ過程を調節するための量子化器と、
    （ｅ）前記積算器を空にして前記量子化器を制御し、前記アバランシェ領域、該積算器、該量子化器と共に重くドープされた基板上に配置された積層半導体構造を含み、１つの前記電極が該積層半導体構造の反対側で該基板に接触する調整器と、
    （ｆ）前記アバランシェ領域及び第２の前記電極と接触する、前記基板と同じ導電型の低ドープ半導体材料の中間層と、
    （ｇ）前記アバランシェ領域及び第３の前記電極に接触し、前記積算器及び前記量子化器の機能が該アバランシェ領域と誘電体層の間のインタフェースに沿って実行され、第１及び第３の前記電極間の電位が該アバランシェ領域内でガイガーアバランシェモードを引き起こし、第２の前記電極がそれに電圧が印加された時に該積算器内の電荷を抜き取る誘電体層と、
    を含むことを特徴とする構造体。
92. 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項９１に記載のアバランシェ増幅構造体。
93. 前記調整器は、前記積算器の方向から該調整器の層内への搬送のための該積算器の層上に蓄積する複数の第１の担体に対する第１のエネルギ障壁と、前記電極の方向から該調整器内への搬送のための該第１の担体と反対の導電型の複数の第２の担体に対する第２のエネルギ障壁とを有することを特徴とする請求項９１に記載のアバランシェ増幅構造体。
94. （ｈ）前記中間層と第２の前記電極の間で前記基板と反対の導電性を有する重ドープ材料から成る接触領域、
    を更に含むことを特徴とする請求項９１に記載のアバランシェ増幅構造体。
95. （ｈ）前記中間層と第２の前記電極の間に配置された高導電性半導体材料から成る第２の調整器、
    を更に含むことを特徴とする請求項９１に記載のアバランシェ増幅構造体。
96. （ａ）ドープＩｎＰから成る基板と、
    （ｂ）（ｉ）絶縁層、
    （ｉｉ）前記絶縁層に接触するドープＩｎＰから成る調整器、
    （ｉｉｉ）前記調整器に接触し、信号電荷を蓄積するドープＩｎＰから成る積算器、
    （ｉｖ）前記積算器に接触し、アバランシェ過程を調節し、該積算器を空にする前記調整器によって制御されるドープＩｎＰから成る量子化層層、
    （ｖ）前記量子化器に接触するドープＩｎＧａＡｓＰから成るバッファ層、
    （ｖｉ）ドープＩｎＧａＡｓから成る吸収体、及び
    （ｖｉｉ）前記基板が接触するＩｎＰから成るエピタキシャル層、
    を含む積層半導体構造と、
    （ｃ）前記調整器の反対側で前記絶縁層に連通する第１の電極と、
    （ｄ）前記エピタキシャル層の反対側で前記基板に連通する第２の電極と、
    を含むことを特徴とするアバランシェ増幅構造体。
97. 前記基板は、［１００］の配向を有することを特徴とする請求項９６に記載のアバランシェ増幅構造体。
98. 前記絶縁体は、Ｓｉ₃Ｎ₄であることを特徴とする請求項９６に記載のアバランシェ増幅構造体。
99. 各構造体が、アバランシェ領域層の周りに配置された少なくとも２つの電極、積算器層、調整器層、及び基板層を有し、アレイを形成するように別々に配置かつ配列された少なくとも２つのアバランシェ増幅構造体、
    を含み、
    ２つの前記層は、量子化器として機能する第１のインタフェースに沿って接触し、
    前記量子化器は、アバランシェ過程を調節し、
    前記積算器は、信号電荷を蓄積し、
    前記調整器は、前記積算器を空にして前記量子化器を制御する、
    ことを特徴とする多チャンネル構造体。
100. 前記アバランシェ増幅構造体の当接する対が、０．５μｍよりも小さくない間隙によって分離されていることを特徴とする請求項９９に記載の多チャンネル構造体。
101. 前記積算器間の前記間隙は、前記アバランシェ領域も構成する半導体材料で充填されることを特徴とする請求項９９に記載の多チャンネル構造体。
102. 前記積算器間の前記間隙は、該積算器と同じ導電型の軽ドープ半導体材料で充填されることを特徴とする請求項９９に記載の多チャンネル構造体。
103. 前記積算器間の前記間隙は、該積算器を前記調整器からも分離する誘電体で充填されることを特徴とする請求項９９に記載の多チャンネル構造体。
104. 前記アバランシェ増幅構造体は、幾何学的及び寸法的に同一であることを特徴とする請求項９９に記載の多チャンネル構造体。
105. 前記アバランシェ増幅構造体は、三角形、矩形、正方形、多角形、又は円形形状であることを特徴とする請求項９９に記載の多チャンネル構造体。
106. 前記第１の電極は、単一の連続要素によって設けられることを特徴とする請求項９９に記載の多チャンネル構造体。
107. 前記単一の連続要素は、透明であることを特徴とする請求項１０６に記載の多チャンネル構造体。
108. 各前記アバランシェ増幅構造体内の誘電体層を更に含むことを特徴とする請求項９９に記載の多チャンネル構造体。
109. 前記基板層は、単一の連続要素によって設けられることを特徴とする請求項９９に記載の多チャンネル構造体。
110. 前記第２の電極は、単一の連続要素によって設けられることを特徴とする請求項９９に記載の多チャンネル構造体。
111. 前記単一の連続要素は、透明であることを特徴とする請求項１１０に記載の多チャンネル構造体。
112. 各前記アバランシェ増幅構造体内の第３の電極を更に含むことを特徴とする請求項９９に記載の多チャンネル構造体。
113. 前記第３の電極は、単一の連続要素によって設けられることを特徴とする請求項９９に記載の多チャンネル構造体。
114. 前記単一の連続要素は、透明であることを特徴とする請求項１１３に記載の多チャンネル構造体。
115. 前記第１の電極は、透明であることを特徴とする請求項９９に記載の多チャンネル構造体。
116. 前記第２の電極は、透明であることを特徴とする請求項９９に記載の多チャンネル構造体。
117. 前記第３の電極は、透明であることを特徴とする請求項９９に記載の多チャンネル構造体。
118. 各前記アバランシェ増幅構造体内の障壁層を更に含むことを特徴とする請求項９９に記載の多チャンネル構造体。
119. 各前記アバランシェ増幅構造体内の信号搬送層を更に含むことを特徴とする請求項９９に記載の多チャンネル構造体。
120. 各前記アバランシェ増幅構造体内の接触領域を更に含むことを特徴とする請求項９９に記載の多チャンネル構造体。
121. 各構造体が、アバランシェ領域層の周りに配置された少なくとも２つの電極、調整器層、誘電体層、及び基板を有し、アレイを形成するように別々に配置かつ配列された少なくとも２つのアバランシェ増幅構造体、
     を含み、
     ２つの前記層は、量子化器として機能する第１のインタフェースに沿って接触し、
     ２つの前記層は、積算器として機能する第２のインタフェースに沿って接触し、
     前記量子化器は、アバランシェ過程を調節し、
     前記積算器は、信号電荷を蓄積し、
     前記調整器は、前記積算器を空にして前記量子化器を制御する、
     ことを特徴とする多チャンネル構造体。
122. 前記アバランシェ増幅構造体の当接する対が、０．５μｍよりも小さくない間隙によって分離されていることを特徴とする請求項１２１に記載の多チャンネル構造体。
123. 前記積算器間の前記間隙は、前記アバランシェ領域も構成する半導体材料で充填されることを特徴とする請求項１２１に記載の多チャンネル構造体。
124. 前記積算器間の前記間隙は、該積算器と同じ導電型の軽ドープ半導体材料で充填されることを特徴とする請求項１２１に記載の多チャンネル構造体。
125. 前記積算器間の前記間隙は、該積算器を前記調整器からも分離する誘電体で充填されることを特徴とする請求項１２１に記載の多チャンネル構造体。
126. 前記アバランシェ増幅構造体は、幾何学的及び寸法的に同一であることを特徴とする請求項１２１に記載の多チャンネル構造体。
127. 前記アバランシェ増幅構造体は、三角形、矩形、正方形、多角形、又は円形形状であることを特徴とする請求項１２１に記載の多チャンネル構造体。
128. 前記第１の電極は、単一の連続要素によって設けられることを特徴とする請求項１２１に記載の多チャンネル構造体。
129. 前記単一の連続要素は、透明であることを特徴とする請求項１２８に記載の多チャンネル構造体。
130. 各前記アバランシェ増幅構造体内の誘電体層を更に含むことを特徴とする請求項１２１に記載の多チャンネル構造体。
131. 前記基板層は、単一の連続要素によって設けられることを特徴とする請求項１２１に記載の多チャンネル構造体。
132. 前記第２の電極は、単一の連続要素によって設けられることを特徴とする請求項１２１に記載の多チャンネル構造体。
133. 前記単一の連続要素は、透明であることを特徴とする請求項１３２に記載の多チャンネル構造体。
134. 各前記アバランシェ増幅構造体内の第３の電極を更に含むことを特徴とする請求項１２１に記載の多チャンネル構造体。
135. 前記第３の電極は、単一の連続要素によって設けられることを特徴とする請求項１２１に記載の多チャンネル構造体。
136. 前記単一の連続要素は、透明であることを特徴とする請求項１３５に記載の多チャンネル構造体。
137. 前記第１の電極は、透明であることを特徴とする請求項１２１に記載の多チャンネル構造体。
138. 前記第２の電極は、透明であることを特徴とする請求項１２１に記載の多チャンネル構造体。
139. 前記第３の電極は、透明であることを特徴とする請求項１２１に記載の多チャンネル構造体。
140. 各前記アバランシェ増幅構造体内の障壁層を更に含むことを特徴とする請求項１２１に記載の多チャンネル構造体。
141. 各前記アバランシェ増幅構造体内の信号搬送層を更に含むことを特徴とする請求項１２１に記載の多チャンネル構造体。
142. 各前記アバランシェ増幅構造体内の接触領域を更に含むことを特徴とする請求項１２１に記載の多チャンネル構造体。
143. 各構造体が、アバランシェ領域層の周りに配置された少なくとも２つの電極、調整器層、誘電体層、及び基板を有し、アレイを形成するように別々に配置かつ配列された少なくとも２つのアバランシェ増幅構造体、
     を含み、
     ２つの前記層は、量子化器として及び積算器として機能するインタフェースに沿って接触し、
     前記量子化器は、アバランシェ過程を調節し、
     前記積算器は、信号電荷を蓄積し、
     前記調整器は、前記積算器を空にして前記量子化器を制御する、
     ことを特徴とする多チャンネル構造体。
144. 前記アバランシェ増幅構造体の当接する対が、０．５μｍよりも小さくない間隙によって分離されていることを特徴とする請求項１４３に記載の多チャンネル構造体。
145. 前記積算器間の前記間隙は、前記アバランシェ領域も構成する半導体材料で充填されることを特徴とする請求項１４３に記載の多チャンネル構造体。
146. 前記積算器間の前記間隙は、該積算器と同じ導電型の軽ドープ半導体材料で充填されることを特徴とする請求項１４３に記載の多チャンネル構造体。
147. 前記積算器間の前記間隙は、該積算器を前記調整器からも分離する誘電体で充填されることを特徴とする請求項１４３に記載の多チャンネル構造体。
148. 前記アバランシェ増幅構造体は、幾何学的及び寸法的に同一であることを特徴とする請求項１４３に記載の多チャンネル構造体。
149. 前記アバランシェ増幅構造体は、三角形形状、矩形、多角形、又は円形形状であることを特徴とする請求項１４３に記載の多チャンネル構造体。
150. 前記第１の電極は、単一の連続要素によって設けられることを特徴とする請求項１４３に記載の多チャンネル構造体。
151. 前記単一の連続要素は、透明であることを特徴とする請求項１４３に記載の多チャンネル構造体。
152. 各前記アバランシェ増幅構造体内の誘電体層を更に含むことを特徴とする請求項１４３に記載の多チャンネル構造体。
153. 前記基板層は、単一の連続要素によって設けられることを特徴とする請求項１４３に記載の多チャンネル構造体。
154. 前記第２の電極は、単一の連続要素によって設けられることを特徴とする請求項１４３に記載の多チャンネル構造体。
155. 前記単一の連続要素は、透明であることを特徴とする請求項１４３に記載の多チャンネル構造体。
156. 各前記アバランシェ増幅構造体内の第３の電極を更に含むことを特徴とする請求項１４３に記載の多チャンネル構造体。
157. 前記第３の電極は、単一の連続要素によって設けられることを特徴とする請求項１４３に記載の多チャンネル構造体。
158. 前記単一の連続要素は、透明であることを特徴とする請求項１５７に記載の多チャンネル構造体。
159. 前記第１の電極は、透明であることを特徴とする請求項１４３に記載の多チャンネル構造体。
160. 前記第２の電極は、透明であることを特徴とする請求項１４３に記載の多チャンネル構造体。
161. 前記第３の電極は、透明であることを特徴とする請求項１４３に記載の多チャンネル構造体。
162. 各前記アバランシェ増幅構造体内の障壁層を更に含むことを特徴とする請求項１４３に記載の多チャンネル構造体。
163. 各前記アバランシェ増幅構造体内の信号搬送層を更に含むことを特徴とする請求項１４３に記載の多チャンネル構造体。
164. 各前記アバランシェ増幅構造体内の接触領域を更に含むことを特徴とする請求項１４３に記載の多チャンネル構造体。
165. テロ対策用途における検知を改善するための暗視装置に適用可能であることを特徴とする請求項１４３に記載の多チャンネル構造体。

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