JP2008544496A - 高感度高分解能検出装置及びアレイ - Google Patents
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Abstract
【解決手段】数個ほどの少ない電子で構成された弱い信号を検出するように配置された電極(2)及び(8)と、アバランシェ領域(3)と、量子化器(4)と、積算器(5)と、調整器(6)と、基板(7)とを含むアバランシェ増幅構造体(1)。量子化器(4)は、アバランシェ過程を調節する。積算器(5)は、信号電荷を蓄積する。調整器(6)は、積算器(5)を空にして量子化器(4)を制御する。アバランシェ増幅構造体(1)は、ノーマル量子化器リバースバイアス設計、ノーマル量子化器ノーマルバイアス設計、ラテラル量子化器ノーマルバイアス設計、可変量子化器ノーマルバイアス調節電極設計、ノーマル量子化器ノーマルバイアス調節電極設計、及びラテラル量子化器ノーマルバイアス環状積算器設計を含む。アバランシェ増幅構造体(1)は、同様に多チャンネル装置のアレイをもたらすように配置される。構造体は、自国防衛の極めて重要な装置に直ちに適用可能である。
【選択図】図1A
Description
1つの普及している低レベル信号の検出及び記録手法は、Albert J.P.Theuwissen著「電荷結合素子による固体撮像」、Kluwer出版、1995年(ISBN 0−7923−3456−6)によって説明されているような数十の電子の閾値感度を有する電界効果トランジスタ上の電荷感応増幅器を含む。
別の手法は、電界効果トランジスタ上の電荷感応増幅器とほぼ同じ感度を保証する電荷結合素子内の出力映像信号増幅器を含む。
アバランシェ増幅は、強電界に生じる衝撃イオン化に基づいており、電界において加速する搬送波が、増幅器の作業媒体の原子をイオン化し、従って、搬送波の増倍(すなわち、複製)をもたらす。しかし、高増倍率では、アバランシェ増幅作動点を安定化させることは困難である。更に、内部(過剰)ノイズレベル及び応答時間は、増倍率の増加と共に急激に増加する。従って、従来のアバランシェフォトダイオードは、広帯域において数個の電子から成る信号の検出及び記録を妨げる典型的に103未満であるかなり低い増倍率Mを使用する。
従って、弱い信号の検出を可能にする更なる進歩及び改良に対する必要性が残っていることが認められるであろう。従って、必要とされるのは、弱い信号の検出を更に進歩させて改善することができ、米国特許第6、885、827号においてShushakov他によって提供されたシステム及び方法に適合する増幅アバランシェ構造である。
本発明により、Shushakov他によって説明されている原理に基づいて作動する増幅アバランシェ構造の様々な実施形態を開示する。本発明は、数個ほどの少ない電子で構成された弱い信号を検出するように配置された透明及び不透明電極、アバランシェ領域、量子化器、積算器、調整器、及び基板を含む。アバランシェ増幅構造は、ノーマル量子化器リバースバイアス設計、ノーマル量子化器ノーマルバイアス設計、ラテラル量子化器ノーマルバイアス設計、可変量子化器ノーマルバイアス調節電極設計、ノーマル量子化器ノーマルバイアス調節電極設計、及びラテラル量子化器ノーマルバイアス環状積算器設計を含む。増幅構造は、同様に配置されて多チャンネル装置を形成する。
本発明の他の実施形態によれば、増幅アバランシェ構造体の上面全体は、調整器が配置される区域を除き、誘電体層で覆うことができる。
本発明の他の実施形態によれば、誘電体層は、積算器及びアバランシェ領域の上面に配置され、調整器層に接触する電極は、アバランシェ構造体の上面全体を占有するか、又は上部電極を有する調整器が、アバランシェ構造体の表面に沿って配置される。
本発明の他の実施形態によれば、上部電極は、アバランシェ構造体の表面全体に沿って配置することができ、電極は、透明とすることができる。
このようなかつ付加的な構造体に対応する具体的な特許請求の範囲を含め基本的な個別の増幅構造体の例示的な実施形態を開示した後に、このような例示的な個別の装置構造体のアレイに基づいて、多チャンネルの個別増幅器の様々な例示的な実施形態に対して説明する。
本発明の更に別の態様、特徴、及び利点は、添付図面に関連して行われる以下の説明に照らして本発明を考察すると理解されて容易に明らかになるであろう。
可能な場合には、本明細書で以下で使用する時の参照番号は、共に「信号の高感度高分解能検出」という名称の米国特許第6、885、827号B2及び2005年3月14日出願の米国特許出願第11/080、019号で使用される参照番号に対応するものであり、これらの特許の各々は、同じ発明のエンティティを有し、本出願と共通の所有権の対象となり、その各々は、本明細書においてその全内容がそれへの引用により組み込まれている。
インピーダンスの高い虚部は(電圧位相に対して電流位相をシフトするその要素のインダクタンスのため)、調整器の望ましい機能性をもたらし、これは、調整器が短時間にわたって非常に低い導電率を有し、一方、信号搬送波は増倍され、従って、生成された電荷の全ては、ほぼ抜き取りなしに実質的に蓄積されることを意味する。それに反して、短時間経過(遅延)後、導電率は高くなり(インピーダンスの実部に等しい)、蓄積電荷が抜き取られ、初期状態に迅速に戻ることができる。
ここで図1Aを参照すると、リバースバイアス供給電圧でガイガーモードで作動するアバランシェ増幅構造体1の一実施形態に対して単一のチャンネル要素が示されている。アバランシェ増幅構造体1は、説明する順に配置されかつ接触する第1の電極2と、アバランシェ領域3と、量子化器4と、積算器5と、調整器6と、基板7と、第2の電極8とを含む略平面の構造体である。アバランシェ領域3は、重くドープされた基板7と反対の導電性を有する複数の半導体層を含む。調整器6は、量子化器4が積算器5とアバランシェ領域3の間のインタフェースに設けられている弱くドープされた半導体材料である。同様に、積算器5は、調整器6とアバランシェ領域3の間に設けられている。
図1Aから図1Cに示すアバランシェ領域3、量子化器4、積算器5、調整器6、基板7、及び信号搬送層27には、様々な材料が適用可能である。例えば、各層は、例えば望ましい電気特性がもたらされるようにドープされているSi、SiC、GaN、GaAs、及びGaPを含む同じか又は異なる半導体材料から構成することができる。他の実施形態では、調整器6は、他の層よりも広いバンドギャップを有する材料から構成することができる。更に他の実施形態では、信号搬送層27は、他の層よりも狭いバンドギャップを有する材料から構成することができる。更に他の実施形態では、第1の電極2及び/又は第2の電極8は、例えば、透明ITO及びAlドープZnOを含むがこれらに限定されない導電金属又は光透過性導電材料から構成することができる。更に、アバランシェ領域3、量子化器4、積算器5、調整器6、基板7及び信号搬送層27は、更に他の非ドープ及びドープの半導体材料による介在物又は領域あり又はなしの積層構造体を形成するように配置された2つ又はそれよりも多くの層を含むことができる。層及び装置は、平面又は非平面の形状を含むことができる。同様に、断面図は、平面及び/又は直径方向範囲の構造体を表すことができる。SiO2層は、他の同等の材料から構成することができる。
理論によって縛られることを意図したものではないが、放電遅延には、装置状態、並びに調整器6の設計及び特性に依存する1つ又はそれよりも多くの物理的原因があると考えられる。例えば、初めに電圧Urが低い時、熱放出又は放電電流は、積算器5に対するアバランシェ又は充電電流と比較すると小さい。Urが増大する時、主な理由には、空間荷電効果による流出電流の自己制限、調整器6を通る自由キャリアの有限フライト時間、増幅器内と比較した時の調整器6内の担体の低い移動度、又は電流放出を制限するか又はアバランシェ電流と比較して位相をシフトする他の物理的機構を含むことができる。増幅器をOFF状態にするのに十分な最小遅延時間は、装置設計及び望ましい利得によって約10ピコ秒から400ピコ秒の範囲であると推定され、従って、1つの搬送波に応答して積算器5内に蓄積された初期電荷数を表している。
積算器5内に蓄積されたアバランシェ増倍電荷による結果は、i−Si層110(容量性読取器)によって分割された重ドープn+−Si層102及びn+−Si層109の相互キャパシタンスを通じて、又は調整器6又は電流読取器を通る積算器5の放電電流を検出することによって読み取ることができる。両方の読み取り法によって、積算器5に蓄積された電荷に対応する電極106内の電荷が表示される。
搬送器9は、電界がゼロではないp−Si層100の一部分に対応する。自由電子は、搬送器9内で衝突すると、閾値増幅器10の入力部に送られる。
量子化器11は、p−Si層100とn+−Si層102の間のインタフェースに対応するものである。量子化器11の電位によって、閾値増幅器10内のアバランシェ過程(電界強度)が調整される。平面量子化器11に対しては、伝達定数は、1に等しい。非平面設計の場合、1よりも大きい伝達定数は、最大電界が同じ電位が得られるほど高くなるように電界集中を引き起こす設計の曲率に基づいて可能である。量子化器11は、アバランシェ強度を定める電界強度に積算器12電位を変換するように機能する。伝達定数は、電位増加に対する電界強度の反応又は増加と定めることができる。
調整器13は、積算器12からの放電電流を調整して放電を遅延させて閾値増幅器10をOFF状態にし、並びに装置を電荷担体の増幅後に初期状態に戻すようにi−Si層110内に示されている。
容量変形である読取器14は、n+−Si層102、i−Si層110、及びn+−Si層109によって構成された容量を有する。従って、積算器12内に蓄積された電荷によって、n+−Si層109内、及びn+−Si層109に結合された第2の電極106上での反対符号の電荷の出現が誘発される。
ここで図3を参照すると、正孔積算器と電子積算器の両方を有するリバースバイアスアバランシェ増幅構造体1が、本発明の一実施形態に対して示されている。装置は、透明電極105と、セグメント化SiO2層107(絶縁層)と、p+−Si領域103(重ドープ領域)と、p−Si領域112と、p−Si層100と、p-−Si層110と、n+−Si層102と、n+−Si層109と、電極106とを含む。p−Si層100の厚みは、短波長感度を増大させるように完全に枯渇されるほど十分に小さなものであるべきである。p−Si層100の好ましい実施形態は、2オーム−センチメートルから3オーム−センチメートルのドープ及び2.5μmから3μmの厚みを含む。このような装置のスペクトル範囲は、300nmから400nm(電極105材料によっては最短波長)及び最大700nmから800nmまでである。最大1060nmまでのより長い波長のスペクトル感度を得るためには、p−Si層100の幅を増大し、かつドープレベルを下げる。
p−Si領域112は、同じ材料で構成され、同じ活性不純物ドープが行われ、p−Si層100のSiとSiO2のインタフェースに沿ったラテラル方向の正孔に対して低い移動度を有することが好ましい。p−Si領域112は、中性不純物ドープ、照射、又はnドープを有するpによって形成される
p−Si層100内のアバランシェが自由キャリアによって開始された時、正孔64は、p−Si領域112又は正孔積算器内においてインタフェースで蓄積され、従って、透明電極105と比較すると、p−Si層100の上面の電位が増加する。この電位増加は、n+−Si層102のすぐ上に局在化する。p−Si層100(Uamp)の電圧降下は、蓄積正電荷がp+−Si領域103に、次に透明電極105に流れるまで減少する。正孔調整器は、p-−Si層110と同様に作動することが容易に明らかである。得られる遅延時間は、p−Si領域112においてインタフェースに沿って移動する正孔の移動度に依存する。
図2Dの機能的方法は、電界がp−Si領域112に到達した時、かつp−Si層100及びp−Si領域112が完全に枯渇された時に図4の機能的方法に変る。
図5の装置の代替的な実施形態を図6A及び図6Bに示している。例えば、図6Aにおいては、i−Si領域113は、図5から排除されている。一方、図5においては、p-−Si層110が排除されている。同様に、図6A及び図6Bの装置は、埋込チャンネル114なしで作成することができる。
図7Aから図7Cの層及び領域には、様々な材料が適用可能である。例えば、各層は、例えば望ましい電気特性が得られるようにドープされたSi、SiC、GaN、GaAs、及びGaPを含む同じか又は異なる半導体材料で製造することができる。他の実施形態では、調整器6は、他の層よりも広いバンドギャップを有する材料から構成することができる。更に他の実施形態では、信号搬送層27は、他の層よりも狭いバンドギャップを有する材料から構成することができる。更に他の実施形態では、第1の電極2及び/又は第2の電極8は、例えば、透明ITO及びAlドープ済みZnOを含むがこれらに限定されない導電金属又は光透過性導電材料から構成することができる。更に、層及び領域は、更に他の非ドープ及びドープの半導体材料による介在物又は領域あり又はなしの積層構造体を形成するように配置された2つ又はそれよりも多くの層を含むことができる。層及び装置は、平面又は非平面の形状を含むことができる。同様に、断面図は、平面及び/又は直径方向範囲の構造体を表すことができる。SiO2層は、他の同等の材料から構成することができる。
ここで図8B及び図8Cを参照すると、装置は、配向[100]及び10オーム−センチメートルから100オーム−センチメートルの抵抗率を有し、従って、広い枯渇領域を有するシリコン基板を含む。n+−Si領域102は、重ドープされており、0.5μm未満の幅を有する。i−Si層110は、数μm未満である幅を有する。装置は、n+−Si領域102及びi−Si層110内での光吸収を無視することができる時の赤外線波長を対象として意図するものである。本発明の代替的な実施形態は、層内の光吸収を低減し、かつ短波長感度(緑色から青色)を増大させるために、一例が非ドープZnOであるシリコンよりも広いバンドギャップを有する半導体で構成されたi−Si層110を含むことができる。このような実施形態は、1オーム−センチメートルから10オーム−センチメートルの抵抗率を有するエピタキシャルp−Si層100を有する。
作動は、図8B及び図8CのON/OFF状態に対するバンド図によって示すように、類似のリバースバイアス設計とほぼ同一である。主な相違点は、電子及び正孔電流が、i−Si層110(調整器)を通じてn+−Si層102(積算器)を放電させる時に役割を果たすことができる点である。
ここで図9を参照すると、透明電極105と、SiO2層107と、i−Si層110と、n+−Siガードリング108と、n++−Si層102と、エピタキシャルp−Si層100と、p+−Si層90(基板)と、電極106とを含む、リングガード領域を有するノーマル方向アバランシェ増幅構造体1の断面図が示されており、これに対して説明する。p-−Si層110(調整器)は、光吸収を最小にするために、寸法的には装置よりも小さく、好ましくは、直径は数μmである。一部の実施形態では、i−Si層110は、一例が非ドープZnOであるシリコンよりも広いバンドギャップを有する半導体材料から構成することができる。信号光26は、n+−Si層102(積算器)を通じてエピタキシャルp−Si層100(アバランシェ領域)に入る。従って、n+−Si層102(積算器)は、層内の光吸収を最小にするために薄く、典型的に0.4μm未満である。n+−Siガードリング108は、縁部効果を抑制し、アバランシェ過程がn+−Si層102(積算器)の下にある区域にわたって均一であることを保証する。青色から緑色の実施形態では、エピタキシャルp−Si層100は、枯渇領域内の発熱電流を最小にするために、1オーム−センチメートルから2オーム−センチメートルの抵抗率及び数μmの幅を有する。赤外線実施形態では、エピタキシャルp−Si層100は、数十μmのより広い幅及びより高い抵抗率を有する。エピタキシャルp−Si層100の幅及び抵抗率の正確な値を当業技術で理解されている方法を通じて計算し、望ましいスペクトル感度及び装置の他のパラメータを準備する。説明した装置の作動及びその機能的要素(積算器、量子化器、調整器、基板、及びアバランシェ領域)は、上述の通りである。
図15Aから図15Oの層及び領域には、様々な材料が適用可能である。例えば、各層は、例えば望ましい電気特性をもたらすためにドープされるSi、SiC、GaN、GaAs、及びGaPを含む同じか又は異なる半導体材料から構成することができる。他の実施形態では、調整器6は、他の層よりも広いバンドギャップを有する材料から構成することができる。更に他の実施形態では、信号搬送層27は、他の層よりも狭いバンドギャップを有する材料から構成することができる。更に他の実施形態では、第1の電極2及び/又は第2の電極8は、例えば、透明ITO及びAlドープZnOを含むがこれらに限定されない導電金属又は光透過性導電材料から構成することができる。層及び領域は、更に他の非ドープ及びドープ半導体材料による介在物又は領域あり又はなしの積層構造体を形成するように配置された2つ又はそれよりも多くの層を含むことができる。層及び装置は、平面又は非平面の形状を含むことができる。同様に、断面図は、平面及び/又は直径方向範囲の構造体を表すことができる。SiO2層は、他の同等の材料から構成することができる。
図15Bにおいて、当業技術で理解されている1つ又はそれよりも多くの材料で構成された誘電体層19は、調整器6の周囲を取り囲んでいる。誘電体層19は、調整器6とアバランシェ領域3の間に電気導管を設けることなく積算器5及びアバランシェ領域3を覆うと共にそれらに接触するのに好ましい。
図15Cにおいては、第2の電極8は、基板7から除去され、代替的に、リング状の構造体が使用されている。第2の電極は、ここでは、アバランシェ領域3に接触すると共に、積算器5及びアバランシェ領域3を含む表面よりも上方に延びる調整器6及び電極2の周りに配置されている。
図15Eにおいて、調整器6は、誘電体層19よりも上方に延びると共に、誘電体層19の最上面の上にT字形の構造を有する。第1の電極2は、積算器5の周りでT字形の調整器6に接触する。
図15Fにおいて、図15Eの第1の電極2は、ここでは、第2の電極8と同じ大きさの横の範囲を有するように、T字形の調整器6に接触すると共にそれを覆うように延長されている。
図15Hにおいて、導電接触領域25は、調整器6と積算器5の間に配置されている。接触領域25は、調整器6との直接的な電気接触を回避するために、積算器5と比較すると横の範囲が小さい。障壁層24は、接触領域25の周囲周りに配置されると共にそれに接触している。同様に、障壁層24は、積算器5及びアバランシェ領域3を覆っている。障壁層24は、アバランシェ領域3と同じ半導体材料から成る。障壁層24は、第1の電極2には接触していない。
図15Jにおいて、図15Iの第1の電極2は、横に延長され、ここでは、調整器6及び障壁層24の両方に接触すると共にそれらを覆っている。
図15Lにおいて、第3の電極50は、第1の電極2の間に間隙がある状態で第1の電極2の一部に取って代わっている。第1の電極2は、調整器6に接触している。第3の電極50は、誘電体層19に接触している。
図15Nにおいて、誘電体層19は、積算器5を超えて延びる図15Mの調整器6の周囲周りに配置されていると共にそれに接触している。第1の電極2は、ここでは、調整器6及び誘電体層19に接触すると共にそれらを覆うために横に延長されている。
図15Oにおいて、第1の電極2は、図15Nの調整器6だけを覆うと共にそれに接触している。
ここで図16を参照すると、透明電極105と、p-−Si層110と、SiO2層107と、p-−Si層100と、n+−Si領域102と、p−Si領域103と、p+−Si層91(基板)と、電極106とを含むラテラル方向アバランシェ増幅構造体1が示されており、これに対して説明する。図17は、ラテラル方向アバランシェ増幅構造体1の機能的構成要素を示している。
透明電極105及びp-−Si層110は、その中での光吸収を最小にするために直径が数μmであることが好ましい。透明電極105及びp-−Si層110は、一例がZnOであるシリコンよりも広いバンドギャップを有する半導体材料から構成することができる。n+−Si領域102(積算器)は、できるだけ小さな直径を有するように製造される。第2の電極106は、例えばAl、Ni、NiCr、又はMoなどを含む金属、又は例えばITO又はAlドープZnOを含む透明導電金属から構成することができる。
p+−Si領域103は、p-−Si層100よりも高いドープ濃度を有することが好ましい。アバランシェ増倍は、p−Si領域103の接合部縁部でのみ発生し、図16Bの搬送器9及び閾値増幅器10は、p+−Si層91と平行にラテラル方向の向きに置かれる。従って、p-−Si層100の上部に生成された担体は、閾値増幅器10によって実質的に収集される。その機能的手法における他の要素は、上述のように作動する。
本明細書で説明するラテラル方向装置は、近UVまでの短波長用途のための高い感度と、最大700nmから800nmまでのより長い波長用途のための高い収集効率とをもたらす。従って、増幅光搬送波を生成光搬送波の総数で割ったものを表すこのような装置の形態係数は、かなり1に近い。
n−InP層100、n−InGaAsP層104、及びn−InGaAs層150の幅及びドープ濃度は、当業技術で理解されている方法を通じて製造される。電界強度は、n−InP層100内のアバランシェ増倍に、かつトンネル及びアバランシェ電流を防止するために吸収層内で十分に低い電界テール部を引き起こすのに十分なものである。電界テール部は、生成光搬送波を吸収層から増幅器に収集し、従って、吸収層を完全に枯渇させることができる。吸収層幅は、望ましい波長での有効な光吸収に十分なものである。一部の実施形態では、吸収層は、n−InP層100からの電界貫通なしであるが吸収層内のトンネル電流を回避すると同時に光搬送波が枯渇n−InP層100に到達することを可能にする可変バンドギャップを付して製造することができる。
図28A及び図28Bの層及び領域には、様々な材料が適用可能である。例えば、各層は、例えば望ましい電気特性が得られるようにドープされたSi、SiC、GaN、GaAs、及びGaPを含む同じか又は異なる半導体材料で製造することができる。他の実施形態では、調整器6は、他の層よりも広いバンドギャップを有する材料から構成することができる。更に他の実施形態では、信号搬送層27は、他の層よりも狭いバンドギャップを有する材料から構成することができる。更に他の実施形態では、第1の電極2及び/又は第2の電極8は、例えば、透明ITO及びAlドープ済みZnOを含むがこれらに限定されない導電金属又は光透過性導電材料から構成することができる。更に層及び領域は、更に他の非ドープ及びドープ半導体材料による介在物又は領域あり又はなしの積層構造体を形成するように配置された2つ又はそれよりも多くの層を含むことができる。層及び装置は、平面又は非平面の形状を含むことができる。同様に、断面図は、平面及び/又は直径方向範囲の構造体を表すことができる。SiO2層は、他の同等の材料から構成することができる。
ここで図29を参照すると、ドレーンを有するMISベースのノーマル方向のアバランシェ及び電極を備えたアバランシェ増幅構造体1が示されており、これに対して説明する。装置は、透明電極105と、電極117と、SiO2層107と、i−Si層110と、p−Si層100と、p-−Si層104(エピタキシャル)と、p+Si層120(基板)と、電極106とを含む。装置は、ガイガーモードで作動するが、上述した先の実施例とは異なっている。
初期状態においては、p−Si層100内の電界強度は、正電圧が透明電極105に印加された時には衝撃イオン化に十分なものである。通常の作動電圧は、降伏電圧を超えるべきであり、従って、ガイガーモードが開始される。
電流フィラメント終了後に、得られた電荷は、インタフェースに沿ってLF積算器に流れ、電流フィラメントが発生した領域は、初期状態に回復される。インタフェースリードは、HF調整器も、閾値増幅器をOFFにするのに十分な遅延を伴ってHF積算器から電荷を除去する。Si−SiO2インタフェースは、p−Si層100内の電界によって定められるので量子化器として機能する。
各電流フィラメントが占有する面積は、かなり小さく、典型的に数平方μmよりも小さい。従って、いくつかのフィラメントは、p−Si層100内に存在することができ、同時にいくつかの電荷パッケージが生成される。従って、装置は、p−Si層100が、フィラメントから生じる電荷スポットと比較して十分に大きい場合には、多チャンネル光子カウンタとして作動する。
1オーム−センチメートルという例示的な抵抗率を有するp−Si層100及びSiO2層107は、少数担体がp−Si層100からSi−SiO2インタフェースに沿ってp+−Si層120に電流を抜き取るので、完全に枯渇されるMIS構造体として作動する。p−Si層100内のアバランシェ増倍がない場合、LF積算器(p+−Si層120)への電流充電は無視することができるものであり、LF積算器は、LF調整器(i−Si層110)を通じた放電電流(正孔64及び電子62の両方)に対して定常状態である。LF積算器の充電放電機構は、図9に対して説明したものと同じである。SiO2層107の酸化物厚みは、p−Si層100内で有効なアバランシェをもたらすように小さく、典型的に0.1μmである。
初期状態においては、p−Si層100内の電界強度は、正電圧が透明電極105に印加された時には衝撃イオン化に十分なものである。通常の作動電圧は、降伏電圧を超えるべきであり、従って、ガイガーモードが開始される。
電流フィラメント終了後に、得られた電荷は、インタフェースに沿ってn+−Si領域102(LF積算器)に流れ、電流フィラメントが発生した領域は、初期状態に回復される。インタフェースリードは、HF調整器と共に、閾値増幅器をOFFにするのに十分な遅延を伴ってHF積算器から電荷を除去する。Si−SiO2インタフェースは、p−Si層100内の電界によって定められるので量子化器として機能する。
上述の単チャンネル増幅アバランシェ装置は、様々な多チャンネル装置に組み込むことができ、米国特許第6、885、827号に説明されている個別の増幅を備えた光検出器に対して完全な機能性がもたらされる。以下の実施例は、例示的なアレイを示すものであり、いかなる点においても、限定的なものであることを意図したものではない。従って、本発明は、2つ又はそれよりも多くの電極間に配置された半導体積層物内の2つの層間のインタフェースが量子化器、積算器、又は別々に又は組合せによる量子化器及び積算器として機能する全てのアバランシェ増幅装置を含む。
ここで図34を参照すると、図33の構造体は、3つのアバランシェ増幅構造体1で構成されたアレイを形成するように配置されているように示されている。本発明の目的に対して、アレイとは、幾何学パターンで配置された2つ又はそれよりも多くのアバランシェ増幅構造体1を意味する。アバランシェ増幅構造体1の当接する対は、0.5μmよりも小さくない間隙によって分離されていることが好ましい。積算器5間の間隙は、アバランシェも形成する半導体材料、すなわち、積算器5と同じ導電型の軽くドープされた半導体材料又は領域誘電体で満たすことができる。アバランシェ増幅構造体1は、幾何学的かつ寸法的に同一であることが好ましい。アバランシェ増幅構造体1は、三角形、矩形、正方形、多角形、及び円を含む様々な規則的かつあらゆる形状を含むことができる。一部の実施形態では、上述のような構造体に第3の電極50を追加することができる。第1の電極2、第2の電極8、第3の電極50、及び基板7は、アバランシェ増幅構造体1内の他の層が取り付けられる別々の単一の連続した薄板から構成することができる。第1の電極、第2の電極、及び第3の電極は、透明に形成することができる。他の実施形態では、誘電体層19、障壁層24、又は導電接触領域25を構造体に追加して、上述のようにアバランシェ増幅構造体1の性能を高めることができる。
図36は、7つの電極105が透明カバー150を有する装置の周りに配置された多チャンネル装置の例示的な上面図を示している。装置から接触板151までの1対のワイヤ152は、信号を読取装置に伝達するために示されている。図37は、単一の透明カバー150を有する装置を示している。
図38Aにおいては、多チャンネル装置は、図7Aで先に示したように、ノーマル方向のアバランシェを備えた3つのアバランシェ増幅構造体1から成る。アバランシェ増幅構造体1は、説明する順に配置される第1の電極2と、調整器6と、積算器5と、量子化器4と、アバランシェ領域3と、基板7と、第2の電極8とを含む。個々の積算器5及び量子化器4は、別々に、0.5μmよりも小さくない距離を隔てて分離される。積算器5間の空間には、アバランシェ領域3が構成される、好ましくは軽くドープされた半導体材料で構成された誘電体層19が含まれる。積算器5及び量子化器4は、0.5μmよりも小さくない距離を有して互いに等距離であることが好ましい。更に、積算器5及び量子化器4は、規則的な多角形、正方形、六角形、又は円の形に成形することができる。第1の電極2は、多チャンネル装置の作業区域全体にわたって配置することができる。第1の電極は、個々の積算器5の全てよりも上方にある調整器6に接触するメッシュ電極とすることができる。
以上の説明は、大きな度合いの柔軟性が本発明によって提供されることを示している。本発明は、ある一定のその好ましいバージョンを参照してかなり詳細に説明したが、他のバージョンも可能である。従って、特許請求の範囲及び精神は、本明細書に含む好ましいバージョンの説明に限定すべきではない。
以上の説明から明らかなように、上述の本発明は、本明細書で説明した原理で作動する様々なインテリジェント増幅アバランシェ構造体を含む。装置は、個々の電子及び光子を記録及び計数することができる内蔵式高感度計器として適用可能である。装置はまた、アレイ構成内に適用可能である。
従って、上述の本発明は、光検出器、電子増幅器、化学センサ及び生物センサ、及びラボ・オン・チップ用途を有する化学チップ及び生物チップ内で使用されることが予想される。構造体は、自国防衛に極めて重要な装置に直ちに適用可能である。
2、8 電極
3 アバランシェ領域
4 量子化器
5 積算器
6 調整器
7 基板
Claims (165)
- ガイガーモードで作動するアバランシェ増幅構造体であって、
(a)重くドープされた基板と、
(b)(i)前記基板と反対の導電性を有するアバランシェ領域、
(ii)前記基板と同じ導電性を有する重ドープ材料から成り、アバランシェ過程を調節するために量子化器として機能するインタフェースに沿って前記アバランシェ領域に接触する、信号電荷を蓄積する積算器層、及び
(iii)前記積算器を空にして前記量子化器を制御し、前記アバランシェ領域の反対側で前記積算器層に接触し、かつ前記基板に接触する調整器層、
を含む積層半導体構造と、
(c)前記積算器の反対側で前記アバランシェ領域に連通する第1の電極と、
(d)前記調整器層の反対側で前記基板に連通する第2の電極と、
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項1に記載のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記基板の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項1に記載のアバランシェ増幅構造体。
- 前記調整器は、前記調整器層とノーマルな方向に高インピーダンスを有することを特徴とする請求項1に記載のアバランシェ増幅構造体。
- 前記調整器は、低ドープ材料から成ることを特徴とする請求項1に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、及び前記調整器層は、同じ半導体材料から成ることを特徴とする請求項1に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、及び前記積算器層は、同じ半導体材料から成り、前記調整器層は、該アバランシェ領域、該積算器層、及び該基板よりも広いバンドギャップを有する材料から成ることを特徴とする請求項1に記載のアバランシェ増幅構造体。
- (e)前記第1の電極が前記アバランシェ領域に接触することを可能にする少なくとも1つの開口部を有する絶縁体、
を更に含むことを特徴とする請求項1に記載のアバランシェ増幅構造体。 - (f)前記アバランシェ領域と前記第1の電極の間の直接的な電気接触を防止するために各前記開口部で該アバランシェ領域と前記絶縁体の間で該アバランシェ領域内に配置された該アバランシェ領域と同じ導電性を有する重ドープ領域、
を更に含むことを特徴とする請求項8に記載のアバランシェ増幅構造体。 - (g)前記第1の電極と前記重ドープ領域の間の高インピーダンス半導体材料から成り、かつ前記開口部内にあり、第2の積算器が、前記アバランシェ領域と第2の調整器の間のインタフェースで形成される、第2の調整器、
を更に含むことを特徴とする請求項9に記載のアバランシェ増幅構造体。 - (g)前記基板と同じ導電性を有する半導体材料から成り、かつ前記重ドープ領域に隣接する埋込層、
を更に含むことを特徴とする請求項9に記載のアバランシェ増幅構造体。 - 前記基板と反対の導電性を有するドープ材料から成り、かつ前記アバランシェ領域に沿って前記重ドープ領域に隣接して配置され、ラテラル方向の正孔に対する移動度が低い半導体層、
を更に含むことを特徴とする請求項9に記載のアバランシェ増幅構造体。 - (e)前記アバランシェ領域と類似の導電性を有する低ドープ半導体材料から成り、かつ前記第1の電極と該アバランシェ領域の間に配置されてそれらと接触し、複数の自由電荷担体を生成して該自由電荷担体を該アバランシェ領域内に搬送する信号搬送層、
を更に含むことを特徴とする請求項1に記載のアバランシェ増幅構造体。 - 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記搬送層は、同じ半導体材料から成ることを特徴とする請求項13に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記搬送層は、Siから成ることを特徴とする請求項13に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記搬送層は、SiC、GaN、GaAs、又はGaPから成ることを特徴とする請求項13に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、及び前記調整器層は、同じ半導体材料から成り、前記信号搬送層は、該基板、該アバランシェ領域、該積算器層、及び該調整器層よりも狭いバンドギャップを有する材料から成ることを特徴とする請求項13に記載のアバランシェ増幅構造体。
- ガイガーモードで作動するアバランシェ増幅構造体であって、
(a)重くドープされた基板と、
(b)(i)調整器層、及び
(ii)信号電荷を蓄積する積算器として機能する第1のインタフェースに沿って前記調整器層に接触し、アバランシェ過程を調節するために量子化器として機能する第2のインタフェースに沿って該調整器層の反対側で前記基板に接触し、該調整器が、該積算器を空にして該量子化器を制御する、該基板と反対の導電性を有するアバランシェ領域、
を含む積層半導体構造と、
(c)前記アバランシェ領域の反対側で前記調整器層に連通する第1の電極と、
(d)前記基板の反対側で該基板に連通する第2の電極と、
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項18に記載のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記基板の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項18に記載のアバランシェ増幅構造体。
- ガイガーモードで作動するアバランシェ増幅構造体であって、
(a)重くドープされた基板と、
(b)(i)前記基板に接触するアバランシェ領域、
(ii)前記基板と反対の導電性を有する重ドープ材料から成り、アバランシェ過程を調節するために量子化器として機能するインタフェースに沿って該基板の反対側で前記アバランシェ領域に接触する、信号電荷を蓄積する積算器層、及び
(iii)前記アバランシェ領域の反対側で前記積算器層に接触し、該積算器層を空にして前記量子化器を制御する調整器層、
を含む積層半導体構造と、
(c)前記積算器層の反対側で前記調整器層に連通する第1の電極と、
(d)前記アバランシェ領域の反対側で前記基板に連通する第2の電極と、
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項21に記載のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記第1の電極の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項21に記載のアバランシェ増幅構造体。
- (e)前記積算器の一部分上に配置され、かつ前記調整器が該積算器の一部分上に配置された絶縁体層、
を更に含むことを特徴とする請求項21に記載のアバランシェ増幅構造体。 - (f)前記アバランシェ領域内にあって前記絶縁体層に接触し、前記積算器と同じ導電型を有する低ドープ材料から成り、該積算器とその周囲で電気的に接触するガードリング、
を更に含むことを特徴とする請求項24に記載のアバランシェ増幅構造体。 - (f)低ドープであり、かつ前記調整器が前記積算器だけに電気的に接触するように前記アバランシェ領域と片側では該積算器及び別の側では前記基板との間で該アバランシェ領域と同じ導電型を有し、該アバランシェ領域が、該積算器に沿って縁部との接触を回避するために前記積算器層に隣接する半導体材料、
を更に含むことを特徴とする請求項24に記載のアバランシェ増幅構造体。 - 前記基板、前記アバランシェ領域、前記積算器層、及び前記調整器層は、同じ半導体材料から成ることを特徴とする請求項21に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、及び前記積算器層は、同じ半導体材料から成り、前記調整器層は、該アバランシェ領域、該積算器層、及び該基板よりも広いバンドギャップを有する材料から成ることを特徴とする請求項21に記載のアバランシェ増幅構造体。
- (e)前記アバランシェ領域と類似の導電性を有する低ドープ半導体材料から成り、かつ前記第2の電極と該アバランシェ領域の間に配置されてそれらに接触し、複数の自由電荷担体を生成して該自由電荷担体を該アバランシェ領域内に搬送する信号搬送層、
を更に含むことを特徴とする請求項21に記載のアバランシェ増幅構造体。 - 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記信号搬送層は、同じ半導体材料から成ることを特徴とする請求項29に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記搬送層は、Siから成ることを特徴とする請求項29に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記搬送層は、SiC、GaN、GaAs、又はGaPから成ることを特徴とする請求項29に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、及び前記調整器層は、同じ半導体材料から成り、前記信号搬送層は、該基板、該アバランシェ領域、該積算器層、及び該調整器層よりも狭いバンドギャップを有する材料から成ることを特徴とする請求項29に記載のアバランシェ増幅構造体。
- 前記積算器層は、前記基板の平面と平行に限定された導電性を有することを特徴とする請求項29に記載のアバランシェ増幅構造体。
- ガイガーモードで作動するアバランシェ増幅構造体であって、
(a)重くドープされた基板と、
(b)(i)前記基板に接触する調整器と、
(ii)前記基板と同じ導電型を有する重ドープ半導体材料から成り、信号電荷を蓄積し、前記調整器に接触して積算器から該電荷を抜き取る積算器、
(iii)前記基板と同じ導電型を有する材料から成り、前記積算器に接触するアバランシェ領域、及び
(iv)前記基板と反対の重ドープ半導体型及び導電性から成り、前記アバランシェ領域に接触し、アバランシェ過程を調節し、前記積算器を空にする前記調整器によって制御される量子化器、
を含む積層半導体構造と、
(c)前記量子化器に連通する第1の電極と、
(d)前記基板に連通する第2の電極と、
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項35に記載のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から該調整器の層内への搬送のための該積算器の層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記基板の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項35に記載のアバランシェ増幅構造体。
- (e)前記第1の電極と前記量子化器の間の電気接触のための少なくとも1つの開口部を有する絶縁層、
を更に含むことを特徴とする請求項35に記載のアバランシェ増幅構造体。 - (f)前記アバランシェ領域内であり、前記絶縁層に接触し、前記量子化器と同じ導電型を有する低ドープ材料から成り、該量子化器にその周囲の周りで接触するガードリング、
を更に含むことを特徴とする請求項38に記載のアバランシェ増幅構造体。 - (f)前記アバランシェ領域と同じ導電性を有する低ドープ材料から成り、かつ該アバランシェ領域と一方の側では量子化器及び他方の側では前記積算器との間に配置された半導体層、
を更に含むことを特徴とする請求項38に記載のアバランシェ増幅構造体。 - ガイガーモードで作動するアバランシェ増幅構造体であって、
(a)基板と同じ導電型を有する重くドープされた基板と、
(b)(i)調整器、
(ii)前記基板と同じ導電型を有する重ドープ半導体材料から成り、信号電荷を蓄積し、前記調整器に接触して積算器から該電荷を抜き取り、量子化器を制御する積算器、
(iii)前記基板と同じ導電型を有する材料から成り、前記積算器に接触するアバランシェ領域、及び
(iv)前記基板と反対の重ドープ半導体型及び導電性から成り、前記アバランシェ領域内に配置され、アバランシェ過程を調節する量子化器、
を含む積層半導体構造と、
(c)前記量子化器に連通する第1の電極と、
(d)前記基板に連通する第2の電極と
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項41に記載のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から該調整器の層内への搬送のための該積算器の層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記基板の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項41に記載のアバランシェ増幅構造体。
- ガイガーモードで作動するアバランシェ増幅構造体であって、
(a)重くドープされた基板と、
(b)(i)前記基板に接触するアバランシェ領域、及び
(ii)アバランシェ過程を調節するために量子化器として機能し、かつ信号電荷を蓄積するために積算器として機能するインタフェースに沿って前記基板の反対側で前記アバランシェ領域に接触し、該アバランシェ領域と共に該積算器を空にして該量子化器を制御する調整器層、
を含む積層半導体構造と、
(c)前記アバランシェ領域の反対側で前記調整器層に連通する第1の電極と、
(d)前記アバランシェ領域の反対側で前記基板に連通する第2の電極と、
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項44に記載のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための該積算器の層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記第1の電極の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項44に記載のアバランシェ増幅構造体。
- 前記インタフェースは、前記基板の平面と平行に限定された導電性を有することを特徴とする請求項44に記載のアバランシェ増幅構造体。
- ガイガーモードで作動するアバランシェ増幅構造体であって、
(a)基板と、
(b)(i)アバランシェ領域、
(ii)前記アバランシェ領域内の空洞内にあり、かつアバランシェ過程を調節するために量子化器として機能するリング状インタフェースに沿って該アバランシェ領域に接触し、かつ該アバランシェ領域と共に前記基板に接触する、信号電荷を蓄積する積算器層、及び
(iii)前記基板の反対側で前記積算器層に接触し、該積算器を空にして前記量子化器を制御する調整器層、
を含む積層半導体構造と、
(c)前記積算器層の反対側で前記調整器層に連通する第1の電極と、
(d)前記アバランシェ領域及び前記積算器層の反対側で前記基板に連通する第2の電極と、
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項48に記載のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記第1の電極の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項48に記載のアバランシェ増幅構造体。
- 前記基板は、ドープされた半導体材料であることを特徴とする請求項48に記載のアバランシェ増幅構造体。
- 前記基板及び前記アバランシェ領域は、同じ半導体材料から成ることを特徴とする請求項48に記載のアバランシェ増幅構造体。
- 前記基板及び前記アバランシェ領域は、同じ導電型を有する半導体材料から成り、該基板は、該アバランシェ領域よりもドープ量が少ないことを特徴とする請求項48に記載のアバランシェ増幅構造体。
- 前記アバランシェ領域は、前記第2の電極によって達成されることを特徴とする請求項53に記載のアバランシェ増幅構造体。
- 前記アバランシェ領域は、前記第1の電極によって達成されることを特徴とする請求項53に記載のアバランシェ増幅構造体。
- (e)前記調整器層の周囲の周りに配置されてそれに接触し、前記積算器層と前記アバランシェ領域に接触する誘電体層、
を更に含むことを特徴とする請求項48に記載のアバランシェ増幅構造体。 - 前記第1の電極はまた、前記誘電体層に接触することを特徴とする請求項56に記載のアバランシェ増幅構造体。
- 前記第1の電極は、前記調整器層と前記誘電体層に別々に接触することを特徴とする請求項56に記載のアバランシェ増幅構造体。
- 前記調整器層はまた、前記積算器層及び前記アバランシェ領域の反対側で前記誘電体層に接触し、前記第1の電極はまた、該誘電体層の反対側で該調整器層に接触することを特徴とする請求項56に記載のアバランシェ増幅構造体。
- 前記調整器層及び前記アバランシェ領域は、同じ半導体材料から成り、該調整器層は、該アバランシェ領域よりもドープ量が少ないことを特徴とする請求項48に記載のアバランシェ増幅構造体。
- 前記調整器層は、前記アバランシェ領域よりも広いバンドギャップを有する半導体材料から成ることを特徴とする請求項48に記載のアバランシェ増幅構造体。
- (e)前記アバランシェ領域と同じ導電型でそれよりも少ないドープ量の半導体材料から成り、信号に応答して複数の自由電荷担体を生成して該自由電荷担体を該アバランシェ領域に搬送し、該アバランシェ領域を超えて前記基板及び前記第2の電極が延びており、更に、該アバランシェ領域にその周囲の周りでかつ該第2の電極の反対側で該基板に接触する信号搬送層、
を更に含むことを特徴とする請求項48に記載のアバランシェ増幅構造体。 - 前記信号搬送層及び前記アバランシェ領域は、同じ半導体材料から成ることを特徴とする請求項62に記載のアバランシェ増幅構造体。
- 前記信号搬送層及び前記基板は、同じ導電型及びドープ濃度を有する同じ半導体材料から成ることを特徴とする請求項62に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記信号搬送層は、同じ半導体材料から成ることを特徴とする請求項62に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記信号搬送層は、Siから成ることを特徴とする請求項62に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記信号搬送層は、SiC、GaN、GaAs、又はGaPから成ることを特徴とする請求項62に記載のアバランシェ増幅構造体。
- 前記信号搬送層は、前記アバランシェ領域よりも狭いバンドギャップを有する半導体材料から成ることを特徴とする請求項62に記載のアバランシェ増幅構造体。
- (e)導電性であり、かつ前記調整器層と前記積算器層の間に配置された接触領域と、
(f)前記アバランシェ領域と同じ導電型を有する半導体材料から成り、前記接触領域にその周囲の周りで接触し、前記基板の反対側で該アバランシェ領域と前記積算器層に接触する障壁層と、
を更に含むことを特徴とする請求項48に記載のアバランシェ増幅構造体。 - 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記障壁層は、同じ半導体材料から成ることを特徴とする請求項69に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記障壁層は、Siから成ることを特徴とする請求項69に記載のアバランシェ増幅構造体。
- 前記基板、前記アバランシェ領域、前記積算器層、前記調整器層、及び前記障壁層は、SiC、GaN、GaAs、又はGaPから成ることを特徴とする請求項69に記載のアバランシェ増幅構造体。
- (g)前記調整器層の周囲の周りに配置されてそれに接触し、前記障壁層に接触する誘電体層、
を更に含むことを特徴とする請求項69に記載のアバランシェ増幅構造体。 - 前記第1の電極はまた、前記誘電体層を覆ってそれに接触することを特徴とする請求項73に記載のアバランシェ増幅構造体。
- (h)前記誘電体層に接触する第3の電極、
を更に含むことを特徴とする請求項73に記載のアバランシェ増幅構造体。 - 前記障壁層及び前記アバランシェ領域は、同じ導電型の半導体材料から成り、該障壁層及び該アバランシェ領域は、同じドープ濃度を有することを特徴とする請求項69に記載のアバランシェ増幅構造体。
- 前記障壁層及び前記アバランシェ領域は、同じ導電型の半導体材料から成り、該障壁層は、該アバランシェ領域よりも低いドープ濃度を有することを特徴とする請求項69に記載のアバランシェ増幅構造体。
- 前記障壁層及び前記アバランシェ領域は、導電型が反対の半導体材料から成り、該障壁層は、該アバランシェ領域よりも低いドープ濃度を有することを特徴とする請求項69に記載のアバランシェ増幅構造体。
- ガイガーモードで作動するアバランシェ増幅構造体であって、
(a)基板と、
(b)(i)アバランシェ領域、
(ii)前記アバランシェ領域内の空洞内にあり、アバランシェ過程を調節するために量子化器として機能するリング状インタフェースに沿って該アバランシェ領域に接触し、かつ該アバランシェ領域と共に前記基板に接触する、信号電荷を蓄積する積算器層、及び
(iii)前記基板の反対側で前記積算器層に接触し、該積算器を空にして前記量子化器を制御する調整器層、
を含む積層半導体構造と、
(c)前記積算器層の反対側で前記調整器層に連通する第1の電極と、
(d)前記基板の反対側で前記アバランシェ領域に連通する第2の電極と、
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項79に記載のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記第1の電極の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項79に記載のアバランシェ増幅構造体。
- ガイガーモードで作動するアバランシェ増幅構造体であって、
(a)基板と、
(b)(i)前記基板と同じ導電性及び高いドープ量を有するアバランシェ領域、
(ii)前記アバランシェ領域内の空洞内にあり、かつアバランシェ過程を調節するために量子化器として機能するリング状インタフェースに沿って該アバランシェ領域に接触する、信号電荷を蓄積する積算器層、及び
(iii)前記積算器層内の空洞内にあり、かつリング状インタフェースに沿って該積算器層に接触し、該積算器を空にして前記量子化器を制御する調整器層、
を含む積層半導体構造と、
(c)前記基板の反対側で前記調整器層に連通する第1の電極と、
(d)同じく前記基板に接触する前記アバランシェ領域、前記積算器層、及び前記調整器層の反対側で該基板に連通する第2の電極と、
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項82説明のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための前記積算器層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記第1の電極の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項82に記載のアバランシェ増幅構造体。
- (e)前記積算器層の周りに延びる前記調整器層の周囲の上方に配置されてそれに接触し、前記基板の反対側で該積算器層及び前記アバランシェ層にも接触し、前記第1の電極が同じく接触して覆っている誘電体層、
を更に含むことを特徴とする請求項82に記載のアバランシェ増幅構造体。 - (e)前記積算器層の周りに延びる前記調整器層の周囲の上方に配置されてそれに接触し、前記基板の反対側で該積算器層及び前記アバランシェ層にも接触し、該アバランシェ領域と同じ導電型及び低ドープ量を有する半導体材料から成る障壁層、
を更に含むことを特徴とする請求項82に記載のアバランシェ増幅構造体。 - ガイガーモードで作動するアバランシェ増幅構造体であって、
(a)基板と、
(b)(i)アバランシェ領域、及び
(ii)前記アバランシェ領域内の空洞内にあり、リング状インタフェースに沿って該アバランシェ領域に接触し、かつ該アバランシェ領域と共に前記基板に接触する調整器層、
を含む積層半導体構造と、
(c)前記基板の反対側で前記アバランシェ領域及び前記調整器層に接触し、該アバランシェ領域と誘電体層の間のインタフェースが量子化器及び積算器として機能し、該積算器が信号電荷を蓄積し、該量子化器がアバランシェ過程を調節し、該調整器が該積算器を空にして前記量子化器を制御する誘電体領域と、
(d)前記誘電体層内の空洞と共にあり、かつ前記基板の反対側で前記調整器層に連通する第1の電極と、
(e)前記アバランシェ領域及び前記調整器層の反対側で前記基板に連通し、電荷を帯びた時に前記第1の電極と共に該アバランシェ領域内にガイガーアバランシェモードを生成する第2の電極と、
(f)前記アバランシェ領域の反対側で前記誘電体層に連通し、電極が電荷を帯びた時に前記積算器から抜き取って前記調整器層を通して前記第1の電極に送る第3の電極と、
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項87に記載のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から前記調整器層内への搬送のための該積算器の層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記第1の電極の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項87に記載のアバランシェ増幅構造体。
- 前記基板は、重くドープされた半導体であり、前記量子化器は、該基板と、該基板と反対の導電型を有する半導体から成る前記アバランシェ領域との間に設けられ、前記積算器は、該アバランシェ領域と前記誘電体層の間に設けられることを特徴とする請求項87に記載のアバランシェ増幅構造体。
- ガイガーモードで作動する増幅アバランシェ構造体であって、
(a)3つの電極と、
(b)基板と同じ導電型を有する材料から成るアバランシェ領域と、
(c)信号電荷を蓄積する積算器と、
(d)アバランシェ過程を調節するための量子化器と、
(e)前記積算器を空にして前記量子化器を制御し、前記アバランシェ領域、該積算器、該量子化器と共に重くドープされた基板上に配置された積層半導体構造を含み、1つの前記電極が該積層半導体構造の反対側で該基板に接触する調整器と、
(f)前記アバランシェ領域及び第2の前記電極と接触する、前記基板と同じ導電型の低ドープ半導体材料の中間層と、
(g)前記アバランシェ領域及び第3の前記電極に接触し、前記積算器及び前記量子化器の機能が該アバランシェ領域と誘電体層の間のインタフェースに沿って実行され、第1及び第3の前記電極間の電位が該アバランシェ領域内でガイガーアバランシェモードを引き起こし、第2の前記電極がそれに電圧が印加された時に該積算器内の電荷を抜き取る誘電体層と、
を含むことを特徴とする構造体。 - 前記調整器は、高インピーダンス材料から成ることを特徴とする請求項91に記載のアバランシェ増幅構造体。
- 前記調整器は、前記積算器の方向から該調整器の層内への搬送のための該積算器の層上に蓄積する複数の第1の担体に対する第1のエネルギ障壁と、前記電極の方向から該調整器内への搬送のための該第1の担体と反対の導電型の複数の第2の担体に対する第2のエネルギ障壁とを有することを特徴とする請求項91に記載のアバランシェ増幅構造体。
- (h)前記中間層と第2の前記電極の間で前記基板と反対の導電性を有する重ドープ材料から成る接触領域、
を更に含むことを特徴とする請求項91に記載のアバランシェ増幅構造体。 - (h)前記中間層と第2の前記電極の間に配置された高導電性半導体材料から成る第2の調整器、
を更に含むことを特徴とする請求項91に記載のアバランシェ増幅構造体。 - (a)ドープInPから成る基板と、
(b)(i)絶縁層、
(ii)前記絶縁層に接触するドープInPから成る調整器、
(iii)前記調整器に接触し、信号電荷を蓄積するドープInPから成る積算器、
(iv)前記積算器に接触し、アバランシェ過程を調節し、該積算器を空にする前記調整器によって制御されるドープInPから成る量子化層層、
(v)前記量子化器に接触するドープInGaAsPから成るバッファ層、
(vi)ドープInGaAsから成る吸収体、及び
(vii)前記基板が接触するInPから成るエピタキシャル層、
を含む積層半導体構造と、
(c)前記調整器の反対側で前記絶縁層に連通する第1の電極と、
(d)前記エピタキシャル層の反対側で前記基板に連通する第2の電極と、
を含むことを特徴とするアバランシェ増幅構造体。 - 前記基板は、[100]の配向を有することを特徴とする請求項96に記載のアバランシェ増幅構造体。
- 前記絶縁体は、Si3N4であることを特徴とする請求項96に記載のアバランシェ増幅構造体。
- 各構造体が、アバランシェ領域層の周りに配置された少なくとも2つの電極、積算器層、調整器層、及び基板層を有し、アレイを形成するように別々に配置かつ配列された少なくとも2つのアバランシェ増幅構造体、
を含み、
2つの前記層は、量子化器として機能する第1のインタフェースに沿って接触し、
前記量子化器は、アバランシェ過程を調節し、
前記積算器は、信号電荷を蓄積し、
前記調整器は、前記積算器を空にして前記量子化器を制御する、
ことを特徴とする多チャンネル構造体。 - 前記アバランシェ増幅構造体の当接する対が、0.5μmよりも小さくない間隙によって分離されていることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記積算器間の前記間隙は、前記アバランシェ領域も構成する半導体材料で充填されることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記積算器間の前記間隙は、該積算器と同じ導電型の軽ドープ半導体材料で充填されることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記積算器間の前記間隙は、該積算器を前記調整器からも分離する誘電体で充填されることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記アバランシェ増幅構造体は、幾何学的及び寸法的に同一であることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記アバランシェ増幅構造体は、三角形、矩形、正方形、多角形、又は円形形状であることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記第1の電極は、単一の連続要素によって設けられることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記単一の連続要素は、透明であることを特徴とする請求項106に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の誘電体層を更に含むことを特徴とする請求項99に記載の多チャンネル構造体。
- 前記基板層は、単一の連続要素によって設けられることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記第2の電極は、単一の連続要素によって設けられることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記単一の連続要素は、透明であることを特徴とする請求項110に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の第3の電極を更に含むことを特徴とする請求項99に記載の多チャンネル構造体。
- 前記第3の電極は、単一の連続要素によって設けられることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記単一の連続要素は、透明であることを特徴とする請求項113に記載の多チャンネル構造体。
- 前記第1の電極は、透明であることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記第2の電極は、透明であることを特徴とする請求項99に記載の多チャンネル構造体。
- 前記第3の電極は、透明であることを特徴とする請求項99に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の障壁層を更に含むことを特徴とする請求項99に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の信号搬送層を更に含むことを特徴とする請求項99に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の接触領域を更に含むことを特徴とする請求項99に記載の多チャンネル構造体。
- 各構造体が、アバランシェ領域層の周りに配置された少なくとも2つの電極、調整器層、誘電体層、及び基板を有し、アレイを形成するように別々に配置かつ配列された少なくとも2つのアバランシェ増幅構造体、
を含み、
2つの前記層は、量子化器として機能する第1のインタフェースに沿って接触し、
2つの前記層は、積算器として機能する第2のインタフェースに沿って接触し、
前記量子化器は、アバランシェ過程を調節し、
前記積算器は、信号電荷を蓄積し、
前記調整器は、前記積算器を空にして前記量子化器を制御する、
ことを特徴とする多チャンネル構造体。 - 前記アバランシェ増幅構造体の当接する対が、0.5μmよりも小さくない間隙によって分離されていることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記積算器間の前記間隙は、前記アバランシェ領域も構成する半導体材料で充填されることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記積算器間の前記間隙は、該積算器と同じ導電型の軽ドープ半導体材料で充填されることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記積算器間の前記間隙は、該積算器を前記調整器からも分離する誘電体で充填されることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記アバランシェ増幅構造体は、幾何学的及び寸法的に同一であることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記アバランシェ増幅構造体は、三角形、矩形、正方形、多角形、又は円形形状であることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記第1の電極は、単一の連続要素によって設けられることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記単一の連続要素は、透明であることを特徴とする請求項128に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の誘電体層を更に含むことを特徴とする請求項121に記載の多チャンネル構造体。
- 前記基板層は、単一の連続要素によって設けられることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記第2の電極は、単一の連続要素によって設けられることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記単一の連続要素は、透明であることを特徴とする請求項132に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の第3の電極を更に含むことを特徴とする請求項121に記載の多チャンネル構造体。
- 前記第3の電極は、単一の連続要素によって設けられることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記単一の連続要素は、透明であることを特徴とする請求項135に記載の多チャンネル構造体。
- 前記第1の電極は、透明であることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記第2の電極は、透明であることを特徴とする請求項121に記載の多チャンネル構造体。
- 前記第3の電極は、透明であることを特徴とする請求項121に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の障壁層を更に含むことを特徴とする請求項121に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の信号搬送層を更に含むことを特徴とする請求項121に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の接触領域を更に含むことを特徴とする請求項121に記載の多チャンネル構造体。
- 各構造体が、アバランシェ領域層の周りに配置された少なくとも2つの電極、調整器層、誘電体層、及び基板を有し、アレイを形成するように別々に配置かつ配列された少なくとも2つのアバランシェ増幅構造体、
を含み、
2つの前記層は、量子化器として及び積算器として機能するインタフェースに沿って接触し、
前記量子化器は、アバランシェ過程を調節し、
前記積算器は、信号電荷を蓄積し、
前記調整器は、前記積算器を空にして前記量子化器を制御する、
ことを特徴とする多チャンネル構造体。 - 前記アバランシェ増幅構造体の当接する対が、0.5μmよりも小さくない間隙によって分離されていることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記積算器間の前記間隙は、前記アバランシェ領域も構成する半導体材料で充填されることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記積算器間の前記間隙は、該積算器と同じ導電型の軽ドープ半導体材料で充填されることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記積算器間の前記間隙は、該積算器を前記調整器からも分離する誘電体で充填されることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記アバランシェ増幅構造体は、幾何学的及び寸法的に同一であることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記アバランシェ増幅構造体は、三角形形状、矩形、多角形、又は円形形状であることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記第1の電極は、単一の連続要素によって設けられることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記単一の連続要素は、透明であることを特徴とする請求項143に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の誘電体層を更に含むことを特徴とする請求項143に記載の多チャンネル構造体。
- 前記基板層は、単一の連続要素によって設けられることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記第2の電極は、単一の連続要素によって設けられることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記単一の連続要素は、透明であることを特徴とする請求項143に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の第3の電極を更に含むことを特徴とする請求項143に記載の多チャンネル構造体。
- 前記第3の電極は、単一の連続要素によって設けられることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記単一の連続要素は、透明であることを特徴とする請求項157に記載の多チャンネル構造体。
- 前記第1の電極は、透明であることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記第2の電極は、透明であることを特徴とする請求項143に記載の多チャンネル構造体。
- 前記第3の電極は、透明であることを特徴とする請求項143に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の障壁層を更に含むことを特徴とする請求項143に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の信号搬送層を更に含むことを特徴とする請求項143に記載の多チャンネル構造体。
- 各前記アバランシェ増幅構造体内の接触領域を更に含むことを特徴とする請求項143に記載の多チャンネル構造体。
- テロ対策用途における検知を改善するための暗視装置に適用可能であることを特徴とする請求項143に記載の多チャンネル構造体。
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Cited By (5)
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