JP2008312201A - アナログ−ディジタル変換器、固体撮像装置および電子情報機器 - Google Patents

Abstract

【課題】固体撮像装置において、列毎にゲイン選択手段としての増幅器を設けることなく、精度良くゲインを選択して、回路面積縮小および消費電力低減を図る。
【解決手段】入力電圧と徐々に増大するアナログランプ電圧とを比較する比較器１３と、両電圧が等しいときにアナログランプ電圧と同期して変化するディジタルランプ信号ＤＲＭＰを記憶するラッチ１４とを備えたアナログ−ディジタル変換器において、複数のアナログランプ信号ＡＲＭＰ１とＡＲＭＰ２を加算した電圧をアナログランプ電圧として用いる。を第１ゲイン選択信号ＧＳＥＬによりゲイン選択スイッチ１７を切り替えることにより、複数のアナログランプ信号ＡＲＭＰ１とＡＲＭＰ２の少なくとも一つを固定電圧に切り替えてゲインを選択する。第２ゲイン選択信号ＧＲＡＭＰによりアナログランプ発生器から出力されるアナログランプ信号の傾斜量を切り替えてゲインを選択する。
【選択図】図１

Description

本発明は、アナログ画像信号をディジタル画像信号に変換して出力する際にゲインを選択できるアナログ−ディジタル変換器および、これを用いて、被写体からの画像光を撮像可能とする固体撮像装置、この固体撮像装置を画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの電子情報機器に関する。

従来のＣＭＯＳイメージセンサなどの固体撮像装置は、特許文献１に開示されているように、アナログ−ディジタル変換器における入力信号増幅器によって、アナログ画像信号をディジタル画像信号に変換して出力する際に、画素部からの撮像データの電圧レベルが低い場合に高いゲインを選択して画像を明るくしている。このような従来のイメージセンサを図８に示している。

図８は、従来のＣＭＯＳイメージセンサの要部構成例を示すブロック図である。なお、図８では、画素部を含む画素配列は、実際には例えば１２００行１６００列程度であるが、ここでは説明を容易にするために４行４列として図示している。

図８において、従来のＣＭＯＳイメージセンサ１００は、２次元状でマトリックス状に配列された複数の画素部１０１と、画素配列の各行を順次選択するためのＹ軸デコーダ１０２と、各画素配列の各列からの出力電圧をそれぞれ増幅させる複数の増幅器（入力信号増幅器）１０３と、各増幅器１０３からの入力電圧とアナログランプ電圧ＡＲＭＰ（ランプとは傾きを意味する）とを比較する複数の比較器１０４と、各増幅器１０３からの入力電圧とアナログランプ電圧ＡＲＭＰが等しいときにディジタルランプ信号ＤＲＭＰ（複数ビットデータ）を記憶するディジタル信号のラッチ手段１０５と、ラッチ手段１０５を順次選択することによって画素配列の各列を順次選択して複数のビット線に、ラッチ手段１０５でラッチしたディジタル信号を出力させるＸ軸デコーダ１０６と、電圧レベルが順次増加する三角波のアナログランプ電圧ＡＲＭＰを発生させるアナログランプ発生器１０７と、アナログランプ電圧ＡＲＭＰに同期して順次ディジタル値が増加するディジタルランプ信号ＤＲＭＰを発生させるディジタルランプ発生器１０８とを有しており、これらの増幅器１０３、比較器１０４、ラッチ手段１０５、アナログランプ発生器１０７およびディジタルランプ発生器１０８によって従来のアナログ−ディジタル変換器が構成されている。

上記構成により、従来のＣＭＯＳイメージセンサ１００では、まず、各画素部１０１によって入射光（被写体光）が光電変換されて撮像信号電圧として出力される。Ｙ軸デコーダ１０２では、入力されるアドレス信号ＹＡＤＤＲに応じて画素配列から１行だけが順次選択され、選択された１行の各画素部１０１からの出力電圧がそれぞれ、各増幅器１０３をそれぞれ経由して増幅されて各比較器１０４にそれぞれ入力される。各増幅器１０３はゲイン選択手段であり、例えば選択信号ＧＳＥＬに応じて例えばゲイン１倍とゲイン２倍とが切り替えられて、各画素部１０１からの出力電圧がそれぞれ増幅される。

次に、各比較器１０４では、アナログランプ電圧ＡＲＭＰと入力電圧とが比較され、両者が等しいときにラッチ手段１０５に、アナログランプ電圧ＡＲＭＰに同期して電圧レベルが増加するディジタルランプ信号ＤＲＭＰが記憶される。即ち、画素部１０１からの入力電圧の電圧レベルと同一電圧レベルのアナログランプ電圧ＡＲＭＰの増加タイミングで、アナログランプ電圧ＡＲＭＰと同一電圧レベルのディジタルランプ信号ＤＲＭＰのディジタル値がラッチ手段１０５に記憶される。これによって、画素部１０１からの入力電圧が、アナログ−ディジタル変換されたことになる。

このようにして、一行のアナログ−ディジタル変換動作が完了された後、Ｘ軸デコーダ１０６では、入力されるアドレス信号ＸＡＤＤＲに応じてラッチ手段１０５が順次選択され、ラッチされている各ディジタルランプ信号ＤＲＭＰがアナログ−ディジタル変換出力信号ＤＯＵＴとして順次出力される。

アナログランプ発生器１０７およびディジタルランプ発生器１０８にはクロック信号ＣＬＯＣＫおよび同期信号ＳＹＮＣが入力される。このアナログランプ発生器１０７では徐々に電圧レベルが増大するアナログランプ電圧ＡＲＭＰが発生され、ディジタルランプ発生器１０８ではアナログランプ電圧ＡＲＭＰに同期して電圧レベルが増加するように変化するディジタルランプ信号ＤＲＭＰが発生される。

以上のような一連のアナログ−ディジタル変換動作が画素配列の全ての行について順次行われることにより、一枚のディジタル画像情報が画像データとして出力される。
特開２００６−５０２３１号公報

しかしながら、図８に示す上記従来のイメージセンサ１００では、多数並んだ画素配列の列毎に、ゲイン選択手段としての増幅器１０３が設けられており、多数の増幅器１０３が必要とされる。画素配列が例えば１２００行１６００列の場合には、増幅器１０３の数が１６００個と多数になる。しかも、ゲイン選択手段としての増幅器１０３は、比較手段としてのコンパレータに比べて、ゲインを正確に出す必要から制御回路のトランジスタ数が多く複雑な回路になっている。このため、多数の増幅器１０３におけるＩＣチップの回路占有面積と電力消費が大きくなるという問題がある。例えばカメラ付き携帯電話装置などではスペースが小さく、その問題が顕著なものになる。また、製造ばらつきによって増幅器１０３によるゲイン精度がばらつくという問題もある。

本発明は、上記従来の問題を解決するもので、列毎にゲイン選択手段としての増幅器を設けることなく、精度良くゲインを選択して、回路占有面積の縮小および消費電力の低減を図ることができるアナログ−ディジタル変換器およびこれを用いた固体撮像装置、この固体撮像装置を画像入力デバイスとして撮像部に用いた電子情報機器を提供することを目的とする。

本発明のアナログ−ディジタル変換器は、入力信号電圧と、電圧レベルが徐々に増大するアナログランプ電圧とを比較する比較手段と、該アナログランプ電圧または該アナログランプ電圧に対応した電圧と該入力信号電圧とが等しいタイミングで、該アナログランプ電圧と同期して電圧レベルのディジタル値が徐々に増大するディジタルランプ信号のディジタル値を記憶するラッチ手段とを有し、複数のアナログランプ信号のうちの一部またはその全部を加算した電圧が該アナログランプ電圧として用いられてゲインが選択可能とされているものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明のアナログ−ディジタル変換器におけるアナログランプ信号を発生させるアナログランプ発生手段と、前記ディジタルランプ信号を発生させるディジタルランプ発生手段とを有する。

さらに、好ましくは、本発明のアナログ−ディジタル変換器におけるアナログランプ発生手段からのアナログランプ信号の出力端を複数に分岐して、そのうちの少なくとも一つを固定電圧出力端に切り替え可能とする第１ゲイン選択手段を更に有する。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における第１ゲイン選択手段は、ゲイン選択スイッチであって、第１ゲイン選択信号により前記複数のアナログランプ信号のうちの少なくとも一つと前記固定電圧とを切り替えてゲインを選択可能とする。

さらに、好ましくは、本発明のアナログ−ディジタル変換器におけるアナログランプ発生手段に、前記アナログランプ信号の傾斜量を切り替え可能とする第２ゲイン選択手段を有する。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における比較手段は、
前記入力信号電圧の入力端が第３スイッチを介して第１接続点に接続され、第１アナログランプ信号が第１キャパシタを介して該第１接続点に接続され、第２アナログランプ信号が第２キャパシタを介して該第１接続点に接続され、・・第ｎアナログランプ信号が第ｎキャパシタ（ｎは２以上の整数）を介して該第１接続点に接続され、該第１接続点が第４スイッチと比較用キャパシタの直列回路を介してＣＭＯＳインバータの入力端に接続されて該ＣＭＯＳインバータの出力端が比較器出力の出力端に接続されてサンプリング・コンパレート部が構成されている。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における比較手段は、前記入力信号電圧の入力端が第１スイッチを介して前記第４スイッチと前記比較用キャパシタの第２接続点に接続され、該比較用キャパシタと前記ＣＭＯＳインバータの入力端の第３接続点が第２スイッチを介して該ＣＭＯＳインバータの出力端に接続されてリセット部が構成されている。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における比較手段は、前記ＣＭＯＳインバータは、高電位電源と低電位電源の両出力端間に接続されており、前記第１接続点が追加キャパシタを介して該低電位電源の出力端に接続されている。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における比較手段は、前記第１スイッチと前記第２スイッチがオン状態で、前記第３スイッチと前記第４スイッチがオフ状態のときにリセット状態とされて、前記ＣＭＯＳインバータの入出力が等しい電圧にリセットされ、入力リセット電圧が前記比較用キャパシタに充電されるようになっている。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における比較手段は、前記第３スイッチがオン状態のときにサンプリング状態とされて、前記入力信号電圧が前記第１キャパシタ、前記第２キャパシタ、・・および前記第ｎキャパシタに充電され、リセット時に前記比較用キャパシタに充電された入力リセット電圧と該入力信号電圧の差が入力電圧Ｖ１とされ、該第３スイッチがオフ状態で、該第４スイッチがオン状態のときにコンパレート状態とされて、前記第１アナログランプ信号、前記第２アナログランプ信号、・・および前記第ｎアナログランプ信号の少なくとも一つが一定の傾斜量で電圧レベルが変化して、該第１アナログランプ信号、該第２アナログランプ信号、・・および前記第ｎアナログランプ信号の加算値が所定の電圧Ｖ２に到達した時点で前記比較出力が変化する。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における比較手段は、前記第１スイッチと該第２スイッチと第４スイッチがオフ状態であり、該第３スイッチがオン状態のときにサンプリング状態とされて、前記入力信号電圧が前記第１キャパシタ、前記第２キャパシタ、・・および前記第ｎキャパシタに充電され、リセット時に前記比較用キャパシタに充電された入力リセット電圧と該入力信号電圧の差が入力電圧Ｖ１とされ、該第１スイッチと該第２スイッチと該第３スイッチがオフ状態で、該第４スイッチがオン状態のときにコンパレート状態とされて、前記第１アナログランプ信号、前記第２アナログランプ信号の少なくとも一方が一定の傾斜量で電圧レベルが変化して、該第１アナログランプ信号、該第２アナログランプ信号、・・および前記第ｎアナログランプ信号の加算値が所定の電圧Ｖ２に到達した時点で前記比較器出力が変化する。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における比較手段は、記第１スイッチと前記第２スイッチがオン状態で、前記第３スイッチと前記第４スイッチがオフ状態のときにリセット状態とされて、前記ＣＭＯＳインバータの入出力が等しい電圧にリセットされ、入力リセット電圧が前記比較用キャパシタに充電され、前記第１スイッチと該第２スイッチと第４スイッチがオフ状態で、該第３スイッチがオン状態のときにサンプリング状態とされて、前記入力信号電圧が前記第１キャパシタ、前記第２キャパシタ、・・前記第ｎキャパシタおよび前記追加キャパシタとに充電され、該入力リセット電圧と該入力信号電圧の差が入力電圧Ｖ１とされ、該第１スイッチと該第２スイッチと該第３スイッチがオフ状態で、該第４スイッチがオン状態のときにコンパレート状態とされて、前記第１アナログランプ信号、前記第２アナログランプ信号、・・および前記第ｎアナログランプ信号の少なくとも一つが一定の傾斜量で電圧レベルが変化して、該第１アナログランプ信号、該第２アナログランプ信号、・・および前記第ｎアナログランプ信号の加算値が所定の電圧Ｖ２に到達した時点で前記比較器出力が変化する。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における比較手段において、前記入力電圧Ｖ１と前記所定の電圧Ｖ２との比であるゲインＧは、前記第１キャパシタＣ１、前記第２キャパシタＣ２、・・前記第ｎキャパシタＣｎの各容量の加算値を、前記第１アナログランプ信号、前記第２アナログランプ信号、・・前記第ｎアナログランプ信号のうちの一または複数のアナログランプ信号が変化し、その以外のアナログランプ信号が固定されている場合に、当該一または複数のアナログランプ信号に対応した各キャパシタの加算値で割った値に決定される。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における比較手段において、前記入力電圧Ｖ１と前記所定の電圧Ｖ２との比であるゲインＧは、前記第１キャパシタ、前記第２キャパシタ、・・前記第ｎキャパシタおよび前記追加キャパシタの各容量の加算値を、前記第１アナログランプ信号、前記第２アナログランプ信号、・・前記第ｎアナログランプ信号のうちの一または複数のアナログランプ信号が変化し、その以外のアナログランプ信号が固定されている場合に、当該一または複数のアナログランプ信号に対応した各キャパシタの加算値で割った値に決定される。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における比較回路において、前記入力電圧Ｖ１と前記所定の電圧Ｖ２との比であるゲインＧは、前記第１キャパシタＣ１、前記第２キャパシタＣ２、・・前記第ｎキャパシタＣｎ、前記比較用キャパシタＣおよび前記追加キャパシタＣＴの容量比に応じて下記式（１）および（２”）〜（４”）
により決定される。

Ｖ２＝Ｇ×Ｖ１・・・式（１）
ｎが２で、前記第１アナログランプ信号が変化し、前記第２アナログランプ信号が固定されている場合
Ｇ＝（Ｃ１＋Ｃ２＋ＣＴ）／Ｃ１・・・式（２”）
該第１アナログランプ信号が固定され、該第２アナログランプ信号が変化している場合
Ｇ＝（Ｃ１＋Ｃ２＋ＣＴ）／Ｃ２・・・式（３”）
該第１アナログランプ信号と該第２アナログランプ信号が変化している場合
Ｇ＝（Ｃ１＋Ｃ２＋ＣＴ）／（Ｃ１＋Ｃ２）・・・式（４”）。

さらに、好ましくは、本発明のアナログ−ディジタル変換器におけるアナログランプ発生手段は、差動増幅器の出力端がアナログランプ発生出力の出力端に接続され、該アナログランプ発生出力の出力端が第７キャパシタおよび第６スイッチの並列回路を介して該差動増幅器の負入力端に接続され、該差動増幅器の正入力端がアナログ接地点に接続され、第６接続点が、第５キャパシタを介して該アナログ接地点に接続されると共に第７スイッチと第６キャパシタの直列回路を介して該アナログ接地点に接続され、該第６接続点が第５スイッチを介して基準電圧または該差動増幅器の負入力端に接続されている。

さらに、好ましくは、本発明のアナログ−ディジタル変換器における第７スイッチと第６キャパシタの直列回路は、第７−１スイッチと第６−１キャパシタの直列回路、・・第７−ｍスイッチと第６−ｍキャパシタの直列回路（ｍは正の整数）が並列に設けられている。

さらに、好ましくは、本発明のアナログ−ディジタル変換器におけるアナログランプ発生手段は、同期信号によって前記第６スイッチが開閉制御されて、該同期信号が”１”のときに前記アナログランプ発生出力が電圧値０Ｖにリセットされ、第２ゲイン選択信号によって前記第７スイッチが開閉制御されて、該第２ゲイン選択信号が”１”のときに前記第５キャパシタと前記第６キャパシタが並列に接続され、クロック信号によって前記第５スイッチが切り替えられて、該同期信号が”０”で該第２ゲイン選択信号が”０”のときに、該第５キャパシタの電荷が前記第７キャパシタに転送され、該同期信号が”０”で該第２ゲイン選択信号が”１”のときに、該第５キャパシタと該第６キャパシタの電荷が該第７キャパシタに転送される。

さらに、好ましくは、本発明のアナログ−ディジタル変換器におけるアナログランプ発生手段は、同期信号によって前記第６スイッチが開閉制御されて、該同期信号が”１”のときに前記アナログランプ発生出力が電圧値０Ｖにリセットされ、第２ゲイン選択信号が複数のゲイン選択信号によって構成されており、該複数のゲイン選択信号によって前記第７−ｍスイッチが開閉制御されて、該複数のゲイン選択信号のうち該ゲイン選択信号が”１”に対応した前記第６−ｎキャパシタの一または複数と、前記第５キャパシタとが並列に接続され、クロック信号によって前記第５スイッチが切り替えられて、該同期信号が”０”で該第２ゲイン選択信号が”０”のときに、該第５キャパシタの電荷が前記第７キャパシタに転送され、該同期信号が”０”で該複数のゲイン選択信号が”１”の該第６−ｍキャパシタの一または複数と、該第５キャパシタとの電荷が該第７キャパシタに転送される。

本発明の固体撮像装置は、マトリックス状に配列されて入射光を電子に光電変換して入力信号電圧として出力する複数の画素部と、該複数の画素部の画素配列の各行を順次選択するためのＹ軸デコーダと、該複数の画素部の画素配列の各列を選択するためのＸ軸デコーダと、本発明の上記アナログ−ディジタル変換器とを有するものであり、そのことにより上記目的が達成される。

本発明の電子情報機器は、本発明の上記アナログ−ディジタル変換器を用いるかまたは本発明の上記固体撮像装置を撮像部に用いたものであり、そのことにより上記目的が達成される。

上記構成により、以下に、本発明の作用について説明する。

本発明にあっては、入力電圧と徐々に電圧レベルが増大する三角波のアナログランプ電圧とを比較する比較器と、両電圧が等しいときに、このアナログランプ電圧と同期して電圧レベルのディジタル値が徐々に増加するディジタルランプ信号を記憶するラッチ手段とを有するアナログ−ディジタル変換器において、複数のアナログランプ信号を加算した電圧がアナログランプ電圧として用いられる。第１ゲイン選択手段としてのゲイン選択スイッチを第１ゲイン選択信号により切り替えることによって、アナログランプ発生器から出力されるアナログランプ信号を複数に分岐させた信号のうちの少なくとも一つを固定電圧に切り替え可能として、ゲインを選択することが可能である。さらに、このゲインの選択に加えてまたはこれとは別に、第２ゲイン選択手段としての第２ゲイン選択信号により、アナログランプ発生器から出力されるアナログランプ信号の三角波の傾斜量を切り替えて、ゲインを選択可能としている。

以上により、本発明によれば、ゲイン選択手段として列毎の複数の増幅器を用いずに、ゲイン選択信号およびスイッチによりアナログランプ信号と固定電圧とを切り替えたり、三角波の傾斜量を切り替えて、ゲインを選択することができるため、従来技術に比べて複数の増幅器を不用とした分だけチップの回路占有面積と消費電力を減らすことができる。また、ゲイン精度を比較回路を構成するキャパシタの容量比により制御することができるため、製造ばらつきによる影響を少なくすることができる。

以下に、本発明のアナログ−ディジタル変換器の実施形態１〜３を、固体撮像装置であるイメージセンサに適用した場合について、図面を参照しながら詳細に説明する。
（実施形態１）
図１は、本発明の実施形態１に係るイメージセンサの要部構成例を示すブロック図である。なお、図１では、多数の画素部を含む画素配列は、実際には、例えば１２００行１６００列程度であるが、ここでは、その説明を簡略化するために４行４列として図示している。

図１において、本実施形態１のイメージセンサ１０は、行方向および列方向に２次元状でマトリックス状に配列された複数の画素部１１と、画素配列の各行を順次選択するためのＹ軸デコーダ１２と、画素配列の各列からの出力電圧である入力電圧とアナログランプ信号ＡＲＭＰ１およびアナログランプ信号ＡＲＭＰ２を加算した電圧であるアナログランプ電圧とを比較する各列毎の比較手段としての比較器１３と、各列毎の入力電圧（画素電圧）とアナログランプ電圧（またはアナログランプ電圧に対応した電圧）が等しいとき（等しいタイミングで）に（両電圧が等しいタイミングで）ディジタルランプ信号ＤＲＭＰを記憶するラッチ手段１４と、ラッチ手段１４を順次選択することによって画素配列の各列を順次選択するＸ軸デコーダ１５と、電圧レベルが徐々に増大するアナログランプ信号ＡＲＭＰ１および固定電圧（ここでは接地電圧の０Ｖ）を発生させるアナログランプ発生手段としてのアナログランプ発生器１６と、アナログランプ発生器１６から出力されるアナログランプ信号ＡＲＭＰ１の出力端が二つに分岐され（アナログランプ信号ＡＲＭＰ１の出力端とアナログランプ信号ＡＲＭＰ２の出力端とに分岐、この場合、アナログランプ信号ＡＲＭＰ１およびＡＲＭＰ２は同じ信号）、このうちの一つと固定電圧出力端とを、第１ゲイン選択信号ＧＳＥＬに応じて切り替え可能とする第１ゲイン選択手段としてのゲイン選択スイッチ１７と、アナログランプ電圧と同期して電圧レベルのディジタル値が徐々に増大するディジタルランプ信号ＤＲＭＰを発生させるディジタルランプ発生手段としてのディジタルランプ発生器１８とを備えており、これらの比較器１３、ラッチ手段１４、アナログランプ発生器１６、ゲイン選択スイッチ１７およびディジタルランプ発生器１８によってアナログ−ディジタル変換器２０が構成されている。

このアナログ−ディジタル変換器は、前述したように複数のアナログランプ信号を加算した電圧がアナログランプ電圧として用いられており、アナログランプ発生器１６からのアナログランプ信号の出力端を複数に分岐して、そのうちの少なくとも一つを固定電圧出力端に切り替え可能とする第１ゲイン選択手段が設けられている。ここでは、アナログランプ信号が二つに分岐されたうちの一つを、第１ゲイン選択信号ＧＳＥＬに応じて固定電圧に切り替え可能とする第１ゲイン選択手段として、ゲイン選択スイッチ１７を備えている。さらに、アナログランプ発生器１６内に、アナログランプ信号の傾斜量を第２ゲイン選択信号ＧＲＭＰに応じて切り替える第２ゲイン選択手段を備えている。

上記構成により、まず、このイメージセンサ１０では、多数の画素部１１によって入射光が電子にそれぞれ光電変換される。Ｙ軸デコーダ１２では、入力されるアドレス信号ＹＡＤＤＲに応じて画素配列から１行だけが順次選択され、選択された１行の各画素部１１からの出力電圧が入力電圧として各比較器１３にそれぞれ入力される。

次に、比較器１３では、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２の加算電圧であるアナログランプ電圧（第１アナログランプ信号ＡＲＭＰ１の整数倍、ここでは１倍または２倍の電圧）と入力電圧（各画素部１１からの出力電圧）とが比較され、両者が等しいときにラッチ手段１４にディジタルランプ信号ＤＲＭＰの電圧レベルのディジタル値が記憶される。このとき、アナログランプ発生器１６およびディジタルランプ発生器１８にはクロック信号ＣＬＯＣＫおよび同期信号ＳＹＮＣが入力されている。アナログランプ発生器１６では徐々に増大する三角波のアナログランプ信号ＡＲＭＰが発生され、これの出力端が二つに分岐されており、その一方が第１アナログランプ信号ＡＲＭＰ１として出力され、その他方がゲイン選択スイッチ１７を介して第２アナログランプ信号ＡＲＭＰ２として出力可能とされている。ゲイン選択スイッチ１７では、第１ゲイン選択信号ＧＳＥＬに応じて、第２アナログランプ信号ＡＲＭＰ２を固定電圧に固定化することができる。また、アナログランプ発生器１６では、第２ゲイン選択信号ＧＲＭＰに応じて、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２の傾斜量が選択される。ディジタルランプ発生器１８ではアナログランプ信号ＡＲＭＰに同期して変化する三角波のディジタルランプ信号ＤＲＭＰが発生されている。

即ち、画素部１１からの入力信号電圧ＶＩＮの電圧レベルと同一電圧レベル（またはこれに対応した電圧レベル）のアナログランプ電圧ＡＲＭＰの増加タイミングで、アナログランプ信号ＡＲＭＰの電圧レベルに対応したディジタルランプ信号ＤＲＭＰのディジタル値がラッチ手段１４に記憶される。これによって、画素部１１からの入力電圧が、アナログ−ディジタル変換される。

このようにして一行分のアナログ−ディジタル変換動作が完了した後に、Ｘ軸デコーダ１５では、入力されるアドレス信号ＸＡＤＤＲに応じてラッチ手段１４が順次選択され、このラッチ手段１４にラッチされているディジタルランプ信号ＤＲＭＰのディジタル値がアナログ−ディジタル変換出力信号ＤＯＵＴとして複数ビット線（ここでは例えば８ビットまたは１０ビット）に順次出力される。

以上のような一連のアナログ−ディジタル変換動作が画素配列の全ての行について行われることにより、一枚のディジタル画像情報として画像データが出力される。

図２は、図１に示すイメージセンサ１０の動作例を示すタイミングチャートであって、（ａ）は、第１ゲイン選択信号ＧＳＥＬが「０」であるときを示し、（ｂ）は、第１ゲイン選択信号ＧＳＥＬが「１」であるときを示している。なお、図２には、第１ゲイン選択信号ＧＳＥＬ、第２ゲイン選択信号ＧＲＭＰ、同期信号ＳＹＮＣ、第１アナログランプ信号ＡＲＭＰ１、第２アナログランプ信号ＡＲＭＰ２およびディジタルランプ信号ＤＲＭＰが示されている。

図２（ａ）に示すように、第１ゲイン選択信号ＧＳＥＬが「０」であるときには、第２アナログランプ信号ＡＲＭＰ２がゲイン選択スイッチ１７からの出力電圧となる。このとき、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２は同一の電圧波形であり、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２は共に、同期信号ＳＹＮＣが「１」のときに０Ｖにリセットされ、同期信号ＳＹＮＣが「０」のときに一定の傾斜量で順次増加する。要するに、同期信号ＳＹＮＣが「１」から「０」に立ち下がったときに、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２の電圧レベルの増加が開始される。第２ゲイン選択信号ＧＲＭＰが「０」のときに、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２の傾斜量はアナログランプ最大電圧が１Ｖとなる大きさに設定されており、第２ゲイン選択信号ＧＲＭＰが「１」のときには、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２の傾斜量はアナログランプ最大電圧が０．６７Ｖとなる大きさに設定されている。

図２（ｂ）に示すように、第１ゲイン選択信号ＧＳＥＬが「１」であるときには、第１アナログランプ信号ＡＲＭＰ１は図２（ａ）の場合と同様であり、第２アナログランプ信号ＡＲＭＰ２はゲイン選択スイッチ１７によって固定値の０Ｖに固定化される。

以上のように、本実施形態１によれば、第１ゲイン選択信号ＧＳＥＬと第２ゲイン選択信号ＧＲＭＰとを組み合わせることにより、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２の加算値であるアナログランプ電圧の最大値を、０．６７Ｖ、１Ｖ、１．３４Ｖおよび２Ｖの中から選択することができる。加算電圧の最大値が２Ｖである場合からの相対ゲインは、それぞれ、３倍、２倍、１．５倍および１倍である。さらに、本実施形態１を応用することにより、固定電圧を変化させたり、傾斜量を変化させたり、アナログランプ信号の数を変化させるなど、ゲイン選択の組み合わせは容易に増やすことができる。さらに、第１ゲイン選択手段と第２ゲイン選択手段は、いずれか一方だけを設けることも可能である。
（実施形態２）
本実施形態２として、上記実施形態１のイメージセンサ１０に用いられる比較器１３について更に詳細に説明する。

図３は、本発明の実施形態２に係る比較器の要部構成例を示す回路図である。

図３において、この比較器１３は、リセット用のスイッチＳＷ１およびＳＷ２と、入力信号電圧ＶＩＮの入力サンプリング用のスイッチＳＷ３と、比較開始用のスイッチＳＷ４と、第１アナログランプ信号ＡＲＭＰ１および第２アナログランプ信号ＡＲＭＰ２の各アナログ値をそれぞれサンプリングするための第１キャパシタＣ１および第２キャパシタＣ２と、比較用のキャパシタＣ３と、比較出力を明確にするためのキャパシタＣ４と、比較出力用のＣＭＯＳインバータ３１とを有しており、比較すべき二つのデータ（入力信号電圧ＶＩＮと各アナログ値の加算電圧）を順番に入力してこれらをスイッチＳＷ４にてつなぐことにより両者を比較してその比較結果を出力する。

この比較器１３において、各画素部１１からの入力電圧ＶＩＮは、第１スイッチＳＷ１を介して第２接続点２２と接続されていると共に、第３スイッチＳＷ３を介して第１接続点２１に接続されている。また、第１アナログランプ信号ＡＲＭＰ１は第１キャパシタＣ１を介して第１接続点２１に接続され、第２アナログランプ信号ＡＲＭＰ２は第２キャパシタＣ２を介して第１接続点２１に接続されている。さらに、第１接続点２１と第２接続点２２は第４スイッチＳＷ４を介して接続され、第２接続点２２と第３接続点２３は第３キャパシタＣ３を介して接続されている。さらに、第３接続点２３はＣＭＯＳインバータ３１の入力端に接続され、ＣＭＯＳインバータ３１の出力端は比較器出力ＶＣＭＰとしてラッチ手段１４に接続されている。ＣＭＯＳインバータ３１は高電位電源ＶＤＤの出力端と低電位電源ＶＳＳの出力端との間に接続されている。さらに、比較器出力ＶＣＭＰの出力端と第３接続点２３は第２スイッチＳＷ２を介して接続され、第１接続点２１は第４キャパシタＣ４を介してＣＭＯＳインバータ３１と低電位電源ＶＳＳの出力端との接続部に接続されている。

即ち、比較手段としての比較器１３において、入力信号電圧ＶＩＮの入力端が第３スイッチＳＷ３を介して第１接続点２１に接続され、第１アナログランプ信号が第１キャパシタＣ１を介して第１接続点２１に接続され、第２アナログランプ信号が第２キャパシタＣ２を介して第１接続点２１に接続され、第１接続点２１が第４スイッチＳＷ４と第３キャパシタＣ３の直列回路を介してＣＭＯＳインバータ３１の入力端に接続されてＣＭＯＳインバータ３１の出力端が比較器出力ＶＣＭＰの出力端に接続されてサンプリング・コンパレート部が構成されている。また、比較器１３において、入力信号電圧ＶＩＮの入力端が第１スイッチＳＷ１を介して第４スイッチＳＷ４と第３キャパシタＣ３の第２接続点２２に接続され、第３キャパシタＣ３とＣＭＯＳインバータ３１の入力端の第３接続点２３が第２スイッチＳＷ２を介してＣＭＯＳインバータ３１の出力端に接続されてリセット部が構成されている。さらに、比較器１３において、ＣＭＯＳインバータ３１は、第１接続点２１が第４キャパシタＣ４を介して接続される低電位電源ＶＳＳの出力端に接続されている。なお、この図３のリセット部は一例であってこのリセット部に限らない。

図４は、図３に示す比較器１３の動作例を示すタイミングチャートである。なお、図３には、スイッチＳＷ１〜ＳＷ４のオン・オフと、画素部１１からの入力電圧ＶＩＮと、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２の加算電圧（Ｖ２）と、比較器出力ＶＣＭＰが示されている。

図４に示すように、比較器１３は、まず、第１スイッチＳＷ１と第２スイッチＳＷ２がオン状態であり、第３スイッチＳＷ３と第４スイッチＳＷ４がオフ状態であるときにリセット状態とされる。このリセット状態のときには、ＣＭＯＳインバータ３１の入出力が等しい電圧にリセットされており、画素部１１からの入力電圧ＶＩＮのリセット電圧が第３キャパシタＣ３に充電される。

次に、比較器１３は、第１スイッチＳＷ１と第２スイッチＳＷ２と第４スイッチＳＷ４がオフ状態であり、第３スイッチＳＷ３がオン状態であるときにサンプリング状態とされる。このサンプリング状態のときには、画素部１１からの入力信号電圧ＶＩＮが第１接続点２１に供給されて、第１キャパシタＣ１と第２キャパシタＣ２と第４キャパシタＣ４とに充電され、入力リセット電圧から入力電圧ＶＩＮの差が入力電圧Ｖ１となる。

その後、比較器１３は、第１スイッチＳＷ１と第２スイッチＳＷ２と第３スイッチＳＷ３がオフ状態であり、第４スイッチＳＷ４のみがオン状態であるときにコンパレート状態とされる。このコンパレート状態のときには、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２のいずれか一方または両方が一定の傾斜量で電圧レベルが変化して、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰの加算電圧が所定の電圧Ｖ２に到達した時点で、比較器出力ＶＣＭＰが”１”から”０”に変化する。この変化のタイミングで、アナログランプ電圧ＡＲＭＰに対応したディジタルランプ信号ＤＲＭＰのディジタル値がラッチ手段１４に記憶されことになる。

この比較器１３において、入力電圧Ｖ１と電圧Ｖ２との比であるゲインＧは、第１キャパシタＣ１、第２キャパシタＣ２および第３キャパシタＣ３の容量比に応じて、下記式（１）〜（４）により決定される。

Ｖ２＝Ｇ×Ｖ１・・・式（１）
第１アナログランプ信号ＡＲＭＰ１が変化し、第２アナログランプ信号ＡＲＭＰ２が固定されている場合には、
Ｇ＝（Ｃ１＋Ｃ２＋Ｃ４）／Ｃ１・・・式（２）
第１アナログランプ信号ＡＲＭＰ１が固定され、第２アナログランプ信号ＡＲＭＰ２が変化している場合には、
Ｇ＝（Ｃ１＋Ｃ２＋Ｃ４）／Ｃ２・・・式（３）
第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２が共に変化している場合には、
Ｇ＝（Ｃ１＋Ｃ２＋Ｃ４）／（Ｃ１＋Ｃ２）・・・式（４）
この比較器１３からの比較器出力ＶＣＭＰは、後段のラッチ手段１４に接続され、ＣＭＯＳインバータ３１によってディジタル信号に変換されてラッチ手段１４を動作させるために用いられる。

なお、本実施形態２では、比較器１３に対して２つのアナログランプ信号ＡＲＭＰ１およびＡＲＭＰ２が入力されているが、これにアナログランプ信号を更に追加して、それぞれ対応する追加のキャパシタを介して第１接続点２１に接続することによって、複数のアナログランプ信号によりゲインの組み合わせを容易に増やすことができる。

この場合、比較器１３において、入力電圧Ｖ１と所定の電圧Ｖ２との比であるゲインＧは、第１キャパシタＣ１、第２キャパシタＣ２、・・第ｎキャパシタＣｎ、比較用キャパシタＣ（本実施形態１ではＣ３）および追加キャパシタＣＴ（本実施形態１ではＣ４）の容量比に応じて下記式（１）〜（４）により決定される。

Ｖ２＝Ｇ×Ｖ１・・・式（１）
ｎが２の場合であって、前記第１アナログランプ信号が変化し、前記第２アナログランプ信号が固定されている場合
Ｇ＝（Ｃ１＋Ｃ２＋ＣＴ）／Ｃ１・・・式（２”）
該第１アナログランプ信号が固定され、該第２アナログランプ信号が変化している場合
Ｇ＝（Ｃ１＋Ｃ２＋ＣＴ）／Ｃ２・・・式（３”）
該第１アナログランプ信号と該第２アナログランプ信号が変化している場合
Ｇ＝（Ｃ１＋Ｃ２＋ＣＴ）／（Ｃ１＋Ｃ２）・・・式（４”）
次に、第１アナログランプ信号が変化し、第２アナログランプ信号以降のアナログランプ信号が固定されている場合
Ｇ＝（Ｃ１＋Ｃ２＋・・＋Ｃｎ＋ＣＴ）／Ｃ１
第１アナログランプ信号と第２アナログランプ信号が変化し、第３アナログランプ信号以降のアナログランプ信号が固定されている場合
Ｇ＝（Ｃ１＋Ｃ２＋・・＋Ｃｎ＋ＣＴ）／（Ｃ１＋Ｃ２）
要するに、比較手段（比較器１３）において、入力電圧Ｖ１と所定の電圧Ｖ２との比であるゲインＧは、第１キャパシタＣ１、第２キャパシタＣ２、・・第ｎキャパシタＣｎおよび追加キャパシタＣＴの各容量の加算値を、第１アナログランプ信号、第２アナログランプ信号、・・第ｎアナログランプ信号のうちの一または複数のアナログランプ信号が変化し、その以外のアナログランプ信号が固定されている場合に、この一または複数のアナログランプ信号に対応した各キャパシタの加算値で割った値に決定される。
また、本実施形態２では、特に説明しなかったが、従来のものは、図３の第１および第２キャパシタＣ１、Ｃ２を加算した容量値（加算値）がサンプリング用に付いている。図３の総容量値としては従来のものと同じで、第２キャパシタＣ２の増加によってチップ面積が増大することはない。さらに、図５に示すように、比較器１３Ａとして、チップ面積を小さくするために第４キャパシタＣ４がなくてもよい。図３では、第４キャパシタＣ４を設けることにより比較時に違いが明確になっている。

図５の第４キャパシタＣ４を設けない場合について更に説明する、比較器１３として、入力信号電圧ＶＩＮの入力端が第３スイッチＳＷ３を介して第１接続点２１に接続され、第１アナログランプ信号が第１キャパシタＣ１を介して第１接続点２１に接続され、第２アナログランプ信号が第２キャパシタＣ２を介して第１接続点２１に接続され、第１接続点２１が第４スイッチＳＷ４と第３キャパシタＣ３の直列回路を介してＣＭＯＳインバータ３１の入力端に接続されてＣＭＯＳインバータ３１の出力端が比較器出力ＶＣＭＰの出力端に接続されてサンプリング・コンパレート部が構成されている。また、比較器１３として、入力信号電圧ＶＩＮの入力端が第１スイッチＳＷ１を介して第４スイッチＳＷ４と第３キャパシタＣ３の第２接続点２２に接続され、第３キャパシタＣ３とＣＭＯＳインバータ３１の入力端の第３接続点２３が第２スイッチＳＷ２を介してＣＭＯＳインバータ３１の出力端に接続されてリセット部が構成されている。

比較器１３の機能について説明すると、第１スイッチＳＷ１と第２スイッチＳＷ２がオン状態で、第３スイッチＳＷ３と第４スイッチＳＷ４がオフ状態のときにリセット状態とされて、ＣＭＯＳインバータ３１の入出力が等しい電圧にリセットされ、入力リセット電圧が第３キャパシタＣ３に充電される。また、比較器１３において、第１スイッチＳＷ１と第２スイッチＳＷ２と第４スイッチＳＷ４がオフ状態であり、第３スイッチＳＷ３がオン状態のときにサンプリング状態とされて、入力信号電圧ＶＩＮが第１キャパシタＣ１と第２キャパシタＣ２に充電され、入力リセット電圧と入力信号電圧ＶＩＮの差が入力電圧Ｖ１とされる。このとき、第１スイッチＳＷ１と第２スイッチＳＷ２と第３スイッチＳＷ３がオフ状態で、第４スイッチＳＷ４がオン状態のときにコンパレート状態とされる。この場合、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２の少なくとも一方が一定の傾斜量で電圧レベルが変化して、第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２の加算値が所定の電圧Ｖ２に到達した時点で比較器出力が変化する。

この比較器１３において、入力電圧Ｖ１と所定の電圧Ｖ２との比であるゲインＧは、第１キャパシタＣ１、第２キャパシタＣ２および第３キャパシタＣ３の容量比に応じて下記式（１）および（２’）〜（４’）により決定される。

Ｖ２＝Ｇ×Ｖ１・・・式（１）
第１アナログランプ信号ＡＲＭＰ１が変化し、第２アナログランプ信号ＡＲＭＰ２が所定の固定値（例えば０Ｖ）によって固定されている場合
Ｇ＝（Ｃ１＋Ｃ２）／Ｃ１・・・式（２’）
第１アナログランプ信号ＡＲＭＰ１が固定され、第２アナログランプ信号ＡＲＭＰ２が変化している場合
Ｇ＝（Ｃ１＋Ｃ２）／Ｃ２・・・式（３’）
第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２が変化している場合
Ｇ＝（Ｃ１＋Ｃ２）／（Ｃ１＋Ｃ２）・・・式（４’）
次に、前記第１アナログランプ信号ＡＲＭＰ１が変化し、第２アナログランプ信号ＡＲＭＰ２以降のアナログランプ信号が固定されている場合
Ｇ＝（Ｃ１＋Ｃ２＋・・＋Ｃｎ）／Ｃ１
第１アナログランプ信号ＡＲＭＰ１と第２アナログランプ信号ＡＲＭＰ２が変化し、第３アナログランプ信号ＡＲＭＰ３以降のアナログランプ信号が固定されている場合
Ｇ＝（Ｃ１＋Ｃ２＋・・＋Ｃｎ）／（Ｃ１＋Ｃ２）
要するに、比較手段（比較器１３）において、入力電圧Ｖ１と所定の電圧Ｖ２との比であるゲインＧは、第１キャパシタＣ１、第２キャパシタＣ２、・・第ｎキャパシタＣｎの各容量の加算値を、 第１アナログランプ信号、第２アナログランプ信号、・・第ｎアナログランプ信号のうちの一または複数のアナログランプ信号が変化し、その以外のアナログランプ信号が固定されている場合に、この一または複数のアナログランプ信号に対応した各キャパシタの加算値で割った値に決定される。
さらに、上記実施形態１では、特に説明しなかったが、ラッチ手段１４の１ビット分の回路構成を図６に具体的に示す。図６に示すように、比較出力ＶＣＭＰがハイレベルのときに、ディジタルランプ信号ＤＲＭＰのディジタル値が直列インバータ回路に入力され、比較出力ＶＣＭＰがローレベルのときに、入力されたディジタルランプ信号ＤＲＭＰのディジタル値が保持され、保持されたディジタルランプ信号ＤＲＭＰのディジタル値がＸ軸デコーダ１５（ＸＤＥＣ）からの出力制御信号によって出力される。この回路がビット数分（ここでは８ビットまたは１０ビット）だけ設けられている。
（実施形態３）
本実施形態３として、上記実施形態１のイメージセンサ１０に用いられるアナログランプ発生器１６についてさらに詳細に説明する。

図７は、本発明の実施形態３に係るアナログランプ発生器の要部構成例を示す回路図である。

図７において、このアナログランプ発生器１６は、３つのスイッチＳＷ５〜ＳＷ７と、３つのキャパシタＣ５〜Ｃ７と、１つの差動増幅器３２とを有している。

このアナログ信号発生器１６において、差動増幅器３２の出力端はアナログランプ発生器出力ＡＲＭＰの出力端に接続され、差動増幅器３２の負入力端は第４接続点２４に接続されている。また、アナログランプ発生器出力ＡＲＭＰの出力端は、第７キャパシタＣ７と第６スイッチＳＷ６の並列回路を介して第４接続点２４に接続されている。さらに、差動増幅器３２の正入力端はアナログ接地点である第５接続点２５（固定値出力端）に接続され、第６接続点２６は、第５キャパシタＣ５を介してアナログ接地点の第５接続点２５に接続されている。さらに、第６接続点２６は、第７スイッチＳＷ７と第６キャパシタＣ６の直列回路を介してアナログ接地点の第５接続点２５に接続されている。さらに、第６接続点２６は、第５スイッチＳＷ５を介して基準電圧ＶＲＥＦの入力端または第４接続点２４に接続されている。

このアナログランプ発生器１６において、同期信号ＳＹＮＣによって第６スイッチＳＷが開閉制御される。同期信号ＳＹＮＣが”１”のときにアナログランプ発生器出力ＡＲＭＰが電圧値０Ｖにリセットされる。

また、アナログランプ発生器１６において、第２ゲイン選択信号ＧＲＭＰによって第７スイッチＳＷ７が開閉制御される。第２ゲイン選択信号ＧＲＭＰが”１”のときに第５キャパシタＣ５と第６キャパシタＣ６が並列に接続される。これらの第７スイッチＳＷ７、第５キャパシタＣ５および第６キャパシタＣ６により第２ゲイン選択手段が構成されており、アナログランプ信号ＡＲＭＰの傾斜量（電圧レベルが順次増加する三角波の傾き量）を切り替え可能としている。

さらに、アナログランプ発生器１６において、クロック信号ＣＬＯＣＫによって第５スイッチＳＷ５が切り替え制御される。同期信号ＳＹＮＣが”０”、かつ、第２ゲイン選択信号ＧＲＭＰが”０”のときに、第５キャパシタＣ５の電荷が第７キャパシタＣ７に転送される。また、同期信号ＳＹＮＣが”０”、かつ、第２ゲイン選択信号ＧＲＭＰが”１”のときに、第５キャパシタＣ５と第６キャパシタＣ６の電荷が第７キャパシタＣ７に転送される。

例えば、第５キャパシタＣ５と第６キャパシタＣ６の容量値を等しくて、第７キャパシタＣ７の容量値を第５キャパシタＣ５の１０２４倍とすると、クロック信号ＣＬＯＣＫが１０２４回だけカウントされたときのアナログランプ発生器出力ＡＲＭＰの電圧値は、第２ゲイン選択信号ＧＲＭＰが’０’のときに基準電圧ＶＲＥＦと等しくなり、第２ゲイン選択信号ＧＲＭＰが’１’のときに基準電圧ＶＲＥＦの２倍となる。したがって、本実施形態３のアナログランプ発生器１６によれば、アナログランプ信号の傾斜量を２通りに選択することができる。

なお、本実施形態３では、アナログランプ信号ＡＲＭＰの傾斜量を２通りとしているが、キャパシタＣ５またはＣ６に並列に追加のスイッチを介して追加のキャパシタを追加して、第１接続点２６に接続することによって、アナログランプ信号ＡＲＭＰの傾斜量の選択数を容易に増やすことができる。

この場合、第７スイッチＳＷ７と第６キャパシタＣ６の直列回路は、第７−１スイッチと第６−１キャパシタの直列回路、・・第７−ｍスイッチと第６−ｍキャパシタの直列回路（ｍは正の整数）が並列に設けられている。

アナログランプ発生器は、同期信号によって第６スイッチＳＷ６が開閉制御されて、同期信号が”１”のときにアナログランプ発生出力が電圧値０Ｖにリセットされ、第２ゲイン選択信号ＧＲＭＰが複数のゲイン選択信号によって構成されており、複数のゲイン選択信号によって第７−ｍスイッチが開閉制御されて、複数のゲイン選択信号のうち該ゲイン選択信号が”１”に対応した第６−ｎキャパシタの一または複数と、第５キャパシタとが並列に接続され、クロック信号によって第５スイッチが切り替えられて、同期信号が”０”で第２ゲイン選択信号が”０”のときに、第５キャパシタＣ５の電荷が第７キャパシタＣ７に転送され、同期信号が”０”で該複数のゲイン選択信号が”１”のときの第６−ｍキャパシタの一または複数と、第５キャパシタＣ５との電荷が第７キャパシタＣ７に転送される。これによって、アナログランプ信号ＡＲＭＰの傾斜量の選択数ｍ＋１を、第１ゲイン選択信号ＧＳＥＬに対して相乗的に増やすことができる。

以上により、上記実施形態１〜３によれば、入力信号電圧ＶＩＮと、徐々に電圧レベルが増大するアナログランプ電圧とを比較する比較器１３と、両電圧が等しいときに、アナログランプ電圧ＡＲＭＰと同期して変化するディジタルランプ信号ＤＲＭＰのディジタル値を記憶するラッチ手段１４とを有するアナログ−ディジタル変換器２０において、複数のアナログランプ信号ＡＲＭＰ１およびＡＲＭＰ２を加算した電圧をアナログランプ電圧ＡＲＭＰとして用い、第１ゲイン選択信号ＧＳＥＬによりゲイン選択スイッチ１７を切り替えることにより、複数のアナログランプ信号ＡＲＭＰ１およびＡＲＭＰ２の少なくとも一つを固定電圧に切り替えてゲインを選択する。これに加えて、第２ゲイン選択信号ＧＲＡＭＰによりアナログランプ発生器１６から出力されるアナログランプ信号ＡＲＭＰ１およびＡＲＭＰ２の傾斜量を共に切り替えてゲインを選択する。これによって、イメージセンサ１０である固体撮像装置において、従来のように、列毎にゲイン選択手段としての増幅器を設ける必要がなくなったことから、精度良くゲインを選択して、ＩＣチップの回路占有面積を縮小し、かつその消費電力を低減することができる。

なお、上記実施形態１〜３では、特に説明しなかったが、入力信号電圧ＶＩＮと、電圧レベルが徐々に増大するアナログランプ電圧とを比較する比較器１３と、アナログランプ電圧またはこのアナログランプ電圧に対応した電圧と入力信号電圧ＶＩＮとが等しいタイミングで、アナログランプ電圧と同期して電圧レベルのディジタル値が徐々に増大するディジタルランプ信号ＤＲＡＭのディジタル値を記憶するラッチ手段１４とを有しており、 複数のアナログランプ信号のうちの一部またはその全部を加算した電圧が該アナログランプ電圧として用いられてゲインが選択可能とされている。これによって、列毎にゲイン選択手段としての増幅器を設けることなく、精度良くゲインを選択して、回路占有面積の縮小および消費電力の低減を図ることができる本発明の目的を達成することができる。

また、上記実施形態１〜３では、特に説明しなかったが、上記実施形態１〜３に対応するイメージセンサ１０を撮像部に用いた例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、監視カメラ、ドアホンカメラ、車載カメラ、テレビジョン電話用カメラ、携帯電話用カメラなどの画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの画像入力デバイスを有した電子情報機器について説明する。

図９は、本発明の実施形態１〜３のイメージセンサ１０を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
図９において、本発明の電子情報機器９０は、本発明の上記実施形態１〜３のイメージセンサ１０を撮像部に用いて得た高品位な画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部９２と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示手段９３と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信手段９４と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力手段９５とのうちの少なくともいずれかを有している。

以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、アナログ画像信号をディジタル画像信号に変換して出力する際にゲインを選択できるアナログ−ディジタル変換器および、これを用いて、被写体からの画像光を撮像可能とする固体撮像装置、この固体撮像装置を画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの電子情報機器の分野において、ゲイン選択手段として列毎の複数の増幅器を用いずに、ゲイン選択信号およびスイッチによりアナログランプ信号と固定電圧とを切り替えたり、三角波の傾斜量を切り替えて、ゲインを選択することができるため、従来技術に比べて複数の増幅器を不用とした分だけチップの回路占有面積と消費電力を減らすことができる。また、ゲイン精度を比較回路を構成するキャパシタの容量比により制御することができるため、製造ばらつきによる影響を少なくすることができる。

本発明の実施形態１に係るイメージセンサの要部構成例を示すブロック図である。 図１に示すイメージセンサの動作例を示すタイミングチャートであり、（ａ）は第１ゲイン選択信号ＧＳＥＬが’０’のときを示すタイミングチャート、（ｂ）は第１ゲイン選択信号ＧＳＥＬが’１’のときを示すタイミングチャートである。 本発明の実施形態２に係る比較器の要部構成例を示す回路図である。 図３に示す比較器の動作例を示すタイミングチャートである。 図３の比較器の変形例を示す回路図である。 図１に示すラッチ手段の１ビット分の構成例を示す回路図である。 本発明の実施形態３に係るアナログランプ発生器の要部構成例を示す回路図である。 従来のイメージセンサの構成例を示すブロック図である。 本発明の実施形態１〜３のイメージセンサを撮像部に用いた電子情報機器の概略構成例を示すブロック図である。

符号の説明

１０ イメージセンサ
１１ 画素部
１２ Ｙ軸デコーダ
１３、１３Ａ 比較器（比較手段）
１４ ラッチ手段
１５ Ｘ軸デコーダ
１６ アナログランプ発生器（アナログランプ発生手段）
１７ ゲイン選択スイッチ（ゲイン選択手段）
１８ ディジタルランプ発生器（ディジタルランプ発生手段）
２０ アナログ−ディジタル変換器
２１〜２７ 接続点
３１ インバータ
３２ 差動増幅器
ＳＷ１〜ＳＷ７ スイッチ
Ｃ１〜Ｃ７ キャパシタ
９０ 電子情報機器
９２ メモリ部
９３ 表示手段
９４ 通信手段
９５ 画像出力手段

Claims (20)

1. 入力信号電圧と、電圧レベルが徐々に増大するアナログランプ電圧とを比較する比較手段と、
   該アナログランプ電圧または該アナログランプ電圧に対応した電圧と該入力信号電圧とが等しいタイミングで、該アナログランプ電圧と同期して電圧レベルのディジタル値が徐々に増大するディジタルランプ信号のディジタル値を記憶するラッチ手段とを有し、
   複数のアナログランプ信号のうちの一部またはその全部を加算した電圧が該アナログランプ電圧として用いられてゲインが選択可能とされているアナログ−ディジタル変換器。
2. 前記アナログランプ信号を発生させるアナログランプ発生手段と、前記ディジタルランプ信号を発生させるディジタルランプ発生手段とを有する請求項１に記載のアナログ−ディジタル変換変換器。
3. 前記アナログランプ発生手段からのアナログランプ信号の出力端を複数に分岐して、そのうちの少なくとも一つを固定電圧出力端に切り替え可能とする第１ゲイン選択手段を更に有する請求項２に記載のアナログ−ディジタル変換器。
4. 前記第１ゲイン選択手段は、ゲイン選択スイッチであって、第１ゲイン選択信号により前記複数のアナログランプ信号のうちの少なくとも一つと前記固定電圧とを切り替えてゲインを選択可能とする請求項３に記載のアナログ−ディジタル変換器。
5. 前記アナログランプ発生手段に、前記アナログランプ信号の傾斜量を切り替え可能とする第２ゲイン選択手段を有する請求項２に記載のアナログ−ディジタル変換器。
6. 前記比較手段は、
   前記入力信号電圧の入力端が第３スイッチを介して第１接続点に接続され、
   第１アナログランプ信号が第１キャパシタを介して該第１接続点に接続され、第２アナログランプ信号が第２キャパシタを介して該第１接続点に接続され、・・第ｎアナログランプ信号が第ｎキャパシタ（ｎは２以上の整数）を介して該第１接続点に接続され、
   該第１接続点が第４スイッチと比較用キャパシタの直列回路を介してＣＭＯＳインバータの入力端に接続されて該ＣＭＯＳインバータの出力端が比較器出力の出力端に接続されてサンプリング・コンパレート部が構成されている請求項１に記載のアナログ−ディジタル変換器。
7. 前記比較手段は、
   前記入力信号電圧の入力端が第１スイッチを介して前記第４スイッチと前記比較用キャパシタの第２接続点に接続され、該比較用キャパシタと前記ＣＭＯＳインバータの入力端の第３接続点が第２スイッチを介して該ＣＭＯＳインバータの出力端に接続されてリセット部が構成されている請求項６に記載のアナログ−ディジタル変換器。
8. 前記比較手段は、
   前記ＣＭＯＳインバータは、高電位電源と低電位電源の両出力端間に接続されており、前記第１接続点が追加キャパシタを介して該低電位電源の出力端に接続されている請求項７に記載のアナログ−ディジタル変換器。
9. 前記比較手段は、前記第１スイッチと前記第２スイッチがオン状態で、前記第３スイッチと前記第４スイッチがオフ状態のときにリセット状態とされて、前記ＣＭＯＳインバータの入出力が等しい電圧にリセットされ、入力リセット電圧が前記比較用キャパシタに充電されるようになっている請求項７に記載のアナログ−ディジタル変換器。
10. 前記比較手段は、
    前記第３スイッチがオン状態のときにサンプリング状態とされて、前記入力信号電圧が前記第１キャパシタ、前記第２キャパシタ、・・および前記第ｎキャパシタに充電され、リセット時に前記比較用キャパシタに充電された入力リセット電圧と該入力信号電圧の差が入力電圧Ｖ１とされ、
    該第３スイッチがオフ状態で、該第４スイッチがオン状態のときにコンパレート状態とされて、前記第１アナログランプ信号、前記第２アナログランプ信号、・・および前記第ｎアナログランプ信号の少なくとも一つが一定の傾斜量で電圧レベルが変化して、該第１アナログランプ信号、該第２アナログランプ信号、・・および前記第ｎアナログランプ信号の加算値が所定の電圧Ｖ２に到達した時点で前記比較出力が変化する請求項６に記載のアナログ−ディジタル変換器。
11. 前記比較手段は、
    前記第１スイッチと該第２スイッチと第４スイッチがオフ状態であり、該第３スイッチがオン状態のときにサンプリング状態とされて、前記入力信号電圧が前記第１キャパシタ、前記第２キャパシタ、・・および前記第ｎキャパシタに充電され、リセット時に前記比較用キャパシタに充電された入力リセット電圧と該入力信号電圧の差が入力電圧Ｖ１とされ、 該第１スイッチと該第２スイッチと該第３スイッチがオフ状態で、該第４スイッチがオン状態のときにコンパレート状態とされて、前記第１アナログランプ信号、前記第２アナログランプ信号の少なくとも一方が一定の傾斜量で電圧レベルが変化して、該第１アナログランプ信号、該第２アナログランプ信号、・・および前記第ｎアナログランプ信号の加算値が所定の電圧Ｖ２に到達した時点で前記比較器出力が変化する請求項７または９に記載のアナログ−ディジタル変換器。
12. 前記比較手段は、
    記第１スイッチと前記第２スイッチがオン状態で、前記第３スイッチと前記第４スイッチがオフ状態のときにリセット状態とされて、前記ＣＭＯＳインバータの入出力が等しい電圧にリセットされ、入力リセット電圧が前記比較用キャパシタに充電され、
    前記第１スイッチと該第２スイッチと第４スイッチがオフ状態で、該第３スイッチがオン状態のときにサンプリング状態とされて、前記入力信号電圧が前記第１キャパシタ、前記第２キャパシタ、・・前記第ｎキャパシタおよび前記追加キャパシタとに充電され、該入力リセット電圧と該入力信号電圧の差が入力電圧Ｖ１とされ、
    該第１スイッチと該第２スイッチと該第３スイッチがオフ状態で、該第４スイッチがオン状態のときにコンパレート状態とされて、前記第１アナログランプ信号、前記第２アナログランプ信号、・・および前記第ｎアナログランプ信号の少なくとも一つが一定の傾斜量で電圧レベルが変化して、該第１アナログランプ信号、該第２アナログランプ信号、・・および前記第ｎアナログランプ信号の加算値が所定の電圧Ｖ２に到達した時点で前記比較器出力が変化する請求項８に記載のアナログ−ディジタル変換器。
13. 前記比較手段において、前記入力電圧Ｖ１と前記所定の電圧Ｖ２との比であるゲインＧは、前記第１キャパシタ、前記第２キャパシタ、・・前記第ｎキャパシタの各容量の加算値を、
    前記第１アナログランプ信号、前記第２アナログランプ信号、・・前記第ｎアナログランプ信号のうちの一または複数のアナログランプ信号が変化し、その以外のアナログランプ信号が固定されている場合に、当該一または複数のアナログランプ信号に対応した各キャパシタの加算値で割った値に決定される請求項１０または１１に記載のアナログ−ディジタル変換器。
14. 前記比較手段において、前記入力電圧Ｖ１と前記所定の電圧Ｖ２との比であるゲインＧは、前記第１キャパシタ、前記第２キャパシタ、・・前記第ｎキャパシタおよび前記追加キャパシタの各容量の加算値を、
    前記第１アナログランプ信号、前記第２アナログランプ信号、・・前記第ｎアナログランプ信号のうちの一または複数のアナログランプ信号が変化し、その以外のアナログランプ信号が固定されている場合に、当該一または複数のアナログランプ信号に対応した各キャパシタの加算値で割った値に決定される請求項１２に記載のアナログ−ディジタル変換器。
15. 前記アナログランプ発生手段は、
    差動増幅器の出力端がアナログランプ発生出力の出力端に接続され、該アナログランプ発生出力の出力端が第７キャパシタおよび第６スイッチの並列回路を介して該差動増幅器の負入力端に接続され、
    該差動増幅器の正入力端がアナログ接地点に接続され、第６接続点が、第５キャパシタを介して該アナログ接地点に接続されると共に第７スイッチと第６キャパシタの直列回路を介して該アナログ接地点に接続され、
    該第６接続点が第５スイッチを介して基準電圧または該差動増幅器の負入力端に接続されている請求項２、３および５のいずれかに記載のアナログ−ディジタル変換器。
16. 前記第７スイッチと第６キャパシタの直列回路は、第７−１スイッチと第６−１キャパシタの直列回路、・・第７−ｍスイッチと第６−ｍキャパシタの直列回路（ｍは正の整数）が並列に設けられている請求項１５に記載のアナログ−ディジタル変換器。
17. 前記アナログランプ発生手段は、同期信号によって前記第６スイッチが開閉制御されて、該同期信号が”１”のときに前記アナログランプ発生出力が電圧値０Ｖにリセットされ、
    第２ゲイン選択信号によって前記第７スイッチが開閉制御されて、該第２ゲイン選択信号が”１”のときに前記第５キャパシタと前記第６キャパシタが並列に接続され、
    クロック信号によって前記第５スイッチが切り替えられて、該同期信号が”０”で該第２ゲイン選択信号が”０”のときに、該第５キャパシタの電荷が前記第７キャパシタに転送され、
    該同期信号が”０”で該第２ゲイン選択信号が”１”のときに、該第５キャパシタと該第６キャパシタの電荷が該第７キャパシタに転送される請求項１５に記載のアナログ−ディジタル変換器。
18. 前記アナログランプ発生手段は、同期信号によって前記第６スイッチが開閉制御されて、該同期信号が”１”のときに前記アナログランプ発生出力が電圧値０Ｖにリセットされ、
    第２ゲイン選択信号が複数のゲイン選択信号によって構成されており、該複数のゲイン選択信号によって前記第７−ｍスイッチが開閉制御されて、該複数のゲイン選択信号のうち該ゲイン選択信号が”１”に対応した前記第６−ｎキャパシタの一または複数と、前記第５キャパシタとが並列に接続され、
    クロック信号によって前記第５スイッチが切り替えられて、該同期信号が”０”で該第２ゲイン選択信号が”０”のときに、該第５キャパシタの電荷が前記第７キャパシタに転送され、
    該同期信号が”０”で該複数のゲイン選択信号が”１”の該第６−ｍキャパシタの一または複数と、該第５キャパシタとの電荷が該第７キャパシタに転送される請求項１６に記載のアナログ−ディジタル変換器。
19. マトリックス状に配列されて入射光を電子に光電変換して入力信号電圧として出力する複数の画素部と、
    該複数の画素部の画素配列の各行を順次選択するためのＹ軸デコーダと、
    該複数の画素部の画素配列の各列を選択するためのＸ軸デコーダと、
    請求項１〜１８のいずれかに記載のアナログ−ディジタル変換器とを有する固体撮像装置。
20. 請求項１〜１８のいずれかに記載のアナログ−ディジタル変換器を用いるかまたは請求項１９に記載の固体撮像装置を撮像部に用いた電子情報機器。

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