JP2008311285A

JP2008311285A - Semiconductor device, and test circuit and evaluation method using same

Info

Publication number: JP2008311285A
Application number: JP2007155151A
Authority: JP
Inventors: Keiichi Fujimoto; 敬一藤本
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-06-12
Filing date: 2007-06-12
Publication date: 2008-12-25

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that can avoid plasma damage to a gate insulating film and stably operate even when microfabricated, to provide a test circuit, and to provide an evaluation method using the same. <P>SOLUTION: The semiconductor device has an internal circuit 1 including a MOS transistor 4 having a first gate electrode, a first gate insulating film, and a source region and a drain region, a MOS transistor 3 for protection which is connected to the first gate electrode of the MOS transistor 4 and has a second gate electrode, a second gate insulating film, and a source region and a drain region and protects the internal circuit 1, a first metal film 2 connected to the first gate electrode of the MOS transistor 4 through the MOS transistor 3 for protection, and an electrode pad 5 for protection connected to the first gate electrode of the MOS transistor 3 for protection. The internal circuit 1 and first metal film 2 are connected through the MOS transistor 3 for protection. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタなどを備えた半導体装置、テスト回路、およびそれを用いた評価方法に関する。 The present invention relates to a semiconductor device including a MOS (Metal Oxide Semiconductor) transistor, a test circuit, and an evaluation method using the same.

従来から半導体製造プロセスにおいては、プラズマプロセスが数多く用いられている。しかしながら、プラズマプロセスでは、電極に電圧を印加することで、ＭＯＳデバイスのゲート絶縁膜へダメージを与えてしまうことがある。その結果、ＬＳＩ（Large Scale Integration）の良品率を低下させる、あるいは信頼性を劣化させるという問題が生じるおそれがある。 Conventionally, many plasma processes have been used in semiconductor manufacturing processes. However, in the plasma process, applying a voltage to the electrode may damage the gate insulating film of the MOS device. As a result, there may be a problem that the yield rate of LSI (Large Scale Integration) decreases or the reliability deteriorates.

この問題に対して、ダイオード保護素子が接続された構造を有するＭＯＳデバイスが提案されている（例えば、特許文献１参照）。図８は、ダイオード保護素子を有する従来の半導体装置を示す断面図である。 To solve this problem, a MOS device having a structure in which a diode protection element is connected has been proposed (see, for example, Patent Document 1). FIG. 8 is a cross-sectional view showing a conventional semiconductor device having a diode protection element.

図８に示すように、従来の半導体装置は、半導体基板１０１と、半導体基板１０１内に形成された素子分離用絶縁膜１０２と、ソース・ドレインとして機能する半導体拡散領域１０６と、半導体基板１０１上に形成されたゲート絶縁膜１０３およびゲート電極１０４と、ゲート絶縁膜１０３およびゲート電極１０４の側壁上に形成されたサイドウォール１０５とを備えている。さらに、従来の半導体装置は、素子分離用絶縁膜１０２に囲まれて形成されたｐｎ接合を有するダイオードの半導体拡散領域１０６ａと、半導体基板１０１上に形成された絶縁膜１０７と、半導体拡散領域１０６ａ上に形成され、絶縁膜１０７を貫通するプラグ１０８と、プラグ１０８を介して半導体拡散領域１０６ａに接続される配線層１０９とを備えている。
特開２０００−３２３５８２号公報 As shown in FIG. 8, a conventional semiconductor device includes a semiconductor substrate 101, an element isolation insulating film 102 formed in the semiconductor substrate 101, a semiconductor diffusion region 106 that functions as a source / drain, and a semiconductor substrate 101. The gate insulating film 103 and the gate electrode 104 formed on the gate insulating film 103 and the side wall 105 formed on the side walls of the gate insulating film 103 and the gate electrode 104 are provided. Further, the conventional semiconductor device includes a semiconductor diffusion region 106a of a diode having a pn junction formed surrounded by the element isolation insulating film 102, an insulating film 107 formed on the semiconductor substrate 101, and a semiconductor diffusion region 106a. A plug 108 formed on the insulating film 107 and a wiring layer 109 connected to the semiconductor diffusion region 106 a through the plug 108 is provided.
JP 2000-323582 A

ところが、上述の従来の半導体装置では、半導体装置のさらなる微細化に伴い、ゲート絶縁膜が薄膜化されると、ダイオード保護素子に比べてゲート絶縁膜の耐圧が小さくなるため、ダイオード保護素子が保護の役目を果たさず、プラズマプロセス時にゲート絶縁膜がダメージを受けるのを回避することができなくなるおそれがある。 However, in the above-described conventional semiconductor device, when the gate insulating film is thinned with further miniaturization of the semiconductor device, the breakdown voltage of the gate insulating film becomes smaller than that of the diode protective element, so that the diode protective element is protected. It may not be possible to avoid damaging the gate insulating film during the plasma process.

そこで、本発明は、上記課題に鑑み、ゲート絶縁膜に対するプラズマダメージを回避することができ、微細化されても安定に動作可能な半導体装置およびテスト回路と、該テスト回路を用いた評価方法を提供することを目的とする。 Therefore, in view of the above problems, the present invention provides a semiconductor device and a test circuit that can avoid plasma damage to a gate insulating film and that can stably operate even when miniaturized, and an evaluation method using the test circuit. The purpose is to provide.

上記の課題を解決するために、本発明に係る半導体装置は、第１のゲート電極、第１のゲート絶縁膜、ソース領域およびドレイン領域を有するＭＯＳトランジスタを含む内部回路と、前記ＭＯＳトランジスタの前記第１のゲート電極に接続され、第２のゲート電極、第２のゲート絶縁膜、ソース領域およびドレイン領域を有し、前記内部回路を保護するための保護用ＭＯＳトランジスタと、前記保護用ＭＯＳトランジスタを介して、前記ＭＯＳトランジスタの前記第１のゲート電極に接続される第１の金属膜と、前記保護用ＭＯＳトランジスタの前記第１のゲート電極に接続された保護用電極パッドとを備えている。 In order to solve the above problems, a semiconductor device according to the present invention includes an internal circuit including a MOS transistor having a first gate electrode, a first gate insulating film, a source region, and a drain region, and the MOS transistor A protective MOS transistor connected to the first gate electrode, having a second gate electrode, a second gate insulating film, a source region and a drain region, and protecting the internal circuit; and the protective MOS transistor Via a first metal film connected to the first gate electrode of the MOS transistor, and a protective electrode pad connected to the first gate electrode of the protective MOS transistor .

この構成によれば、第１の金属膜と内部回路との間に、保護用ＭＯＳトランジスタが設けられているため、プラズマプロセスにより内部回路の外方に、例えば電極パッドとして機能する金属膜を形成する際に、プラズマチャージング電流が保護用ＭＯＳトランジスタを介して内部回路のＭＯＳトランジスタトランジスタに流入してしまうのを抑制できる。そのため、プラズマプロセス中に発生した荷電粒子が、ＭＯＳトランジスタの第１のゲート電極に蓄積される結果、第１のゲート電極下に設けられた第１のゲート絶縁膜が劣化するのを抑えることが可能となる。従って、本発明の半導体装置を用いれば、内部回路内のＭＯＳトランジスタにおいて、プラズマダメージによるゲート絶縁膜の劣化を抑制することができ、微細化されても安定に動作可能な半導体装置を実現することができる。 According to this configuration, since the protective MOS transistor is provided between the first metal film and the internal circuit, the metal film functioning as, for example, an electrode pad is formed outside the internal circuit by a plasma process. In doing so, it is possible to suppress the plasma charging current from flowing into the MOS transistor transistor of the internal circuit via the protection MOS transistor. Therefore, it is possible to suppress deterioration of the first gate insulating film provided under the first gate electrode as a result of the charged particles generated during the plasma process being accumulated in the first gate electrode of the MOS transistor. It becomes possible. Therefore, by using the semiconductor device of the present invention, it is possible to suppress the deterioration of the gate insulating film due to plasma damage in the MOS transistor in the internal circuit, and to realize a semiconductor device that can operate stably even when miniaturized. Can do.

なお、平面的に見て前記第１の金属膜の面積は、前記第１のゲート電極の面積よりも大きくてもよい。この場合、第１の金属膜を形成する際のプラズマプロセスにおいて、多くの荷電粒子が第１のゲート電極に蓄積されるおそれがあるため、第１のゲート絶縁膜に対するプラズマダメージをより効果的に抑制することができる。 Note that the area of the first metal film in plan view may be larger than the area of the first gate electrode. In this case, in the plasma process when forming the first metal film, a large amount of charged particles may accumulate in the first gate electrode, so that the plasma damage to the first gate insulating film can be more effectively performed. Can be suppressed.

また、前記第２のゲート電極に接続され、少なくとも前記第２のゲート電極の上方を覆うように形成された第２の金属膜をさらに備えており、前記第２の金属膜を介して、前記保護用ＭＯＳトランジスタの前記第２のゲート電極と前記保護用電極パッドは接続されていてもよい。 The apparatus further includes a second metal film connected to the second gate electrode and formed so as to cover at least the upper part of the second gate electrode. The second gate electrode of the protection MOS transistor and the protection electrode pad may be connected.

この場合、保護用ＭＯＳトランジスタの上方を覆う第２の金属膜が設けられているため、例えば第２の金属膜の上層に保護用電極パッドを形成する際に、プラズマプロセス中に照射される光が保護用ＭＯＳトランジスタに当たるのを防ぐことができる。そのため、プラズマプロセス中の光の悪影響により、保護用ＭＯＳトランジスタのソース・ドレイン間の抵抗値が減少するのを抑制できる。その結果、保護用ＭＯＳトランジスタを正常に機能させ、内部回路内のＭＯＳトランジスタを保護することできるため、プラズマプロセスによる第１のゲート絶縁膜の劣化を効果的に抑制することができる。 In this case, since the second metal film that covers the upper side of the protective MOS transistor is provided, for example, when the protective electrode pad is formed on the upper layer of the second metal film, the light irradiated during the plasma process is emitted. Can be prevented from hitting the protective MOS transistor. Therefore, it is possible to suppress a decrease in the resistance value between the source and the drain of the protection MOS transistor due to an adverse effect of light during the plasma process. As a result, the protection MOS transistor can function normally and the MOS transistor in the internal circuit can be protected, so that deterioration of the first gate insulating film due to the plasma process can be effectively suppressed.

なお、平面的に見て前記第２のゲート電極の面積は、前記第１のゲート電極の面積よりも大きくてもよい。この場合、第２のゲート電極に流入するプラズマチャージング電流の電流密度を小さくすることができ、第２のゲート絶縁膜に対するプラズマダメージを小さくすることができる。従って、保護用ＭＯＳトランジスタが不具合なく動作することができ、内部回路をプラズマダメージから十分に保護することが可能となる。 Note that the area of the second gate electrode in plan view may be larger than the area of the first gate electrode. In this case, the current density of the plasma charging current flowing into the second gate electrode can be reduced, and the plasma damage to the second gate insulating film can be reduced. Therefore, the protective MOS transistor can operate without any trouble, and the internal circuit can be sufficiently protected from plasma damage.

また、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも大きくてもよい。この場合、十分に大きな膜厚を有する第２の絶縁膜を備えていることで、ゲート絶縁膜の耐圧性を向上させることできる。 The film thickness of the second gate insulating film may be larger than the film thickness of the first gate insulating film. In this case, by providing the second insulating film having a sufficiently large film thickness, the pressure resistance of the gate insulating film can be improved.

次に、本発明のテスト回路は、ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有する評価用ＭＯＳトランジスタと、前記評価用ＭＯＳトランジスタの前記ゲート電極に接続され、前記評価用ＭＯＳトランジスタを保護するための保護用ＭＯＳトランジスタと、前記保護用ＭＯＳトランジスタを介して、前記評価用ＭＯＳトランジスタの前記ゲート電極に接続される金属膜と、前記評価用ＭＯＳトランジスタのゲート電極と前記保護用ＭＯＳトランジスタとに接続されたアンテナパターンとを備えており、前記評価用ＭＯＳトランジスタの特性を測定することで、前記アンテナパターンの特性を評価するテスト回路である。 Next, the test circuit according to the present invention protects the evaluation MOS transistor connected to the evaluation MOS transistor having a gate electrode, a gate insulating film, a source region and a drain region, and the gate electrode of the evaluation MOS transistor. A protection MOS transistor, a metal film connected to the gate electrode of the evaluation MOS transistor via the protection MOS transistor, a gate electrode of the evaluation MOS transistor, and the protection MOS transistor And a test circuit for evaluating the characteristics of the antenna pattern by measuring the characteristics of the evaluation MOS transistor.

この構成によれば、金属膜が評価用ＭＯＳトランジスタと直接接続されておらず、保護用ＭＯＳトランジスタを介して評価用ＭＯＳトランジスタのゲート電極に接続されている。これにより、金属膜を形成する際にプラズマチャージング電流が発生しても、該プラズマチャージング電流が保護用ＭＯＳトランジスタを介して評価用ＭＯＳトランジスタのゲート電極に流入するのを抑制することができる。その結果、本発明のテスト回路を用いれば、パッドからのプラズマダメージなど、他の要因を考慮することなく、アンテナパターンが評価用ＭＯＳトランジスタに及ぼす影響だけを評価することが可能となる。従って、アンテナパターンの正確な評価を行うことができるため、本発明のテスト回路を回路設計に利用することで、信頼性の高い半導体装置を実現できる。 According to this configuration, the metal film is not directly connected to the evaluation MOS transistor, but is connected to the gate electrode of the evaluation MOS transistor via the protection MOS transistor. Thus, even if a plasma charging current is generated when forming the metal film, the plasma charging current can be prevented from flowing into the gate electrode of the evaluation MOS transistor via the protection MOS transistor. . As a result, by using the test circuit of the present invention, it is possible to evaluate only the influence of the antenna pattern on the evaluation MOS transistor without considering other factors such as plasma damage from the pad. Therefore, since the antenna pattern can be accurately evaluated, a highly reliable semiconductor device can be realized by using the test circuit of the present invention for circuit design.

次に、本発明の評価方法は、評価用ＭＯＳトランジスタ、保護用ＭＯＳトランジスタ、金属膜、およびアンテナパターンを備えたテスト回路を用いた評価方法であって、前記保護用ＭＯＳトランジスタを介して、前記評価用ＭＯＳトランジスタのゲート電極と前記金属膜とが接続され、且つ、前記アンテナパターンが前記保護用ＭＯＳトランジスタと前記評価用ＭＯＳトランジスタの前記ゲート電極とに接続されているテスト回路を準備するステップ（ａ）と、前記評価用ＭＯＳトランジスタのドレイン電流値を測定することで、前記アンテナパターンの特性を評価するステップ（ｂ）とを備えている。 Next, the evaluation method of the present invention is an evaluation method using a test circuit including an evaluation MOS transistor, a protection MOS transistor, a metal film, and an antenna pattern, and Preparing a test circuit in which the gate electrode of the evaluation MOS transistor and the metal film are connected, and the antenna pattern is connected to the protection MOS transistor and the gate electrode of the evaluation MOS transistor ( a) and a step (b) of evaluating the characteristics of the antenna pattern by measuring a drain current value of the evaluation MOS transistor.

この評価方法では、保護用ＭＯＳトランジスタを介することで金属膜と直接接続されない評価用ＭＯＳトランジスタの特性を測定することにより、アンテナパターンの特性を評価している。この方法の場合、評価用ＭＯＳトランジスタが、例えば金属膜を形成する際のプラズマダメージの影響をほとんど受けることがないため、アンテナパターンが評価用ＭＯＳトランジスタに及ぼす影響だけを正確に評価することが可能となる。その結果、本発明の評価方法を用いれば、信頼性の高い回路設計を比較的容易に行うことができるため、良好な特性を示す半導体装置を実現できる。 In this evaluation method, the characteristics of the antenna pattern are evaluated by measuring the characteristics of the evaluation MOS transistor that is not directly connected to the metal film through the protective MOS transistor. In this method, the evaluation MOS transistor is hardly affected by, for example, plasma damage when forming a metal film, so that only the influence of the antenna pattern on the evaluation MOS transistor can be accurately evaluated. It becomes. As a result, if the evaluation method of the present invention is used, a highly reliable circuit design can be performed relatively easily, so that a semiconductor device exhibiting good characteristics can be realized.

本発明の半導体装置によれば、内部回路内のトランジスタにおいて、ゲート絶縁膜に対するプラズマダメージを抑制することができるため、安定した動作が可能で、信頼性の高い半導体装置を実現できる。 According to the semiconductor device of the present invention, plasma damage to the gate insulating film can be suppressed in the transistor in the internal circuit, so that a stable operation is possible and a highly reliable semiconductor device can be realized.

また、本発明のテスト回路およびそれを用いた評価方法によれば、評価用ＭＯＳトランジスタを用いて、アンテナパターンの評価を正確に行うことができるため、信頼性が高く、良好な特性を示す半導体装置を比較的容易に設計することが可能となる。 In addition, according to the test circuit of the present invention and the evaluation method using the same, the antenna pattern can be accurately evaluated using the evaluation MOS transistor, so that the semiconductor having high reliability and good characteristics can be obtained. The apparatus can be designed relatively easily.

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。図１は、本実施形態に係る半導体装置の構成の一部を示す概略図である。 (First embodiment)
A semiconductor device according to the first embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a schematic view showing a part of the configuration of the semiconductor device according to the present embodiment.

図１に示すように、本実施形態の半導体装置は、半導体基板（図示せず）上に形成され、ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有するＭＯＳトランジスタ４を含む内部回路１と、内部回路１に接続され、ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有する保護用ＭＯＳトランジスタ３と、金属膜からなり、保護用ＭＯＳトランジスタ３を介して内部回路１に接続され、外部回路からの電気信号の入力および内部回路１からの電気信号の出力を行うためのパッド２と、保護用ＭＯＳトランジスタ３のゲート電極に接続された保護用パッド５とを備えている。より詳細には、保護用ＭＯＳトランジスタ３のソース領域およびドレイン領域の一方が、内部回路１内に形成されたＭＯＳトランジスタ４のゲート電極に接続され、保護用ＭＯＳトランジスタ３のソース領域およびドレイン領域のうち内部回路１に接続されない方の領域が、パッド２に接続される。なお、保護用ＭＯＳトランジスタ３は、ソース・ドレイン間の抵抗値が十分大きくなるように設計されていると好ましい。 As shown in FIG. 1, the semiconductor device of this embodiment includes an internal circuit 1 formed on a semiconductor substrate (not shown) and including a MOS transistor 4 having a gate electrode, a gate insulating film, a source region, and a drain region. A protective MOS transistor 3 having a gate electrode, a gate insulating film, a source region and a drain region, and a metal film, connected to the internal circuit 1 and connected to the internal circuit 1 through the protective MOS transistor 3 A pad 2 for inputting an electric signal from the circuit and outputting an electric signal from the internal circuit 1 and a protection pad 5 connected to the gate electrode of the protection MOS transistor 3 are provided. More specifically, one of the source region and the drain region of protection MOS transistor 3 is connected to the gate electrode of MOS transistor 4 formed in internal circuit 1, and the source region and drain region of protection MOS transistor 3 are connected. Of these, the region not connected to the internal circuit 1 is connected to the pad 2. The protective MOS transistor 3 is preferably designed so that the resistance value between the source and the drain is sufficiently large.

図１に示す本実施形態の半導体装置では、パッド２と内部回路１との間に、保護用ＭＯＳトランジスタ３が設けられている。この構成によると、プラズマプロセスにより内部回路１の外方にパッド２を形成する際に、プラズマチャージング電流が保護用ＭＯＳトランジスタ３を介して内部回路１のＭＯＳトランジスタ４まで流れてしまうのを抑制することができる。そのため、プラズマプロセス中に発生した荷電粒子が、ＭＯＳトランジスタ４のゲート電極に蓄積される結果、該ゲート電極下に設けられたゲート絶縁膜が劣化するのを抑えることが可能となる。従って、本実施形態の半導体装置によれば、内部回路１内のＭＯＳトランジスタにおいて、プラズマダメージによるゲート絶縁膜の劣化を抑制することができ、微細化されても安定に動作可能な半導体装置を実現することができる。 In the semiconductor device of this embodiment shown in FIG. 1, a protective MOS transistor 3 is provided between the pad 2 and the internal circuit 1. According to this configuration, when the pad 2 is formed outside the internal circuit 1 by the plasma process, the plasma charging current is prevented from flowing to the MOS transistor 4 of the internal circuit 1 via the protection MOS transistor 3. can do. Therefore, it is possible to suppress deterioration of the gate insulating film provided under the gate electrode as a result of the charged particles generated during the plasma process being accumulated in the gate electrode of the MOS transistor 4. Therefore, according to the semiconductor device of this embodiment, in the MOS transistor in the internal circuit 1, the deterioration of the gate insulating film due to plasma damage can be suppressed, and a semiconductor device that can operate stably even when miniaturized is realized. can do.

なお、ソース・ドレイン間の抵抗が比較的大きい保護用ＭＯＳトランジスタ３を用いると、パッド２を形成する際に発生するプラズマチャージング電流が内部回路１まで流入するのを、より抑えることができるため好ましい。また、金属膜からなるパッド２の面積が、内部回路１のＭＯＳトランジスタ４のゲート電極の面積よりも平面的に見て大きいと、内部回路１内のゲート絶縁膜に対するプラズマダメージをより効果的に抑制することができる。 If the protective MOS transistor 3 having a relatively large resistance between the source and the drain is used, the plasma charging current generated when the pad 2 is formed can be further suppressed from flowing into the internal circuit 1. preferable. If the area of the pad 2 made of a metal film is larger than the area of the gate electrode of the MOS transistor 4 in the internal circuit 1 in plan view, plasma damage to the gate insulating film in the internal circuit 1 can be more effectively performed. Can be suppressed.

続いて、本実施形態の半導体装置の効果を説明する。本願発明者は、本実施形態の効果を確認するために、図２（ａ）、（ｂ）に示すパターンを有する評価用の半導体装置を作製し、各半導体装置のドレイン電流値を測定した。図２（ａ）は、本実施形態の半導体装置の参考例に係る評価パターンを示す概略図であり、図２（ｂ）は、本実施形態の半導体装置に係る評価パターンを示す概略図である。ここで、図２（ａ）に示す評価パターンを有する参考例の半導体装置は、評価用ＭＯＳトランジスタ７のゲートと直接接続されたパッド６ａと、保護用ＭＯＳトランジスタ８を介して評価用ＭＯＳトランジスタ７のゲートに接続されたパッド６ｂと、保護用ＭＯＳトランジスタ８のゲートに接続された保護用パッド６ｃとを備えている。一方、図２（ｂ）に示す評価パターンを有する半導体装置は、上述の図１に示す半導体装置と同様で、保護用ＭＯＳトランジスタ８を介して評価用ＭＯＳトランジスタ７のゲートに接続されたパッド６ｂと、保護用パッド５とを備えている。なお、図２（ａ）、（ｂ）に示す各評価用半導体装置において、評価用ＭＯＳトランジスタ７のソースおよびドレインは、パッド６ｄにそれぞれ接続されている。 Next, effects of the semiconductor device of this embodiment will be described. In order to confirm the effect of this embodiment, the inventor of the present application manufactured an evaluation semiconductor device having the patterns shown in FIGS. 2A and 2B and measured the drain current value of each semiconductor device. FIG. 2A is a schematic diagram illustrating an evaluation pattern according to a reference example of the semiconductor device of the present embodiment, and FIG. 2B is a schematic diagram illustrating an evaluation pattern according to the semiconductor device of the present embodiment. . Here, in the semiconductor device of the reference example having the evaluation pattern shown in FIG. 2A, the evaluation MOS transistor 7 is connected via the pad 6 a directly connected to the gate of the evaluation MOS transistor 7 and the protection MOS transistor 8. A pad 6b connected to the gate of the protective MOS transistor 8 and a protective pad 6c connected to the gate of the protective MOS transistor 8. On the other hand, the semiconductor device having the evaluation pattern shown in FIG. 2B is the same as the semiconductor device shown in FIG. 1 described above, and the pad 6b connected to the gate of the evaluation MOS transistor 7 through the protection MOS transistor 8. And a protective pad 5. In each evaluation semiconductor device shown in FIGS. 2A and 2B, the source and drain of the evaluation MOS transistor 7 are connected to the pad 6d.

評価方法としては、まず、評価用ＭＯＳトランジスタ７のソースを接地し、保護用ＭＯＳトランジスタ８のゲートおよび評価用ＭＯＳトランジスタ７のドレインをある一定の電位に固定する。次に、前述の状態で、保護用ＭＯＳトランジスタ８のドレインに対して一定の電位を与え、この時に評価用ＭＯＳトランジスタ７を流れるドレイン電流値を測定する。以上の評価方法により測定した結果の度数分布を図２（ｃ）に示す。なお、図２（ｃ）に示す度数分布は、図２（ａ）、（ｂ）に示す評価パターンをそれぞれ２４サンプルずつ準備し、各サンプルに対して同じ測定を行った結果である。 As an evaluation method, first, the source of the evaluation MOS transistor 7 is grounded, and the gate of the protection MOS transistor 8 and the drain of the evaluation MOS transistor 7 are fixed to a certain potential. Next, in the state described above, a constant potential is applied to the drain of the protection MOS transistor 8, and the value of the drain current flowing through the evaluation MOS transistor 7 at this time is measured. FIG. 2C shows the frequency distribution as a result of measurement by the above evaluation method. Note that the frequency distribution shown in FIG. 2C is a result of preparing the evaluation patterns shown in FIGS. 2A and 2B by 24 samples and performing the same measurement on each sample.

図２（ｃ）は、各評価用半導体装置におけるドレイン電流値を測定した結果の度数分布を示す図である。図２（ｃ）より、図２（ａ）に示す半導体装置は、図２（ｂ）に示す半導体装置に比べてドレイン電流値が減少しており、且つ、評価用ＭＯＳトランジスタ７の特性が不安定になっていることがわかる。一方、図２（ｂ）に示す半導体装置では、評価用ＭＯＳトランジスタの特性は安定している。これらの結果より、保護用ＭＯＳトランジスタ８を介してパッド６ｂと評価用ＭＯＳトランジスタ７のゲートとが接続されている場合、評価用ＭＯＳトランジスタ７は良好な特性を示すことがわかった。以上の評価より、本実施形態の半導体装置の効果を確認することができた。 FIG. 2C is a diagram showing a frequency distribution as a result of measuring a drain current value in each evaluation semiconductor device. 2C, the semiconductor device shown in FIG. 2A has a drain current value smaller than that of the semiconductor device shown in FIG. 2B, and the characteristics of the evaluation MOS transistor 7 are poor. You can see that it is stable. On the other hand, in the semiconductor device shown in FIG. 2B, the characteristics of the evaluation MOS transistor are stable. From these results, it was found that when the pad 6b and the gate of the evaluation MOS transistor 7 are connected via the protective MOS transistor 8, the evaluation MOS transistor 7 exhibits good characteristics. From the above evaluation, the effect of the semiconductor device of this embodiment has been confirmed.

なお、本実施形態の半導体装置では、信号の入力または出力に用いられるパッド２を例に挙げて説明したが、これに限られるものではなく、アルミニウムや銅で形成された長距離の電源配線など、内部回路素子の電極（ＭＯＳトランジスタ４のゲート電極）に比べて十分に大きなサイズの金属膜が設けられる場合にも、上述と同様な効果が得られる。 In the semiconductor device of this embodiment, the pad 2 used for signal input or output has been described as an example. However, the present invention is not limited to this, and a long-distance power supply line formed of aluminum or copper is used. Even when a sufficiently large metal film is provided as compared with the electrode of the internal circuit element (the gate electrode of the MOS transistor 4), the same effect as described above can be obtained.

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図３を参照しながら説明する。図３は、本実施形態の半導体装置の構成を示す断面図である。 (Second Embodiment)
A semiconductor device according to the second embodiment of the present invention will be described below with reference to FIG. FIG. 3 is a cross-sectional view showing the configuration of the semiconductor device of this embodiment.

図３に示すように、本実施形態の半導体装置は、半導体基板２０上に形成され、ソース・ドレイン領域４ｄ、ゲート絶縁膜４ａ、ゲート電極４ｂ、およびサイドウォール４ｃを有するＭＯＳトランジスタ４を含む内部回路１と、半導体基板２０上に設けられた絶縁膜１０と、ＭＯＳトランジスタ４のゲート電極４ｂにコンタクトプラグ１１および配線層１２を介して接続され、ソース・ドレイン領域３ｄ、ゲート絶縁膜３ａ、ゲート電極３ｂ、サイドウォール３ｃを有する保護用ＭＯＳトランジスタ３と、金属膜からなり、コンタクトプラグ１１を介して保護用ＭＯＳトランジスタ３のゲート電極３ｂに接続され、ゲート電極３ｂの上方を覆うように設けられた配線層１２ａと、コンタクトプラグ１１および配線層１２ａを介して保護用ＭＯＳトランジスタ３のゲート電極３ｂに接続された保護用電極パッド（図示せず）とを備えている。より詳細には、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄの一方は、ＭＯＳトランジスタ４のゲート電極４ｂにコンタクトプラグ１１および配線層１２を介して接続されている。また、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄのうち、ゲート電極４ｂに接続されない方の領域は、コンタクトプラグ１１および配線層１２を介して、金属膜からなり、例えば信号の入力または出力に用いられるパッド（図示せず）に接続されている。なお、内部回路１のＭＯＳトランジスタ４のソース・ドレイン領域４ｄと、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄとは、素子分離用絶縁膜９により分離されている。ここで、保護用ＭＯＳトランジスタ３は、ソース・ドレイン間の抵抗値が十分大きくなるように設計されていると好ましい。 As shown in FIG. 3, the semiconductor device of this embodiment includes an MOS transistor 4 formed on a semiconductor substrate 20 and including a MOS transistor 4 having a source / drain region 4d, a gate insulating film 4a, a gate electrode 4b, and a sidewall 4c. The circuit 1, the insulating film 10 provided on the semiconductor substrate 20, and the gate electrode 4b of the MOS transistor 4 are connected via the contact plug 11 and the wiring layer 12, and the source / drain region 3d, the gate insulating film 3a, the gate The protective MOS transistor 3 having the electrode 3b and the side wall 3c and a metal film are connected to the gate electrode 3b of the protective MOS transistor 3 through the contact plug 11 so as to cover the upper side of the gate electrode 3b. The protective MO through the contact wiring layer 12a, the contact plug 11 and the wiring layer 12a. And a protective electrode pad connected to the gate electrode 3b of the transistor 3 (not shown). More specifically, one of the source / drain regions 3 d of the protection MOS transistor 3 is connected to the gate electrode 4 b of the MOS transistor 4 via the contact plug 11 and the wiring layer 12. Of the source / drain region 3d of the protection MOS transistor 3, the region not connected to the gate electrode 4b is made of a metal film via the contact plug 11 and the wiring layer 12, and is used for signal input or output, for example. It is connected to a pad (not shown) used. The source / drain region 4d of the MOS transistor 4 of the internal circuit 1 and the source / drain region 3d of the protection MOS transistor 3 are separated by an element isolation insulating film 9. Here, the protective MOS transistor 3 is preferably designed so that the resistance value between the source and the drain is sufficiently large.

本実施形態の半導体装置の特徴は、内部回路１とパッド（図示せず）とが保護用ＭＯＳトランジスタ３を介して接続されており、且つ、保護用ＭＯＳトランジスタ３の上方を覆う配線層１２ａが設けられていることにある。この構成によれば、まず、保護用ＭＯＳトランジスタ３が設けられていることで、パッドを形成する際に発生するプラズマチャージング電流が内部回路１まで流入するのを抑制することができる。さらに、配線層１２ａが設けられていると、例えば保護用電極パッドを形成する際のプラズマプロセス中に照射される光が、保護用ＭＯＳトランジスタ３に当たるのを防ぐことができる。ここで、保護用ＭＯＳトランジスタ３にプラズマプロセス中の光が照射されると、保護用ＭＯＳトランジスタ３のソース・ドレイン間の抵抗値が減少し、保護用ＭＯＳトランジスタ３の特性が劣化してしまうおそれがある。そのため、本実施形態の半導体装置では、配線層１２ａを設けることで、保護用ＭＯＳトランジスタ３のソース・ドレイン間の抵抗値の減少を抑制することができる。その結果、保護用ＭＯＳトランジスタ３を正常に機能させ、内部回路１を保護することができるため、内部回路１内のＭＯＳトランジスタ４において、プラズマプロセスによるゲート絶縁膜４ａの劣化を効果的に抑制することができる。 The feature of the semiconductor device of this embodiment is that an internal circuit 1 and a pad (not shown) are connected via a protective MOS transistor 3 and a wiring layer 12a covering the protective MOS transistor 3 is provided. It is in being provided. According to this configuration, first, by providing the protection MOS transistor 3, it is possible to suppress the plasma charging current generated when the pad is formed from flowing into the internal circuit 1. Furthermore, when the wiring layer 12a is provided, it is possible to prevent the light irradiated during the plasma process when forming the protective electrode pad from hitting the protective MOS transistor 3, for example. Here, if the protective MOS transistor 3 is irradiated with light during the plasma process, the resistance value between the source and the drain of the protective MOS transistor 3 may decrease, and the characteristics of the protective MOS transistor 3 may be deteriorated. There is. Therefore, in the semiconductor device of this embodiment, the provision of the wiring layer 12a can suppress a decrease in the resistance value between the source and drain of the protection MOS transistor 3. As a result, since the protection MOS transistor 3 can function normally and the internal circuit 1 can be protected, the deterioration of the gate insulating film 4a due to the plasma process is effectively suppressed in the MOS transistor 4 in the internal circuit 1. be able to.

なお、金属膜からなるパッド（図示せず）の面積が、内部回路１のＭＯＳトランジスタ４のゲート電極４ｂの面積よりも平面的に見て大きいと、上述の効果がより顕著に得られるため好ましい。 Note that it is preferable that the area of the pad (not shown) made of a metal film is larger in plan view than the area of the gate electrode 4b of the MOS transistor 4 of the internal circuit 1 because the above-described effects can be obtained more remarkably. .

また、ソース・ドレイン間の抵抗が比較的大きい保護用ＭＯＳトランジスタ３を用いると、パッド２を形成する際に発生するプラズマチャージング電流が内部回路１に流入するのを、より確実に抑えることができるため好ましい。 Further, when the protective MOS transistor 3 having a relatively large resistance between the source and the drain is used, it is possible to more reliably suppress the plasma charging current generated when the pad 2 is formed from flowing into the internal circuit 1. This is preferable because it is possible.

なお、本実施形態の半導体装置では、信号の入力または出力に用いられるパッド２を例に挙げて説明したが、これに限られるものではなく、アルミニウムや銅で形成された長距離の電源配線など、内部回路素子の電極（ＭＯＳトランジスタ４のゲート電極４ｂ）に比べて十分に大きなサイズの金属膜が設けられる場合にも、上述と同様な効果が得られる。 In the semiconductor device of this embodiment, the pad 2 used for signal input or output has been described as an example. However, the present invention is not limited to this, and a long-distance power supply line formed of aluminum or copper is used. Even when a sufficiently large metal film is provided in comparison with the internal circuit element electrode (the gate electrode 4b of the MOS transistor 4), the same effect as described above can be obtained.

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図４および図５を参照しながら説明する。図４は、本実施形態の半導体装置の構成を示す断面図である。また、図５は、本実施形態の半導体装置の変形例を示す断面図である。なお、本実施形態の半導体装置は、上述の第２の半導体装置と一部の構成を除いて同様であるため、簡略化して説明する。 (Third embodiment)
A semiconductor device according to the third embodiment of the present invention will be described below with reference to FIGS. FIG. 4 is a cross-sectional view showing the configuration of the semiconductor device of this embodiment. FIG. 5 is a cross-sectional view showing a modification of the semiconductor device of this embodiment. Note that the semiconductor device of this embodiment is the same as the above-described second semiconductor device except for a part of the configuration, and thus will be described in a simplified manner.

図４に示すように、本実施形態の半導体装置は、半導体基板２０上に形成されたＭＯＳトランジスタ４を含む内部回路１と、ＭＯＳトランジスタ４のゲート電極４ｂにコンタクトプラグ１１および配線層１２を介して接続された保護用ＭＯＳトランジスタ３と、絶縁膜１０を貫通するコンタクトプラグ１１を介して、保護用ＭＯＳトランジスタ３のゲート電極３ｂに接続された配線層１２とを備えている。なお、ＭＯＳトランジスタ４は、ソース・ドレイン領域４ｄ、ゲート絶縁膜４ａ、ゲート電極４ｂ、およびサイドウォール４ｃから構成されている。一方、保護用ＭＯＳトランジスタ３は、ソース・ドレイン領域３ｄ、ゲート絶縁膜３ａ、ゲート電極３ｂ、およびサイドウォール３ｃから構成されている。また、ＭＯＳトランジスタ４のソース・ドレイン領域４ｄと、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄとは、素子分離用絶縁膜９により分離されている。 As shown in FIG. 4, the semiconductor device of this embodiment includes an internal circuit 1 including a MOS transistor 4 formed on a semiconductor substrate 20, and a gate electrode 4 b of the MOS transistor 4 via a contact plug 11 and a wiring layer 12. And a wiring layer 12 connected to the gate electrode 3b of the protective MOS transistor 3 through a contact plug 11 penetrating the insulating film 10. The MOS transistor 4 includes a source / drain region 4d, a gate insulating film 4a, a gate electrode 4b, and a sidewall 4c. On the other hand, the protection MOS transistor 3 includes a source / drain region 3d, a gate insulating film 3a, a gate electrode 3b, and a sidewall 3c. The source / drain region 4d of the MOS transistor 4 and the source / drain region 3d of the protection MOS transistor 3 are separated by an element isolation insulating film 9.

ここで、本実施形態の半導体装置において、保護用ＭＯＳトランジスタ３のゲート長は、内部回路１のＭＯＳトランジスタ４のゲート長よりも長くなっている。具体的には、平面視した面積がＭＯＳトランジスタ４のゲート電極４ｂの面積に対して例えば１０倍となるように、保護用ＭＯＳトランジスタ３のゲート電極３ｂは十分に大きな面積を有している。 Here, in the semiconductor device of this embodiment, the gate length of the protection MOS transistor 3 is longer than the gate length of the MOS transistor 4 of the internal circuit 1. Specifically, the gate electrode 3b of the protection MOS transistor 3 has a sufficiently large area so that the area in plan view is, for example, 10 times the area of the gate electrode 4b of the MOS transistor 4.

また、本実施形態の半導体装置では、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄの一方は、ＭＯＳトランジスタ４のゲート電極４ｂにコンタクトプラグ１１および配線層１２を介して接続される。また、保護用ＭＯＳトランジスタ３のソース・ドレイン領域３ｄのうちゲート電極４ｂに接続されない方の領域は、コンタクトプラグ１１および配線層１２を介して、金属膜からなる例えばパッド（図示せず）に接続される。さらに、図示は省略するが、コンタクトプラグ１１および配線層１２を介して、保護用ＭＯＳトランジスタ３のゲート電極３ｂに接続された保護用パッド（図示せず）が形成されている。ここで、保護用ＭＯＳトランジスタ３は、ソース・ドレイン間の抵抗値が十分大きくなるように設計されていると好ましい。 In the semiconductor device of this embodiment, one of the source / drain regions 3 d of the protection MOS transistor 3 is connected to the gate electrode 4 b of the MOS transistor 4 via the contact plug 11 and the wiring layer 12. Further, of the source / drain region 3d of the protective MOS transistor 3, the region not connected to the gate electrode 4b is connected to, for example, a pad (not shown) made of a metal film via the contact plug 11 and the wiring layer 12. Is done. Further, although not shown, a protection pad (not shown) connected to the gate electrode 3 b of the protection MOS transistor 3 is formed via the contact plug 11 and the wiring layer 12. Here, the protective MOS transistor 3 is preferably designed so that the resistance value between the source and the drain is sufficiently large.

本実施形態の半導体装置の特徴は、内部回路１とパッド（図示せず）との間に、内部回路１に設けられたＭＯＳトランジスタ４よりもゲート長が長い保護用ＭＯＳトランジスタ３が設けられていることにある。ここで、プラズマプロセスを用いて保護用ＭＯＳトランジスタ３の上方に保護用パッド（図示せず）を形成する場合、プラズマチャージング電流が保護用ＭＯＳトランジスタ３のゲート電極３ｂが流れるおそれがある。この時、本実施形態の半導体装置のように、ゲート長が比較的長く、平面視した面積が十分に大きいゲート電極３ｂを備えていると、ゲート電極３ｂに流入するプラズマチャージング電流の電流密度を小さくすることができるため、ゲート電極３ｂ下に設けられたゲート絶縁膜３ａに対してプラズマチャージング電流が及ぼすダメージを小さくすることができる。その結果、プラズマプロセスにより保護用パッドが形成されても、保護用ＭＯＳトランジスタ３が不具合なく動作することができ、内部回路１をプラズマダメージから十分に保護することが可能となる。従って、本実施形態の半導体装置によれば、内部回路１内のＭＯＳトランジスタにおいて、プラズマダメージによるゲート絶縁膜の劣化を抑制することができ、微細化されても安定に動作可能な半導体装置を実現することができる。 A feature of the semiconductor device of this embodiment is that a protective MOS transistor 3 having a gate length longer than that of the MOS transistor 4 provided in the internal circuit 1 is provided between the internal circuit 1 and a pad (not shown). There is to be. Here, when a protective pad (not shown) is formed above the protective MOS transistor 3 using a plasma process, a plasma charging current may flow through the gate electrode 3 b of the protective MOS transistor 3. At this time, if the gate electrode 3b having a relatively long gate length and a sufficiently large area in plan view is provided as in the semiconductor device of the present embodiment, the current density of the plasma charging current flowing into the gate electrode 3b Therefore, the damage caused by the plasma charging current to the gate insulating film 3a provided under the gate electrode 3b can be reduced. As a result, even if the protective pad is formed by the plasma process, the protective MOS transistor 3 can operate without any problem, and the internal circuit 1 can be sufficiently protected from plasma damage. Therefore, according to the semiconductor device of this embodiment, in the MOS transistor in the internal circuit 1, the deterioration of the gate insulating film due to plasma damage can be suppressed, and a semiconductor device that can operate stably even when miniaturized is realized. can do.

また、本実施形態の半導体装置の変形例として、図５に示す構成を有する半導体装置を用いてもよい。なお、ゲート絶縁膜３ａ以外の構成については、上述の図３に示す半導体装置と同様であるため、詳細な説明は省略する。 Further, as a modification of the semiconductor device of this embodiment, a semiconductor device having the configuration shown in FIG. 5 may be used. Note that the configuration other than the gate insulating film 3a is the same as that of the semiconductor device shown in FIG.

図５に示すように、本実施形態の半導体装置の変形例では、保護用ＭＯＳトランジスタ３のゲート絶縁膜３ａの膜厚が、内部回路１のＭＯＳトランジスタ４のゲート絶縁膜４ａの膜厚よりも大きくなっている。具体的には、ゲート絶縁膜４ａの膜厚の例えば３倍となるように、保護用ＭＯＳトランジスタ３のゲート絶縁膜３ａは、十分に大きな膜厚で形成されている。 As shown in FIG. 5, in the modification of the semiconductor device of this embodiment, the thickness of the gate insulating film 3 a of the protection MOS transistor 3 is larger than the thickness of the gate insulating film 4 a of the MOS transistor 4 of the internal circuit 1. It is getting bigger. Specifically, the gate insulating film 3a of the protection MOS transistor 3 is formed with a sufficiently large film thickness so as to be, for example, three times the film thickness of the gate insulating film 4a.

本実施形態の半導体装置の変形例では、十分に大きな膜厚を有するゲート絶縁膜３ａを備えていることで、ゲート絶縁膜３ａの耐圧性を向上させることができる。そのため、例えば保護用ＭＯＳトランジスタ３のゲート電極３ｂにプラズマチャージング電流が流れた結果、ゲート絶縁膜３ａに電界が生じても、ゲート絶縁膜３ａに与えるダメージを小さくすることができる。従って、本実施形態の半導体装置の変形例においても、保護用ＭＯＳトランジスタ３が良好に動作できるため、プラズマダメージによる内部回路のゲート絶縁膜の劣化が抑えられ、微細化されても半導体装置の高い信頼性を確保できる。 In the modification of the semiconductor device of this embodiment, the withstand voltage of the gate insulating film 3a can be improved by providing the gate insulating film 3a having a sufficiently large film thickness. Therefore, for example, even if an electric field is generated in the gate insulating film 3a as a result of the plasma charging current flowing through the gate electrode 3b of the protective MOS transistor 3, damage to the gate insulating film 3a can be reduced. Therefore, also in the modification of the semiconductor device of the present embodiment, the protective MOS transistor 3 can operate satisfactorily, so that deterioration of the gate insulating film of the internal circuit due to plasma damage is suppressed, and the semiconductor device is high even if it is miniaturized. Reliability can be secured.

なお、図４および図５に示す本実施形態の半導体装置では、金属膜からなるパッド（図示せず）の代わりに、アルミニウムや銅で形成された長距離の電源配線など、内部回路素子の電極（ＭＯＳトランジスタ４のゲート電極４ｂ）に比べて十分に大きなサイズの金属膜を設けてもよい。 In the semiconductor device according to the present embodiment shown in FIGS. 4 and 5, electrodes of internal circuit elements such as long-distance power wirings formed of aluminum or copper instead of pads (not shown) made of a metal film. A metal film having a sufficiently large size may be provided as compared with (the gate electrode 4b of the MOS transistor 4).

また、図４および図５に示す本実施形態の半導体装置では、ソース・ドレイン間の抵抗が比較的大きい保護用ＭＯＳトランジスタ３を用いると、パッド２を形成する際に発生するプラズマチャージング電流が内部回路１まで流入するのを、より確実に抑えることができるため好ましい。 In the semiconductor device of this embodiment shown in FIGS. 4 and 5, when the protective MOS transistor 3 having a relatively large resistance between the source and the drain is used, the plasma charging current generated when the pad 2 is formed is reduced. The flow into the internal circuit 1 is preferable because it can be more reliably suppressed.

（第４の実施形態）
以下、本発明の第４の実施形態に係るテスト回路およびそれを用いた評価方法について、図６を参照しながら説明する。 (Fourth embodiment)
Hereinafter, a test circuit and an evaluation method using the same according to the fourth embodiment of the present invention will be described with reference to FIG.

図６に示すように、本実施形態のテスト回路は、ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有する評価用ＭＯＳトランジスタ１４を含む内部回路（図示せず）と、評価用ＭＯＳトランジスタ１４のゲート電極に接続され、ゲート電極、ゲート絶縁膜、ソース領域およびドレイン領域を有し、内部回路を保護するための保護用ＭＯＳトランジスタ１５と、保護用ＭＯＳトランジスタ１５を介して、評価用ＭＯＳトランジスタ１４のゲート電極に接続され、金属膜からなるパッド１３と、評価用ＭＯＳトランジスタ１４のゲート電極と保護用ＭＯＳトランジスタ１５とに接続されたアンテナパターン１６とを備えている。なお、パッド１３は複数個形成されており、保護用ＭＯＳトランジスタ１５のゲート電極、評価用ＭＯＳトランジスタ１４のソースおよびドレインにもパッド１３がそれぞれ接続されている。ここで、保護用ＭＯＳトランジスタ１５は、ソース・ドレイン間の抵抗値が十分大きくなるように設計されていると好ましい。 As shown in FIG. 6, the test circuit of this embodiment includes an internal circuit (not shown) including an evaluation MOS transistor 14 having a gate electrode, a gate insulating film, a source region and a drain region, and an evaluation MOS transistor 14. A protection MOS transistor 15 for protecting the internal circuit, and a MOS transistor for evaluation via the protection MOS transistor 15. A pad 13 made of a metal film, and an antenna pattern 16 connected to the gate electrode of the evaluation MOS transistor 14 and the protection MOS transistor 15. A plurality of pads 13 are formed, and the pads 13 are also connected to the gate electrode of the protection MOS transistor 15 and the source and drain of the evaluation MOS transistor 14, respectively. Here, the protection MOS transistor 15 is preferably designed so that the resistance value between the source and the drain is sufficiently large.

次に、本実施形態のテスト回路を用いて、アンテナパターン１６の特性を評価する方法を説明する。まず、評価用ＭＯＳトランジスタ１４のソースを接地し、評価用ＭＯＳトランジスタ１４のドレインおよび保護用ＭＯＳトランジスタ１５のゲートを一定の電位にする。次に、前述の状態で、保護用ＭＯＳトランジスタ１５のドレインを一定の電位を与えて、この時に評価用ＭＯＳトランジスタ１４に流れるドレイン電流値を測定する。以上の方法により、本実施形態のテスト回路におけるアンテナパターン１６の特性を評価することができる。 Next, a method for evaluating the characteristics of the antenna pattern 16 using the test circuit of this embodiment will be described. First, the source of the evaluation MOS transistor 14 is grounded, and the drain of the evaluation MOS transistor 14 and the gate of the protection MOS transistor 15 are set to a constant potential. Next, in the state described above, a constant potential is applied to the drain of the protection MOS transistor 15, and the value of the drain current flowing through the evaluation MOS transistor 14 at this time is measured. With the above method, the characteristics of the antenna pattern 16 in the test circuit of this embodiment can be evaluated.

図７は、上述の本実施形態のテスト回路を用いて、評価用ＭＯＳトランジスタ１４のドレイン電流値を測定した結果を示す図である。なお、横軸はドレイン電流値（Ｉｄｓ）、縦軸は累積度数をそれぞれ表している。ここで、図７には、アンテナパターン１６を設けない場合１７、アンテナパターン１６として面積が４００μｍ^２のくし型ポリシリコンゲート電極を設けた場合１８、およびアンテナパターン１６として面積が４０００μｍ^２のくし型ポリシリコンゲート電極を設けた場合１９の測定結果がそれぞれ示されている。 FIG. 7 is a diagram illustrating a result of measuring the drain current value of the evaluation MOS transistor 14 using the test circuit of the present embodiment described above. The horizontal axis represents the drain current value (Ids), and the vertical axis represents the cumulative frequency. Here, FIG. 7 shows a case 17 in which the antenna pattern 16 is not provided, a case 18 in which a comb-shaped polysilicon gate electrode having an area of 400 μm ² is provided as the antenna pattern 16, and a comb shape having an area of 4000 μm ² as the antenna pattern 16. When a polysilicon gate electrode is provided, 19 measurement results are shown.

図７に示すように、アンテナパターン１６のポリシリコンゲート電極の面積が大きくなるに連れ、ドレイン電流値は小さくなっている。ここで、ドレイン電流値が減少するのは、アンテナパターン１６のポリシリコンゲート電極がアンテナとなり、プラズマプロセス中に荷電粒子がポリシリコンゲート電極に蓄積される結果、ゲート絶縁膜にダメージが与えられるからだと考えられる。さらに、アンテナとなる導電膜（ポリシリコンゲート電極）の面積が大きいほど、プラズマ中の荷電粒子が多く蓄積されるため、ゲート絶縁膜の劣化を引き起こすプラズマダメージは発生しやすくなる。従って、図７に示す結果は、プラズマダメージのアンテナ（ゲートポリシリコンゲート電極）の面積に対する依存性を示していることがわかる。以上のことより、本実施形態のテスト回路を用いれば、アンテナパターン１６が評価用ＭＯＳトランジスタ１４に及ぼす影響を正確に評価することができる。 As shown in FIG. 7, the drain current value decreases as the area of the polysilicon gate electrode of the antenna pattern 16 increases. Here, the drain current value decreases because the polysilicon gate electrode of the antenna pattern 16 becomes an antenna, and charged particles are accumulated in the polysilicon gate electrode during the plasma process, resulting in damage to the gate insulating film. it is conceivable that. Further, the larger the area of the conductive film (polysilicon gate electrode) serving as the antenna, the more charged particles in the plasma are accumulated, so that plasma damage causing deterioration of the gate insulating film is more likely to occur. Therefore, it can be seen that the results shown in FIG. 7 show the dependence of plasma damage on the area of the antenna (gate polysilicon gate electrode). As described above, the influence of the antenna pattern 16 on the evaluation MOS transistor 14 can be accurately evaluated by using the test circuit of this embodiment.

本実施形態のテスト回路の特徴は、パッド１３が評価用ＭＯＳトランジスタ１４と直接接続されておらず、保護用ＭＯＳトランジスタ１５を介して評価用ＭＯＳトランジスタ１４のゲート電極に接続されていることにある。この構成によれば、パッド１３を形成する際にプラズマチャージング電流が発生しても、該プラズマチャージング電流が保護用ＭＯＳトランジスタ１５を介して評価用ＭＯＳトランジスタ１４のゲート電極に流入するのを抑制することができる。そのため、評価用ＭＯＳトランジスタ１４は、パッド１３を形成する際のプラズマダメージの影響をほとんど受けることがない。その結果、本実施形態のテスト回路を用いれば、パッド１３からのプラズマダメージなど、他の要因を考慮することなく、アンテナパターン１６が評価用ＭＯＳトランジスタに及ぼす影響だけを評価することが可能となる。従って、アンテナパターン１６の正確な評価を行うことができるため、本実施形態のテスト回路を回路設計に利用することで、信頼性の高い半導体装置を実現できる。 The feature of the test circuit of this embodiment is that the pad 13 is not directly connected to the evaluation MOS transistor 14 but is connected to the gate electrode of the evaluation MOS transistor 14 via the protection MOS transistor 15. . According to this configuration, even if a plasma charging current is generated when the pad 13 is formed, the plasma charging current flows into the gate electrode of the evaluation MOS transistor 14 via the protection MOS transistor 15. Can be suppressed. Therefore, the evaluation MOS transistor 14 is hardly affected by plasma damage when the pad 13 is formed. As a result, by using the test circuit of this embodiment, it is possible to evaluate only the influence of the antenna pattern 16 on the evaluation MOS transistor without considering other factors such as plasma damage from the pad 13. . Therefore, since the antenna pattern 16 can be accurately evaluated, a highly reliable semiconductor device can be realized by using the test circuit of this embodiment for circuit design.

なお、上述の図２と図７とに示された結果を照らし合わせてみると、図２に示す結果の方がドレイン電流値の減少が顕著に見られる。このことから、保護用ＭＯＳトランジスタが設けられておらず、評価用ＭＯＳトランジスタに直接接続されたパッドを有するテスト回路を用いた場合、パッド形成時のプラズマダメージが評価用ＭＯＳトランジスタに及ぼす影響が大きいため、アンテナパターンの十分な評価ができないことがわかる。 When the results shown in FIG. 2 and FIG. 7 are compared, the result shown in FIG. 2 shows a remarkable decrease in the drain current value. Therefore, when a test circuit having a pad directly connected to the evaluation MOS transistor is used without a protective MOS transistor, plasma damage during pad formation has a large effect on the evaluation MOS transistor. Therefore, it can be seen that the antenna pattern cannot be sufficiently evaluated.

また、本実施形態のテスト回路では、ソース・ドレイン間の抵抗が比較的大きい保護用ＭＯＳトランジスタ１５を用いると、パッド１３を形成する際に発生するプラズマチャージング電流が内部回路１まで流入するのを、より確実に抑えることができるため好ましい。 In the test circuit of this embodiment, when the protection MOS transistor 15 having a relatively large resistance between the source and the drain is used, the plasma charging current generated when the pad 13 is formed flows into the internal circuit 1. Can be suppressed more reliably.

なお、本実施形態の半導体装置では、アンテナパターン１６としてポリシリコンからなるゲート電極を用いて評価を行ったが、これに限定されるものではなく、あらゆるアンテナパターンに対して正確な評価を行うことができる。 In the semiconductor device of the present embodiment, the evaluation was performed using the gate electrode made of polysilicon as the antenna pattern 16, but the present invention is not limited to this, and an accurate evaluation is performed for any antenna pattern. Can do.

本発明に係る半導体装置、テスト回路およびそれを用いた評価方法は、例えばＭＯＳトランジスタなどを有する半導体装置の微細化および信頼性の向上に有用である。 The semiconductor device, the test circuit, and the evaluation method using the semiconductor device according to the present invention are useful for miniaturization and improvement of reliability of a semiconductor device having, for example, a MOS transistor.

本発明の第１の実施形態に係る半導体装置の構成の一部を示す概略図である。It is the schematic which shows a part of structure of the semiconductor device which concerns on the 1st Embodiment of this invention. （ａ）は、第１の実施形態の半導体装置の参考例に係る評価パターンを示す概略図であり、（ｂ）は第１の実施形態の半導体装置に係る評価パターンを示す概略図であり、（ｃ）は、第１の実施形態に係る各評価用半導体装置におけるドレイン電流値を測定した結果の度数分布を示す図である。(A) is the schematic which shows the evaluation pattern which concerns on the reference example of the semiconductor device of 1st Embodiment, (b) is the schematic which shows the evaluation pattern which concerns on the semiconductor device of 1st Embodiment, (C) is a figure which shows frequency distribution of the result of having measured the drain current value in each semiconductor device for evaluation concerning a 1st embodiment. 本発明の第２の実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係るテスト回路を示す概略図である。It is the schematic which shows the test circuit which concerns on the 4th Embodiment of this invention. 第４の実施形態に係るテスト回路を用いて、評価用ＭＯＳトランジスタのドレイン電流値を測定した結果を示す図である。It is a figure which shows the result of having measured the drain current value of the MOS transistor for evaluation using the test circuit which concerns on 4th Embodiment. 従来の半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional semiconductor device.

Explanation of symbols

１内部回路
２パッド
３保護用ＭＯＳトランジスタ
３ａゲート絶縁膜
３ｂゲート電極
３ｃサイドウォール
３ｄソース・ドレイン領域
４ＭＯＳトランジスタ
４ａゲート絶縁膜
４ｂゲート電極
４ｃサイドウォール
４ｄソース・ドレイン領域
５保護用パッド
６ａパッド
６ｂパッド
６ｃ保護用パッド
６ｄパッド
７評価用ＭＯＳトランジスタ
８保護用ＭＯＳトランジスタ
９素子分離用絶縁膜
１０絶縁膜
１１コンタクトプラグ
１２配線層
１２ａ配線層
１３パッド
１４評価用ＭＯＳトランジスタ
１５保護用ＭＯＳトランジスタ
１６アンテナパターン
１７アンテナパターンを設けない場合
１８面積が４００μｍ^２のポリシリコンゲート電極を設けた場合
１９面積が４０００μｍ^２のポリシリコンゲート電極を設けた場合
２０半導体基板
１０１半導体基板
１０２素子分離用絶縁膜
１０３ゲート絶縁膜
１０４ゲート電極
１０５サイドウォール
１０６半導体拡散領域
１０６ａ半導体拡散領域
１０７絶縁膜
１０８プラグ
１０９配線層 1 Internal circuit
2 pads
3 Protection MOS transistor
3a Gate insulation film
3b Gate electrode
3c sidewall
3d source / drain region
4 MOS transistor
4a Gate insulation film
4b Gate electrode
4c sidewall
4d source / drain region
5 Protection pads
6a pad
6b pad
6c Protective pad
6d pad
7 MOS transistor for evaluation
8 Protection MOS transistor
9 Insulating film for element isolation
10 Insulating film
11 Contact plug
12 Wiring layer
12a Wiring layer
13 Pad
14 Evaluation MOS transistor
15 Protection MOS transistor
16 Antenna pattern
17 Without antenna pattern
18 When a polysilicon gate electrode having an area of 400 μm ² is provided
19 When a polysilicon gate electrode having an area of 4000 μm ² is provided
20 Semiconductor substrate
101 Semiconductor substrate
102 Insulating film for element isolation
103 Gate insulation film
104 Gate electrode
105 sidewall
106 Semiconductor diffusion region
106a Semiconductor diffusion region
107 Insulating film
108 plug
109 Wiring layer

Claims

An internal circuit including a MOS transistor having a first gate electrode, a first gate insulating film, a source region and a drain region;
A protective MOS transistor connected to the first gate electrode of the MOS transistor, having a second gate electrode, a second gate insulating film, a source region and a drain region, and protecting the internal circuit;
A first metal film connected to the first gate electrode of the MOS transistor via the protective MOS transistor;
A semiconductor device comprising: a protective electrode pad connected to the first gate electrode of the protective MOS transistor.

2. The semiconductor device according to claim 1, wherein an area of the first metal film is larger than an area of the first gate electrode in a plan view.

The semiconductor device according to claim 1, wherein the first metal film is an electrode pad used for signal input or output.

A second metal film connected to the second gate electrode and formed to cover at least the upper part of the second gate electrode;
4. The semiconductor device according to claim 1, wherein the second gate electrode of the protection MOS transistor and the protection electrode pad are connected via the second metal film. 5.

5. The semiconductor device according to claim 1, wherein an area of the second gate electrode is larger than an area of the first gate electrode in a plan view.

The semiconductor device according to claim 1, wherein a film thickness of the second gate insulating film is larger than a film thickness of the first gate insulating film.

An evaluation MOS transistor having a gate electrode, a gate insulating film, a source region and a drain region;
A protection MOS transistor connected to the gate electrode of the evaluation MOS transistor and protecting the evaluation MOS transistor;
A metal film connected to the gate electrode of the evaluation MOS transistor via the protection MOS transistor;
An antenna pattern connected to the gate electrode of the evaluation MOS transistor and the protection MOS transistor;
A test circuit for evaluating the characteristics of the antenna pattern by measuring the characteristics of the evaluation MOS transistor.

The test circuit according to claim 7, wherein an area of the metal film is larger than an area of the gate electrode of the evaluation MOS transistor when seen in a plan view.

An evaluation method using a test circuit including an evaluation MOS transistor, a protection MOS transistor, a metal film, and an antenna pattern,
The gate electrode of the evaluation MOS transistor and the metal film are connected via the protection MOS transistor, and the antenna pattern is connected to the protection MOS transistor and the gate electrode of the evaluation MOS transistor. A step (a) of preparing a test circuit,
And (b) evaluating the characteristics of the antenna pattern by measuring the drain current value of the evaluation MOS transistor.

In the step (b), the source of the evaluation MOS transistor is grounded, and the protection MOS transistor, the gate electrode of the protection element transistor, and the drain of the evaluation MOS transistor are at a constant potential. The evaluation method according to claim 9, wherein measurement is performed.