JP2008309884A - Liquid crystal display device - Google Patents

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Takeshi Kamata
豪 鎌田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal display device capable of securing excellent viewing angle characteristics while enhancing its manufacturing yield. <P>SOLUTION: A liquid crystal display panel 1 has a plurality of pixels P1 arrayed in a matrix form, and each of the pixels P1 comprises a TFT element 10, a gate line G, a data line D, liquid crystal elements 11A and 11B, and a capacity element 12B in an equivalent circuit. The gate line G is disposed on a TFT substrate 13, and the data line D is disposed on an opposite substrate 14. A sub-pixel P<SB>A</SB>comprising the liquid crystal element 11A and a sub-pixel P<SB>B</SB>having the liquid crystal element 11B and capacity element 12B connected in series are connected to each other in parallel. When equal voltage differences are generated at the sub-pixels P<SB>A</SB>and P<SB>B</SB>through the TFT element 10, mutually different drive voltages are applied to the liquid crystal elements 11A and 11B since the capacity element 12B is connected to the sub-pixel P<SB>B</SB>. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、アクティブマトリクス型の液晶表示装置に関する。   The present invention relates to an active matrix liquid crystal display device.

近年、液晶テレビやノート型パソコン、カーナビゲーション等の表示モニタとして、液晶ディスプレイ（ＬＣＤ；Liquid Crystal Display）などの液晶表示装置が多く用いられている。液晶表示装置としては、例えばマトリクス状に配列した複数の画素を個々に走査して表示を行うアクティブマトリクス方式が主流となっている。   In recent years, liquid crystal display devices such as a liquid crystal display (LCD) are often used as display monitors for liquid crystal televisions, notebook computers, car navigation systems, and the like. As a liquid crystal display device, for example, an active matrix method in which a plurality of pixels arranged in a matrix is individually scanned and displayed is mainstream.

このようなアクティブマトリクス型の液晶表示装置は、例えば、図１８に示したように、画素ごとに設けられたＴＦＴ（Thin Film Transistor；薄膜トランジスタ）素子１００と、このＴＦＴ素子１００に接続される表示素子としての液晶素子１１０と、ＴＦＴ素子１００のオンオフを切り替えるためのゲート線Ｇ１と、このゲート線Ｇ１に直交するように設けられ、各画素に画像信号を伝達するためのデータ線Ｄ１とを備えている。この他にも、様々な構成の液晶表示装置が提案されている（例えば、特許文献１〜５）。
特開昭６３−６８８１８号公報 特開昭６２−１３３４７８号公報 特開平０２−１２号公報 特開２００６−３３８０２４号公報 特開２００６−３０９２３９号公報 Such an active matrix type liquid crystal display device includes, for example, a TFT (Thin Film Transistor) element 100 provided for each pixel and a display element connected to the TFT element 100 as shown in FIG. As a liquid crystal element 110, a gate line G1 for switching on and off the TFT element 100, and a data line D1 provided so as to be orthogonal to the gate line G1 and for transmitting an image signal to each pixel. Yes. In addition, liquid crystal display devices having various configurations have been proposed (for example, Patent Documents 1 to 5).
JP-A 63-68818 Japanese Patent Laid-Open No. 62-133478 Japanese Patent Laid-Open No. 02-12 JP 2006-338024 A JP 2006-309239 A

例えば、特許文献１，２には、図１９，図２０に示したように、ＴＦＴ素子１００やゲート線Ｇ１が配置されるＴＦＴ基板１３０に対向して設けられる対向基板１４０側にデータ線Ｄ２を形成することにより、製造上の歩留まりを向上させた技術が提案されている。   For example, in Patent Documents 1 and 2, as shown in FIGS. 19 and 20, the data line D2 is provided on the side of the counter substrate 140 provided to face the TFT substrate 130 on which the TFT element 100 and the gate line G1 are arranged. A technique has been proposed in which the production yield is improved by forming.

また、特許文献３〜５には、図２１，図２２に示したように、一つの画素を更に複数のサブ画素に分割することにより、視野角特性を向上させた技術が提案されている。図２１では、液晶素子１１０Ａと液晶素子１１０Ｂが並列接続された構成となっており、液晶素子１１０Ｂは容量素子１１１Ｂと直列に接続された構成となっている。図２２では、サブ画素ごとに、ＴＦＴ素子１００Ａ，１００Ｂを設け、それぞれにゲート線Ｇ１ａ，Ｇ１ｂが接続された構成となっている。   In Patent Documents 3 to 5, as shown in FIGS. 21 and 22, techniques for improving viewing angle characteristics by further dividing one pixel into a plurality of sub-pixels are proposed. In FIG. 21, the liquid crystal element 110A and the liquid crystal element 110B are connected in parallel, and the liquid crystal element 110B is connected in series with the capacitor element 111B. In FIG. 22, TFT elements 100A and 100B are provided for each sub-pixel, and gate lines G1a and G1b are connected to each.

しかしながら、ゲート線とデータ線との層間短絡を抑制して歩留りを向上させると同時に、良好な視野角特性を確保することが可能な液晶表示装置の構成は提案されておらず、その実現が望まれていた。   However, a configuration of a liquid crystal display device capable of improving the yield by suppressing the interlayer short circuit between the gate line and the data line and at the same time ensuring a good viewing angle characteristic has not been proposed, and its realization is desired. It was rare.

本発明はかかる問題点に鑑みてなされたもので、その目的は、製造上の歩留りを向上させると同時に、良好な視野角特性を確保することが可能な液晶表示装置を提供することにある。   The present invention has been made in view of such problems, and an object of the present invention is to provide a liquid crystal display device capable of improving manufacturing yield and ensuring good viewing angle characteristics.

本発明による液晶表示装置は、複数の画素がマトリクス状に配置されたものであって、対向配置された一対の基板と、一対の基板の一の基板上に画素ごとに設けられたＴＦＴ素子と、一の基板上に設けられ、各ＴＦＴ素子の第１の電極に接続されると共に、各ＴＦＴ素子のオンオフを選択的に切り替えるためのゲート線と、他の基板上に設けられ、各画素に画像信号を伝達するためのデータ線とを備えている。各画素は、ＴＦＴ素子に対して並列に接続された複数のサブ画素を有し、複数のサブ画素はそれぞれ、液晶素子と、電位差を発生させる電位差発生素子とを直列に接続して構成され、電位差発生素子の電位差はサブ画素ごとに異なっている   A liquid crystal display device according to the present invention includes a plurality of pixels arranged in a matrix, a pair of substrates opposed to each other, and a TFT element provided for each pixel on one substrate of the pair of substrates. , Provided on one substrate, connected to the first electrode of each TFT element, and provided on another substrate with a gate line for selectively switching on / off of each TFT element. And a data line for transmitting an image signal. Each pixel has a plurality of sub-pixels connected in parallel to the TFT element, and each of the plurality of sub-pixels is configured by connecting a liquid crystal element and a potential difference generating element that generates a potential difference in series. The potential difference of the potential difference generating element is different for each subpixel.

なお、サブ画素において、液晶素子と直列に接続される電位差発生素子の電位差は０（ゼロ）であってもよいものとする。   Note that in the sub-pixel, the potential difference of the potential difference generating element connected in series with the liquid crystal element may be 0 (zero).

本発明による液晶表示装置では、対向配置された一対の基板の一方の基板にゲート線が設けられ、他方の基板にデータ線が設けられていることにより、ゲート線とデータ線とが同一の基板に設けられている場合と異なり、層間短絡が生じることがない。一方、一つの画素において、ＴＦＴ素子に複数のサブ画素が互いに並列に接続されていることにより、ＴＦＴ素子を介して伝達される映像信号により、各サブ画素には同一の電位差が発生する。このとき、各サブ画素が、液晶素子と、電位差を発生させる電位差発生素子とを直列に接続してなり、その電位差がサブ画素ごとに異なっていることにより、各液晶素子に対してサブ画素ごとに異なる駆動電圧が印加される。よって、正面方向と斜め方向における各階調での輝度の差が小さくなる。   In the liquid crystal display device according to the present invention, the gate line is provided on one substrate of the pair of substrates arranged opposite to each other, and the data line is provided on the other substrate, so that the gate line and the data line are the same substrate. Unlike the case provided in the case, no short circuit between layers occurs. On the other hand, in one pixel, a plurality of subpixels are connected in parallel to the TFT element, so that the same potential difference is generated in each subpixel due to a video signal transmitted through the TFT element. At this time, each sub-pixel is formed by connecting a liquid crystal element and a potential difference generating element that generates a potential difference in series, and the potential difference varies from sub-pixel to sub-pixel. Different drive voltages are applied to the. Therefore, the difference in luminance at each gradation in the front direction and the oblique direction is reduced.

本発明の液晶表示装置によれば、対向配置された一対の基板の一方の基板にゲート線が設けられ、他方の基板にデータ線が設けられるようにしたので、ゲート線とデータ線との層間短絡をなくすことができる。また、一つの画素において、ＴＦＴ素子に複数のサブ画素が並列に接続され、各サブ画素が液晶素子と電位差を発生させる電位差発生素子とを直列に接続して構成され、電位差がサブ画素ごとに異なるようにしたので、各液晶素子に対してサブ画素ごとに異なる電圧が印加され、正面方向と斜め方向における各階調での輝度の差が小さくなる。従って、製造上の歩留りを向上させると同時に、視野角特性を向上させることが可能となる。   According to the liquid crystal display device of the present invention, since the gate line is provided on one of the pair of substrates arranged opposite to each other and the data line is provided on the other substrate, the interlayer between the gate line and the data line is provided. Short circuit can be eliminated. Further, in one pixel, a plurality of subpixels are connected in parallel to the TFT element, and each subpixel is configured by connecting a liquid crystal element and a potential difference generating element that generates a potential difference in series, and the potential difference is determined for each subpixel. Since they are different, different voltages are applied to the respective liquid crystal elements for each sub-pixel, and the difference in luminance at each gradation in the front direction and the oblique direction is reduced. Therefore, it is possible to improve the viewing angle characteristics while improving the manufacturing yield.

以下、本発明の実施の形態について図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る液晶表示パネル１を備えた液晶表示装置の全体構成を示す図である。この液晶表示装置は、例えば、液晶表示パネル１と、バックライト部３０と、画像処理部３１と、フレームメモリ３２と、ゲートドライバ３３と、データドライバ３４と、タイミング制御部３５と、バックライト駆動部３６とを備えている。 [First Embodiment]
FIG. 1 is a diagram showing an overall configuration of a liquid crystal display device including a liquid crystal display panel 1 according to a first embodiment of the present invention. The liquid crystal display device includes, for example, a liquid crystal display panel 1, a backlight unit 30, an image processing unit 31, a frame memory 32, a gate driver 33, a data driver 34, a timing control unit 35, and a backlight drive. Part 36.

液晶表示パネル１は、ゲートドライバ３３から供給される駆動信号によって、データドライバ３４から伝達される映像信号Ｄｉに基づいて映像表示を行うものであり、マトリクス状に配置された複数の画素Ｐ１を有し、これらの画素Ｐ１ごとに駆動が行われるアクティブマトリクス方式の液晶表示パネルである。この画素Ｐ１の具体的な構成については後述する。   The liquid crystal display panel 1 performs video display based on the video signal Di transmitted from the data driver 34 by a drive signal supplied from the gate driver 33, and has a plurality of pixels P1 arranged in a matrix. An active matrix liquid crystal display panel is driven for each pixel P1. A specific configuration of the pixel P1 will be described later.

バックライト部３０は、液晶表示パネル１に光を照射する光源であり、例えば、ＣＣＦＬ（Cold Cathode Fluorescent Lamp：冷陰極傾向ランプ）や、ＬＥＤ（Light Emitting Diode：発光ダイオード）などを含んで構成されている。   The backlight unit 30 is a light source that irradiates light to the liquid crystal display panel 1, and includes, for example, a CCFL (Cold Cathode Fluorescent Lamp), an LED (Light Emitting Diode), and the like. ing.

画像処理部３１は、外部からの映像信号Ｓ１に対して所定の画像処理を施すことにより、ＲＧＢ信号である映像信号Ｓ２を生成するものである。   The image processing unit 31 generates a video signal S2 that is an RGB signal by performing predetermined image processing on the video signal S1 from the outside.

フレームメモリ３２は、画像処理部３１から供給される映像信号Ｓ２をフレーム単位で画素Ｐごとに記憶するものである。   The frame memory 32 stores the video signal S2 supplied from the image processing unit 31 for each pixel P in units of frames.

タイミング制御部３５は、ゲートドライバ３３、データドライバ３４およびバックライト駆動部３６の駆動タイミングを制御するものである。また、バックライト駆動部３６は、タイミング制御部３５のタイミング制御に従って、バックライト部３０の点灯動作を制御するものである。   The timing control unit 35 controls the drive timing of the gate driver 33, the data driver 34, and the backlight drive unit 36. The backlight drive unit 36 controls the lighting operation of the backlight unit 30 according to the timing control of the timing control unit 35.

以下、図２〜４を参照して、各画素Ｐ１の具体的な構成について説明する。但し、図２〜図４は、この液晶表示パネル１の一つの画素Ｐ１を示すものであり、図２は等価回路図、図３は平面図、図４は図３のＩ−Ｉ線における矢視断面図である。液晶表示パネル１は、画素Ｐ１ごとに設けられたＴＦＴ素子１０と、ＴＦＴ素子１０にそれぞれ接続されるゲート線Ｇと、データ線Ｄと、共通接続線Ｃとを備えている。各画素Ｐ１は、例えば、赤（Ｒ；Red）、緑（Ｇ；Green）、青（Ｂ；Blue）の基本色のいずれかを表示するようになっており、更に２つのサブ画素ＰA，ＰBに分割されている。 Hereinafter, a specific configuration of each pixel P1 will be described with reference to FIGS. 2 to 4 show one pixel P1 of the liquid crystal display panel 1, FIG. 2 is an equivalent circuit diagram, FIG. 3 is a plan view, and FIG. 4 is an arrow along line II in FIG. FIG. The liquid crystal display panel 1 includes a TFT element 10 provided for each pixel P1, a gate line G connected to the TFT element 10, a data line D, and a common connection line C. Each pixel P1 displays, for example, one of basic colors of red (R; Red), green (G; Green), and blue (B; Blue), and further includes two sub-pixels P A , Divided into P B.

まず、図２を参照して、画素Ｐ１の等価回路について説明する。等価回路において、画素Ｐ１は、ＴＦＴ素子１０と、液晶素子１１Ａと、液晶素子１１Ｂと、容量素子１２Ｂとから構成されている。   First, an equivalent circuit of the pixel P1 will be described with reference to FIG. In the equivalent circuit, the pixel P1 includes a TFT element 10, a liquid crystal element 11A, a liquid crystal element 11B, and a capacitive element 12B.

ＴＦＴ素子１０は、例えば、ＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor）により構成され、３つの電極、ゲート、ソースおよびドレインを有している。このＴＦＴ素子１０は、サブ画素ＰA，ＰBに対して、映像信号Ｓ３を供給するためのスイッチング素子として機能している。ＴＦＴ素子１０では、ゲートがゲート線Ｇに接続され、残る２つの電極のうち一方、例えばドレインが容量素子１２Ｂの一端および液晶素子１１Ａの一端に接続され、例えばソースが配線Ｌを介して共通接続線Ｃに接続されている。但し、ＴＦＴ素子１０のソースが容量素子１２Ｂの一端および液晶素子１１Ａの一端に接続され、ドレインが配線Ｌを介して共通接続線Ｃに接続されるような構成としてもよい。 The TFT element 10 is composed of, for example, a MOS-FET (Metal Oxide Semiconductor-Field Effect Transistor) and has three electrodes, a gate, a source, and a drain. The TFT element 10 functions as a switching element for supplying the video signal S3 to the sub-pixels P A and P B. In the TFT element 10, the gate is connected to the gate line G, and one of the remaining two electrodes, for example, the drain is connected to one end of the capacitive element 12B and one end of the liquid crystal element 11A, and the source is connected in common via the wiring L, for example. Connected to line C. However, the source of the TFT element 10 may be connected to one end of the capacitive element 12B and one end of the liquid crystal element 11A, and the drain may be connected to the common connection line C via the wiring L.

液晶素子１１Ａ，１１Ｂは、一対の基板間に液晶層を封止してなり、ＴＦＴ素子１０を介して供給される信号電圧に応じて表示のための動作を行う表示素子として機能するものである。液晶素子１１Ａの他端および液晶素子１１Ｂの他端はデータ線に接続されている。   The liquid crystal elements 11A and 11B have a liquid crystal layer sealed between a pair of substrates, and function as display elements that perform an operation for display in accordance with a signal voltage supplied via the TFT element 10. . The other end of the liquid crystal element 11A and the other end of the liquid crystal element 11B are connected to a data line.

容量素子１２Ｂは、両端間に電位差を発生させる電位差発生素子の一例であり、具体的には、電荷を蓄積させる誘電体を含んで構成され、容量素子１２Ｂの他端は液晶素子１１Ｂの一端に接続されている。なお、サブ画素ＰAにおいては、容量素子（電位差発生素子）を設けておらず、容量素子の容量が０（ゼロ）である状態と等価となっている。このような構成により、画素Ｐ１内において、液晶素子１１Ａがサブ画素ＰAを構成し、液晶素子１１Ｂと容量素子１２Ｂがサブ画素ＰBを構成するようになっている。 The capacitive element 12B is an example of a potential difference generating element that generates a potential difference between both ends. Specifically, the capacitive element 12B includes a dielectric that accumulates charges, and the other end of the capacitive element 12B is connected to one end of the liquid crystal element 11B. It is connected. Incidentally, in the sub-pixel P A is not provided with a capacitive element (potential difference generating element), the capacitance of the capacitive element is in a state equivalent is 0 (zero). With such a configuration, in the pixel P1, the liquid crystal element 11A constitute a sub-pixel P A, the liquid crystal element 11B and the capacitor 12B is adapted to configure the sub-pixel P B.

次に、図３および図４を参照して、画素Ｐ１の具体的な構成について説明する。画素Ｐ１では、ＴＦＴ基板１３と対向基板１４とが対向して配置され、これらの間に液晶層ＬＣが封止された構成となっている。   Next, a specific configuration of the pixel P1 will be described with reference to FIGS. In the pixel P1, the TFT substrate 13 and the counter substrate 14 are arranged to face each other, and the liquid crystal layer LC is sealed between them.

まず、ＴＦＴ基板１３側の構成について説明する。ＴＦＴ基板１３側には、ＴＦＴ素子１０、ゲート線Ｇ、共通接続線Ｃ、配線Ｌ、サブ画素電極１１Ａ−１，１１Ｂ−１が設けられている。ＴＦＴ素子１０は、ＴＦＴ基板１３上に、ゲート電極１０−１と、ゲート絶縁膜１６を介して設けられたソース電極１０−２、ドレイン電極１０−３およびアモルファスシリコン（α−Si）層１０−４とを有している。また、ＴＦＴ素子１０を覆うように絶縁層１５が設けられ、この絶縁膜１５上にサブ画素電極１１Ａ−１，１１Ｂ−１が形成されている。なお、図３におけるＴＦＴ素子１０のゲート電極１０−１が、ゲート線Ｇに対応しており、このゲート電極１０−１と同一層内に平行して共通接続線Ｃが設けられている。   First, the configuration on the TFT substrate 13 side will be described. On the TFT substrate 13 side, a TFT element 10, a gate line G, a common connection line C, a wiring L, and sub-pixel electrodes 11A-1 and 11B-1 are provided. The TFT element 10 includes a gate electrode 10-1, a source electrode 10-2, a drain electrode 10-3, and an amorphous silicon (α-Si) layer 10- provided on a TFT substrate 13 via a gate insulating film 16. 4. In addition, an insulating layer 15 is provided so as to cover the TFT element 10, and sub-pixel electrodes 11 </ b> A- 1 and 11 </ b> B- 1 are formed on the insulating film 15. The gate electrode 10-1 of the TFT element 10 in FIG. 3 corresponds to the gate line G, and the common connection line C is provided in parallel with the gate electrode 10-1 in the same layer.

サブ画素電極１１Ａ−１は、コンタクトホール１１Ａ−２を有しており、このコンタクトホール１１Ａ−２を介して、ＴＦＴ素子１０のドレイン電極１０−３（配線Ｌ１）に接続されている。一方、サブ画素電極１１Ｂ−１には、上記のようなコンタクトホールが設けられていない。このため、サブ画素電極１１Ｂ−１は、ＴＦＴ素子１０（ドレイン電極１０−３）に接続された配線Ｌ１に対して絶縁層１５を介して接続されることとなる。これにより、サブ画素電極１１Ｂ−１、配線Ｌ１、およびこれらによって挟まれた絶縁層１５に対応する領域が、容量素子１２Ｂとなる。   The subpixel electrode 11A-1 has a contact hole 11A-2, and is connected to the drain electrode 10-3 (wiring L1) of the TFT element 10 through the contact hole 11A-2. On the other hand, the contact hole as described above is not provided in the sub-pixel electrode 11B-1. For this reason, the sub-pixel electrode 11B-1 is connected to the wiring L1 connected to the TFT element 10 (drain electrode 10-3) via the insulating layer 15. Thereby, the region corresponding to the sub-pixel electrode 11B-1, the wiring L1, and the insulating layer 15 sandwiched between them becomes the capacitive element 12B.

次に、対向基板１４側の構成について説明する。対向基板１４側には、データ線Ｄが画素Ｐ１の全面にわたって形成されている。このデータ線Ｄは、サブ画素電極１１Ａ−１，１１Ｂ−１に対向して配置される対向電極としても機能するようになっている。これにより、サブ画素電極１１Ａ−１、データ線Ｄ、およびこれらに挟まれた液晶層ＬＣに対応する領域が、図２に示した液晶素子１１Ａとなり、サブ画素電極１１Ｂ−１、データ線Ｄ、およびこれらに挟まれた液晶層ＬＣに対応する領域が液晶素子１１Ｂとなる。   Next, the configuration on the counter substrate 14 side will be described. On the counter substrate 14 side, the data line D is formed over the entire surface of the pixel P1. The data line D also functions as a counter electrode disposed to face the subpixel electrodes 11A-1 and 11B-1. Thereby, the region corresponding to the sub-pixel electrode 11A-1, the data line D, and the liquid crystal layer LC sandwiched between them becomes the liquid crystal element 11A shown in FIG. 2, and the sub-pixel electrode 11B-1, the data line D, A region corresponding to the liquid crystal layer LC sandwiched between them is the liquid crystal element 11B.

次に、図１〜図５（Ａ），（Ｂ）を参照して、本実施の形態に係る液晶表示パネル１の作用、効果について説明する。但し、図５（Ａ），（Ｂ）は、階調に対する輝度レベルを示すガンマ特性の一例を表す特性図であり、（Ａ）図はサブ画素を含まない従来の画素、（Ｂ）図は画素Ｐ１について示したものである。   Next, operations and effects of the liquid crystal display panel 1 according to the present embodiment will be described with reference to FIGS. 1 to 5A and 5B. However, FIGS. 5A and 5B are characteristic diagrams showing an example of a gamma characteristic indicating a luminance level with respect to a gradation. FIG. 5A is a conventional pixel that does not include sub-pixels, and FIG. This shows the pixel P1.

この液晶表示パネル１では、図１に示したように、外部から供給された映像信号Ｓ１が画像処理部３１により画像処理され、各画素Ｐ１用の映像信号Ｓ２が生成される。この映像信号Ｓ２は、フレームメモリ３２において記憶され、映像信号Ｓ３として、データドライバ３４へ供給される。このようにして供給された映像信号Ｓ３に基づいて、ゲートドライバ３３およびデータドライバ３４から出力される各画素Ｐ１内への駆動電圧によって、各画素Ｐ１ごとに線順次表示駆動動作がなされる。具体的には、ゲートドライバ３３からゲート線Ｇを介して供給される選択信号に応じて、ＴＦＴ素子１０のオンオフが切り替えられ、データ線Ｄと画素Ｐ１を選択的に導通するようになっている。これにより、バックライト部３０からの照明光が液晶表示パネル１により変調され、表示光として出力される。   In the liquid crystal display panel 1, as shown in FIG. 1, the video signal S1 supplied from the outside is subjected to image processing by the image processing unit 31, and a video signal S2 for each pixel P1 is generated. The video signal S2 is stored in the frame memory 32 and supplied to the data driver 34 as the video signal S3. Based on the video signal S3 supplied in this way, a line sequential display driving operation is performed for each pixel P1 by the driving voltage into each pixel P1 output from the gate driver 33 and the data driver 34. Specifically, the TFT element 10 is turned on and off in accordance with a selection signal supplied from the gate driver 33 via the gate line G, so that the data line D and the pixel P1 are selectively conducted. . Thereby, the illumination light from the backlight unit 30 is modulated by the liquid crystal display panel 1 and output as display light.

特に、対向配置された一対の基板のうち、ＴＦＴ基板１３上にゲート線Ｇが設けられ、対向基板１４上にデータ線Ｄが設けられていることにより、従来の構成（図１６）のようにゲート線とデータ線とが同一の基板に設けられている場合と異なり、層間短絡が生じることがない。   In particular, the gate line G is provided on the TFT substrate 13 and the data line D is provided on the counter substrate 14 of the pair of substrates arranged opposite to each other, as in the conventional configuration (FIG. 16). Unlike the case where the gate line and the data line are provided on the same substrate, an interlayer short circuit does not occur.

一方、一つの画素Ｐ１において、ＴＦＴ素子１０にサブ画素ＰA，ＰBが互いに並列に接続されていることにより、ゲート線Ｇおよびデータ線ＤからＴＦＴ素子１０を介して伝達された映像信号によって、各サブ画素ＰA，ＰBには同一の電位差が発生する（同一の階調状態となる）。このとき、サブ画素ＰAでは、液晶素子１１Ａに対して容量素子が接続されておらず（容量が０（ゼロ）の容量素子が接続され）、サブ画素ＰBでは、液晶素子１１Ｂと容量素子１２Ｂとを直列に接続してなることにより、液晶素子１１Ｂを駆動する電圧ＶBは、次式（１）で表される。但し、ＣCを容量素子１２Ｂの容量、Ｃlcbを液晶素子１１Ｂの液晶容量とする。式（１）に示したように、容量ＣCの大きさを調整することで、各液晶素子１１Ａ，１１Ｂには、互いに異なる駆動電圧が印加されることとなる。
ＶB＝（ＣC／Ｃlcb＋ＣC）ＶA ・・・・・・（１） On the other hand, in one pixel P1, the sub-pixels P A and P B are connected to the TFT element 10 in parallel, so that the video signal transmitted from the gate line G and the data line D via the TFT element 10 is used. The same potential difference is generated between the sub-pixels P A and P B (the same gradation state is obtained). At this time, in the sub-pixel P A , no capacitive element is connected to the liquid crystal element 11A (a capacitive element having a capacitance of 0 (zero) is connected), and in the sub-pixel P B , the liquid crystal element 11B and the capacitive element are connected. By connecting 12B in series, the voltage V B for driving the liquid crystal element 11B is expressed by the following equation (1). However, C C is the capacitance of the capacitive element 12B, and C lcb is the liquid crystal capacitance of the liquid crystal element 11B. As shown in Expression (1), by adjusting the size of the capacitor C C , different drive voltages are applied to the liquid crystal elements 11A and 11B.
V B = (C C / C lcb + C C ) V A (1)

ここで、例えば、ＶＡ（Vertical Alignment）モードの液晶表示装置では、図５に示したように、ガンマ特性（階調に対する輝度特性）において、正面方向に比べて斜め６０°方向におけるガンマ曲線は、低階調から中階調にかけて急峻になる傾向がある。このため、特に低階調から中階調にかけては、正面方向と斜め方向とで明るさが異なり、斜め６０°方向から画面を観たときに画像が白っぽく映るという現象が生じてしまう。   Here, for example, in a VA (Vertical Alignment) mode liquid crystal display device, as shown in FIG. 5, the gamma characteristic (luminance characteristic with respect to gradation) has a gamma curve in a 60 ° oblique direction compared to the front direction. There is a tendency to become steep from a low gradation to a middle gradation. For this reason, in particular, from the low gradation to the middle gradation, the brightness differs between the front direction and the oblique direction, and a phenomenon occurs in which the image appears whitish when the screen is viewed from the oblique 60 ° direction.

これに対し、本実施の形態では、同一の階調状態において、一つの画素Ｐ１内の液晶素子１１Ａ，１１Ｂには、互いに異なる駆動電圧が印加される。このため、斜めから見たときのガンマの変動は２つのサブ画素ＰA，ＰBに対応して２箇所に分散される。このとき、一つの画素Ｐ１内で画素電極がサブ画素電極１１Ａ−１，１１Ｂ−１に分割されていることで、各サブ画素電極の平面積が小さくなるため、それぞれのガンマの変動成分も分散により小さくなる。よって、正面方向と斜め方向における各階調での輝度の差が小さくなり、視野角特性が向上する。 On the other hand, in the present embodiment, different driving voltages are applied to the liquid crystal elements 11A and 11B in one pixel P1 in the same gradation state. For this reason, the gamma variation when viewed obliquely is distributed in two locations corresponding to the two sub-pixels P A and P B. At this time, since the pixel electrode is divided into the sub-pixel electrodes 11A-1 and 11B-1 in one pixel P1, the plane area of each sub-pixel electrode is reduced, so that the variation component of each gamma is also dispersed. Becomes smaller. Therefore, the difference in luminance at each gradation between the front direction and the oblique direction is reduced, and the viewing angle characteristics are improved.

このように、液晶表示パネル１では、ゲート線Ｇとデータ線Ｄとがそれぞれ異なる基板上に設けられていることにより、層間短絡をなくし、製造上の歩留りを向上させることが可能となる。また、一つの画素Ｐ１内を複数のサブ画素に分割し、各サブ画素内の液晶素子にサブ画素ごとに容量の異なる容量素子を直列接続させることで、各液晶素子には、それぞれ異なる駆動電圧が印加される。これにより、正面方向と斜め方向とにおける輝度の差が小さくなり、視野角特性が向上する。従って、製造上の歩留りを向上させると同時に、良好な視野角特性を確保することが可能な液晶表示装置を実現できる。   As described above, in the liquid crystal display panel 1, since the gate lines G and the data lines D are provided on different substrates, it is possible to eliminate an interlayer short-circuit and improve a manufacturing yield. In addition, by dividing one pixel P1 into a plurality of subpixels and connecting in series the capacitor elements having different capacitances for each subpixel to the liquid crystal elements in each subpixel, each liquid crystal element has a different driving voltage. Is applied. Thereby, the difference in luminance between the front direction and the oblique direction is reduced, and the viewing angle characteristics are improved. Therefore, it is possible to realize a liquid crystal display device capable of improving the manufacturing yield and ensuring good viewing angle characteristics.

次に、本実施の形態の液晶表示パネル１の変形例（変形例１，２）について説明する。以下の変形例では、液晶表示パネル１の画素Ｐ１以外は、上記実施の形態と同様の構成を有しているため、上記と同様の構成要素については同一の符号を付し、適宜説明を省略するものとする。   Next, modified examples (modified examples 1 and 2) of the liquid crystal display panel 1 of the present embodiment will be described. In the following modifications, since the configuration other than the pixel P1 of the liquid crystal display panel 1 has the same configuration as that of the above-described embodiment, the same components as those described above are denoted by the same reference numerals, and description thereof will be omitted as appropriate. It shall be.

（変形例１）
図６〜図８は、本実施の形態の変形例１に係る液晶パネルの一つの画素Ｐ２を示す図である。但し、図６は等価回路図、図７は平面図、図８は図７のＩ−Ｉ線における矢視断面図を示したものである。図６に示したように、画素Ｐ２は、ＴＦＴ素子１０と、液晶素子１１Ｃと、液晶素子１１Ｄと、容量素子１２Ｄとから構成されている。液晶素子１１Ｃがサブ画素ＰCを構成し、液晶素子１１Ｄと容量素子１２Ｄとがサブ画素ＰDを構成している。 (Modification 1)
6 to 8 are diagrams showing one pixel P2 of the liquid crystal panel according to the first modification of the present embodiment. 6 is an equivalent circuit diagram, FIG. 7 is a plan view, and FIG. 8 is a cross-sectional view taken along line II in FIG. As shown in FIG. 6, the pixel P2 includes a TFT element 10, a liquid crystal element 11C, a liquid crystal element 11D, and a capacitive element 12D. The liquid crystal device 11C constitutes a sub-pixel P C, a liquid crystal element 11D and the capacitor element 12D constitute the subpixel P D.

画素Ｐ２では、ＴＦＴ素子１０のゲートがゲート線Ｇに接続され、残る２つの端子のうち一方、例えばドレインが液晶素子１１Ｃの一端および液晶素子１１Ｄの一端に接続され、例えばソースが配線Ｌを介して共通接続線Ｃに接続されている。但し、ＴＦＴ素子１０のソースが液晶素子１１Ｃの一端および液晶素子１１Ｄの一端に接続され、ドレインが配線Ｌを介して共通接続線Ｃに接続されるような構成としてもよい。また、液晶素子１１Ｃの他端はデータ線Ｄに接続され、液晶素子１１Ｄの他端は容量素子１２Ｄの一端に接続され、容量素子Ｄの他端はデータ線Ｄに接続されている。なお、サブ画素ＰCにおいては、容量素子（電位差発生素子）を設けておらず、容量素子の容量が０（ゼロ）である状態と等価となっている。 In the pixel P2, the gate of the TFT element 10 is connected to the gate line G, one of the remaining two terminals, for example, the drain is connected to one end of the liquid crystal element 11C and one end of the liquid crystal element 11D, and the source is connected via the wiring L, for example. Are connected to the common connection line C. However, the source of the TFT element 10 may be connected to one end of the liquid crystal element 11C and one end of the liquid crystal element 11D, and the drain may be connected to the common connection line C via the wiring L. The other end of the liquid crystal element 11C is connected to the data line D, the other end of the liquid crystal element 11D is connected to one end of the capacitive element 12D, and the other end of the capacitive element D is connected to the data line D. Incidentally, in the sub-pixel P C is not provided with a capacitive element (potential difference generating element), the capacitance of the capacitive element is in a state equivalent is 0 (zero).

次に、図７および図８を参照して、画素Ｐ２の具体的な構成について説明する。画素Ｐ２は、サブ画素ＰC，ＰDに対して共通の画素電極２１が設けられ、容量素子１２Ｄが対向基板１４側に形成されていること以外は、上記実施の形態の画素Ｐ１と同様の構成を有している。従って、同一の構成要素については同一の符号を付し、適宜説明を省略する。 Next, a specific configuration of the pixel P2 will be described with reference to FIGS. The pixel P2 is the same as the pixel P1 in the above embodiment except that the pixel electrode 21 common to the sub-pixels P C and P D is provided and the capacitive element 12D is formed on the counter substrate 14 side. It has a configuration. Accordingly, the same components are denoted by the same reference numerals, and description thereof will be omitted as appropriate.

画素電極２１は、コンタクトホール２１Ｃを有しており、このコンタクトホール２１Ｃを介して、ＴＦＴ素子１０のドレイン電極１０−３と接続されている。また、対向基板１４側のデータ線Ｄ上には、容量素子１２Ｄが形成されている。これにより、容量素子１２Ｄに対向する領域がサブ画素ＰDとなり、容量素子１２Ｄに対向しない領域がサブ画素ＰCとなる。 The pixel electrode 21 has a contact hole 21C, and is connected to the drain electrode 10-3 of the TFT element 10 through the contact hole 21C. A capacitive element 12D is formed on the data line D on the counter substrate 14 side. Thus, the region facing the sub-pixel P D becomes the capacitive element 12D, a region that does not face the capacitor element 12D becomes subpixel P C.

（変形例２）
図９は、本実施の形態の変形例２に係る液晶パネルの一つの画素Ｐ３を示す図である。図９に示したように、画素Ｐ３は、ＴＦＴ素子１０と、液晶素子１１Ｅと、容量素子１２Ｅと、液晶素子１１Ｆと、容量素子１２Ｆとから構成されている。液晶素子１１Ｅと容量素子１２Ｅとがサブ画素ＰEを構成し、液晶素子１１Ｆと容量素子１２Ｆとがサブ画素ＰFを構成している。本変形例では、容量素子１２Ｅの容量と、容量素子１２Ｆの容量とが、互いに異なっている。 (Modification 2)
FIG. 9 is a diagram showing one pixel P3 of the liquid crystal panel according to the second modification of the present embodiment. As shown in FIG. 9, the pixel P3 includes a TFT element 10, a liquid crystal element 11E, a capacitive element 12E, a liquid crystal element 11F, and a capacitive element 12F. A liquid crystal element 11E and the capacitor element 12E constitute a sub-pixel P E, a liquid crystal element 11F and the capacitor element 12F constitutes a sub-pixel P F. In this modification, the capacitance of the capacitive element 12E and the capacitance of the capacitive element 12F are different from each other.

画素Ｐ３では、ＴＦＴ素子１０のゲートがゲート線Ｇに接続され、残る２つの端子のうち一方、例えばドレインが容量素子１２Ｅの一端および容量素子１２Ｆの一端に接続され、例えばソースが配線Ｌを介して共通接続線Ｃに接続されている。但し、ＴＦＴ素子１０のソースが容量素子１２Ｅの一端および容量素子１２Ｆの一端に接続され、ドレインが配線Ｌを介して共通接続線Ｃに接続されるような構成としてもよい。そして、容量素子１２Ｅの他端が液晶素子１１Ｅの一端に接続され、容量素子１２Ｆの他端が液晶素子１１Ｆの一端に接続されている。液晶素子１１Ｅの他端および液晶素子１１Ｆの他端は、データ線Ｄに接続されている。   In the pixel P3, the gate of the TFT element 10 is connected to the gate line G, and one of the remaining two terminals, for example, the drain is connected to one end of the capacitive element 12E and one end of the capacitive element 12F. Are connected to the common connection line C. However, the TFT element 10 may have a source connected to one end of the capacitive element 12E and one end of the capacitive element 12F, and a drain connected to the common connection line C via the wiring L. The other end of the capacitive element 12E is connected to one end of the liquid crystal element 11E, and the other end of the capacitive element 12F is connected to one end of the liquid crystal element 11F. The other end of the liquid crystal element 11E and the other end of the liquid crystal element 11F are connected to the data line D.

このように、画素Ｐ３は、液晶素子１１Ｅ，１１Ｆに、互いに容量の異なる容量素子１２Ｅ，１２Ｆがそれぞれ直列に接続されている構成であってもよい。このような構成の場合も、サブ画素ＰE，ＰFごとに、容量素子１２Ｅ，１２Ｆの各容量を適宜調整することにより、各液晶素子１１Ｅ，１１Ｆに対して異なる駆動電圧を印加することができる。 As described above, the pixel P3 may have a configuration in which the capacitive elements 12E and 12F having different capacitances are connected in series to the liquid crystal elements 11E and 11F, respectively. In the case of such a configuration, the sub-pixel P E, for each P F, by appropriately adjusting the capacitance element 12E, the capacitance of each of 12F, the liquid crystal element 11E, is possible to apply different driving voltages to 11F it can.

［第２の実施の形態］
図１０〜図１３は、本発明の第２の実施の形態に係る液晶表示パネルの各画素Ｐ４について示す図である。但し、図１０は等価回路図、図１１は平面図、図１２は図１１のＩ−Ｉ線における矢視断面図、図１３は図１１のII−II線における矢視断面図を示している。なお、画素Ｐ４の構成以外は、上記第１の実施の形態の液晶表示パネル１と同様の構成を有しているので、画素Ｐ４の構成についてのみ説明する。 [Second Embodiment]
10 to 13 are diagrams showing each pixel P4 of the liquid crystal display panel according to the second embodiment of the present invention. 10 is an equivalent circuit diagram, FIG. 11 is a plan view, FIG. 12 is a cross-sectional view taken along the line II in FIG. 11, and FIG. 13 is a cross-sectional view taken along the line II-II in FIG. . In addition, since it has the structure similar to the liquid crystal display panel 1 of the said 1st Embodiment except the structure of the pixel P4, only the structure of the pixel P4 is demonstrated.

画素Ｐ４は、ＴＦＴ素子１０Ｇと、ＴＦＴ素子１０Ｈと、液晶素子１１Ｇと、液晶素子１１Ｈと、容量素子１２Ｈとから構成されている。液晶素子１１Ｇがサブ画素ＰGを構成し、液晶素子１１Ｈと容量素子１２Ｈとがサブ画素ＰHを構成している。また、サブ画素ＰG，ＰHごとに、ＴＦＴ素子１０Ｇ，１０Ｈが設けられている。 The pixel P4 includes a TFT element 10G, a TFT element 10H, a liquid crystal element 11G, a liquid crystal element 11H, and a capacitive element 12H. The liquid crystal device 11G constitute a sub-pixel P G, a liquid crystal element 11H and the capacitor 12H constitute the subpixel P H. In addition, TFT elements 10G and 10H are provided for each of the sub-pixels P G and P H.

ＴＦＴ素子１０Ｇ，１０Ｈは、上記ＴＦＴ素子と同様にＭＯＳ−ＦＥＴなどから構成され、３つの電極、ゲート、ソースおよびドレインを有している。ＴＦＴ素子１０Ｇ，１０Ｈのゲートにはゲート線Ｇに接続されている。   The TFT elements 10G and 10H are composed of a MOS-FET or the like in the same manner as the TFT element, and have three electrodes, a gate, a source, and a drain. The gates of the TFT elements 10G and 10H are connected to the gate line G.

ＴＦＴ素子１０Ｇの残る２つの電極のうち一方の電極、例えばドレインは液晶素子１１Ｇの一端と接続され、例えばソースは配線ＬGを介して共通接続線Ｃに接続されている。但し、ソースが液晶素子１１Ｇの一端と接続され、ドレインが配線ＬGを介して共通接続線Ｃに接続されるようにしてもよい。また、液晶素子１１Ｇの他端は、データ線Ｄと接続されている。 One electrode, for example, the drain of the two electrodes of the TFT element 10G is connected to one end of the liquid crystal element 11G, for example, the source is connected to the common connection line C via the line L G. However, the source is connected to one end of the liquid crystal element 11G, may be connected to the common connection line C drains through the wire L G. The other end of the liquid crystal element 11G is connected to the data line D.

ＴＦＴ素子１０Ｈの残る２つの電極のうち一方の端子、例えばドレインは液晶素子１１Ｈの一端と接続されている。また、ＴＦＴ素子１０Ｈのソースは、容量素子１２Ｈの一端に接続されている。但し、ソースが液晶素子１１Ｈの一端と接続され、ドレインが容量素子１２Ｈの一端に接続されるようにしてもよい。また、容量素子１２Ｈの他端は、配線ＬHを介して共通接続線Ｃに接続され、液晶素子１１Ｈの他端は、データ線Ｄと接続されている。 One terminal, for example, the drain of the remaining two electrodes of the TFT element 10H is connected to one end of the liquid crystal element 11H. The source of the TFT element 10H is connected to one end of the capacitive element 12H. However, the source may be connected to one end of the liquid crystal element 11H, and the drain may be connected to one end of the capacitive element 12H. The other end of the capacitor 12H is connected to the common connection line C through the line L H, the other end of the liquid crystal element 11H is connected to the data line D.

次に、図１１〜図１３を参照して、画素Ｐ４の具体的な構成について説明する。画素Ｐ４では、ＴＦＴ基板１３と対向基板１４とが対向して配置され、これらの間に液晶層ＬＣが封止された構成となっている。   Next, a specific configuration of the pixel P4 will be described with reference to FIGS. In the pixel P4, the TFT substrate 13 and the counter substrate 14 are arranged to face each other, and the liquid crystal layer LC is sealed between them.

まず、ＴＦＴ基板１３側の構成について説明する。ＴＦＴ基板１３側には、ＴＦＴ素子１０Ｇ，１０Ｈ、ゲート線Ｇ、共通接続線Ｃ、配線ＬG，ＬH、サブ画素電極１１Ｇ−１，１１Ｈ−１が設けられている。ＴＦＴ素子１０Ｇ，１０Ｈは、ＴＦＴ基板１３上に、共通のゲート電極１０−１と、ゲート絶縁膜１６を介してそれぞれ設けられたソース電極１０Ｇ−２，１０Ｈ−２、ドレイン電極１０Ｇ−３，１０Ｈ−３、およびアモルファスシリコン（α−Si）層１０Ｇ−４，１０Ｈ−４とを有している。さらに、これらＴＦＴ素子１０Ｇ，１０Ｈを覆うように絶縁層１５が設けられ、この絶縁層１５上にサブ画素電極１１Ｇ−１，１１Ｈ−１が形成されている。なお、図１２，１３におけるＴＦＴ素子１０Ｇ，１０Ｈのゲート電極１０−１が、ゲート線Ｇに対応し、このゲート電極１０−１と同一層内に平行して共通接続線Ｃが設けられている。 First, the configuration on the TFT substrate 13 side will be described. On the TFT substrate 13 side, TFT elements 10G and 10H, gate lines G, common connection lines C, wirings L G and L H , and sub-pixel electrodes 11G-1 and 11H-1 are provided. The TFT elements 10G and 10H have source electrodes 10G-2 and 10H-2 and drain electrodes 10G-3 and 10H provided on the TFT substrate 13 via a common gate electrode 10-1 and a gate insulating film 16, respectively. -3, and amorphous silicon (α-Si) layers 10G-4 and 10H-4. Further, an insulating layer 15 is provided so as to cover the TFT elements 10G and 10H, and sub-pixel electrodes 11G-1 and 11H-1 are formed on the insulating layer 15. The gate electrodes 10-1 of the TFT elements 10G and 10H in FIGS. 12 and 13 correspond to the gate line G, and a common connection line C is provided in parallel with the gate electrode 10-1 in the same layer. .

サブ画素電極１１Ｇ−１は、図１２に示したように、コンタクトホール１１Ｇ−２を有しており、このコンタクトホール１１Ｇ−２を介して、ＴＦＴ素子１０Ｇのドレイン電極１０Ｇ−３に接続されている。   As shown in FIG. 12, the sub-pixel electrode 11G-1 has a contact hole 11G-2, and is connected to the drain electrode 10G-3 of the TFT element 10G via the contact hole 11G-2. Yes.

サブ画素電極１１Ｈ−１は、図１３に示したように、コンタクトホール１１Ｈ−２を有しており、このコンタクトホール１１Ｈ−２を介して、ＴＦＴ素子１０Ｈのドレイン電極１０Ｈ−３に配線Ｌ２を介して接続されている。但し、配線Ｌ２は、サブ画素電極１１Ｇ−１と対向しない領域に形成されている。また、配線ＬHと共通接続線Ｃとが、ゲート絶縁膜１６を介して接続されている。これにより、配線ＬH、共通接続線Ｃ、およびこれらに挟まれたゲート絶縁膜１６に対応する領域が容量素子１２Ｈとなる。 As shown in FIG. 13, the sub-pixel electrode 11H-1 has a contact hole 11H-2, and the wiring L2 is connected to the drain electrode 10H-3 of the TFT element 10H through the contact hole 11H-2. Connected through. However, the wiring L2 is formed in a region that does not face the sub-pixel electrode 11G-1. Further, the wiring L H and the common connection line C are connected through the gate insulating film 16. As a result, the region corresponding to the wiring L H , the common connection line C, and the gate insulating film 16 sandwiched therebetween becomes the capacitive element 12H.

次に、対向基板１４側の構成について説明する。対向基板１４側には、データ線Ｄが画素Ｐ４の全面にわたって形成されている。このデータ線Ｄは、サブ画素電極１１Ｇ−１，１１Ｈ−１に対向して配置される対向電極としても機能するようになっている。これにより、サブ画素電極１１Ｇ−１、データ線Ｄ、およびこれらに挟まれた液晶層ＬＣに対応する領域が、図１０に示した液晶素子１１Ｇとなり、サブ画素電極１１Ｈ−１、データ線Ｄ、およびこれらに挟まれた液晶層ＬＣに対応する領域が液晶素子１１Ｈとなる。   Next, the configuration on the counter substrate 14 side will be described. On the counter substrate 14 side, the data line D is formed over the entire surface of the pixel P4. The data line D also functions as a counter electrode disposed to face the sub pixel electrodes 11G-1 and 11H-1. Accordingly, the region corresponding to the sub-pixel electrode 11G-1, the data line D, and the liquid crystal layer LC sandwiched between them becomes the liquid crystal element 11G shown in FIG. 10, and the sub-pixel electrode 11H-1, the data line D, A region corresponding to the liquid crystal layer LC sandwiched between them is the liquid crystal element 11H.

以上性説明したように、一つの画素Ｐ４において、サブ画素ＰG，ＰHごとにＴＦＴ素子１０Ｇ，１０Ｆをそれぞれ設けるようにしてもよい。これにより、サブ画素ＰG，ＰHごとに個別駆動が可能となり、高画質化を達成し易くなる。 As described above, the TFT elements 10G and 10F may be provided for each of the sub-pixels P G and P H in one pixel P4. As a result, individual driving is possible for each of the sub-pixels P G and P H , making it easy to achieve high image quality.

次に、本実施の形態の液晶表示パネルの変形例（変形例３，４，５）について説明する。変形例３，４，５では、マトリクス状に配列される複数の画素の具体的な配列構成について示す。但し、単位画素については、図１０に示した画素Ｐ４の構成を例に挙げて説明する。よって、画素内部の構成については、説明を省略するものとする。   Next, modified examples (modified examples 3, 4, and 5) of the liquid crystal display panel of the present embodiment will be described. Modifications 3, 4, and 5 show specific arrangement configurations of a plurality of pixels arranged in a matrix. However, the unit pixel will be described by taking the configuration of the pixel P4 shown in FIG. 10 as an example. Therefore, description of the internal configuration of the pixel is omitted.

（変形例３）
図１４は、変形例３に係る液晶表示パネルの画素配列５について示す図である。図１５は、この画素配列５をデータ線Ｄの延在方向（以下、列方向という）に沿って、配列させたものである。画素配列５では、マトリクス状に配列された複数の画素のうち、ゲート線Ｇの延在方向（以下、単に行方向という。）に沿って配列する画素Ｐn，Ｐn+1，Ｐn+2，…では、隣接する画素Ｐn+1，Ｐn+2間で、ＴＦＴ素子１０Ｇと共通接続線Ｃとを接続させる配線ＬGが、一つの配線ＬG−１に共有化されている。同様に、隣接する画素Ｐn，Ｐn+1間で、容量素子１２Ｈと共通接続線Ｃを接続させる配線ＬHが、一つの配線ＬH−１に共有化されている。このように、行方向に配列した複数の画素のうち、隣接する画素間で、配線ＬGあるいは配線ＬHが、共有化されている。 (Modification 3)
FIG. 14 is a diagram illustrating the pixel array 5 of the liquid crystal display panel according to the third modification. FIG. 15 shows the pixel array 5 arranged along the extending direction of the data lines D (hereinafter referred to as the column direction). In the pixel array 5, among a plurality of pixels arranged in a matrix, pixels P n , P n + 1 , P n + arranged along the extending direction of the gate line G (hereinafter simply referred to as the row direction). 2, ... in, between the pixel P n + 1, P n + 2 adjacent wiring L G to connect the TFT element 10G and the common connection line C is shared into a single wiring L G -1 . Similarly, the wiring L H that connects the capacitive element 12H and the common connection line C between the adjacent pixels P n and P n + 1 is shared by one wiring L H −1. Thus, among a plurality of pixels arranged in the row direction, between adjacent pixels, the wiring L G or wiring L H, are shared.

一般に、画素Ｐ４を複数配列させた場合、隣接する画素間では、配線ＬGと配線ＬHとが、ＴＦＴ基板１３上で平行に配置されることとなる。このような場合、短絡を防ぐために、配線ＬGと配線ＬHとを、空間的に分離する必要がある。このため、結果として開口率が低下してしまうという問題があった。本実施の形態では、画素Ｐ４内で、配線ＬGおよび配線ＬHが、隣接する画素間で共有化されているため、空間的に分離する必要がなくなり、開口率を向上させることができる。 In general, when obtained by arranging a plurality of pixels P4, in adjacent pixels, the wiring L G and the wiring L H comes to be parallel to each on the TFT substrate 13. In such a case, in order to prevent a short circuit, the wiring L G and the wiring L H, it is necessary to spatially separate. For this reason, there existed a problem that an aperture ratio fell as a result. In this embodiment, in the pixel P4, wiring L G and the wiring L H is, because it is shared between adjacent pixels, it is not necessary to spatially separate, can improve the aperture ratio.

（変形例４）
図１６は、変形例４に係る液晶表示パネルの画素配列６について示す図である。画素配列６では、複数の画素列６Ａ，６Ｂ，６Ｃ，６Ｄ，…を列方向に配置した構成となっている。各画素列６Ａ，６Ｂ，６Ｃ，６Ｄ，…は上記変形例３の画素配列５と同様に、隣接する画素間で配線ＬG−１あるいは配線ＬH−１が共有となっている。 (Modification 4)
FIG. 16 is a diagram illustrating a pixel array 6 of a liquid crystal display panel according to Modification 4. In the pixel array 6, a plurality of pixel columns 6A, 6B, 6C, 6D,... Are arranged in the column direction. In each pixel column 6A, 6B, 6C, 6D,..., The wiring L G -1 or the wiring L H -1 is shared between adjacent pixels, as in the pixel array 5 of the third modification.

画素配列６では、列方向に配置された画素列のうち、隣接する画素列、すなわち、画素列６Ａと画素列６Ｂとの間、画素列６Ｃと画素列６Ｄとの間で、共有接続線Ｃが共有となっている。一般に、複数の画素をマトリクス状に配置させた場合、図１５に示したように、列方向に沿って隣接する画素列５どうしの間でゲート線Ｇと共通接続線Ｃとが平行して配置されることとなる。このため、ＴＦＴ基板上に、ゲート線Ｇと共通接続線Ｃとを空間的に分離して形成する必要があり、その分開口率が低くなる虞がある。本変形例のように、列方向に隣接する画素列どうしの間で共通接続線Ｃを共有化させることにより、ゲート線Ｇと共通接続線Ｃを空間的に分離して形成する必要がなくなるため、開口率を向上させることができる。   In the pixel array 6, among the pixel columns arranged in the column direction, adjacent pixel columns, that is, between the pixel column 6A and the pixel column 6B, between the pixel column 6C and the pixel column 6D, the shared connection line C Is shared. Generally, when a plurality of pixels are arranged in a matrix, as shown in FIG. 15, the gate lines G and the common connection lines C are arranged in parallel between adjacent pixel columns 5 along the column direction. Will be. For this reason, it is necessary to form the gate line G and the common connection line C on the TFT substrate in a spatially separated manner, and there is a possibility that the aperture ratio is lowered accordingly. Since the common connection line C is shared between the pixel columns adjacent in the column direction as in this modification, it is not necessary to form the gate line G and the common connection line C in a spatially separated manner. , The aperture ratio can be improved.

（変形例５）
図１７は、変形例５に係る液晶表示パネルの画素配列７について示す図である。画素配列７では、複数の画素列７Ａ，７Ｂ，７Ｃ，７Ｄ，…を列方向に配置した構成となっている。各画素列７Ａ，７Ｂ，７Ｃ，７Ｄ，…は上記変形例３の画素配列５と同様に、隣接する画素間で配線ＬG−１あるいは配線ＬH−１が共有となっている。 (Modification 5)
FIG. 17 is a diagram illustrating a pixel array 7 of a liquid crystal display panel according to Modification 5. In the pixel array 7, a plurality of pixel columns 7A, 7B, 7C, 7D,... Are arranged in the column direction. In each pixel column 7A, 7B, 7C, 7D,..., The wiring L G -1 or the wiring L H -1 is shared between adjacent pixels in the same manner as the pixel array 5 of the third modification.

画素配列７では、列方向に配置した画素列のうち、画素列７Ａと画素列７Ｂとの間、および画素列７Ｃと画素列７Ｄとの間で、ゲート線ＧＣが共有となっている。ゲート線ＧＣは、ゲート線として機能するものであるが、同時に共通接続線としての機能も兼用するようになっている。このような構成により、ゲート線Ｇと共通接続線Ｃとを分離形成する必要がなくなるため、開口率を向上させることができる。   In the pixel array 7, among the pixel columns arranged in the column direction, the gate line GC is shared between the pixel column 7A and the pixel column 7B and between the pixel column 7C and the pixel column 7D. The gate line GC functions as a gate line, but also serves as a common connection line at the same time. With such a configuration, it is not necessary to separately form the gate line G and the common connection line C, so that the aperture ratio can be improved.

以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、各画素が２つのサブ画素に分割される例について説明したが、本発明はこれに限定されず、３つ以上のサブ画素に分割されるようにした場合であっても、各サブ画素内に、互いに容量の異なる容量素子を接続するようにすれば、本発明の効果は達成される。   While the present invention has been described with reference to the embodiment, the present invention is not limited to the above embodiment, and various modifications can be made. For example, in the above embodiment, an example in which each pixel is divided into two sub-pixels has been described. However, the present invention is not limited to this, and is a case where the pixel is divided into three or more sub-pixels. However, the effect of the present invention can be achieved by connecting capacitive elements having different capacitances to each other within each sub-pixel.

また、上記実施の形態では、一つの画素を、それぞれ長方形のサブ画素（電極）に分割した構成を例に挙げて説明したが、サブ画素の形状はこれに限定されず、他の形状、例えば正方形やくの字型などでもよく、実質的に画素の平面積が分割されるような構成であれば、本発明の効果は達成される。   In the above-described embodiment, the configuration in which one pixel is divided into rectangular sub-pixels (electrodes) is described as an example. However, the shape of the sub-pixel is not limited to this, and other shapes such as, for example, The effect of the present invention can be achieved as long as the area of the pixel is substantially divided.

本発明の第１の実施形態に係る液晶表示パネルを備えた液晶表示装置の全体構成を示す図である。It is a figure which shows the whole structure of the liquid crystal display device provided with the liquid crystal display panel which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る液晶表示パネルの画素の等価回路図である。FIG. 2 is an equivalent circuit diagram of a pixel of the liquid crystal display panel according to the first embodiment of the present invention. 本発明の第１の実施形態に係る液晶表示パネルの画素の平面図である。1 is a plan view of a pixel of a liquid crystal display panel according to a first embodiment of the present invention. 本発明の第１の実施形態に係る液晶表示パネルの画素の断面図である。It is sectional drawing of the pixel of the liquid crystal display panel which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る液晶表示パネルの作用を説明するための図である。It is a figure for demonstrating the effect | action of the liquid crystal display panel which concerns on the 1st Embodiment of this invention. 変形例１に係る液晶表示パネルの画素の等価回路図である。10 is an equivalent circuit diagram of a pixel of a liquid crystal display panel according to Modification 1. FIG. 変形例１に係る液晶表示パネルの画素の平面図である。10 is a plan view of a pixel of a liquid crystal display panel according to Modification 1. FIG. 変形例１に係る液晶表示パネルの画素の断面図である。12 is a cross-sectional view of a pixel of a liquid crystal display panel according to Modification 1. FIG. 変形例２に係る液晶表示パネルの画素の等価回路図である。10 is an equivalent circuit diagram of a pixel of a liquid crystal display panel according to Modification 2. FIG. 本発明の第２の実施形態に係る液晶表示パネルの画素の等価回路図である。FIG. 5 is an equivalent circuit diagram of a pixel of a liquid crystal display panel according to a second embodiment of the present invention. 本発明の第２の実施形態に係る液晶表示パネルの画素の平面図である。It is a top view of the pixel of the liquid crystal display panel which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る液晶表示パネルの画素の断面図である。It is sectional drawing of the pixel of the liquid crystal display panel which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る液晶表示パネルの画素の断面図である。It is sectional drawing of the pixel of the liquid crystal display panel which concerns on the 2nd Embodiment of this invention. 変形例３に係る液晶表示パネルの画素列の等価回路図である。14 is an equivalent circuit diagram of a pixel column of a liquid crystal display panel according to Modification 3. FIG. 図１３に示した画素列を複数配列させた図である。FIG. 14 is a diagram in which a plurality of pixel columns shown in FIG. 13 are arranged. 変形例４に係る液晶表示パネルの画素行列の等価回路図である。14 is an equivalent circuit diagram of a pixel matrix of a liquid crystal display panel according to Modification 4. FIG. 変形例５に係る液晶表示パネルの画素行列の等価回路図である。10 is an equivalent circuit diagram of a pixel matrix of a liquid crystal display panel according to Modification Example 5. FIG. 従来の液晶表示装置の等価回路図である。It is an equivalent circuit diagram of a conventional liquid crystal display device. 従来の液晶表示装置の等価回路図である。It is an equivalent circuit diagram of a conventional liquid crystal display device. 図１８に示した液晶表示装置の概略構成を示す斜視図である。It is a perspective view which shows schematic structure of the liquid crystal display device shown in FIG. 従来の液晶表示装置の等価回路図である。It is an equivalent circuit diagram of a conventional liquid crystal display device. 従来の液晶表示装置の等価回路図である。It is an equivalent circuit diagram of a conventional liquid crystal display device.

符号の説明Explanation of symbols

１…液晶表示パネル、１０…ＴＦＴ素子、１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ，１１Ｈ…液晶素子、１２Ｂ，１２Ｄ，１２Ｅ，１２Ｆ，１２Ｈ…容量素子、１３…ＴＦＴ基板、１４…対向基板、Ｃ…共通接続線、Ｄ…データ線、Ｇ…ゲート線、Ｐ１，Ｐ２，Ｐ３，Ｐ４…画素。   DESCRIPTION OF SYMBOLS 1 ... Liquid crystal display panel, 10 ... TFT element, 11A, 11B, 11C, 11D, 11E, 11F, 11G, 11H ... Liquid crystal element, 12B, 12D, 12E, 12F, 12H ... Capacitance element, 13 ... TFT substrate, 14 ... Counter substrate, C ... common connection line, D ... data line, G ... gate line, P1, P2, P3, P4 ... pixel.

Claims (7)

複数の画素がマトリクス状に配置された液晶表示装置であって、
対向配置された一対の基板と、
前記一対の基板の一の基板上に前記画素ごとに設けられたＴＦＴ素子と、
前記一の基板上に設けられ、各ＴＦＴ素子の第１の電極に接続されると共に、各ＴＦＴ素子のオンオフを選択的に切り替えるためのゲート線と、
前記他の基板上に設けられ、各画素に画像信号を伝達するためのデータ線とを備え、
各画素は、互いに並列接続された複数のサブ画素を有し、
前記複数のサブ画素はそれぞれ、液晶素子と、電位差を発生させる電位差発生素子とを直列に接続して構成され、
前記電位差は前記サブ画素ごとに異なっている
ことを特徴とする液晶表示装置。 A liquid crystal display device in which a plurality of pixels are arranged in a matrix,
A pair of opposed substrates;
A TFT element provided for each of the pixels on one substrate of the pair of substrates;
A gate line provided on the one substrate, connected to the first electrode of each TFT element, and for selectively switching on / off of each TFT element;
A data line provided on the other substrate for transmitting an image signal to each pixel;
Each pixel has a plurality of sub-pixels connected in parallel to each other,
Each of the plurality of sub-pixels is configured by connecting a liquid crystal element and a potential difference generating element that generates a potential difference in series,
The liquid crystal display device, wherein the potential difference is different for each sub-pixel. 前記複数のサブ画素は、
前記一の基板と前記他の基板との間に液晶層を備え、
前記一の基板側に、前記ＴＦＴ素子の第２の電極に接続された配線と、前記配線上に絶縁層を介して設けられた複数のサブ画素電極とを有し、
前記複数のサブ画素電極のうち一のサブ画素電極は、前記絶縁層に形成された接続孔により前記配線と電気的に接続されている
ことを特徴とする請求項１記載の液晶表示装置。 The plurality of sub-pixels are
A liquid crystal layer is provided between the one substrate and the other substrate,
A wiring connected to the second electrode of the TFT element on the one substrate side, and a plurality of sub-pixel electrodes provided on the wiring via an insulating layer;
2. The liquid crystal display device according to claim 1, wherein one of the plurality of subpixel electrodes is electrically connected to the wiring through a connection hole formed in the insulating layer. 前記複数のサブ画素は、
前記一の基板と前記他の基板との間に液晶層を備え、
前記一の基板側に、前記ＴＦＴ素子の第２電極に接続された画素電極を有し、
前記他の基板側の一の領域に、絶縁層が形成されている
ことを特徴とする請求項１記載の液晶表示装置。 The plurality of sub-pixels are
A liquid crystal layer is provided between the one substrate and the other substrate,
A pixel electrode connected to the second electrode of the TFT element on the one substrate side;
The liquid crystal display device according to claim 1, wherein an insulating layer is formed in one region on the other substrate side. 前記複数の画素のうち前記ゲート線の延在方向に沿って配列される画素に対して共通の接続線となる共通接続線を備え、
前記ＴＦＴ素子が前記複数のサブ画素ごとに設けられ、
前記複数のサブ画素はそれぞれ、
前記液晶素子の一端が前記ＴＦＴ素子の第２の電極に接続されると共に、他端が前記データ線に接続され、かつ
前記容量素子の一端が前記ＴＦＴ素子の第３の電極に接続されると共に、他端が前記共通接続線に接続されている
ことを特徴とする請求項１記載の液晶表示装置。 A common connection line serving as a common connection line for pixels arranged along the extending direction of the gate line among the plurality of pixels;
The TFT element is provided for each of the plurality of sub-pixels;
Each of the plurality of sub-pixels is
One end of the liquid crystal element is connected to the second electrode of the TFT element, the other end is connected to the data line, and one end of the capacitive element is connected to the third electrode of the TFT element. The liquid crystal display device according to claim 1, wherein the other end is connected to the common connection line. 前記複数の画素のうち前記ゲート線の延在方向に沿って隣接する画素間で、前記ＴＦＴ素子と前記共通接続線とを接続するための配線が少なくとも一部において共有となっている
ことを特徴とする請求項４記載の液晶表示装置。 Wiring for connecting the TFT element and the common connection line is shared at least partially between pixels adjacent to each other along the extending direction of the gate line among the plurality of pixels. The liquid crystal display device according to claim 4. 前記複数の画素のうち前記データ線の延在方向に沿って隣接する画素間で、前記共通接続線が共有となっている
ことを特徴とする請求項４記載の液晶表示装置。 The liquid crystal display device according to claim 4, wherein the common connection line is shared between pixels adjacent to each other along the extending direction of the data line among the plurality of pixels. 前記複数の画素のうち前記データ線の延在方向に沿って隣接する画素間で、前記ゲート線と前記共通接続線とが共有となっている
ことを特徴とする請求項４記載の液晶表示装置。 5. The liquid crystal display device according to claim 4, wherein the gate line and the common connection line are shared between adjacent pixels along the extending direction of the data line among the plurality of pixels. 6. .
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