JP2008306557A

JP2008306557A - Phase lock circuit

Info

Publication number: JP2008306557A
Application number: JP2007152848A
Authority: JP
Inventors: Masayoshi Kinoshita; 雅善木下; Kazuaki Sokawa; 和昭曽川; Suketsugu Yamada; 祐嗣山田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-06-08
Filing date: 2007-06-08
Publication date: 2008-12-18

Abstract

<P>PROBLEM TO BE SOLVED: To reduce a defective product by favorably frequency-dividing a high-speed clock outputted from a voltage-controlled oscillation circuit even when the performance of the voltage-controlled oscillation circuit or a frequency dividing circuit varies from the designing time in a phase lock circuit. <P>SOLUTION: A phase lock circuit is provided with a second frequency dividing circuit 5 with a working speed slower than that of a frequency dividing circuit 4 in addition to the first frequency dividing circuit 4. A frequency comparator circuit 6 compares the respective frequencies of clock frequency-divided by the two frequency dividing circuits 4 and 5. When the frequency of a frequency dividing clock of the first frequency dividing circuit 4 is faster than that of the second frequency dividing circuit 5, a VCO oscillation suppression circuit 7 suppresses an oscillation frequency of an output clock Fout of the voltage-controlled oscillation circuit 3. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

デジタル回路向けの高速クロックを生成する位相ロック回路において、確実にクロックの位相をロックさせて更なる高速クロックを生成するものに関する。 The present invention relates to a phase lock circuit that generates a high-speed clock for a digital circuit and that generates a further high-speed clock by reliably locking the phase of the clock.

システムＬＳＩにおいて、搭載しているデジタル回路は高速に演算を行う必要があり、そのために、高速クロックをデジタル回路へ入力することが要求される。このとき、システムＬＳＩ外部から高速クロックを入力することは困難であるため、従来では、通常、システムＬＳＩ内に位相ロック回路を搭載し、システムＬＳＩ外部から低速の参照クロックを入力し、位相ロック回路によって参照クロックから高速クロック信号を生成している。 In a system LSI, a mounted digital circuit needs to perform computation at high speed, and therefore, it is required to input a high-speed clock to the digital circuit. At this time, since it is difficult to input a high-speed clock from the outside of the system LSI, conventionally, a phase lock circuit is usually mounted in the system LSI, and a low-speed reference clock is input from the outside of the system LSI. To generate a high-speed clock signal from the reference clock.

従来の位相ロック回路を図７に示す。同図において、位相ロック回路は、位相比較回路１、ループフィルタ回路２、電圧制御発振回路（ＶＣＯ）３、分周回路４で構成される。位相比較回路１は、２つの入力信号の位相差を比較し、位相差に応じた信号をループフィルタ回路２へ出力する。前記ループフィルタ回路２は、位相差信号をアナログ電圧信号へ変換して、電圧制御発振回路３へそのアナログ電圧を出力する。電圧制御発振回路３は、入力されたアナログ電圧に応じて高速クロックを生成して出力する。分周回路４は、高速クロックを予め定められた分周比でクロック分周して低速クロックを出力する。このとき、システムＬＳＩ外部から入力された参照クロックＦｉｎと分周回路４の出力クロックＦｏｕｔとを位相比較回路１へ入力することによって、分周回路４の分周比率だけ高速になった高速クロックが電圧制御発振回路３から得られる。 A conventional phase lock circuit is shown in FIG. In the figure, the phase lock circuit includes a phase comparison circuit 1, a loop filter circuit 2, a voltage controlled oscillation circuit (VCO) 3, and a frequency divider circuit 4. The phase comparison circuit 1 compares the phase difference between two input signals and outputs a signal corresponding to the phase difference to the loop filter circuit 2. The loop filter circuit 2 converts the phase difference signal into an analog voltage signal and outputs the analog voltage to the voltage controlled oscillation circuit 3. The voltage controlled oscillation circuit 3 generates and outputs a high-speed clock according to the input analog voltage. The frequency divider 4 divides the high-speed clock by a predetermined division ratio and outputs the low-speed clock. At this time, the reference clock Fin input from the outside of the system LSI and the output clock Fout of the frequency dividing circuit 4 are input to the phase comparison circuit 1, so that a high speed clock that is increased in speed by the frequency dividing ratio of the frequency dividing circuit 4 is obtained. Obtained from the voltage controlled oscillator circuit 3.

ここで、位相ロック回路が正常に動作するための必要条件は、電圧制御発振回路３から生成された高速クロックを分周回路４が分周できることである。高速クロックを分周回路４が分周できないと、分周回路４から位相比較回路１へ入力されるクロック周波数が小さくなり、位相ロック回路の負帰還制御によって電圧制御発振回路３の発振周波数を更に大きくするような制御が働く。そのため、正常なロック状態に移行できずに、異常な高速クロックを出力してしまう。特に、位相ロック回路の立ち上げ時など、安定して高速クロックを出す前の過渡状態時には、電圧制御発振回路３が最大発振クロックを出す可能性もあり、最大発振クロック発生時も分周回路４は正常に分周する必要がある。しかし、近年はクロック周波数が益々増大する傾向にあるため、全ての条件で分周回路４が正常に分周することの技術的難易度が大きくなってきている。 Here, a necessary condition for the phase lock circuit to operate normally is that the frequency dividing circuit 4 can divide the high-speed clock generated from the voltage controlled oscillation circuit 3. If the frequency dividing circuit 4 cannot divide the high-speed clock, the clock frequency input from the frequency dividing circuit 4 to the phase comparison circuit 1 becomes small, and the oscillation frequency of the voltage controlled oscillation circuit 3 is further increased by negative feedback control of the phase lock circuit. Control that makes it bigger works. Therefore, an abnormal high-speed clock is output without being able to shift to a normal lock state. In particular, the voltage-controlled oscillation circuit 3 may output the maximum oscillation clock during a transient state before the stable high-speed clock is output, such as when the phase lock circuit is started up. Need to divide normally. However, in recent years, since the clock frequency tends to increase more and more, the technical difficulty of the frequency dividing circuit 4 normally dividing under all conditions is increasing.

そこで、従来では、図８に示すように、ループフィルタ回路２と電圧制御発振回路３との間にリミッタ回路１０を挿入し、そのリミット値を予め定められた法則に従って制御するリミット値制御回路１１を備え、このリミット値制御回路１１により、電圧制御発振回路３に入力されるアナログ電圧を制限して、電圧制御発振回路３の発振範囲を、分周回路４が分周できる範囲に制限していた（例えば、特許文献１参照）。
特開平９−１５３７９７号公報 Therefore, conventionally, as shown in FIG. 8, a limiter circuit 10 is inserted between the loop filter circuit 2 and the voltage controlled oscillation circuit 3, and the limit value control circuit 11 controls the limit value according to a predetermined rule. The limit value control circuit 11 limits the analog voltage input to the voltage controlled oscillation circuit 3 to limit the oscillation range of the voltage controlled oscillation circuit 3 to a range in which the frequency dividing circuit 4 can divide the frequency. (For example, refer to Patent Document 1).
Japanese Patent Laid-Open No. 9-153797

しかしながら、図８に示した前記従来の位相ロック回路では、電圧制御発振回路３の発振周波数範囲をリミッタ回路１０により予め定められた法則で制限するために、もし電圧制御発振回路３が設計時より高速に発振するように製造されてしまった場合、又は、分周回路４が設計時より低速にしか動作できないように製造されてしまった場合には、対応できない。そのため、製造時に回路特性が大きくばらついた場合には不良品が発生する可能性があり、その結果として、製造コスト増となってしまう。 However, in the conventional phase lock circuit shown in FIG. 8, in order to limit the oscillation frequency range of the voltage controlled oscillation circuit 3 by a rule predetermined by the limiter circuit 10, the voltage controlled oscillation circuit 3 is designed from the time of design. If it is manufactured so as to oscillate at high speed, or if it is manufactured so that the frequency dividing circuit 4 can operate only at a lower speed than at the time of design, it cannot cope. Therefore, if circuit characteristics vary greatly during manufacturing, defective products may occur, resulting in an increase in manufacturing cost.

また、回路特性のばらつきに強い設計にしようとすると、リミッタ回路１０のリミット値を低速発振側に設定して、電圧制御発振回路３の発振範囲を高速発振しないようにする必要があるが、これでは、高速クロックの生成が困難になってしまう欠点が生じる。 In order to make the design resistant to variations in circuit characteristics, it is necessary to set the limit value of the limiter circuit 10 to the low-speed oscillation side so that the oscillation range of the voltage-controlled oscillation circuit 3 does not oscillate at high speed. However, there is a drawback that it becomes difficult to generate a high-speed clock.

本発明は、前記問題を解決するものであり、その目的は、位相ロック回路において、確実に位相をロックさせて不良品を低減して、製造コストの低減を図り、更には、製造時に回路特性が良い製品での電圧制御発振回路の発振範囲を制限しないようにして、出力クロックの更なる高速化を実現することにある。 The object of the present invention is to solve the above-mentioned problems, and it is an object of the present invention to reduce the manufacturing cost by reliably locking the phase in the phase lock circuit to reduce the manufacturing cost. It is to realize further increase in the output clock speed without limiting the oscillation range of the voltage controlled oscillation circuit in a good product.

前記目的を達成するため、本発明では、電圧制御発振回路の出力クロックを分周回路で分周できなくなってきた際に、初めて、電圧制御発振回路の出力クロックの発振周波数を抑制することとする。 In order to achieve the above object, the present invention suppresses the oscillation frequency of the output clock of the voltage controlled oscillation circuit for the first time when the output clock of the voltage controlled oscillation circuit cannot be divided by the frequency dividing circuit. .

具体的に、請求項１記載の発明の位相ロック回路は、２つの入力クロックの位相差を検出して位相差信号を出力する位相比較回路と、前記位相比較回路の位相差信号をアナログ電圧に変換して出力するループフィルタ回路と、前記ループフィルタのアナログ電圧信号をクロックに変換して出力する電圧制御発振回路と、前記電圧制御発振回路から出力されたクロックの周波数を分周する第１の分周回路とを備え、第１の分周回路の出力クロックと参照クロックとが前記位相比較回路に前記２つの入力クロックとして入力され、前記電圧制御発振回路の出力クロックが外部出力される位相ロック回路において、前記電圧制御発振回路から出力されたクロックの周波数を前記第１の分周回路よりも遅い動作速度で分周する第２の分周回路と、前記第１の分周回路及び第２の分周回路からのクロックの周波数同士を比較する周波数比較回路と、前記周波数比較回路の比較結果を受け、前記第２の分周回路の出力クロックよりも前記第１の分周回路の出力クロックの方が周波数が速いとき、前記電圧制御発振回路の発振周波数を抑制するＶＣＯ発振抑制手段とを備えたことを特徴とする。 Specifically, the phase lock circuit according to claim 1 detects a phase difference between two input clocks and outputs a phase difference signal, and converts the phase difference signal of the phase comparison circuit into an analog voltage. A loop filter circuit for converting and outputting, a voltage controlled oscillation circuit for converting an analog voltage signal of the loop filter into a clock and outputting the clock, and a first frequency dividing the frequency of the clock output from the voltage controlled oscillation circuit A phase lock circuit in which an output clock of the first frequency divider and a reference clock are input to the phase comparison circuit as the two input clocks, and an output clock of the voltage controlled oscillation circuit is externally output A second frequency dividing circuit for frequency-dividing the frequency of the clock output from the voltage controlled oscillation circuit at an operation speed slower than that of the first frequency dividing circuit; A frequency comparison circuit that compares the frequencies of the clocks from the first frequency divider circuit and the second frequency divider circuit and a comparison result of the frequency comparison circuit, and receives the comparison result of the second frequency divider circuit than the output clock of the second frequency divider circuit. VCO oscillation suppression means for suppressing the oscillation frequency of the voltage controlled oscillation circuit when the frequency of the output clock of one frequency divider circuit is faster.

請求項２記載の発明は、前記請求項１記載の位相ロック回路において、前記第１の分周回路は、第１の電源と第２の電源の間に挿入され、前記第１の電源と前記第２の電源との電圧差の振幅で動作し、前記第２の分周回路は、前記第１の電源と第２の電源との間に、電圧発生回路と分周回路とが直列に挿入されて構成されることを特徴とする。 According to a second aspect of the present invention, in the phase lock circuit according to the first aspect, the first frequency dividing circuit is inserted between a first power source and a second power source, and the first power source and the It operates with the amplitude of the voltage difference from the second power supply, and in the second frequency divider circuit, a voltage generating circuit and a frequency divider circuit are inserted in series between the first power supply and the second power supply. It is characterized by being configured.

請求項３記載の発明は、前記請求項２記載の位相ロック回路において、前記電圧発生回路は、ダイオードであることを特徴とする。 According to a third aspect of the present invention, in the phase lock circuit according to the second aspect, the voltage generation circuit is a diode.

請求項４記載の発明は、前記請求項２記載の位相ロック回路において、前記電圧発生回路は、抵抗であることを特徴とする。 According to a fourth aspect of the present invention, in the phase lock circuit according to the second aspect, the voltage generation circuit is a resistor.

請求項５記載の発明は、前記請求項２記載の位相ロック回路において、前記電圧発生回路は、電流源であることを特徴とする。 According to a fifth aspect of the present invention, in the phase lock circuit according to the second aspect, the voltage generation circuit is a current source.

請求項６記載の発明は、前記請求項１記載の位相ロック回路において、前記第２の分周回路は、前記第１の分周回路よりも分周回路を構成するトランジスタの閾値電圧が高いことを特徴とする。 According to a sixth aspect of the present invention, in the phase lock circuit according to the first aspect, the second frequency divider circuit has a higher threshold voltage of a transistor constituting the frequency divider circuit than the first frequency divider circuit. It is characterized by.

請求項７記載の発明は、前記請求項１記載の位相ロック回路において、前記第２の分周回路は、前記第１の分周回路よりも分周回路を構成するトランジスタのチャネル幅サイズが小さいことを特徴とする。 According to a seventh aspect of the present invention, in the phase lock circuit according to the first aspect, the second frequency divider circuit has a smaller channel width size of a transistor constituting the frequency divider circuit than the first frequency divider circuit. It is characterized by that.

請求項８記載の発明は、前記請求項１記載の位相ロック回路において、前記周波数比較回路は、前記第１の分周回路の出力クロックのエッジの数をカウントする第１のカウンタ回路と、前記第２の分周回路の出力クロックのエッジの数をカウントする第２のカウンタ回路と、前記第１及び第２のカウンタ回路のカウント値同士を比較するデジタル比較回路とを備えることを特徴とする。 According to an eighth aspect of the present invention, in the phase lock circuit of the first aspect, the frequency comparison circuit includes a first counter circuit that counts the number of edges of an output clock of the first frequency dividing circuit, A second counter circuit that counts the number of edges of the output clock of the second divider circuit, and a digital comparison circuit that compares the count values of the first and second counter circuits. .

請求項９記載の発明は、前記請求項１記載の位相ロック回路において、前記電圧制御発振回路は、ループ状に縦続された複数のインバータで構成されたインバータリング発振回路と、前記ループフィルタのアナログ電圧信号に応じた電流を発生して出力する可変電流源回路と、第３の電源及び第４の電源とを備え、前記第３の電源と第４の電源との間に前記インバータリング発振回路と前記可変電流源回路とが挿入され、前記インバータリング発振回路の前記インバータは、Ｎ型トランジスタとＰ型トランジスタとを備え、前記Ｎ型トランジスタのゲート端子と前記Ｐ型トランジスタのゲート端子とが接続され、前記Ｎ型トランジスタのドレイン端子と前記Ｐ型トランジスタのドレイン端子とが接続されて構成され、更に、前記ＶＣＯ発振抑制手段は、相補的にオンする第１のスイッチ及び第２のスイッチを備え、前記インバータリング発振回路の前記インバータのＮ型トランジスタの基板端子とそのＮ型トランジスタのソース端子との間に前記第１のスイッチが挿入され、前記Ｎ型トランジスタの基板端子と第４の電源との間に前記第２のスイッチが挿入され、前記第１のスイッチ及び前記第２のスイッチが前記周波数比較回路の比較結果によって制御されることを特徴とする。 According to a ninth aspect of the present invention, in the phase lock circuit according to the first aspect, the voltage-controlled oscillation circuit includes an inverter ring oscillation circuit including a plurality of inverters cascaded in a loop, and an analog of the loop filter. A variable current source circuit for generating and outputting a current corresponding to the voltage signal; a third power source and a fourth power source; and the inverter ring oscillation circuit between the third power source and the fourth power source. And the variable current source circuit are inserted, and the inverter of the inverter ring oscillation circuit includes an N-type transistor and a P-type transistor, and the gate terminal of the N-type transistor and the gate terminal of the P-type transistor are connected to each other The drain terminal of the N-type transistor and the drain terminal of the P-type transistor are connected, and the VCO oscillation suppression The means includes a first switch and a second switch that are complementarily turned on, and the first ring is connected between a substrate terminal of the N-type transistor of the inverter of the inverter ring oscillation circuit and a source terminal of the N-type transistor. The second switch is inserted between the substrate terminal of the N-type transistor and the fourth power source, and the first switch and the second switch are compared with each other by the comparison result of the frequency comparison circuit. It is controlled by.

請求項１０記載の発明は、前記請求項１記載の位相ロック回路において、前記電圧制御発振回路は、ループ状に縦続された複数のインバータで構成されたインバータリング発振回路と、前記ループフィルタのアナログ電圧信号に応じた電流を発生して出力する可変電流源回路と、第３の電源及び第４の電源とを備え、前記第３の電源と第４の電源との間に前記インバータリング発振回路と前記可変電流源回路とが挿入され、前記インバータリング発振回路の前記インバータは、Ｎ型トランジスタとＰ型トランジスタとを備え、前記Ｎ型トランジスタのゲート端子と前記Ｐ型トランジスタのゲート端子とが接続され、前記Ｎ型トランジスタのドレイン端子と前記Ｐ型トランジスタのドレイン端子とが接続されて構成され、更に、前記ＶＣＯ発振抑制手段は、相補的にオンする第１のスイッチ及び第２のスイッチを備え、前記インバータリング発振回路の前記インバータのＰ型トランジスタの基板端子とそのＰ型トランジスタのソース端子との間に前記第１のスイッチが挿入され、前記Ｐ型トランジスタの基板端子と第３の電源との間に前記第２のスイッチが挿入され、前記第１のスイッチ及び前記第２のスイッチが前記周波数比較回路の比較結果によって制御されることを特徴とする。 According to a tenth aspect of the present invention, in the phase lock circuit according to the first aspect, the voltage-controlled oscillation circuit includes an inverter ring oscillation circuit including a plurality of inverters cascaded in a loop shape, and an analog of the loop filter. A variable current source circuit for generating and outputting a current corresponding to the voltage signal; a third power source and a fourth power source; and the inverter ring oscillation circuit between the third power source and the fourth power source. And the variable current source circuit are inserted, and the inverter of the inverter ring oscillation circuit includes an N-type transistor and a P-type transistor, and the gate terminal of the N-type transistor and the gate terminal of the P-type transistor are connected to each other And the drain terminal of the N-type transistor and the drain terminal of the P-type transistor are connected to each other. The control means includes a first switch and a second switch that are turned on in a complementary manner, and the first switch and the source terminal of the P-type transistor of the inverter ring oscillation circuit are arranged between the substrate terminal of the P-type transistor and the source terminal of the P-type transistor. 1 switch is inserted, the second switch is inserted between the substrate terminal of the P-type transistor and the third power supply, and the first switch and the second switch are compared in the frequency comparison circuit. It is controlled by the result.

以上により、請求項１〜１０記載の発明では、第２の分周回路は第１の分周回路より動作速度が遅いので、この第２の分周回路が動作している限り第１の分周回路の動作が保証される。この特性を利用することにより、第２の分周回路が動作しているときには、電圧制御発振回路の発振周波数を制限しなくても、位相ロック回路が安定して動作することが可能となり、高速クロックの出力が実現できる。また、第２の分周回路が動作しないときには、電圧制御発振回路の発振周波数を制限することによって位相ロック回路の安定動作を保持して、製造不良品となることが回避できる。 As described above, according to the first to tenth aspects of the present invention, the second frequency divider circuit operates at a slower speed than the first frequency divider circuit. Therefore, as long as the second frequency divider circuit operates, the first frequency divider circuit operates. The operation of the peripheral circuit is guaranteed. By utilizing this characteristic, when the second frequency divider circuit is operating, the phase lock circuit can operate stably without limiting the oscillation frequency of the voltage controlled oscillation circuit. Clock output can be realized. In addition, when the second frequency dividing circuit does not operate, it is possible to avoid a defective product by maintaining the stable operation of the phase lock circuit by limiting the oscillation frequency of the voltage controlled oscillation circuit.

また、請求項２記載の発明では、第２の分周回路の電源電圧を第１の分周回路の電源電圧よりも小さくすることにより、第２の分周回路の動作速度を第１の分周回路よりも遅くすることができるので、この特性を利用するように、第２の分周回路に電圧発生回路を接続して、電圧発生回路の電圧分だけ第２の分周回路の電源電圧を小さくして、その第２の分周回路の動作速度を遅くする。 According to the second aspect of the invention, the operation speed of the second frequency divider circuit is reduced by making the power supply voltage of the second frequency divider circuit smaller than the power supply voltage of the first frequency divider circuit. Since it can be made slower than the frequency divider circuit, a voltage generating circuit is connected to the second frequency dividing circuit so as to utilize this characteristic, and the power supply voltage of the second frequency dividing circuit is equal to the voltage of the voltage generating circuit. Is reduced, and the operation speed of the second frequency divider circuit is reduced.

更に、請求項３〜５記載の発明では、第２の分周回路の電源電圧を小さくするために、ダイオード、抵抗又は電流源の端子間電圧が使用される。 Furthermore, in the inventions according to claims 3 to 5, the voltage across the terminals of the diode, the resistor or the current source is used in order to reduce the power supply voltage of the second frequency dividing circuit.

加えて、請求項６記載の発明では、トランジスタの閾値電圧が高いと、トランジスタの電流能力が低下して、動作速度が遅くなる特性を利用することにより、第２の分周回路の動作速度を第１の分周回路の動作速度よりも遅くする。 In addition, in the invention described in claim 6, when the threshold voltage of the transistor is high, the operation speed of the second frequency divider circuit is reduced by utilizing the characteristic that the current capability of the transistor is reduced and the operation speed is reduced. It is slower than the operating speed of the first frequency divider circuit.

更に加えて、請求項７記載の発明では、トランジスタの電流能力はトランジスタのチャネル幅に比例して向上するので、第２の分周回路を構成するトランジスタのチャネル幅を小さくすることにより、第２の分周回路の動作速度を第１の分周回路の動作速度よりも遅くする。 In addition, in the invention according to claim 7, since the current capability of the transistor is improved in proportion to the channel width of the transistor, the second channel can be reduced by reducing the channel width of the transistor constituting the second frequency dividing circuit. The operation speed of the frequency divider circuit is made slower than the operation speed of the first frequency divider circuit.

また、請求項８記載の発明では、第１及び第２の分周回路から出力されるクロックのエッジの数同士を計数することにより、第２の分周回路の動作、非動作が判定できる。 In the invention according to claim 8, the operation or non-operation of the second frequency divider circuit can be determined by counting the number of clock edges output from the first and second frequency divider circuits.

更に、請求項９及び１０記載の発明では、トランジスタは基板電圧によって閾値電圧を変更することにより動作速度を変更でき、例えば、Ｐ型トランジスタでは基板電圧をソース電圧よりも高くすることにより動作速度を遅くでき、Ｎ型トランジスタでは基板電圧をソース電圧よりも低くすることにより動作速度を遅くできるので、ＶＣＯ発振抑制手段の第１のスイッチと第２のスイッチとを相補的にオンさせることによって基板電圧を変更して、インバータリング発振回路の発振周波数を変更することができる。 Further, in the inventions according to claims 9 and 10, the operation speed of the transistor can be changed by changing the threshold voltage according to the substrate voltage. For example, in the case of a P-type transistor, the operation speed is increased by making the substrate voltage higher than the source voltage. Since the operation speed can be slowed by making the substrate voltage lower than the source voltage in the N-type transistor, the substrate voltage can be set by complementarily turning on the first switch and the second switch of the VCO oscillation suppression means. Can be changed to change the oscillation frequency of the inverter ring oscillation circuit.

以上説明したように、請求項１〜１０記載の発明の位相ロック回路によれば、確実に位相をロックさせて不良品を低減して製造コストを低減できると共に、製造時に回路特性が良い製品において電圧制御発振回路の発振範囲を制限しなくできて、出力クロックの更なる高速化を実現することができる。 As described above, according to the phase lock circuit of the first to tenth aspects of the present invention, the phase can be surely locked to reduce defective products and reduce manufacturing costs, and in products with good circuit characteristics during manufacturing. The oscillation range of the voltage controlled oscillation circuit can be made without limitation, and the output clock can be further increased in speed.

以下、本発明の実施形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
図１は本実施形態における位相ロック回路の回路図を示す。 (First embodiment)
FIG. 1 shows a circuit diagram of a phase lock circuit in the present embodiment.

同図において、位相ロック回路は、位相比較回路１、ループフィルタ回路２、電圧制御発振回路３、第１の分周回路４からなる位相ロックループの構成に加えて、第２の分周回路５、周波数比較回路６、ＶＣＯ発振抑制回路（ＶＣＯ発振抑制手段）７により構成され、参照クロックＦｉｎが入力され、出力クロックＦｏｕｔが出力される。また、第２の分周回路５は、第１の分周回路４よりも動作速度が少し遅い分周回路である。 In the figure, the phase lock circuit includes a second frequency divider circuit 5 in addition to the configuration of a phase lock loop including a phase comparator circuit 1, a loop filter circuit 2, a voltage controlled oscillation circuit 3, and a first frequency divider circuit 4. The frequency comparison circuit 6 and the VCO oscillation suppression circuit (VCO oscillation suppression means) 7 are configured to receive the reference clock Fin and output the output clock Fout. The second frequency dividing circuit 5 is a frequency dividing circuit whose operation speed is slightly slower than that of the first frequency dividing circuit 4.

電圧制御発振回路３の出力クロックＦｏｕｔは、第１の分周回路４と第２の分周回路５との２つの分周回路でクロック分周される。そして、２つの分周回路４、５の分周クロックは、周波数比較回路６に入力され、２つの分周回路４、５の分周クロック周波数同士が比較される。ここで、第１の分周回路４が十分な動作マージンをもって出力クロックＦｏｕｔを分周しているときには、動作速度が遅い第２の分周回路５も出力クロックＦｏｕｔを分周することが可能である。このとき、周波数比較回路６は、２つの分周回路４、５の分周クロック周波数が同じであることを検出し、ＶＣＯ発振抑制回路７に対して、電圧制御発振回路３の発振周波数を抑制しないように制御信号を送る。そして、ＶＣＯ発振抑制回路７は、前記制御信号に基づいて電圧制御発振回路３の発振周波数を抑制しない。 The output clock Fout of the voltage controlled oscillation circuit 3 is frequency-divided by two frequency dividing circuits, a first frequency dividing circuit 4 and a second frequency dividing circuit 5. Then, the divided clocks of the two frequency dividing circuits 4 and 5 are input to the frequency comparison circuit 6 and the divided clock frequencies of the two frequency dividing circuits 4 and 5 are compared with each other. Here, when the first frequency dividing circuit 4 divides the output clock Fout with a sufficient operation margin, the second frequency dividing circuit 5 having a low operation speed can also divide the output clock Fout. is there. At this time, the frequency comparison circuit 6 detects that the frequency dividing clock frequencies of the two frequency dividing circuits 4 and 5 are the same, and suppresses the oscillation frequency of the voltage controlled oscillation circuit 3 with respect to the VCO oscillation suppression circuit 7. Send a control signal so that it does not. The VCO oscillation suppression circuit 7 does not suppress the oscillation frequency of the voltage controlled oscillation circuit 3 based on the control signal.

以上より、第１の分周回路４は確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを出力する。また、電圧制御発振回路３の発振周波数を抑制していないので、高速なクロックＦｏｕｔを出力することも可能である。 As described above, since the first frequency divider 4 operates reliably, the phase lock circuit reliably locks the phase and outputs the desired clock Fout. Further, since the oscillation frequency of the voltage controlled oscillation circuit 3 is not suppressed, it is possible to output a high-speed clock Fout.

これに対し、第１の分周回路４が出力クロックＦｏｕｔを分周するときの動作マージンが少ない場合には、第１の分周回路４よりも動作速度が遅い第２の分周回路５は、出力クロックＦｏｕｔを分周することができなくなり、第２の分周回路５の分周クロック周波数は本来の周波数よりも遅くなるか、又はクロックが停止してしまう。このとき、周波数比較回路６は、第２の分周回路５の分周クロックの周波数よりも第１の分周回路４の分周クロックの周波数の方が速いことを検出し、ＶＣＯ発振抑制回路７に対して、電圧制御発振回路３の発振周波数を抑制するように制御信号を出力する。そして、ＶＣＯ発振抑制回路７は、前記受けた制御信号にも基づいて、電圧制御発振回路３の発振周波数を抑制して、出力クロックＦｏｕｔの周波数が大きくならないように作用する。 On the other hand, when the operation margin when the first frequency dividing circuit 4 divides the output clock Fout is small, the second frequency dividing circuit 5 whose operation speed is slower than that of the first frequency dividing circuit 4 is The output clock Fout cannot be divided, and the divided clock frequency of the second divider circuit 5 becomes slower than the original frequency or the clock stops. At this time, the frequency comparison circuit 6 detects that the frequency of the frequency-divided clock of the first frequency-dividing circuit 4 is faster than the frequency of the frequency-divided clock of the second frequency-divided circuit 5, and the VCO oscillation suppression circuit 7, a control signal is output so as to suppress the oscillation frequency of the voltage controlled oscillation circuit 3. The VCO oscillation suppression circuit 7 functions to suppress the oscillation frequency of the voltage controlled oscillation circuit 3 based on the received control signal so that the frequency of the output clock Fout does not increase.

以上より、第１の分周回路４は動作マージンを減らすことなく確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを出力することが可能になる。 As described above, since the first frequency divider 4 operates reliably without reducing the operation margin, the phase lock circuit can reliably lock the phase and output the desired clock Fout.

尚、第２の分周回路５及び周波数比較回路６は、常時動作している必要はなく、位相ロック回路の立ち上げ時や、電源電圧変動や温度変動などの動作環境の変化時にのみ動作させることが可能である。これにより、第２の分周回路５や周波数比較回路６の追加による消費電流の増加の抑制を図ることも可能である。 The second frequency dividing circuit 5 and the frequency comparison circuit 6 do not need to operate constantly, and are operated only when the phase lock circuit is started up or when the operating environment changes such as power supply voltage fluctuation or temperature fluctuation. It is possible. Thereby, it is also possible to suppress an increase in current consumption due to the addition of the second frequency divider circuit 5 and the frequency comparison circuit 6.

（第２の実施形態）
図２は本実施形態における位相ロック回路の回路図を示す。 (Second Embodiment)
FIG. 2 shows a circuit diagram of the phase lock circuit in the present embodiment.

本実施形態では、電圧制御発振回路３を、Ｎ型トランジスタ（可変電流源回路）Ｔｎ０と、３段のインバータリング発振回路２０とにより構成する。このＮ型トランジスタＴｎ０と３段のインバータリング発振回路２０とは直列に接続され、この直列回路が所定電圧ＶＤＤの電源端子（第３の電源）と接地電位ＶＳＳの電源端子（第４の電源）との間に挿入される。第２の分周回路５は、第１の分周回路４と同じ構成の分周回路５ａと、電圧発生回路８とにより構成する。周波数比較回路６は、第１及び第２のカウンタ回路１５ａ、１５ｂと、デジタル比較回路１６と、フリップフロップ回路９とにより構成する。ＶＣＯ発振抑制回路７は、第１のスイッチｓｗ１と、第２のスイッチｓｗ２と、インバータｉｎｖとにより構成される。 In the present embodiment, the voltage controlled oscillation circuit 3 is configured by an N-type transistor (variable current source circuit) Tn0 and a three-stage inverter ring oscillation circuit 20. The N-type transistor Tn0 and the three-stage inverter ring oscillation circuit 20 are connected in series. The series circuit includes a power supply terminal (third power supply) having a predetermined voltage VDD and a power supply terminal (fourth power supply) having a ground potential VSS. Inserted between. The second frequency dividing circuit 5 includes a frequency dividing circuit 5 a having the same configuration as that of the first frequency dividing circuit 4 and a voltage generating circuit 8. The frequency comparison circuit 6 includes first and second counter circuits 15a and 15b, a digital comparison circuit 16, and a flip-flop circuit 9. The VCO oscillation suppression circuit 7 includes a first switch sw1, a second switch sw2, and an inverter inv.

前記電圧制御発振回路３は、ループフィルタ回路２からのアナログ電圧信号ＶＣＯｉｎをＮ型トランジスタＴｎ０のゲート端子で受ける。Ｎ型トランジスタＴｎ０は、ゲート端子の電圧が大きくなるほどドレイン電流を増大させる。３段のインバータリング発振回路２０は、複数（同図では３個）のインバータＩＮ１〜ＩＮ３がその出力側を次段の入力側に接続して３段目の出力側を１段目の入力側に戻したループ状に縦続接続されて成っている。これ等のインバータＩＮ１〜ＩＮ３は１個のＮ型トランジスタと１個のＰ型トランジスタとから成り、合計３個のＮ型トランジスタＴｎ１〜Ｔｎと合計３個のＰ型トランジスタＴｐ１〜Ｔｐ３を備える。各インバータＩＮ１〜ＩＮ３を構成する１個のＮ型トランジスタと１個のＰ型トランジスタにおいては、それ等のゲート端子同士が接続されると共に、そのＮ型トランジスタのドレイン端子とそのＰ型トランジスタのドレイン端子とが接続されている。 The voltage controlled oscillation circuit 3 receives the analog voltage signal VCOin from the loop filter circuit 2 at the gate terminal of the N-type transistor Tn0. The N-type transistor Tn0 increases the drain current as the voltage at the gate terminal increases. The three-stage inverter ring oscillation circuit 20 includes a plurality of (three in the figure) inverters IN1 to IN3 whose output side is connected to the next-stage input side, and the third-stage output side is the first-stage input side. It is formed by cascading in a loop shape returned to. These inverters IN1 to IN3 are composed of one N-type transistor and one P-type transistor, and include a total of three N-type transistors Tn1 to Tn and a total of three P-type transistors Tp1 to Tp3. In one N-type transistor and one P-type transistor constituting each inverter IN1 to IN3, their gate terminals are connected to each other, and the drain terminal of the N-type transistor and the drain of the P-type transistor are connected to each other. The terminal is connected.

前記３段のインバータリング発振回路２０は、負端を前記Ｎ型トランジスタＴｎ０のドレイン端子と接続しており、Ｎ型トランジスタＴｎ０のドレイン電流に比例して出力クロックＦｏｕｔの発振周波数が大きくなる。従って、ループフィルタ回路２からのアナログ電圧信号ＶＣＯｉｎに比例して出力クロックＦｏｕｔの発振周波数が大きくなる電圧制御発振回路３を実現する。 The three-stage inverter ring oscillation circuit 20 has a negative end connected to the drain terminal of the N-type transistor Tn0, and the oscillation frequency of the output clock Fout increases in proportion to the drain current of the N-type transistor Tn0. Therefore, the voltage controlled oscillation circuit 3 in which the oscillation frequency of the output clock Fout increases in proportion to the analog voltage signal VCOin from the loop filter circuit 2 is realized.

第２の分周回路５は、電圧制御発振回路３からの出力クロックＦｏｕｔを第１の分周回路４と同じ分周回路５ａで受ける。このとき、この分周回路５ａが動作する電源電圧が第１の分周回路４の電源電圧と同じであれば、分周回路５ａの動作速度は第１の分周回路４と同じになる。従って、第２の分周回路５では、所定電圧ＶＤＤの電源端子（第１の電源）と接地電位ＶＳＳの電源端子（第２の電源）との間に、電圧発生回路８と分周回路５ａとを直列に挿入し、電圧発生回路８の端子間電圧だけ分周回路５ａの電源電圧を下げることによって、この分周回路５ａの動作速度を下げる特性を実現する。尚、図２では、第１の分周回路４の電圧印加関係については図示していないが、前記所定電圧ＶＤＤの電源端子と接地電位ＶＳＳの電源端子との間に分周回路４のみが挿入されて、その電位差（ＶＤＤ−ＶＳＳ）の振幅で第１の分周回路４が動作するように配置される。 The second frequency dividing circuit 5 receives the output clock Fout from the voltage controlled oscillation circuit 3 by the same frequency dividing circuit 5 a as the first frequency dividing circuit 4. At this time, if the power supply voltage at which the frequency dividing circuit 5 a operates is the same as the power supply voltage of the first frequency dividing circuit 4, the operating speed of the frequency dividing circuit 5 a is the same as that of the first frequency dividing circuit 4. Therefore, in the second frequency dividing circuit 5, the voltage generating circuit 8 and the frequency dividing circuit 5a are provided between the power supply terminal (first power supply) having the predetermined voltage VDD and the power supply terminal (second power supply) having the ground potential VSS. Are inserted in series, and the power supply voltage of the frequency dividing circuit 5a is lowered by the voltage between the terminals of the voltage generating circuit 8, thereby realizing the characteristic of reducing the operating speed of the frequency dividing circuit 5a. In FIG. 2, the voltage application relationship of the first frequency divider 4 is not shown, but only the frequency divider 4 is inserted between the power supply terminal of the predetermined voltage VDD and the power supply terminal of the ground potential VSS. Thus, the first frequency divider 4 is arranged to operate with the amplitude of the potential difference (VDD−VSS).

周波数比較回路６は、第１及び第２のカウンタ回路１５ａ、１５ｂによって、第１の分周回路４と第２の分周回路５各々の分周クロックのクロック数をその立上り又は立下りのエッジの数によってカウントする。そして、デジタル比較回路１６により前記２つのカウンタ回路１５ａ、１５ｂのカウント値同士の大小比較を行う。その結果は、フリップフロップ回路９に保存され、ＶＣＯ発振抑制回路７に出力される。 The frequency comparison circuit 6 uses the first and second counter circuits 15a and 15b to set the number of divided clocks of the first frequency dividing circuit 4 and the second frequency dividing circuit 5 to the rising or falling edge. Count by the number of. Then, the digital comparison circuit 16 compares the count values of the two counter circuits 15a and 15b. The result is stored in the flip-flop circuit 9 and output to the VCO oscillation suppression circuit 7.

ＶＣＯ発振抑制回路７は、電圧制御発振回路３内の３段のインバータリング発振回路２０を構成するＮ型トランジスタＴｎ１〜Ｔｎ３の基板端子を制御する。このＶＣＯ発振抑制回路７は、第１のスイッチｓｗ１と第２のスイッチｓｗ２を有する。前記第１のスイッチｓｗ１は、３段のインバータリング発振回路２０のＮ型トランジスタＴｎ１〜Ｔｎ３の基板端子と、それ等のＮ型トランジスタＴｎ１〜Ｔｎ３のソース端子との間に配置される。一方、前記第２のスイッチｓｗ２は、前記３段のインバータリング発振回路２０のＮ型トランジスタＴｎ１〜Ｔｎ３の基板端子と、接地電位ＶＳＳの電源端子（第４の電源）との間に配置される。そして、この２つのスイッチｓｗ１、ｓｗ２が相補的に制御できるように、インバータｉｎｖが第１のスイッチｓｗ１のゲート端子に接続されていて、この両スイッチｓｗ１、ｓｗ２には前記周波数比較回路６のフリップフロップ回路９からの出力信号が与えられる。前記第１のスイッチｓｗ１のオン時と第２のスイッチｓｗ２のオン時との各々の入力電圧に対する出力周波数の特性を図３に示す。第１のスイッチｓｗ１がオンしているときには、インバータリング発振回路２０のＮ型トランジスタのソース端子と基板端子は同電位となる。一方、第２のスイッチｓｗ２がオンしているときはインバータリング発振回路のＮ型トランジスタＴｎ１〜Ｔｎ３の基板端子はそれ等のソース端子より低い電位となる。このとき、インバータリング発振回路２０のＮ型トランジスタＴｎ１〜Ｔｎ３は負の基板バイアス状態となり、それ等のＮ型トランジスタＴｎ１〜Ｔｎ３の駆動電流能力が小さくなる。従って、図３に示すように、第１のスイッチｓｗ１がオンしているときよりも第２のスイッチｓｗ２がオンしているときの方が、アナログ電圧信号ＶＣＯｉｎに対する出力クロックＦｏｕｔが小さくなる。従って、第１のスイッチｓｗ１がオンしているときは、電圧制御発振回路３の発振周波数を抑制せず、第２のスイッチｓｗ２がオンしているときは、電圧制御発振回路３の発振周波数を抑制する状態にすることが可能となる。 The VCO oscillation suppression circuit 7 controls the substrate terminals of the N-type transistors Tn1 to Tn3 constituting the three-stage inverter ring oscillation circuit 20 in the voltage controlled oscillation circuit 3. The VCO oscillation suppression circuit 7 includes a first switch sw1 and a second switch sw2. The first switch sw1 is disposed between the substrate terminals of the N-type transistors Tn1 to Tn3 of the three-stage inverter ring oscillation circuit 20 and the source terminals of the N-type transistors Tn1 to Tn3. On the other hand, the second switch sw2 is disposed between the substrate terminals of the N-type transistors Tn1 to Tn3 of the three-stage inverter ring oscillation circuit 20 and the power supply terminal (fourth power supply) of the ground potential VSS. . An inverter inv is connected to the gate terminal of the first switch sw1 so that the two switches sw1 and sw2 can be controlled in a complementary manner, and both the switches sw1 and sw2 include a flip-flop of the frequency comparison circuit 6. An output signal from the circuit 9 is supplied. FIG. 3 shows the characteristics of the output frequency with respect to each input voltage when the first switch sw1 is on and when the second switch sw2 is on. When the first switch sw1 is on, the source terminal and the substrate terminal of the N-type transistor of the inverter ring oscillation circuit 20 are at the same potential. On the other hand, when the second switch sw2 is on, the substrate terminals of the N-type transistors Tn1 to Tn3 of the inverter ring oscillation circuit are at a lower potential than their source terminals. At this time, the N-type transistors Tn1 to Tn3 of the inverter ring oscillation circuit 20 are in a negative substrate bias state, and the drive current capability of these N-type transistors Tn1 to Tn3 is reduced. Therefore, as shown in FIG. 3, the output clock Fout for the analog voltage signal VCOin is smaller when the second switch sw2 is on than when the first switch sw1 is on. Therefore, when the first switch sw1 is on, the oscillation frequency of the voltage controlled oscillation circuit 3 is not suppressed, and when the second switch sw2 is on, the oscillation frequency of the voltage controlled oscillation circuit 3 is set. It becomes possible to make it the state which suppresses.

ここで、第１の分周回路４が十分な動作マージンをもって出力クロックＦｏｕｔを分周しているときは、周波数比較回路６の２つのカウンタ回路１５ａ、１５ｂのカウント値は同じになり、デジタル比較回路１６は同じカウント値であることを検出する。そして、フリップフロップ回路９にＬｏｗ信号を書き込み、ＶＣＯ発振抑制回路７にＬｏｗレベルの制御信号を出力する。このとき、ＶＣＯ発振抑制回路７の第１のスイッチｓｗ１はオンし、第２のスイッチｓｗ２はオフするので、電圧制御発振回路３の発振周波数を抑制しない。 Here, when the first frequency divider 4 divides the output clock Fout with a sufficient operation margin, the count values of the two counter circuits 15a and 15b of the frequency comparison circuit 6 are the same, and the digital comparison The circuit 16 detects that the count values are the same. Then, a Low signal is written to the flip-flop circuit 9 and a Low level control signal is output to the VCO oscillation suppression circuit 7. At this time, since the first switch sw1 of the VCO oscillation suppression circuit 7 is turned on and the second switch sw2 is turned off, the oscillation frequency of the voltage controlled oscillation circuit 3 is not suppressed.

以上より、第１の分周回路４は確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを出力する。また、電圧制御発振回路３の発振周波数を抑制していないので、高速なクロックＦｏｕｔを出力することが可能である。 As described above, since the first frequency divider 4 operates reliably, the phase lock circuit reliably locks the phase and outputs the desired clock Fout. Further, since the oscillation frequency of the voltage controlled oscillation circuit 3 is not suppressed, it is possible to output a high-speed clock Fout.

一方、第１の分周回路４が出力クロックＦｏｕｔを分周するときの動作マージンが少ない場合、第１の分周回路４よりも動作速度が遅い第２の分周回路５は、出力クロックＦｏｕｔを分周することが出来なくなり、第２の分周回路５の分周クロック周波数は本来の周波数よりも遅くなるか、又はクロックが停止してしまう。このとき、周波数比較回路６は、第１の分周回路４に接続される第１のカウンタ回路１５ａの方がカウント値が大きくなる。デジタル比較回路１６はこれを検出し、フリップフロップ回路９にＨｉｇｈ信号を書き込み、ＶＣＯ発振抑制回路７にＨｉｇｈレベルの制御信号を出力する。このとき、ＶＣＯ発振抑制回路７の第１のスイッチｓｗ１はオフし、第２のスイッチｓｗ２はオンされるので、電圧制御発振回路３の発振周波数を抑制して、出力クロックＦｏｕｔの周波数が大きくならないように作用する。 On the other hand, when the operation margin when the first frequency dividing circuit 4 divides the output clock Fout is small, the second frequency dividing circuit 5 whose operation speed is slower than that of the first frequency dividing circuit 4 Cannot be divided, and the divided clock frequency of the second divider circuit 5 becomes slower than the original frequency or the clock is stopped. At this time, the frequency comparison circuit 6 has a larger count value in the first counter circuit 15a connected to the first frequency dividing circuit 4. The digital comparison circuit 16 detects this, writes a High signal to the flip-flop circuit 9, and outputs a High level control signal to the VCO oscillation suppression circuit 7. At this time, since the first switch sw1 of the VCO oscillation suppression circuit 7 is turned off and the second switch sw2 is turned on, the oscillation frequency of the voltage controlled oscillation circuit 3 is suppressed and the frequency of the output clock Fout does not increase. Acts as follows.

以上より、第１の分周回路４は、動作マージンを減らすことなく確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを出力することが可能になる。 As described above, the first frequency dividing circuit 4 operates reliably without reducing the operation margin, so that the phase lock circuit can reliably lock the phase and output the desired clock Fout.

（第３の実施形態）
図４は、本発明の第３実施形態における位相ロック回路の回路図を示す。 (Third embodiment)
FIG. 4 is a circuit diagram of a phase lock circuit according to the third embodiment of the present invention.

同図の位相ロック回路では、２の分周回路５を、第１の分周回路４と同じ構成の分周回路５ａと、ダイオード（電圧発生回路）２３とにより構成する。分周回路の動作速度は電源電圧が小さくなると遅くなるので、第２の分周回路５の動作速度の抑制をダイオード２３の端子間電圧によって分周回路５ａの電源電圧を小さくすることにより実現する。位相ロック回路としての動作方法や効果に関しては、第２の実施形態の場合と同じであるので、その説明は省略する。 In the phase lock circuit of FIG. 2, the two frequency dividers 5 are constituted by a frequency divider 5 a having the same configuration as that of the first frequency divider 4 and a diode (voltage generation circuit) 23. Since the operation speed of the frequency divider circuit decreases as the power supply voltage decreases, the operation speed of the second frequency divider circuit 5 is suppressed by reducing the power supply voltage of the frequency divider circuit 5a by the voltage across the terminals of the diode 23. . Since the operation method and effects as the phase lock circuit are the same as those in the second embodiment, description thereof will be omitted.

尚、本実施形態では、電圧発生回路としてダイオード２３の端子間電圧を使用しているが、ダイオード２３の代わりに、抵抗を挿入してその抵抗の端子間電圧を使用したり、又はダイオード２３の代わりに、電流源を使用して、その電流源の端子間電圧を使用しても、同様の効果を得ることが可能である。 In this embodiment, the voltage between the terminals of the diode 23 is used as the voltage generation circuit. However, instead of the diode 23, a resistor is inserted and the voltage between the terminals of the resistor is used. Alternatively, a similar effect can be obtained by using a current source and using the voltage between the terminals of the current source.

（第４の実施形態）
図５は本実施形態における位相ロック回路の回路図を示す。 (Fourth embodiment)
FIG. 5 shows a circuit diagram of the phase lock circuit in the present embodiment.

同図の位相ロック回路では、第２の分周回路５を、第１の分周回路４と同じ分周回路５ａで構成し、更に、第２の分周回路５の分周回路５ａを構成するトランジスタの閾値電圧が第１の分周回路４を構成するトランジスタの閾値電圧よりも高い閾値電圧のトランジスタで構成することによって実現する。トランジスタの閾値電圧が高いと、トランジスタの飽和電流が小さくなるので、動作速度が遅くなる。従って、第２の分周回路５は第１の分周回路４より動作速度が遅くなる。位相ロック回路としての動作方法や効果に関しては、第２の実施形態の場合と同じであるので、その説明は省略する。 In the phase lock circuit shown in the figure, the second frequency divider circuit 5 is constituted by the same frequency divider circuit 5a as the first frequency divider circuit 4, and further the frequency divider circuit 5a of the second frequency divider circuit 5 is constituted. This is realized by configuring the transistor having a threshold voltage higher than the threshold voltage of the transistors constituting the first frequency divider circuit 4. When the threshold voltage of the transistor is high, the saturation current of the transistor becomes small, and the operation speed becomes slow. Therefore, the operation speed of the second frequency divider circuit 5 is slower than that of the first frequency divider circuit 4. Since the operation method and effects as the phase lock circuit are the same as those in the second embodiment, description thereof will be omitted.

尚、本実施形態では、第２の分周回路５をその構成トランジスタの閾値電圧が第１の分周回路４の構成トランジスタの閾値電圧よりも高いもので構成したが、閾値電圧を高くする代わりに、トランジスタのチャネル幅サイズを小さくして、トランジスタの飽和電流を小さくすることによっても、同様の効果を得ることが可能である。 In the present embodiment, the second frequency divider circuit 5 is configured such that the threshold voltage of its constituent transistors is higher than the threshold voltage of the constituent transistors of the first frequency divider circuit 4, but instead of increasing the threshold voltage, In addition, the same effect can be obtained by reducing the channel width size of the transistor and reducing the saturation current of the transistor.

（第５の実施形態）
図６は本実施形態における位相ロック回路の回路図を示す。 (Fifth embodiment)
FIG. 6 shows a circuit diagram of the phase lock circuit in the present embodiment.

同図の位相ロック回路では、電圧制御発振回路３は、Ｎ型トランジスタ（可変電流源回路）Ｔｎ０と、２つのＰ型トランジスタＴｐｃ１、Ｔｐｃ２によるカレントミラー回路２５と、３段のインバータリング発振回路２０とにより構成される。前記Ｎ型トランジスタ（可変電流源回路）Ｔｎ０が流す電流をカレントミラーしたカレントミラー回路２５の出力側のＰ型トランジスタＴｐｃ２（可変電流源回路と同等）と、３段のインバータリング発振回路２０とは直列に接続され、この直列回路が所定電圧ＶＤＤの電源端子（第３の電源）と接地電位ＶＳＳの電源端子（第４の電源）との間に挿入される。第２の分周回路５は、第１の分周回路４と同じ構成の分周回路５ａと、電圧発生回路８とにより構成される。周波数比較回路６は、第１及び第２の２つのカウンタ回路１５ａ、１５ｂと、デジタル比較回路１６と、フリップフロップ回路９とにより構成される。ＶＣＯ発振抑制回路７は、第１のスイッチｓｗ１と、第２のスイッチｓｗ２と、インバータｉｎｖとにより構成される。 In the phase lock circuit shown in FIG. 1, the voltage controlled oscillation circuit 3 includes an N-type transistor (variable current source circuit) Tn0, a current mirror circuit 25 including two P-type transistors Tpc1 and Tpc2, and a three-stage inverter ring oscillation circuit 20. It consists of. The P-type transistor Tpc2 (equivalent to the variable current source circuit) on the output side of the current mirror circuit 25 that current mirrors the current flowing through the N-type transistor (variable current source circuit) Tn0 and the three-stage inverter ring oscillation circuit 20 The series circuit is connected, and the series circuit is inserted between a power supply terminal (third power supply) having a predetermined voltage VDD and a power supply terminal (fourth power supply) having a ground potential VSS. The second frequency dividing circuit 5 includes a frequency dividing circuit 5 a having the same configuration as the first frequency dividing circuit 4 and a voltage generating circuit 8. The frequency comparison circuit 6 includes first and second counter circuits 15a and 15b, a digital comparison circuit 16, and a flip-flop circuit 9. The VCO oscillation suppression circuit 7 includes a first switch sw1, a second switch sw2, and an inverter inv.

電圧制御発振回路３は、ループフィルタ回路２からのアナログ電圧信号ＶＣＯｉｎをＮ型トランジスタＴｎ０のゲート端子で受ける。Ｎ型トランジスタＴｎ０は、ゲート端子の電圧が大きくなるほどドレイン電流を増大させる。３段のインバータリング発振回路２０は、複数（同図では３個）のインバータＩＮ１〜ＩＮ３がその出力側を次段の入力側に接続して３段目の出力側を１段目の入力側に戻したループ状に縦続接続されて成っている。これ等のインバータＩＮ１〜ＩＮ３は１個のＮ型トランジスタと１個のＰ型トランジスタとから成り、合計３個のＮ型トランジスタＴｎ１〜Ｔｎと合計３個のＰ型トランジスタＴｐ１〜Ｔｐ３を備える。各インバータＩＮ１〜ＩＮ３を構成する１個のＮ型トランジスタと１個のＰ型トランジスタにおいては、それ等のゲート端子同士が接続されると共に、そのＮ型トランジスタのドレイン端子とそのＰ型トランジスタのドレイン端子とが接続されている。 The voltage controlled oscillation circuit 3 receives the analog voltage signal VCOin from the loop filter circuit 2 at the gate terminal of the N-type transistor Tn0. The N-type transistor Tn0 increases the drain current as the voltage at the gate terminal increases. The three-stage inverter ring oscillation circuit 20 includes a plurality of (three in the figure) inverters IN1 to IN3 whose output side is connected to the next-stage input side, and the third-stage output side is the first-stage input side. It is formed by cascading in a loop shape returned to. These inverters IN1 to IN3 are composed of one N-type transistor and one P-type transistor, and include a total of three N-type transistors Tn1 to Tn and a total of three P-type transistors Tp1 to Tp3. In one N-type transistor and one P-type transistor constituting each inverter IN1 to IN3, their gate terminals are connected to each other, and the drain terminal of the N-type transistor and the drain of the P-type transistor are connected to each other. The terminal is connected.

前記３段のインバータリング発振回路２０は、正端を前記カレントミラー回路２５の出力側のＰ型トランジスタＴｐｃ２のドレイン端子と接続しており、Ｎ型トランジスタＴｎ０のドレイン電流に比例してカレントミラー回路２５から供給される電流量が増大して、発振周波数が大きくなる。従って、ループフィルタ回路２からのアナログ電圧信号ＶＣＯｉｎに比例して出力クロックＦｏｕｔの発振周波数が大きくなる電圧制御発振回路３が実現される。 The three-stage inverter ring oscillation circuit 20 has a positive end connected to the drain terminal of the P-type transistor Tpc2 on the output side of the current mirror circuit 25, and is proportional to the drain current of the N-type transistor Tn0. The amount of current supplied from 25 increases and the oscillation frequency increases. Therefore, the voltage controlled oscillation circuit 3 in which the oscillation frequency of the output clock Fout increases in proportion to the analog voltage signal VCOin from the loop filter circuit 2 is realized.

第２の分周回路５は、電圧制御発振回路３の出力クロックＦｏｕｔを第１の分周回路４と同じ構成の分周回路５ａで受ける。このとき、この分周回路５ａが動作する電源電圧が第１の分周回路４の電源電圧と同じであれば、分周回路５ａの動作速度は第１の分周回路４と同じになる。従って、第２の分周回路５では、所定電圧ＶＤＤの電源端子（第１の電源）と接地電位ＶＳＳの電源端子（第２の電源）との間に、電圧発生回路８と分周回路５ａとを直列に挿入し、電圧発生回路８の端子間電圧だけ分周回路５ａの電源電圧を下げることによって、この分周回路５ａの動作速度を下げる特性を実現する。尚、図２では、第１の分周回路４の電圧印加関係については図示していないが、前記所定電圧ＶＤＤの電源端子と接地電位ＶＳＳの電源端子との間に分周回路４のみが挿入されて、その電位差（ＶＤＤ−ＶＳＳ）の振幅で第１の分周回路４が動作するように配置される。 The second frequency dividing circuit 5 receives the output clock Fout of the voltage controlled oscillation circuit 3 by a frequency dividing circuit 5 a having the same configuration as that of the first frequency dividing circuit 4. At this time, if the power supply voltage at which the frequency dividing circuit 5 a operates is the same as the power supply voltage of the first frequency dividing circuit 4, the operating speed of the frequency dividing circuit 5 a is the same as that of the first frequency dividing circuit 4. Therefore, in the second frequency dividing circuit 5, the voltage generating circuit 8 and the frequency dividing circuit 5a are provided between the power supply terminal (first power supply) having the predetermined voltage VDD and the power supply terminal (second power supply) having the ground potential VSS. Are inserted in series, and the power supply voltage of the frequency dividing circuit 5a is lowered by the voltage between the terminals of the voltage generating circuit 8, thereby realizing the characteristic of reducing the operating speed of the frequency dividing circuit 5a. In FIG. 2, the voltage application relationship of the first frequency divider 4 is not shown, but only the frequency divider 4 is inserted between the power supply terminal of the predetermined voltage VDD and the power supply terminal of the ground potential VSS. Thus, the first frequency dividing circuit 4 is arranged to operate with the amplitude of the potential difference (VDD−VSS).

周波数比較回路６は、２つのカウンタ回路１５ａ、１５ｂにより、第１の分周回路４と第２の分周回路５の各々の分周クロックのクロック数をカウントする。そして、デジタル比較回路１６で２つのカウンタ回路１５ａ、１５ｂのカウント値同士の大小比較を行う。その結果は、フリップフロップ回路９に保存され、ＶＣＯ発振抑制回路７に出力される。 The frequency comparison circuit 6 counts the number of divided clocks of each of the first divider circuit 4 and the second divider circuit 5 by the two counter circuits 15a and 15b. The digital comparison circuit 16 compares the count values of the two counter circuits 15a and 15b. The result is stored in the flip-flop circuit 9 and output to the VCO oscillation suppression circuit 7.

ＶＣＯ発振抑制回路７は、電圧制御発振回路３内の３段のインバータリング発振回路２０を構成するＰ型トランジスタＴｐ１〜Ｔｐ３の基板端子を制御する。このＶＣＯ発振抑制回路７は、第１のスイッチｓｗ１と第２のスイッチｓｗ２とを有する。前記第１のスイッチｓｗ１は、３段のインバータリング発振回路２０のＰ型トランジスタＴｐ１〜Ｔｐ３の基板端子と、それ等のＰ型トランジスタＴｐ１〜Ｔｐ３のソース端子との間に配置される。一方、前記第２のスイッチｓｗ２は、前記３段のインバータリング発振回路２０のＰ型トランジスタＴｐ１〜Ｔｐ３の基板端子と、所定電位ＶＤＤの電源端子（第３の電源）との間に配置される。そして、この２つのスイッチｓｗ１、ｓｗ２が相補的に制御できるように、インバータｉｎｖが第２のスイッチｓｗ２のゲート端子に接続されていて、この両スイッチｓｗ１、ｓｗ２には前記周波数比較回路６のフリップフロップ回路９からの出力信号が与えられる。前記第１のスイッチｓｗ１のオン時と前記第２のスイッチｓｗ２のオン時との各々の入力電圧に対する出力周波数の特性は、前記実施形態２と同じように、図３の特性となる。第１のスイッチｓｗ１がオンしているときは、インバータリング発振回路２０のＰ型トランジスタＴｐ１〜Ｔｐ３のソース端子と基板端子は同電位となる。一方、第２のスイッチｓｗ２がオンしているときは、インバータリング発振回路２０のＰ型トランジスタＴｐ１〜Ｔｐ３の基板端子はソース端子よりも高い電位となる。このとき、インバータリング発振回路２０のＰ型トランジスタＴｐ１〜Ｔｐ３は負の基板バイアス状態となり、これ等のＰ型トランジスタＴｐ１〜Ｔｐ３の駆動電流能力は小さくなる。従って、図３に示すように、第１のスイッチｓｗ１がオンしているときよりも第２のスイッチｓｗ２がオンしているときの方が、アナログ電圧信号ＶＣＯｉｎに対する出力クロックＦｏｕｔは小さくなる。従って、第１のスイッチｓｗ１がオンしているときは、電圧制御発振回路３の発振周波数を抑制せず、第２のスイッチｓｗ２がオンしているときには、電圧制御発振回路３の発振周波数を抑制する状態にすることが可能となる。 The VCO oscillation suppression circuit 7 controls the substrate terminals of the P-type transistors Tp1 to Tp3 that constitute the three-stage inverter ring oscillation circuit 20 in the voltage controlled oscillation circuit 3. The VCO oscillation suppression circuit 7 includes a first switch sw1 and a second switch sw2. The first switch sw1 is disposed between the substrate terminals of the P-type transistors Tp1 to Tp3 of the three-stage inverter ring oscillation circuit 20 and the source terminals of the P-type transistors Tp1 to Tp3. On the other hand, the second switch sw2 is disposed between the substrate terminals of the P-type transistors Tp1 to Tp3 of the three-stage inverter ring oscillation circuit 20 and a power supply terminal (third power supply) having a predetermined potential VDD. . An inverter inv is connected to the gate terminal of the second switch sw2 so that the two switches sw1 and sw2 can be controlled in a complementary manner, and both the switches sw1 and sw2 include a flip-flop of the frequency comparison circuit 6. An output signal from the circuit 9 is supplied. The characteristics of the output frequency with respect to each input voltage when the first switch sw1 is turned on and when the second switch sw2 is turned on are the characteristics shown in FIG. 3, as in the second embodiment. When the first switch sw1 is on, the source terminals and substrate terminals of the P-type transistors Tp1 to Tp3 of the inverter ring oscillation circuit 20 are at the same potential. On the other hand, when the second switch sw2 is on, the substrate terminals of the P-type transistors Tp1 to Tp3 of the inverter ring oscillation circuit 20 are at a higher potential than the source terminal. At this time, the P-type transistors Tp1 to Tp3 of the inverter ring oscillation circuit 20 are in a negative substrate bias state, and the drive current capability of these P-type transistors Tp1 to Tp3 is reduced. Therefore, as shown in FIG. 3, the output clock Fout for the analog voltage signal VCOin is smaller when the second switch sw2 is on than when the first switch sw1 is on. Therefore, when the first switch sw1 is on, the oscillation frequency of the voltage controlled oscillation circuit 3 is not suppressed, and when the second switch sw2 is on, the oscillation frequency of the voltage controlled oscillation circuit 3 is suppressed. It becomes possible to be in a state to do.

ここで、第１の分周回路４が十分な動作マージンをもって電圧制御発振回路３の出力クロックＦｏｕｔを分周しているときには、周波数比較回路６の２つのカウンタ回路１５ａ、１５ｂのカウント値は同じになり、デジタル比較回路１６は同じカウント値であることを検出する。そして、フリップフロップ回路９にＬｏｗ信号を書き込み、ＶＣＯ発振抑制回路７にＬｏｗレベルの制御信号を出力する。このとき、ＶＣＯ発振抑制回路７の第１のスイッチｓｗ１はオンし、第２のスイッチｓｗ２はオフされるので、電圧制御発振回路３の発振周波数を抑制されない。 Here, when the first frequency dividing circuit 4 divides the output clock Fout of the voltage controlled oscillation circuit 3 with a sufficient operation margin, the count values of the two counter circuits 15a and 15b of the frequency comparison circuit 6 are the same. The digital comparison circuit 16 detects that the count values are the same. Then, a Low signal is written to the flip-flop circuit 9 and a Low level control signal is output to the VCO oscillation suppression circuit 7. At this time, since the first switch sw1 of the VCO oscillation suppression circuit 7 is turned on and the second switch sw2 is turned off, the oscillation frequency of the voltage controlled oscillation circuit 3 is not suppressed.

以上より、第１の分周回路４が確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを電圧制御発振回路３から出力する。また、電圧制御発振回路３の発振周波数を抑制していないので、高速なクロックＦｏｕｔを出力することも可能である。 As described above, since the first frequency dividing circuit 4 operates reliably, the phase lock circuit reliably locks the phase and outputs the desired clock Fout from the voltage controlled oscillation circuit 3. Further, since the oscillation frequency of the voltage controlled oscillation circuit 3 is not suppressed, it is possible to output a high-speed clock Fout.

一方、第１の分周回路４が電圧制御発振回路３の出力クロックＦｏｕｔを分周するときの動作マージンが少ない場合には、第１の分周回路４よりも動作速度が遅い第２の分周回路５は、電圧制御発振回路３の出力クロックＦｏｕｔを分周することが出来なくなり、第２の分周回路５の分周クロック周波数は本来の周波数よりも遅くなるか、又はクロックが停止してしまう。このとき、周波数比較回路６は、第１の分周回路４に接続される第１のカウンタ回路１５ａの方がカウント値が大きくなる。デジタル比較回路１６はこれを検出し、フリップフロップ回路９にＨｉｇｈ信号を書き込み、ＶＣＯ発振抑制回路７にＨｉｇｈレベルの制御信号を出力する。このとき、ＶＣＯ発振抑制回路７の第１のスイッチｓｗ１はオフし、第２のスイッチｓｗ２はオンされるので、電圧制御発振回路３の発振周波数を抑制して出力クロックＦｏｕｔの周波数が大きくならないように作用する。 On the other hand, when the operation margin when the first frequency dividing circuit 4 divides the output clock Fout of the voltage controlled oscillation circuit 3 is small, the second dividing speed is lower than that of the first frequency dividing circuit 4. The frequency dividing circuit 5 cannot divide the output clock Fout of the voltage controlled oscillation circuit 3, and the frequency dividing clock frequency of the second frequency dividing circuit 5 becomes slower than the original frequency or the clock stops. End up. At this time, the frequency comparison circuit 6 has a larger count value in the first counter circuit 15a connected to the first frequency dividing circuit 4. The digital comparison circuit 16 detects this, writes a High signal to the flip-flop circuit 9, and outputs a High level control signal to the VCO oscillation suppression circuit 7. At this time, since the first switch sw1 of the VCO oscillation suppression circuit 7 is turned off and the second switch sw2 is turned on, the oscillation frequency of the voltage controlled oscillation circuit 3 is suppressed so that the frequency of the output clock Fout does not increase. Act on.

以上説明したように、本発明の位相ロック回路は、確実な位相ロック特性を有するので、システムＬＳＩのクロック発生回路として有用であり、また、製造時の回路特性の仕上がりによって、高速クロック製品と低速クロック製品に分けて、不良品をなくす等の用途にも応用できる。 As described above, the phase lock circuit of the present invention has a reliable phase lock characteristic, so that it is useful as a clock generation circuit for a system LSI. It can also be applied to uses such as eliminating defective products by dividing them into clock products.

本発明の第１の実施形態の位相ロック回路の構成を示す図である。It is a figure which shows the structure of the phase lock circuit of the 1st Embodiment of this invention. 本発明の第２の実施形態の位相ロック回路の構成を示す図である。It is a figure which shows the structure of the phase lock circuit of the 2nd Embodiment of this invention. 同位相ロック回路に備える電圧制御発振回路の入力電圧−出力周波数特性を示す図である。It is a figure which shows the input voltage-output frequency characteristic of the voltage controlled oscillation circuit with which the same phase lock circuit is equipped. 本発明の第３の実施形態の位相ロック回路の構成を示す図である。It is a figure which shows the structure of the phase lock circuit of the 3rd Embodiment of this invention. 本発明の第４の実施形態の位相ロック回路の構成を示す図である。It is a figure which shows the structure of the phase lock circuit of the 4th Embodiment of this invention. 本発明の第５の実施形態の位相ロック回路の構成を示す図である。It is a figure which shows the structure of the phase lock circuit of the 5th Embodiment of this invention. 従来の位相ロック回路を示す図である。It is a figure which shows the conventional phase lock circuit. 従来の他の位相ロック回路を示す図である。It is a figure which shows the other conventional phase lock circuit.

Explanation of symbols

１位相比較回路
２ループフィルタ回路
３電圧制御発振回路
４第１の分周回路
５第２の分周回路
５ａ分周回路
６周波数比較回路
７ＶＣＯ発振抑制回路（ＶＣＯ発振抑制手段）
８電圧発生回路
９フリップフロップ回路
１０電圧リミッタ回路
１１リミット制御抑制回路
１５ａ第１のカウンタ回路
１５ｂ第２のカウンタ回路
１６デジタル比較回路
２０インバータリング発振回路
２３ダイオード
２５カレントミラー回路
Ｔｎ０Ｎ型トランジスタ（可変電流源回路）
Ｔｎ１〜Ｔｎ３Ｎ型トランジスタ
Ｔｐ１〜Ｔｐ３Ｐ型トランジスタ
Ｆｉｎ参照クロック
Ｆｏｕｔ出力クロック
ｉｎｖインバータ
ｓｗ１第１のスイッチ
ｓｗ２第２のスイッチ
ＶＤＤ第１及び第３の電源
ＶＳＳ第２及び第４の電源 DESCRIPTION OF SYMBOLS 1 Phase comparison circuit 2 Loop filter circuit 3 Voltage control oscillation circuit 4 1st frequency divider circuit 5 2nd frequency divider circuit 5a Frequency divider circuit 6 Frequency comparison circuit 7 VCO oscillation suppression circuit (VCO oscillation suppression means)
8 Voltage generation circuit 9 Flip-flop circuit 10 Voltage limiter circuit 11 Limit control suppression circuit 15a First counter circuit 15b Second counter circuit 16 Digital comparison circuit 20 Inverter ring oscillation circuit 23 Diode 25 Current mirror circuit Tn0 N-type transistor (variable) Current source circuit)
Tn1 to Tn3 N-type transistors Tp1 to Tp3 P-type transistor Fin Reference clock Fout Output clock inv Inverter sw1 First switch sw2 Second switch VDD First and third power supply VSS Second and fourth power supply

Claims

A phase comparison circuit that detects a phase difference between two input clocks and outputs a phase difference signal;
A loop filter circuit that converts the phase difference signal of the phase comparison circuit into an analog voltage and outputs the analog voltage;
A voltage-controlled oscillation circuit that converts the analog voltage signal of the loop filter into a clock and outputs the clock;
A first frequency divider that divides the frequency of the clock output from the voltage controlled oscillator circuit,
In the phase lock circuit in which the output clock of the first frequency divider and the reference clock are input to the phase comparison circuit as the two input clocks, and the output clock of the voltage controlled oscillation circuit is externally output.
A second frequency divider that divides the frequency of the clock output from the voltage controlled oscillation circuit at an operation speed slower than that of the first frequency divider;
A frequency comparison circuit for comparing frequencies of clocks from the first frequency divider circuit and the second frequency divider circuit;
Based on the comparison result of the frequency comparison circuit, when the output clock of the first frequency divider circuit is faster than the output clock of the second frequency divider circuit, the oscillation frequency of the voltage controlled oscillator circuit is suppressed. And a VCO oscillation suppressing means.

The phase lock circuit according to claim 1, wherein:
The first frequency dividing circuit is inserted between a first power source and a second power source, and operates with an amplitude of a voltage difference between the first power source and the second power source,
The second frequency divider circuit is configured by inserting a voltage generation circuit and a frequency divider circuit in series between the first power source and the second power source.

The phase lock circuit according to claim 2, wherein
The voltage generation circuit is a diode.

The phase lock circuit according to claim 2, wherein
The voltage generation circuit is a resistor.

The phase lock circuit according to claim 2, wherein
The voltage generation circuit is a current source.

The phase lock circuit according to claim 1, wherein:
The second frequency divider circuit has a higher threshold voltage of a transistor constituting the frequency divider circuit than the first frequency divider circuit.

The phase lock circuit according to claim 1, wherein:
The second frequency divider circuit has a smaller channel width size of transistors constituting the frequency divider circuit than the first frequency divider circuit.

The phase lock circuit according to claim 1, wherein:
The frequency comparison circuit includes:
A first counter circuit for counting the number of edges of the output clock of the first frequency divider circuit;
A second counter circuit for counting the number of edges of the output clock of the second frequency dividing circuit;
A phase lock circuit comprising: a digital comparison circuit that compares count values of the first and second counter circuits.

The phase lock circuit according to claim 1, wherein:
The voltage controlled oscillation circuit is
An inverter ring oscillation circuit composed of a plurality of inverters cascaded in a loop;
A variable current source circuit that generates and outputs a current according to an analog voltage signal of the loop filter;
The inverter ring oscillation circuit and the variable current source circuit are inserted between a third power source and a fourth power source,
The inverter of the inverter ring oscillation circuit includes an N-type transistor and a P-type transistor, the gate terminal of the N-type transistor and the gate terminal of the P-type transistor are connected, and the drain terminal of the N-type transistor and the The drain terminal of the P-type transistor is connected, and further,
The VCO oscillation suppression means includes a first switch and a second switch that are complementarily turned on, and is arranged between a substrate terminal of the N-type transistor of the inverter of the inverter ring oscillation circuit and a source terminal of the N-type transistor. The first switch is inserted, the second switch is inserted between the substrate terminal of the N-type transistor and a fourth power supply, and the first switch and the second switch are used for the frequency comparison. A phase-locked circuit controlled by the result of circuit comparison.

The phase lock circuit according to claim 1, wherein:
The voltage controlled oscillation circuit is
An inverter ring oscillation circuit composed of a plurality of inverters cascaded in a loop;
A variable current source circuit that generates and outputs a current according to the analog voltage signal of the loop filter;
The inverter ring oscillation circuit and the variable current source circuit are inserted between a third power source and a fourth power source,
The inverter of the inverter ring oscillation circuit includes an N-type transistor and a P-type transistor, the gate terminal of the N-type transistor and the gate terminal of the P-type transistor are connected, and the drain terminal of the N-type transistor and the The drain terminal of the P-type transistor is connected, and further,
The VCO oscillation suppression means includes a first switch and a second switch that are complementarily turned on, and is arranged between a substrate terminal of the inverter P-type transistor of the inverter ring oscillation circuit and a source terminal of the P-type transistor. The first switch is inserted, the second switch is inserted between a substrate terminal of the P-type transistor and a third power source, and the first switch and the second switch are connected to the frequency comparison circuit. A phase-locked circuit controlled by the result of circuit comparison.