KR940005934B1 - Phase difference detecting circuit - Google Patents

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Abstract

내용 없음.No content.

Description

위상차 검출회로Phase difference detection circuit

제 1 도는 본 발명에 따른 위상차 검출회로의 구조를 도시한 블록선도.1 is a block diagram showing the structure of a phase difference detection circuit according to the present invention.

제 2 도는 위상차 검출회로가 PLL 주파수 신디사이저에 적용된 것을 도시한 블록선도.2 is a block diagram showing a phase difference detection circuit applied to a PLL frequency synthesizer.

제 3 도는 제 2 도의 N형 카운터에 의하여 분할된 구조를 개략적으로 도시한 도.3 is a diagram schematically showing a structure divided by the N-type counter of FIG.

제 4 도는 제 2 도의 위상 비교기와 충전펌프의 구조를 개략적으로 도시한 도.4 is a schematic view showing the structure of the phase comparator and charge pump of FIG.

제 5 도와 제6도는 위상차 검출회로의 동작 방법을 도시한 타이밍 다이어그램.5 and 6 are timing diagrams showing a method of operating a phase difference detection circuit.

제7(a)도는 입력신호 INA와 INB 사이의 위상차가 항상 소정의 시간차 dt보다 높은 조건을 도시한 도.FIG. 7 (a) shows a condition in which the phase difference between the input signals INA and INB is always higher than the predetermined time difference dt.

제7(b)도는 위상차가 소정의 시간차 dt보다 작은 조건을 도시한 도.7 (b) shows a condition in which the phase difference is smaller than the predetermined time difference dt.

제 8 도는 DFF1의 출력 XQ1과 DFF2의 출력 Q2 이외에 신호 INA가 3입력 NAND 게이트에 입력되는 이유를 설명하기 위하여 사용된 타이밍 다이어그램.8 is a timing diagram used to explain why a signal INA is input to a three input NAND gate in addition to the output XQ1 of DFF1 and the output Q2 of DFF2.

제 9 도는 제 2 도의 PLL IC가 동작하는 방법을 도시한 타이밍 다이어그램.9 is a timing diagram illustrating how the PLL IC of FIG. 2 operates.

제10도는 종래의 PLL 주파수 신디사이저의 구조를 도시한 블록선도.10 is a block diagram showing the structure of a conventional PLL frequency synthesizer.

본 발명은 위상차 검출회로에 관한 것이고 특히 PLL(위상 동기 루프)을 사용한 주파수 신디사이저에서 사용되는 회로에 관한 것이다.The present invention relates to a phase difference detection circuit and more particularly to a circuit used in a frequency synthesizer using a PLL (Phase Synchronous Loop).

위상-동기 루프 또는 PLL은 위상과 주파수에서 입력신호에 대응하는 신호를 발생시키는 회로이고 모터(예를들어, 오디오 플레이어)의 회전수 제어 및 주파수 신디사이저에서 폭넓게 사용된다. 발진 주파수를 안정하게 하고 주파수를 변화시키고자 할때 PLL 신디사이저형의 발진기는 대단히 적절하고 또한 FM 송신기에 사용된다.Phase-locked loops, or PLLs, are circuits that generate signals corresponding to input signals in phase and frequency and are widely used in speed control and frequency synthesizers of motors (e.g., audio players). To stabilize the oscillation frequency and to change the frequency, the PLL synthesizer-type oscillator is very suitable and is also used in FM transmitters.

PLL 응용 분야가 최근 확대됨과 더불어, PLL의 다양한 특성 개선이 요구되어 왔다. 예를들어, 록-업(lock-up) 시간의 단축과 PLL의 안정성 개선이 요구되어 왔다. 전체회로의 소비전력을 최소화하기 위해 PLL을 사용하는 주파수 신디사이저 중에서 회로가 정지되고, 낮은 전력 소비 상태인 스탠바이(standby)모드 및 회로가 동작 상태에 있는 동작 모드를 포함하는 두가지 형의 PLL을 단속적으로 동작시키는 주파수 신디사이저가 알려져 있다.With the recent expansion of PLL applications, various characteristics of PLLs have been required. For example, shorter lock-up times and improved PLL stability have been required. Among frequency synthesizers that use PLLs to minimize power consumption of the entire circuit, the circuits are intermittently intercepted into two types of PLLs: standby mode with low power consumption and operating mode with the circuit operating. Frequency synthesizers that operate are known.

단속 동작형 PLL 주파수 신디사이저에서, 기본적으로 정지 동작에는 두가지 방법이 있다. PLL에서 전압제어 발진기(VCO) 이외의 회로에 대하여 전력 공급이 오프(off)되고, VCO 입력 전압은 저역 필터의 시상수로 유지되고 VCO 출력 주파수는 PLL의 록(lock) 시간에서의 주파수와 거의 동일한 주파수를 유지시키는 한가지 방법이 있다. VCO를 포함한 모든 회로에 대하여 전력 공급을 오프시키는 다른 방법이 있다. 두가지 방법중 한가지에서 PLL의 동작이 전력 공급인가에 의하여 다시 시작될때 주파수를 발진시키는 VCO 출력이 크게 변동하지 않아야 한다.In an intermittent PLL frequency synthesizer, there are basically two ways of stopping operation. The power supply is turned off for circuits other than voltage controlled oscillators (VCOs) in the PLL, the VCO input voltage remains at the time constant of the lowpass filter, and the VCO output frequency is approximately equal to the frequency at the lock time of the PLL. There is one way to maintain the frequency. There is another way to turn off the power supply for all circuits, including the VCO. In either of these methods, the VCO output oscillating frequency should not fluctuate when the PLL's operation is restarted by applying power.

상기 형태의 종래 PLL 주파수 신디사이저가 제10도에서 도시되었다. 그 도면에서, 기준 발진기 1은 안정한 수정 발진기를 포함하고 본래의 신호 Xin을 발생한다. 기준 분할기 2는 넘버 R에 의하여 기준 발진기 1로부터 본래의 신호 Xin주파수를 분할하도록 프로그램되고, 기준신호 fr의 주파수가 R에 의하여 분할된 본래의 신호 Xin의 주파수와 동일하도록 발생한다. 비교분할기 4는 넘버 N에 의하여 VCO 7로부터 출력신호 Xin의 주파수를 분할하도록 프로그램되고 변환신호 fv의 주파수가 N에 의하여 분할된 VCO 출력신호 Xin의 주파수와 동일하도록 발생한다. 위상 비교기 3은 논리소자에 의하여 위상 검출회로가 되고 기준신호 fr의 주파수 및 위상을 변환신호 fv의 주파수 및 위상과 비교한다. 위상 비교기 3은 두가지 신호 fr과fv사이의 주파수 및 위상차에 비례하여 비교출력 EU와 ED를 출력한다. 만일 기준신호 fr이 위상에서 변환신호 fv를 리드(lead)하거나 fr이 fv(fr＞fv)보다 주파수에서 높게 되면 비교출력 EU는 두가지 신호 사이의 위상차에 비례하는 시간에 대하여 낮게될 것이나 비교출력 ED는 높게 남게된다. 다른 한편으로 만일 변환신호 fv가 위상에서 기준신호 fr을 리드하거나 fv가 fr( fv＞fr)보다 주파수에서 높게되면 비교출력 ED는 두가지 신호 사이의 위상차에 비례하는 신호에 대하여 낮게될 것이나 비교출력 EU는 높게 남게된다. 만일 기준신호 fr과 변환신호 fv의 위상이 동일하다면 비교출력 EU과 ED둘다 높게될 것이다. 예를들어, 충전펌프 5는 P채널과 N 채널 MOS(금속 산화물 반도체) 트랜지스터 및 인버터를 포함한다. 비교출력 EU와 ED를 기초로, 비교출력 EU와 ED둘다 높게될때 충전펌프 5는 고 임피던스로 되는 신호를 출력하고 EU가 낮고 ED가 높거나 또는 EU가 높고 EO가 낮게될때 높거나 낮은 신호를 출력한다. 즉, 다시 말하여 충전펌프 5의 MOS 트랜지스터가 출력라인을 충전 또는 방전시키기 위하여 온(ON)되도록 비교출력 EU또는 ED는 두가지 신호 fr과 fv사이의 위상차에 비례하는 시간동안 로우(low)이다. 이러한 기능에 의하여, 두가지 신호 fr과 fv사이의 위상차로부터 야기되는 오차 전압이 충전펌프 5에 접속된 LPF(저역필터) 6의 출력을 발생한다. VCO 7은 출력 주파수가 외부 인가전압의 변화에 의하여 쉽게 변환될 수 있는 발진기이다. 만일 신호 fv의 위상이 신호 fr의 위상을 리드하던 VCO 발진 주파수는 두가지 신호 fr과 fv가 동일 위상이 될때까지 감소될 것이다. 만일 신호 fr의 위상이 신호 fv의 위상을 리드하면 VCO 발진 주파수는 두가지 신호 fr과 fv가 동일한 위상이 될때까지 증가될 것이다.A conventional PLL frequency synthesizer of this type is shown in FIG. In that figure, reference oscillator 1 comprises a stable crystal oscillator and generates the original signal X in . The reference divider 2 is programmed to divide the original signal X in frequency from the reference oscillator 1 by the number R, and occurs so that the frequency of the reference signal f r is equal to the frequency of the original signal X in divided by R. Comparative divider 4 is programmed to divide the frequency of the output signal X in from VCO 7 by the number N and occurs such that the frequency of the conversion signal f v is equal to the frequency of the VCO output signal X in divided by N. The phase comparator 3 becomes a phase detection circuit by a logic element and compares the frequency and phase of the reference signal f r with the frequency and phase of the converted signal f v . Phase comparator 3 outputs comparison outputs E U and E D in proportion to the frequency and phase difference between the two signals f r and f v . If the reference signal f r leads the converted signal f v at a phase or if f r is higher at a frequency than f v (f r > f v ), the comparison output E U is at a time proportional to the phase difference between the two signals. Will be low, but the comparative output E D will remain high. On the other hand, if the conversion signal f v leads the reference signal f r in phase, or if f v is higher in frequency than f r (f v > f r ), the comparison output E D is applied to the signal proportional to the phase difference between the two signals. Will be low, but the comparative output E U will remain high. If the reference signal f r and the conversion signal f v are in phase, both the comparison outputs E U and E D will be high. For example, charge pump 5 includes P-channel and N-channel MOS (metal oxide semiconductor) transistors and inverters. Comparing the output to a E U, and based on the E D, a comparison output E U and E D when both high charge pump 5 outputs a signal at a high impedance and a low E U E D is high or E U is high and E O When low, it outputs a high or low signal. In other words, the comparison output E U or E D is low for a time proportional to the phase difference between the two signals f r and f v such that the MOS transistor of the charge pump 5 is turned on to charge or discharge the output line. low). By this function, the error voltage resulting from the phase difference between the two signals f r and f v generates the output of the LPF (low pass filter) 6 connected to the charge pump 5. VCO 7 is an oscillator whose output frequency can be easily converted by a change in the external applied voltage. If the phase of signal f v leads the phase of signal f r , the VCO oscillation frequency will be reduced until the two signals f r and f v are in phase. If the phase of signal f r leads the phase of signal f v , the VCO oscillation frequency will be increased until the two signals f r and f v are in phase.

상술한 바와같이 구성된 PLL에서 VCO 7의 출력단자에 기준신호 fr을 갖는 위상에서 신호가 발생되고 주파수 fvco(=N.fr)을 갖는다. 그러므로, 만일 비교 분할기 4가 프로그램 가능한 카운터를 구성하고 분할기에 인가된 넘버 N이 외부 제어신호에 의해 임의의 값으로 변하면 원하는 주파수를 갖는 신호가 VCO 출력단자에 발생되게 된다.In the PLL configured as described above, a signal is generated in phase with the reference signal f r at the output terminal of VCO 7 and has a frequency f vco (= Nf r ). Therefore, if the comparator 4 constitutes a programmable counter and the number N applied to the divider is changed to an arbitrary value by an external control signal, a signal having a desired frequency is generated at the VCO output terminal.

그러나 스탠바이 모드와 동작 모드의 두가지 모드에 의해 단속적인 동작가능을 갖는 종래의 위상차 검출회로에서, 회로가 교대로 소정의 시간 간격으로 동작되고 정지될때, 스탠바이 모드가 동작 보드로 스위칭되는 시점에서 두 신호의 주파수가 어떠한 방법에 의해 동일하게 되더라도 기준신호 fr과 비교신호 fv사이의 상대적 위상관계는 불안정하게 된다. 즉 다시말하여, 모드의 변화가 기준 분할기 2와 비교 분할기 4의 플립플롭 레벨을 안정하게 만들 수 없기 때문에 어떤 시점에서 신호 fr과 fv가 출력되는지를 예측할 수 없다. 이런 이유때문에, 만일 회로가 위상 비교기 3에 공급된 신호 fr과 fv사이의 위상차가 크게 되는 조건에서 다시 동작되면 위상 비교기 3은 매우 큰 오차신호를 출력하는 경향이 있다. 그 경우에서 PLL이 신호 fr과 fv사이의 위상차를 감소하도록 동작하기 때문에 VCO 출력 발진 주파수 fvco는 PLL의 동작후 크게 변화한다. 그 결과로서, 루프가 록(lock)을 획득하기 위하여 장시간이 걸리는 문제점이 발생한다.However, in the conventional phase difference detection circuit having intermittent operation by the two modes of the standby mode and the operation mode, when the circuits are alternately operated and stopped at predetermined time intervals, the two signals at the time when the standby mode is switched to the operation board The relative phase relationship between the reference signal f r and the comparison signal f v becomes unstable even if the frequency of? In other words, it is impossible to predict at what point the signals f r and f v are output because the change of mode cannot make the flip-flop levels of the reference divider 2 and the compare divider 4 stable. For this reason, phase comparator 3 tends to output a very large error signal if the circuit is operated again under the condition that the phase difference between the signals f r and f v supplied to the phase comparator 3 becomes large. In that case, the VCO output oscillation frequency f vco changes significantly after the operation of the PLL because the PLL operates to reduce the phase difference between signals f r and f v . As a result, a problem arises that the loop takes a long time to acquire a lock.

그러므로 본 발명의 목적은 PLL 주파수 신디사이저와 그와 같은 것에 사용되고 PLL 동작의 시작 시간에서 VCO 출력 주파수 변화를 최소화하고 위상과 주파수에서 루프를 록하기 위하여 필요한 시간을 상당히 단축하는 것이 가능한 위상차 검출회로를 제공하는데 있다.It is therefore an object of the present invention to provide a phase difference detection circuit which is used in PLL frequency synthesizers and the like and which can significantly shorten the time required to minimize VCO output frequency variation at the start time of PLL operation and to lock the loop at phase and frequency. It is.

본 발명의 목적에 따라서, 첫번째 입력신호와 두번째 입력신호 사이의 위상차에 대응하는 출력신호를 발생시키고 액티브(active) 모드와 전력 소비를 감소시키는 스탠바이 모드를 갖는 위상 비교수단과 첫번째와 두번째 입력신호 사이의 위상차가 소정의 값보다 작게될때 제어신호를 출력하기 위하여 위상 비교수단에 접속된 위상차 검출수단을 포함하는 위상 비교회로를 제공하는 것이다. 위상 비교수단은 제어신호에 응답하여 스탠바이 모드로 액티브 모드로 스위칭된다.According to the object of the invention, between the phase comparison means and the first and second input signals having an output mode corresponding to the phase difference between the first input signal and the second input signal and having an active mode and a standby mode for reducing power consumption. It is to provide a phase comparison circuit including phase difference detection means connected to the phase comparison means for outputting a control signal when the phase difference of P is smaller than a predetermined value. The phase comparison means is switched to the active mode in the standby mode in response to the control signal.

본 발명의 다른 목적에 따라서, 첫번째 외부 입력신호와 두번째 외부 입력신호 사이의 위상차에 대응하여 출력신호를 발생시키고 액티브 모드와 전력 소비를 감소시키는 스탠바이 모드를 갖는 위상 비교수단과 외부전력 절감 제어신호가 스탠바이 모드로부터 액티브 모드로 스위칭을 지시할때와 첫번째와 두번째 외부 입력사이의 위상차가 소정의 값보다 적을때 제어신호를 출력하기 위하여 위상 비교수단에 접속된 위상차 검출수단을 포함하는 반도체 집적회로 장치를 제공하는데 있다. 위상 비교수단이 제어신호에 응답하여 스탠바이모드로부터 액티브 모드로 스위칭된다.According to another object of the present invention, there is provided a phase comparison means and an external power saving control signal having a standby mode which generates an output signal in response to the phase difference between the first external input signal and the second external input signal and reduces the active mode and power consumption. A semiconductor integrated circuit device comprising phase difference detecting means connected to phase comparing means for outputting a control signal when instructing switching from the standby mode to the active mode and when the phase difference between the first and second external inputs is less than a predetermined value; To provide. The phase comparing means switches from the standby mode to the active mode in response to the control signal.

본 발명의 또 다른 목적에 따라서, 기준신호의 위상에서 동기되는 출력신호를 발생시키고, 액티브 모드와 전력 소비를 감소시키는 스탠바이 모드를 갖고, 전력 절감 제어신호에 응답하여 액티브 모드로부터 스탠바이 모드로 스위칭되는 위상-동기 루프회로와 전력 절감 제어신호가 복구(release)될때와 기준신호와 출력신호 사이의 위상차가 소정의 값보다 작을때 제어신호를 출력하기 위하여 위상-동기 루프회로에 접속된 위상차 검출회로를 포함하는 단속-동작형의 위상-동기 루프 시스템을 제공하는데 있다. 위상-동기 루프회로는 제어신호에 응답하여 스탠바이 모드로부터 액티브 모드로 스위칭된다.According to still another object of the present invention, there is a standby mode which generates an output signal synchronized in phase of a reference signal, has an active mode and a power consumption reduction, and switches from an active mode to a standby mode in response to a power saving control signal. A phase difference detection circuit connected to the phase-synchronous loop circuit to output the control signal when the phase-synchronous loop circuit and the power saving control signal are released and when the phase difference between the reference signal and the output signal is smaller than a predetermined value. An intermittent-operated phase-locked loop system is included. The phase-locked loop circuit is switched from the standby mode to the active mode in response to the control signal.

본 발명의 또 다른 목적에 따라서, 첫번째 신호의 위상을 두번째 신호의 위상과 비교하는 단계를 구성하고 위상-동기 루프 시스템 부분을 스탠바이 상태에 있도록 함으로써 전력소비를 감소시키고 첫번째와 두번째 신호 사이의 위상차를 검출하고 위상차가 소정의 값보다 작을때 전력 감소 단계를 위상 비교단계로 스위칭하여 위상-동기 루프 시스템의 전력소비를 감소시키는 방법을 제공하는데 있다.According to another object of the present invention, by configuring the phase of the first signal compared to the phase of the second signal and by putting the phase-locked loop system portion in a standby state, power consumption is reduced and the phase difference between the first and second signals is reduced. The present invention provides a method of reducing power consumption of a phase-locked loop system by detecting and switching a power reduction step to a phase comparison step when the phase difference is smaller than a predetermined value.

본 발명의 또 다른 목적에 따라서, 두가지 다른 주파수 입력신호의 논리레벨을 유지하기 위한 유지수단과 유지수단에 의하여 유지된 두가지 신호가 소정의 범위내에서 상승 또는 하강할때 두가지 신호 사이에서 실질적으로 위상차가 생기지 않도록 하는 신호를 출력하기 위한 신호 출력수단을 포함하는 위상 비교회로를 제공하는데 있다.According to still another object of the present invention, there is a substantial phase difference between the two signals when the two signals held by the holding means and the holding means for holding logic levels of two different frequency input signals rise or fall within a predetermined range. It is to provide a phase comparison circuit including a signal output means for outputting a signal so as not to generate.

본 발명의 또 다른 목적에 따라서, 첫번째 주파수를 갖는 첫번째 신호가 입력되는 데이타 입력단자와 두번째 주파수를 갖는 두번째 신호가 입력되는 클럭 입력단자를 갖는 첫번째 플립-플롭, 소정의 지연에 의하여 두번째 신호를 지연시키기 위한 지연수단, 첫번째 신호가 입력되는 데이타 입력단자와 지연수단의 출력이 입력되는 클럭 입력단자를 갖는 두번째 플립-플롭, 첫번째 신호와 첫번째 플립-플롭의 출력 및 두번째 플립-플롭의 출력이 입력되는 논리수단을 포함하고, 첫번째 플립-플롭 출력과 두번째 플립-플롭 출력이 소정 범위내에서 상승 또는 하강할때 두가지 출력사이에서 실질적으로 위상차가 존재하지 않는 것을 알리는 신호가 논리수단에 의해 출력되는 위상 비교회로를 제공하는데 있다.According to another object of the present invention, a first flip-flop having a data input terminal into which a first signal having a first frequency is input and a clock input terminal into which a second signal having a second frequency is input, and delaying the second signal by a predetermined delay. A second flip-flop having a delay input for inputting the first signal and a clock input terminal to which the output of the delay means is input, an output of the first signal and the first flip-flop and an output of the second flip-flop A phase comparison, comprising logic means, wherein a signal is output by the logic means indicating that there is substantially no phase difference between the two outputs when the first flip-flop output and the second flip-flop output rise or fall within a predetermined range To provide a circuit.

제 1 도에서, 본 발명에 따른 위상차 검출회로 11의 바람직한 실시예를 도시하였다. 위상차 검출회로 11은 첫번째 주파수를 갖는 첫번째 신호 INA와 두번째 주파수를 갖는 두번째 신호 INB 사이의 위상차를 검출하기 위한 위상차 검출부 12 그리고 위상차 검출부 12의 출력을 래칭(latching)하고 위상차 검출회로 11의 출력 “OUT”로서 그것을 출력하기 위한 래칭부 13을 포함한다. 위상차 검출부 12는 첫번째 D 플립-플롭(DFF1) 14, 두번때 D 플립-플롭(DFF2) 15, 인버터 16과 17을 포함한 지연회로(지연수단) 18 및 3-입력 NAND 게이트(논리수단) 19로 구성된다.In FIG. 1, a preferred embodiment of the phase difference detection circuit 11 according to the present invention is shown. The phase difference detection circuit 11 latches the output of the phase difference detection unit 12 and the phase difference detection unit 12 for detecting the phase difference between the first signal INA having the first frequency and the second signal INB having the second frequency, and outputs “OUT” of the phase difference detection circuit 11. As a latching portion 13 for outputting it. The phase difference detection section 12 is connected to the first D flip-flop (DFF1) 14, the second D flip-flop (DFF2) 15, the delay circuit 18 including the inverters 16 and 17, and the three-input NAND gate (logic means) 19. It is composed.

첫번째 D 플립-플롭(DFF1) 14는 두번째 신호 INB와 주파수가 다른 첫번째 신호 INA 가 입력되는 데이타 단자 D, 두번째 신호 INB 가 입력되는 클럭단자 CK, 리셋신호 RES가 입력되는 리셋단자 및 3-입력 NAND 게이트 19의 입력단자에서 접속된 출력단자 XQ1을 갖는다. 마찬가지로, 두번째 D 플립-플롭(DFF2) 15는 첫번째 신호 INA가 입력되는 데이타 단자 D, 지연회로 18에 의한 소정의 시간(위상)차 dt에 의하여 두번째 신호 INB로부터 지연된 세번째 신호 INC가 입력되는 클럭단자 CK, 리셋신호 RES가 입력되는 리셋단자 및 3-입력 NAND 게이트 19의 입력단자에 접속된 출력단자 Q2를 갖는다. 첫번째 주파수를 갖는 첫번째 신호 INA는 또한 3-입력 NAND 게이트 19에 입력된다. 3-입력 NAND 게이트 19의 출력 X는 교차 결합된 NAND게이트 20,21 및 인버터 22로 구성된 래칭부 13에 출력된다. NAND 게이트 20이 3입력 NAND 게이트 19의 출력 X가 입력되는 입력단자를 갖는 반면, NAND 게이트 21은 리셋신호 RES가 입력되는 입력단자를 갖는다. 따라서, 동일한 첫번째 신호 INA는 첫번째 플립-플롭 14와 두번째 플립-플롭 15 둘다에 입력되고 두번째 플립-플롭 15의 클럭은 신호 INB 와 INC 사이의 시간차 dt에 의하여 첫번째 플립-플롭 14의 클럭으로부터 지연된다.The first D flip-flop (DFF1) 14 is a data terminal D to which the first signal INA having a different frequency from the second signal INB is input, a clock terminal CK to which the second signal INB is input, a reset terminal to which the reset signal RES is input, and a 3-input NAND. It has an output terminal XQ1 connected at the input terminal of the gate 19. Similarly, the second D flip-flop (DFF2) 15 is the data terminal D to which the first signal INA is input, and the clock terminal to which the third signal INC delayed from the second signal INB is input by the predetermined time (phase) difference dt by the delay circuit 18. CK, a reset terminal to which the reset signal RES is input, and an output terminal Q2 connected to the input terminal of the three-input NAND gate 19. The first signal INA with the first frequency is also input to the three-input NAND gate 19. The output X of the three-input NAND gate 19 is output to the latching portion 13 consisting of the cross-coupled NAND gates 20, 21 and the inverter 22. The NAND gate 20 has an input terminal to which the output X of the 3-input NAND gate 19 is input, while the NAND gate 21 has an input terminal to which the reset signal RES is input. Thus, the same first signal INA is input to both the first flip-flop 14 and the second flip-flop 15 and the clock of the second flip-flop 15 is delayed from the clock of the first flip-flop 14 by the time difference dt between the signals INB and INC. .

제 2 도는 위상차 검출회로 11이 적용되는 PLL 주파수 신디사이저를 도식적으로 나타내고 있다. 제10도의 대응부와 실질적으로 동일한 부분은 동일 참조번호로 나타내고 그것의 상세한 설명은 생략될 것이다. 제 2 도에서 PLL 집적회로(IC) 31은 제 1 도의 INA와 RES 신호에 각각 대응하는 신호 OSCIN과 전력 절감 제어신호 PS가 입력되는 첫번째 AND 게이트 32, 전력 절감 제어신호 PS와 VCO로부터 출력되는 신호 fIN(제1도의 INB에 대응함)이 입력되는 두번재 AND 게이트 33, 첫번째 AND 게이트 32의 출력이 입력되는 프로그램 가능한 기준 주파수 분할기 2, 두번째 AND 게이트 33의 출력이 입력되는 프로그램가능한 비교주파수 분할기 4로 구성된다. AND 게이트 32와 33의 출력과 전력 절감 제어신호 PS는 위상차 검출회로 11에 입력되고 상기 위상차 검출회로 11은 OSCIN와 fIN신호 사이의 위상차를 검출하여 제 1 도의 위상차 검출회로 11의 출력(OUT)와 기준 주파수 분할기 2와 비교 주파수 분할기 4에 대응하는 제어신호 PS1을 출력한다. 기준 주파수 분할기 2의 출력 fr, 비교 주파수 분할기 4의 출력 fv, 전력 절감 제어신호 PS 그리고 제어신호 PS1이 위상 비교기 3에 입력된다. 위상 비교기 3은 VCO 7에 접속된 저역필터 6에 PLL IC 출력 D0을 출력하는 충전펌프 5와 접속된다. 위상 비교기 3의 스탠바이 제어는 제2도의 점선에 의하여 도시된 것처럼 제어신호 PS1 대신에 전력 절감 제어신호 PS에 의하여 수행될 수 있다. 이러한 경우, 위상 비교기 3은 주파수 분할기 2와 4보다 쉽게 능동적이 되나 주파수 분할기 2와 4는 신호 OSCIN과 fIN의 위상이 작게 되기 전까지는 능동적이지 않기 때문에 문제가 되지 않는다.2 shows a PLL frequency synthesizer to which the phase difference detection circuit 11 is applied. Parts substantially the same as the corresponding parts in FIG. 10 are designated by the same reference numerals and detailed description thereof will be omitted. In FIG. 2, the PLL integrated circuit 31 is output from the first AND gate 32 to which the signals OSC IN and the power saving control signal PS corresponding to the INA and RES signals of FIG. 1 are input, respectively, and the power saving control signals PS and VCO. Second AND gate 33 to which signal f IN (corresponding to INB in FIG. 1) is input, programmable reference frequency divider 2 to which the output of the first AND gate 32 is input, and programmable comparative frequency divider to which the output of the second AND gate 33 is input. It consists of four. The outputs of the AND gates 32 and 33 and the power saving control signal PS are input to the phase difference detecting circuit 11, and the phase difference detecting circuit 11 detects the phase difference between the OSC IN and f IN signals to output the output of the phase difference detecting circuit 11 of FIG. ) And the control signal PS1 corresponding to the reference frequency divider 2 and the comparison frequency divider 4 are output. The output f r of the reference frequency divider 2, the output f v of the comparison frequency divider 4, the power saving control signal PS and the control signal PS1 are input to the phase comparator 3. The phase comparator 3 is connected to a charge pump 5 which outputs the PLL IC output D 0 to the low pass filter 6 connected to VCO 7. The standby control of the phase comparator 3 may be performed by the power saving control signal PS instead of the control signal PS1 as shown by the dotted line in FIG. In this case, phase comparator 3 is more easily active than frequency dividers 2 and 4, but it is not a problem because frequency dividers 2 and 4 are not active until the phases of signals OSC IN and f IN become small.

제 3 도는 R에 의하여 분할된 주파수 분할기 2의 구조와 실질적으로 동일한 N에 의하여 분할된 주파수 분할기 4의 구조를 도식적으로 나타내고 있다. 위상차 검출회로 11로부터 출력제어신호 PS1은 스탠바이 모드(PS=0일때)에서 로우(low)로 된다. 만일 첫번째 플립-플롭 F1과 두번째 플립-플롭 F2의 SET 단자가 로우이고 세번째 플립-플롭의 CLEAR 단자가 로우이면, 첫번째 플립-플롭 F1의 출력 Q1과 두번째 플립-플롭 F2의 출력 Q2가 하이(high)로 되고 세번째 플립-플롭의 출력은 Q3은 로우가 된다. 세번째 플립-플롭 F3의 출력 Q3는 플립-플롭 f1에서 fn까지의 LOAD 단자와 NOR 게이트 34에 접속된다. 플립-플롭 f1에서 fn의 출력 Q는 인버터를 통하여 디지탈값을 검출하기 위하여 검출회로 DET의 입력에 접속된다. 회로 DET의 출력은 첫번째 플립-플롭 F1의 입력 D에 접속된다. 로드상태의 시간에서(LOAD=low),플립-플롭 f1에서 fn까지는 분할 비율 데이타 판독 상태에 있고 비록 클럭신호 fIN이 입력될지라도 카운팅 상태로 진행할 수 없다. NOR 게이트 34의 두가지 입력이 그때에 로우 및 하이이기 때문에 주파수 분할기 4의 출력 fv는 로우가 된다. 만일 액티브 모드에서(PS=1일때) 주파수 분할기 2와 4의 입력신호가 동시에 상승한다면 제어신호 PS1은 하이가 될 것이다. 그 결과로서 제어신호 PS1이 하이가 되는때에 NOR 게이트 34의 두가지 입력이 둘다 로우이기 때문에 출력 fv는 하이가 되고, 따라서 출력 fv가 출력된다. 만일 제어신호 PS1이 하이이면 플립-플롭 F1,F2 및 F3는 모두 리셋되고 카운트는 클럭신호 fIN이 로우(low)에서 하이(high)로 변이할때 시작할 것이다. 만일 플립-플롭 f1에서 fn까지의 LOAD 단자가 하이레벨이면 플립-플롭 f1에서 fn 모두가 리셋되고 분할 연산이 시작될 것이다. 그후로, 분할 연산이 소정의 분할 비율에 따라서 실행된다.3 schematically shows the structure of frequency divider 4 divided by N which is substantially the same as the structure of frequency divider 2 divided by R. FIG. The output control signal PS1 from the phase difference detection circuit 11 goes low in the standby mode (when PS = 0). If the SET terminals of the first flip-flop F1 and the second flip-flop F2 are low and the CLEAR terminal of the third flip-flop is low, the output Q1 of the first flip-flop F1 and the output Q2 of the second flip-flop F2 are high ( ) And the output of the third flip-flop is Q3 low. The output Q3 of the third flip-flop F3 is connected to the LOAD terminal and the NOR gate 34 from the flip-flop f1 to fn. The output Q of fn in the flip-flop f1 is connected to the input of the detection circuit DET to detect the digital value through the inverter. The output of the circuit DET is connected to the input D of the first flip-flop F1. At the time of the load state (LOAD = low), the flip-flop f1 to fn are in the split ratio data read state and cannot proceed to the counting state even when the clock signal f IN is input. Since these two inputs of the NOR gate 34 is then low and high output f v of the frequency divider 4 is low. In active mode (when PS = 1), the control signal PS1 will be high if the input signals of frequency dividers 2 and 4 rise simultaneously. As a result, when both inputs of the NOR gate 34 are low when the control signal PS1 goes high, the output f v becomes high, so the output f v is output. If control signal PS1 is high, flip-flops F1, F2 and F3 are all reset and the count will begin when clock signal f IN transitions from low to high. If the LOAD terminal from flip-flop f1 to fn is high level, all of fn at flip-flop f1 will be reset and the division operation will begin. Thereafter, the division operation is executed according to the predetermined division ratio.

제 4 도는 위상 비교기 3과 충전펌프 5의 구조를 도식적으로 나타내고 있다. 스탠바이 모드에서(PS=0일때), 위상 비교기 3의 플립-플롭 Fa와 Fb는 제어신호 PS1이 로우이기 때문에 클리어(clear) 상태로 된다. 플립-플롭 Fa의 출력 Q가 로우로 되고 플립-플롭 Fb의 출력 XQ는 하이가 된다. 이때에, 충전펌프 5의 P-채널과 N-채널 MOS 트랜지스터 둘다 차단되고 PLL IC 출력 D0는 고 임피던스 상태로 된다. 만일 제어신호 PS1이 하이가 되면 플립-플롭 Fa와 Fb는 리셋되고(NAND 게이트 35의 두가지 입력중 하나가 하이로 되기 때문) 기준신호 fr과 변환신호 fv사이의 위상차를 검출하기 위한 정상적인 위상 비교동작이 실행된다. PLL IC 출력 D0가 위상 비교동작이 시작될때까지 고 임피던스 상태로 유지된다.4 schematically shows the structure of the phase comparator 3 and the charge pump 5. As shown in FIG. In the standby mode (when PS = 0), the flip-flops Fa and Fb of phase comparator 3 are cleared because the control signal PS1 is low. Output Q of flip-flop Fa goes low and output XQ of flip-flop Fb goes high. At this time, both the P-channel and N-channel MOS transistors of charge pump 5 are blocked and the PLL IC output D 0 is in a high impedance state. If control signal PS1 goes high, flip-flops Fa and Fb are reset (because one of the two inputs of NAND gate 35 goes high) and the normal phase to detect the phase difference between reference signal f r and converted signal f v The comparison operation is executed. The PLL IC output D 0 remains in a high impedance state until the phase comparison operation begins.

그 동작이 이하에서 서술될 것이다.The operation will be described below.

제 5 도와 제6도는 위상차 검출회로 11의 동작을 도시한 타이밍 다이어그램이다. 제 5 도는 입력신호 INA와 INB 사이의 위상차가 입력신호 INB와 INC 사이의 위상자 dt보다 크게 될때의 파형을 도시하며 반면에 제 6 도는 입력신호 INA와 INB 사이의 위상차 t2가 입력신호 INB와 INC 사이의 위상자 dt보다 작을때의 파형을 도시한다. 신호 INA와 INB가 주파수가 위상에서 동일하지 않은 다른 신호라고 가정한다. 이런 조건과 더불어, 만일 RES 입력이 되지 않고 두가지 신호 INA와 INB가 입력된다면 두가지 신호 사이의 관계는 제 5 도와 제 6 도에서 도시된 상태로 될 것이다.5 and 6 are timing diagrams showing the operation of the phase difference detection circuit 11. 5 shows waveforms when the phase difference between the input signals INA and INB becomes larger than the phaser dt between the input signals INB and INC, while FIG. 6 shows that the phase difference t2 between the input signals INA and INB is equal to the input signals INB and INC. The waveform when smaller than the phase dt in between is shown. Assume that signals INA and INB are other signals whose frequencies are not equal in phase. With this condition, if two signals INA and INB are input without RES input, the relationship between the two signals will be in the state shown in Figs.

제 5 도에서 두 신호 INA와 INB 사이의 위상차 t1이 신호 INB와 INC 사이의 위상차 dt보다 크기 때문에 위상차 검출회로 11의 출력(OUT)이 로우로 되도록 D 플립-플롭 14 또는 DFF1의 출력 XQ1은 로우이고 D 플립-플롭 15 또는 DFF2의 출력 Q2는 하이이다.In FIG. 5, the output XQ1 of D flip-flop 14 or DFF1 is low so that the output OUT of phase difference detection circuit 11 is low because the phase difference t1 between two signals INA and INB is greater than the phase difference dt between signals INB and INC. And output Q2 of D flip-flop 15 or DFF2 is high.

제 6 도에서 도시된 것처럼 만일 신호 INB의 상승에지(edge)가 신호 INA의 상승에지를 리드하고 두가지 신호 INA와 INB 사이의 위상차 t2가 신호 INB와 INC 사이의 위상차 dt내에 있다면 DFF1의 출력 XQ1은 신호 INA의 상승에지 전에 DFF1이 신호 INA의 레벨을 판독하기 때문에 하이로 될 것이고 DFF2의 출력 Q2는 신호 INA의 상승후에 DFF2가 신호 INA의 레벨을 판독하기 때문에 하이로 될 것이다. 이때에 신호 INA가 하이이기 때문에 NAND 게이트 19의 출력 X는 로우로 되고 검출회로 11의 출력(OUT)도 로우로 된다. 이 방법으로, 두가지 신호 INA와 INB 사이의 위상차가 신호 INB와 INC 사이의 위상차 dt내에 있는 상태가 검출된다.As shown in FIG. 6, if the rising edge of the signal INB leads the rising edge of the signal INA and the phase difference t2 between the two signals INA and INB is within the phase difference dt between the signals INB and INC, the output XQ1 of DFF1 is DFF1 will go high because it reads the level of signal INA before the rising edge of signal INA, and output Q2 of DFF2 will go high because DFF2 reads the level of signal INA after rising of signal INA. At this time, since the signal INA is high, the output X of the NAND gate 19 goes low and the output OUT of the detection circuit 11 goes low. In this way, the state where the phase difference between the two signals INA and INB is within the phase difference dt between the signals INB and INC is detected.

제7(a)도에서 도시된 것처럼, 만일 입력신호 INA와 INB 둘다 주파수가 변환되지 않고 위상차 t1이 dt보다 크다면 위상차가 소정의 시간차 dt보다 항상 크기때문에 PLL은 동작하지 않을 것이다. 이런 조건을 피하기 위하여, 신호 INA와 INB가 주파수와 위상에서 동일하지 않고 그러므로 제7(b)도에서 도시된 것처럼 위상차 t6이 dt보다 작게 되는 것은 순간적이다. 사실 PLL의 단속동작에서, 충전펌프 출력이 스탠바이 시간에서 고 임피던스 상태로 되고 저역필터는 캐패시티(capacity)에 의하여 루프가 록 될때 출력전압을 유지할 수 있다. 그러나 위상차가 항상 소정의 시간차 dt보다 크게 되는 제7(a)도의 조건은 출력전압이 누설전류에 기인하여 약간 변화하고 주파수가 약간 변화하기 때문에 발생할 수가 없다.As shown in Fig. 7 (a), if both the input signals INA and INB have no frequency conversion and the phase difference t1 is larger than dt, the PLL will not operate because the phase difference is always larger than the predetermined time difference dt. To avoid this condition, it is instantaneous that the signals INA and INB are not equal in frequency and phase and therefore the phase difference t6 is smaller than dt as shown in Fig. 7 (b). In fact, in the intermittent operation of the PLL, the charge pump output becomes high impedance at the standby time and the low pass filter can maintain the output voltage when the loop is locked by capacity. However, the condition of FIG. 7 (a) in which the phase difference is always larger than the predetermined time difference dt cannot occur because the output voltage changes slightly due to the leakage current and the frequency changes slightly.

신호 INB와 INC 사이의 위상차 dt는 지연회로 18의 인버터 16과 17의 값을 단순히 증가 및 감소시킴으로써 쉽게 변환되어질 수 있다. 신호 INB와 INC 사이의 위상차 dt는 두가지 로우에서 하이로의 변이 또는 하이에서 로우로의 변이가 두가지 신호의 주파수에 의존하여 빠르게 매치(match)될 수 있도록 설정된다. 예를들어서, 신호 INA의 로우에서 하이로의 변이신호 INB의 로우에서 하이로의 변이와 매치되지 않을때 보다 큰 위상차 dt가 설정된다. 위상차 검출회로 11에서 신호 INA와 INB의 로우에서 하이로의 변이가 동시에 검출된다. 만일 위상차 검출회로 11의 출력(OUT)이 변화하면 그 시간후에 로우에서 하이로의 변이를 검출하기 위하여 회로를 리셋할 필요가 있게 된다. 리셋신호 RES는 제 1 도에서 도시된 것처럼 DFF1, DFF2 및 래칭부 13에 입력된다.The phase difference dt between the signals INB and INC can be easily converted by simply increasing and decreasing the values of the inverters 16 and 17 of the delay circuit 18. The phase difference dt between the signals INB and INC is set such that the two low to high transitions or the high to low transition can be quickly matched depending on the frequencies of the two signals. For example, a larger phase difference dt is set when the low to high transition of the signal INA does not match the low to high transition of the signal INB. In the phase difference detection circuit 11, the transitions from the low to the high of the signals INA and INB are simultaneously detected. If the output OUT of the phase difference detection circuit 11 changes, it is necessary to reset the circuit after that time to detect the transition from low to high. The reset signal RES is input to the DFF1, DFF2 and latching section 13 as shown in FIG.

제 1 도의 실시예에서 DFF1의 출력 XQ1과 DFF2의 출력 Q2에 덧붙여서, 신호 INA가 3-입력 NAND 게이트 19에 입력된다. 그 이유는 다음과 같다. 즉, 만일 신호 INA가 접속되지 않은채 단지 XQ1과 Q2 출력이 접속된다면 회로 11의 출력 X는 제 8 도의 포인트 A에서 도시된 것처럼 신호 INA와 INB 사이의 위상차에 관계없이 로우가 될 것이다. 그 결과로 제 8 도의 포인트에서 변화하는 회로 11의 출력(OUT)이 변화할 것이다. 그 이유는 DFF2의 출력 Q2가 제 8 도의 포인트(a)에서 하이로 되고 DFF1의 출력 XQ1이 포인트 A에서 하이가 되고 출력 Q2가 로우가 될때 출력 Q2가 신호 INB와 INC 사이의 위상차 dt에 의하여 지연되고 NAND 게이트 19의 출력 X가 로우레벨로 되기 때문이다. 제 1 도의 실시예에서, 신호 INA는 이 부적당한 동작을 제거하기 위하여 NAND 게이트 19에 입력되고 따라서 상기 서술된 문제가 극복된다.In the embodiment of FIG. 1, the signal INA is input to the three-input NAND gate 19 in addition to the output XQ1 of DFF1 and the output Q2 of DFF2. The reason for this is as follows. That is, if only the outputs of XQ1 and Q2 are connected without the signal INA connected, then the output X of circuit 11 will go low regardless of the phase difference between the signals INA and INB as shown at point A in FIG. As a result, the output OUT of circuit 11 that changes at the point of FIG. 8 will change. The reason is that when output Q2 of DFF2 goes high at point a of FIG. 8, output XQ1 of DFF1 goes high at point A and output Q2 goes low, output Q2 is delayed by the phase difference dt between signals INB and INC. This is because the output X of the NAND gate 19 goes low level. In the embodiment of Fig. 1, the signal INA is input to the NAND gate 19 to eliminate this improper operation and thus the problem described above is overcome.

제 9 도는 위상차 검출회로 11이 PLL IC 31에 적용될때의 타이밍 다이어그램이다. 이 도면에서, PLL IC 31이 스탠바이 모드(PS=로우)에 있다고 가정한다. 이 상태와 더불어 각 카운터는 리셋상태로 되고 충전핌프 출력은 고 임피던스 상태로 된다. 그러므로, 록 시간에서 전압이 저역필터 6의 시상수 CR에 의하여 유지되고 외부 VCO 7은 시간의 주파수 fIN에서 이상적으로 발진하지만, 사실 VCO 발진 주파수는 누설로 인하여 다소 변화한다.9 is a timing diagram when the phase difference detection circuit 11 is applied to the PLL IC 31. In this figure, it is assumed that PLL IC 31 is in standby mode (PS = low). In addition to this state, each counter is reset and the charge-pump output is in a high impedance state. Therefore, at lock time the voltage is maintained by the time constant CR of the low pass filter 6 and the external VCO 7 ideally oscillates at the frequency f IN of time, but in fact the VCO oscillation frequency changes somewhat due to leakage.

만일 스탠바이 모드가 동작 모드로 스위칭되면 각 입력 게이트는 개방되고 외부 OSC의 발진 출력은 OSCIN신호에 의하여 입력되고 위상차 검출회로 11에 전송된다. VCO 발진 출력은 fIN신호에 의하여 또한 입력되고 위상차 검출회로 11에 전송된다. 만일 두가지 신호의 상승에지가 제 6 도의 관계처럼 되면 제어신호 PS1은 회로 11로부터 주파수 분할기 2와 4에 출력된다. 만일 주파수 분할기 2와 4가 위상 비교기 3에 신호 fr과 fv을 출력하기 위하여 주파수 분할기 2와 4에 제어신호 PS1의 입력과 동시에 동작된다면 오차신호는 매우 적게될 것이고 록-업(lock-up) 시간은 크게 빨라질 수 있다.If the standby mode is switched to the operation mode, each input gate is opened and the oscillating output of the external OSC is input by the OSC IN signal and transmitted to the phase difference detecting circuit 11. The VCO oscillation output is also input by the f IN signal and transmitted to the phase difference detection circuit 11. If the rising edges of the two signals are as shown in Fig. 6, the control signal PS1 is output from the circuit 11 to the frequency dividers 2 and 4. If the frequency dividers 2 and 4 are operated simultaneously with the input of the control signal PS1 to the frequency dividers 2 and 4 to output the signals f r and f v to the phase comparator 3, the error signal will be very small and the lock-up ) Time can be significantly faster.

본 발명에서 두가지 다른 주파수 신호가 소정의 범위로 하이 또는 로우로 되는 변이상태가 검출되고, 동시에 기준 주파수 분할기 2의 카운터와 비교 주파수 분할기 4가 동작된다. 그러므로, 만일 본 발명에 따른 위상차 검출회로 11이 사용된다면 예를들어 PLL IC를 단속적으로 동작하여 위상이 동일한 기준신호 fr과 비교신호 fv가 매우 짧은시간 동안 발생될 수 있다. 그 결과로 오차신호가 매우 적게될 수 있고 그래서 록-업 시간이 매우 단축됨으로써 PLL 신디사이저의 실행이 매우 향상된다.In the present invention, a transition state in which two different frequency signals become high or low in a predetermined range is detected, and the counter of the reference frequency divider 2 and the comparison frequency divider 4 are operated at the same time. Therefore, if the phase difference detection circuit 11 according to the present invention is used, for example, by operating the PLL IC intermittently, the reference signal f r and the comparison signal f v having the same phase can be generated for a very short time. As a result, the error signal can be very small, so that the lock-up time is very short, which greatly improves the performance of the PLL synthesizer.

본 발명은 바람직한 실시예와 관련하여 서술되었다. 명백히 본 발명의 기술사상내에서 수정과 변경이 본 출원을 읽고 이해함으로써 가능함을 유의해야한다.The present invention has been described in connection with a preferred embodiment. Obviously, it should be noted that modifications and variations can be made by reading and understanding the present application within the spirit of the invention.

Claims (12)

첫번째 입력신호와 두번째 입력신호의 사이의 위상차에 대응하는 출력신호를 발생시키고, 액티브 모드와 전력소비를 감소시키는 스탠바이 모드를 갖는 위상 비교수단 및 상기 첫번째와 두번째 입력신호 사이의 위상차가 소정의 값보다 작을때 제어신호를 출력하기 위하여 상기 위상 비교수단에 접속된 위상차 검출수단으로 이루어지고 상기 위상 비교수단이 상기 제어신호에 응답하여 상기 스탠바이 모드로부터 액티브 모드로 스위칭되는 위상 비교회로.Phase comparison means for generating an output signal corresponding to the phase difference between the first input signal and the second input signal, and having a standby mode for reducing an active mode and power consumption; and a phase difference between the first and second input signals is greater than a predetermined value. And a phase difference detecting means connected to said phase comparing means for outputting a control signal when small and said phase comparing means switches from said standby mode to an active mode in response to said control signal. 청구범위 제 1 항에 있어서, 상기 위상 비교수단이 첫번째 입력신호를 분할하기 위한 첫번째 주파수 분할기, 두번째 입력신호를 분할하기 위한 두번째 주파수 분할기 및 상기 첫번째 주파수 분할기의 출력과 상기 두번째 주파수 분할기의 출력이 입력되는 위상 비교기로 이루어지고, 각각의 상기 첫번째와 두번째 주파수 분할기는 상기 액티브 모드와 스탠바이 모드를 갖고 상기 제어신호에 응답하여 상기 스탠바이 모드로부터 액티브 모드로 스위칭되는 위상 비교회로.2. The apparatus according to claim 1, wherein the phase comparing means inputs a first frequency divider for dividing a first input signal, a second frequency divider for dividing a second input signal, and an output of the first frequency divider and an output of the second frequency divider. A phase comparator, wherein each of said first and second frequency dividers has said active mode and a standby mode and switches from said standby mode to an active mode in response to said control signal. 청구범위 제 2 항에 있어서, 상기 위상 비교기가 액티브 모드와 스탠바이 모드를 갖고, 제어신호에 응답하여 상기 스탠바이 모드로부터 액티브 모드로 스위칭되는 위상 비교회로.The phase comparison circuit of claim 2, wherein the phase comparator has an active mode and a standby mode, and switches from the standby mode to the active mode in response to a control signal. 청구범위 제 1 항에 있어서, 상기 위상차 검출수단이 상기 첫번째 입력신호가 입력되는 데이타 입력단자와 상기 두번째 입력신호가 입력되는 클럭 입력단자를 갖는 첫번째 플립-플롭, 소정의 지연에 의하여 상기 두번째 입력신호를 지연하기 위한 지연수단 및 상기 첫번째 입력신호가 입력되는 데이타 입력단자와 상기 지연수단의 출력이 입력되는 클럭 입력단자를 갖는 두번째 플립-플롭, 첫번째 입력신호, 첫번째 플립-플롭의 출력 및 두번째 플립-플롭의 출력이 입력되는 논리수단을 포함하고, 상기 첫번째 플리-플롭의 출력과 두번째 플립-플롭의 출력이 소정의 범위내에서 상승 또는 하강할때, 상기 두가지 출력사이의 위상차가 실질적으로 존재하지 않는 것을 알리기 위한 신호가 상기 논리수단에 의해 출력되는 위상 비교회로.The second flip-flop according to claim 1, wherein said phase difference detecting means comprises: a first flip-flop having a data input terminal to which said first input signal is input and a clock input terminal to which said second input signal is input; A second flip-flop, a first input signal, an output of the first flip-flop, and a second flip-up having a delay means for delaying the signal and a data input terminal to which the first input signal is input and a clock input terminal to which the output of the delay means is input. Logic means into which the output of the flop is input, and when the output of the first flip-flop and the output of the second flip-flop rise or fall within a predetermined range, there is substantially no phase difference between the two outputs And a signal for informing that the signal is output by said logic means. 첫번째 외부 입력신호가 두번째 외부 입력신호 사이의 위상차에 대응하는 출력신호를 발생시키고, 액티브 모드와 전력 소비를 감소시키는 스탠바이 모드를 갖는 위상 비교수단과 외부전력 절감 제어신호가 상기 스탠바이 모드로부터 액티브 모드로 스위칭을 지시할때와 상기 첫번째와 두번째 외부 입력신호 사이의 상기 위상차가 소정의 값보다 적을때 제어신호를 출력하기 위해 상기 위상 비교수단에 접속된 위상차 검출수단으로 이루어지고, 상기 위상 비교수단이 상기 제어신호에 응답하여 상기 스탠바이 모드로부터 상기 액티브 모드로 스위칭되는 반도체 집적회로 장치.Phase comparison means having a standby mode for generating an output signal corresponding to the phase difference between the second external input signal and reducing the power consumption and an external power saving control signal from the standby mode to the active mode. A phase difference detecting means connected to said phase comparing means for outputting a control signal when instructing switching and when said phase difference between said first and second external input signals is less than a predetermined value, said phase comparing means being said And a switch from the standby mode to the active mode in response to a control signal. 청구범위 제 5 항에 있어서, 상기 위상 비교수단이 첫번재 외부 입력신호를 분할하기 위한 첫번째 주파수 분할기, 두번째 외부 입력신호를 분할하기 위한 두번째 주파수 분할기, 상기 첫번째 주파수 분할기의 출력과 상기 두번째 주파수 분할기의 출력이 입력되는 위상 비교기, 각각의 상기 액티브 모드와 스탠바이 모드를 갖고 상기 제어신호에 응답하여 스탠바이 모드로부터 액티브 모드로 스위칭되는 상기 첫번째와 두번째 주파수 분할기로 구성되는 반도체 직접회로 장치.6. The apparatus according to claim 5, wherein said phase comparing means comprises: a first frequency divider for dividing a first external input signal, a second frequency divider for dividing a second external input signal, an output of said first frequency divider and said second frequency divider; And a phase comparator to which an output is input, said first and second frequency dividers each having said active mode and a standby mode and switching from a standby mode to an active mode in response to said control signal. 청구범위 제 6 항에 있어서, 상기 위상 비교수단이 액티브 모드와 스탠바이 모드를 갖고 상기 외부전력 절감 제어신호에 응답하여 스탠바이 모드로부터 액티브 모드로 스위칭되는 반도체 집적회로 장치.7. The semiconductor integrated circuit device according to claim 6, wherein the phase comparing means has an active mode and a standby mode and switches from a standby mode to an active mode in response to the external power saving control signal. 청구범위 제 6 항에 있어서, 상기 위상 비교기가 액티브 모드와 스탠바이 모드를 갖고 상기 제어신호에 응답하여 스탠바이 모드로부터 액티브 모드로 스위칭되는 반도체 집적회로 장치.7. The semiconductor integrated circuit device of claim 6, wherein the phase comparator has an active mode and a standby mode and switches from a standby mode to an active mode in response to the control signal. 청구범위 제 6 항에 있어서, 상기 위상 비교수단이 상기 첫번째 외부 입력신호와 외부전력 절감 제어 신호가 입력되는 입력단자와 상기 첫번째 주파수 분할기에 접속된 출력단자를 갖는 첫번째 게이트회로 및 두번째 외부 입력신호와 외부전력 절감 제어신호가 입력되는 입력단자와 상기 첫번째 주파수 분할기에 접속된 출력단자를 갖는 두번째 게이트회로로 이루어지고, 상기 첫번째와 두번째 게이트회로는 외부전력 절감 제어신호가 능동상태일때 상기 첫번째 외부 입력신호와 두번째 외부 입력신호가 통과하도록 허용하고, 상기 외부전력 절감 제어신호가 비능동상태일때 상기 첫번째 외부 입력신호와 두번째 외부 입력신호가 통과할 수 없도록 하는 것을 특징으로 하는 반도체 집적회로 장치.7. The apparatus according to claim 6, wherein the phase comparison means includes: a first gate circuit and a second external input signal having an input terminal to which the first external input signal and an external power saving control signal are input, and an output terminal connected to the first frequency divider; And a second gate circuit having an input terminal to which an external power saving control signal is input and an output terminal connected to the first frequency divider, wherein the first and second gate circuits are the first external input signal when the external power saving control signal is active. And allowing the second external input signal to pass through and preventing the first external input signal and the second external input signal from passing when the external power saving control signal is inactive. 기준신호의 위상으로 동기되는 출력신호를 발생하고 액티브 모드와 전력 소비를 감소시키는 스탠바이 모드를 갖고 전력 절감 제어신호에 응답하여 상기 액티브 모드로부터 상기 스탠바이 모드로 스위칭되는 위상-동기 루프회로 및 상기 전력 절감 제어신호가 복구되고 상기 기준신호와 상기 출력신호 사이의 위상차가 소정의 값보다 작을때 제어신호를 출력하기 위해 상기 위상-동기 루프회로에 접속된 위상차 검출회로로 이루어지고, 상기 위상-동기 루프회로가 상기 제어신호에 응답하여 상기 스탠바이 모드로부터 상기 액티브 모드로 스위칭되는 것을 특징으로 하는 단속-동작형 위상-동기 루프 장치.A phase-locked loop circuit and power saving which generate an output signal synchronized with a phase of a reference signal and have a standby mode for reducing power consumption and switching from the active mode to the standby mode in response to a power saving control signal A phase difference detection circuit connected to said phase-synchronous loop circuit for outputting a control signal when a control signal is restored and a phase difference between said reference signal and said output signal is smaller than a predetermined value, and said phase-synchronous loop circuit Is switched from the standby mode to the active mode in response to the control signal. 두가지 다른 주파수 입력수단의 논리 레벨을 유지하기 위한 유지수단과 유지수단에 의하여 유지되는 두가지 신호가 소정의 범위내에서 상승 또는 하강할때, 상기 두가지 신호 사이에서 위상차가 실질적으로 존재하지 않는 것을 알리는 신호를 출력하기 위한 신호 출력수단으로 구성되는 위상 비교회로.A holding means for maintaining the logic level of two different frequency input means and a signal indicating that there is substantially no phase difference between the two signals when the two signals held by the holding means rise or fall within a predetermined range; Phase comparison circuit comprising a signal output means for outputting. 첫번재 주파수를 갖는 첫번째 신호가 입력되는 데이타 입력단자와 두번째 주파수를 갖는 두번째 신호가 입력되는 클럭 입력단자를 갖는 첫번째 플립-플롭, 소정의 지연에 의하여 상기 두번째 신호를 지연하기 위한 지연수단, 상기 첫번째 신호가 입력되는 데이타 입력단자와 상기 지연수단의 출력이 입력되는 클럭 입력단자를 갖는 두번째 플립-플롭 및 상기 첫번째 신호, 첫번째 플립-플롭의 출력 두번째 플립-플롭의 출력이 입력되는 논리수단으로 이루어지고, 상기 첫번째 플립-플롭 출력과 상기 두번째 플립-플롭 출력이 소정의 범위내에서 상승 또는 하강할때, 상기 두가지 출력 사이에서 위상차가 실질적으로 존재하지 않는 것을 알리기 위한 신호가 상기 논리수단에 의해 출력되는 위상 비교회로.A first flip-flop having a data input terminal to which a first signal having a first frequency is input and a clock input terminal to which a second signal having a second frequency is input; delay means for delaying the second signal by a predetermined delay; A second flip-flop having a data input terminal to which a signal is input and a clock input terminal to which an output of the delay means is input, and logic means to which an output of the first signal and a first flip-flop are input; When the first flip-flop output and the second flip-flop output rise or fall within a predetermined range, a signal is output by the logic means to indicate that there is substantially no phase difference between the two outputs. Phase comparison circuit.
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