JP2008306096A - 固体撮像装置及びその製造方法 - Google Patents

Abstract

【課題】光の利用効率が高い固体撮像装置及びその製造方法を提供する。
【解決手段】基板２の画素アレイ領域３及び回路領域４の上方に、金属配線１５と酸化シリコン膜１４とを交互に積層させることにより、多層配線層１３の下層部分１６を形成する。次に、下層部分１６上の画素アレイ領域３に窒化シリコンからなる層内レンズ２１を形成し、層内レンズ２１を覆うように炭窒化シリコン膜２２を形成する。次に、多層配線層１３の上層部分１７を形成する。そして、炭窒化シリコン膜２２をストッパ膜として酸化シリコン膜１４に対してエッチングを施し、画素アレイ領域３から上層部分１７を除去する。これにより、ＣＭＯＳセンサー１を作製する。
【選択図】図２

Description

本発明は、固体撮像装置及びその製造方法に関し、特に、単一の基板上に画素アレイ領域及び回路領域が設定された固体撮像装置及びその製造方法に関する。

従来より、固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）センサーが使用されている。ＣＭＯＳセンサーにおいては、半導体基板の表面に受光部であるフォトダイオードが形成されており、半導体基板上には多層配線層が形成されており、その上にはマイクロレンズが形成されている。そして、外部から入射した光は、マイクロレンズ及び多層配線層を透過してフォトダイオードに到達し、電気信号に変換される。

しかしながら、近年、ＣＭＯＳセンサーの小型化及び多画素化に伴い、各画素のフォトダイオードに入射する光量が減少することが問題となっている。このため、フォトダイオードへの集光率を向上させて入射光量を増やす構造が求められている。このような構造の一つとして、多層配線層のうち、画素アレイ領域に形成された部分の厚さを回路領域に形成された部分の厚さよりも薄くして、マイクロレンズとフォトダイオードとの間の距離を縮小した画素部低層構造が提案されている（例えば、特許文献１参照。）。

一方、フォトダイオードへの集光率を向上させる他の技術として、多層配線層内に層内レンズを設ける技術も開発されている。これにより、マイクロレンズによって集光された光を層内レンズによって更に集光し、入射された外光をより効率的にフォトダイオードに入射させることができる。

そこで、上述の画素部低層構造と層内レンズとを組み合わせれば、フォトダイオードへの集光率をより一層向上させることが期待できる。しかしながら、本発明者等の検討の結果、実際に画素部低層構造を持つＣＭＯＳセンサに層内レンズを形成しようとしても、画素アレイ領域と回路領域との境界部分において多層配線層に段差が形成されているため、フォトリソグラフィ技術によって微細な層内レンズをうまく形成できないことが明らかになった。

特開２００４−７１９３１号公報

本発明の目的は、光の利用効率が高い固体撮像装置及びその製造方法を提供することである。

本発明の一態様によれば、画素アレイ領域及び回路領域が設定された基板と、前記基板上に設けられ、酸化シリコン膜中に金属配線が多層に埋設されてなり、前記回路領域における厚さが前記画素アレイ領域における厚さよりも厚い多層配線層と、前記多層配線層上の前記画素アレイ領域に設けられ、窒化シリコンからなるレンズと、前記レンズを覆う炭窒化シリコン膜と、を備えたことを特徴とする固体撮像装置が提供される。

本発明の他の一態様によれば、基板の画素アレイ領域及び回路領域の上方に、金属配線と酸化シリコン膜とを交互に積層させることにより、多層配線層の下層部分を形成する工程と、前記下層部分上の前記画素アレイ領域に窒化シリコンからなるレンズを形成する工程と、前記レンズを覆うように炭窒化シリコン膜を形成する工程と、前記下層部分上における前記画素アレイ領域及び前記回路領域に酸化シリコン膜を成膜すると共に、前記回路領域に金属配線を形成することにより、前記多層配線層の上層部分を形成する工程と、前記炭窒化シリコン膜をストッパ膜として前記酸化シリコン膜に対してエッチングを施し、前記画素アレイ領域から前記上層部分を除去する工程と、を備えたことを特徴とする固体撮像装置の製造方法が提供される。

本発明によれば、光の利用効率が高い固体撮像装置及びその製造方法を得ることができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る固体撮像装置は、ＣＭＯＳセンサーである。
図１は、本実施形態に係るＣＭＯＳセンサーを例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図であり、
図３乃至図９は、本実施形態に係るＣＭＯＳセンサーの製造方法を例示する工程断面図である。
なお、図２乃至図９においては、図を簡略化するために、層内レンズ２１は３個のみ示しているが、実際には、タイミング発生回路５とＡＤＣ６との間には、より多くの層内レンズ２１が配列されている。また、図２乃至図９においては、基板２及び層間絶縁膜１２に形成されたトランジスタも模式的に示しているが、図を見易くするために、このトランジスタ、受光部を構成するＮ型領域、金属配線及び層内レンズの相互間の位置関係は、必ずしも実際の位置関係を正確に表してはいない。

図１に示すように、本実施形態に係るＣＭＯＳセンサー１においては、１枚の基板２が設けられている。基板２は例えば単結晶のシリコンからなる矩形板状の基板であり、基板２の導電型は例えばＰ型である。基板２には、画素アレイ領域３及び回路領域４が設定されている。画素アレイ領域３は、外部から入射した光を受光して電気信号に変換する部分であり、後述するように、複数の受光部が垂直方向及び水平方向に沿ってマトリクス状に形成されている。回路領域４は、画素アレイ領域３を駆動する回路、及び画素アレイ領域３から出力された電気信号を読み取る回路などの各種の回路が形成された領域である。基板２の上面に対して垂直な方向から見て（以下、「平面視で」という）、画素アレイ領域３の形状は例えば矩形状であり、回路領域４の形状は例えば画素アレイ領域３を囲むような枠状である。

回路領域４においては、画素アレイ領域３から見て垂直方向の一方側にタイミング発生回路５が設けられており、他方側にＡＤＣ（アナログデジタルコンバーター）６が設けられている。また、ＡＤＣ６から見て画素アレイ領域３の反対側には、ＤＳＰ（デジタルシグナルプロセッサー）７が設けられている。一方、画素アレイ領域３から見て水平方向の一方には、レジスタ８が設けられている。更に、回路領域４には、外部との間で信号の入出力を行うＩ／Ｏ（Input/Output：入出力部）９が設けられている。

図２に示すように、画素アレイ領域３における基板２の上層部分には、複数のＮ型領域１１が形成されている。平面視で、Ｎ型領域１１は、例えばマトリクス状に配置されている。各Ｎ型領域１１は、基板２におけるこのＮ型領域１１に接するＰ型の部分と共にフォトダイオードを形成しており、このフォトダイオードが、入射された光を電気信号に変換する受光部として機能する。

基板２上には、最下層の層間絶縁膜１２が設けられている。画素アレイ領域３における基板２の上層部分及び層間絶縁膜１２内には、Ｎ型領域１１に蓄積された電荷を読み出すためのトランジスタ３１が形成されている。また、層間絶縁膜１２内には、このトランジスタのソース・ドレイン領域を、より上層の金属配線１５に接続するためのコンタクト（図示せず）も形成されている。一方、回路領域４における基板２の上層部分及び層間絶縁膜１２内には、タイミング発生回路５、ＡＤＣ６、ＤＳＰ７、レジスタ８及びＩ／Ｏ９などの回路を構成する素子、例えば、トランジスタ３２が形成されている。

層間絶縁膜１２上には、多層配線層１３が設けられている。多層配線層１３においては、酸化シリコン膜１４中に金属配線１５が多層に埋設されている。多層配線層１３の回路領域４における層数は、画素アレイ領域３における層数よりも多く、従って、回路領域４における厚さは、画素アレイ領域３における厚さよりも厚い。このため、多層配線層１３の上面は画素アレイ領域３においては相対的に低く、回路領域４においては相対的に高く、画素アレイ領域３と回路領域４との境界部分には段差が形成されている。この段差の高さは、例えば、１．５乃至１．８ミクロン（μｍ）程度である。以下、多層配線層１３における画素アレイ領域３及び回路領域４の双方に配置された部分を下層部分１６といい、回路領域４のみに配置された部分を上層部分１７という。図２に示す例では、下層部分１６には１層の配線層が形成されており、上層部分１７には２層の配線層が積層されている。

画素アレイ領域３に形成された金属配線１５は、例えば、レジスタ８から出力された制御信号を画素アレイ領域３に伝送する配線、及び画素アレイ領域３において読み出された画像信号をＡＤＣ６に伝送する配線である。一方、回路領域４に形成された金属配線１５は、例えば、タイミング発生回路５、ＡＤＣ６、ＤＳＰ７、レジスタ８及びＩ／Ｏ９などの回路を構成する配線である。

画素アレイ領域３における多層配線層１３上、すなわち、下層部分１６上には、窒化シリコン（ＳｉＮ）からなる層内レンズ２１が複数個設けられている。各層内レンズ２１は、例えば上に凸の平凸レンズであり、その厚さは例えば１００乃至２５０ナノメートル（ｎｍ）である。層内レンズ２１は、Ｎ型領域１１に対応する位置に配置されており、従って、平面視でマトリクス状に配列されている。

そして、層内レンズ２１を覆うように、炭窒化シリコン（ＳｉＣＮ）からなる炭窒化シリコン膜２２が設けられている。炭窒化シリコン膜２２は例えば１枚の連続膜であり、層内レンズ２１の他に層内レンズ２１間の領域も覆っており、その端部は多層配線層１３の下層部分１６と上層部分１７との間の一部に挿入されている。炭窒化シリコン膜２２の厚さは例えば５乃至５０ナノメートルであり、例えば１０乃至２０ナノメートルである。炭窒化シリコン膜２２の膜厚は層内レンズ２１の膜厚よりも十分に薄いため、炭窒化シリコン膜２２の上面には、層内レンズ２１の形状を反映した凹凸が形成されている。

また、多層配線層１３、層内レンズ２１及び炭窒化シリコン膜２２を覆うように、窒化シリコン膜２３が設けられている。窒化シリコン膜２３の膜厚は、例えば、５０乃至１００ナノメートルである。窒化シリコン膜２３の膜厚は層内レンズ２１の膜厚よりも十分に薄いため、窒化シリコン膜２３の上面には、層内レンズ２１の形状を反映した凹凸が形成されている。

窒化シリコン膜２３上には、平坦化膜２４が形成されている。平坦化膜２４の厚さは、層内レンズ２１の厚さよりも厚く、多層配線層１３及び層内レンズ２１に起因する凹凸をある程度解消している。すなわち、平坦化膜２４は、画素アレイ領域３においては相対的に厚く、回路領域４においては相対的に薄くなっている。画素アレイ領域３における平坦化膜２４上には、カラーフィルター２５が設けられている。カラーフィルター２５は、例えば、赤色（Ｒ）、緑色（Ｇ）又は青色（Ｂ）に着色された半透明膜であり、Ｎ型領域１１ごと、すなわち、層内レンズ２１ごとに配置されている。一方、回路領域４における平坦化膜２４上には、パッシベーション膜２６が設けられている。パッシベーション膜２６の上面は、カラーフィルター２５の上面との間で略連続的な面を形成している。

各カラーフィルター２５上には、それぞれ１つのマイクロレンズ２７が設けられている。マイクロレンズ２７は、例えば上に凸の平凸レンズである。これにより、各１つのマイクロレンズ２７、カラーフィルター２５、層内レンズ２１及びＮ型領域１１からなる光路が形成されている。そして、多層配線層１３の下層部分１６に形成された金属配線１５は、この光路に介在しないように配置されている。

次に、上述の如く構成された本実施形態に係るＣＭＯＳセンサー１の製造方法について説明する。
先ず、図３に示すように、例えばＰ型の単結晶シリコンからなる基板２の上層部分に、Ｎ型領域１１を形成する。このとき、トランジスタ３１及び３２などの素子を構成する他の拡散領域も形成する。次に、例えば熱酸化法により基板２の上面にゲート絶縁膜（図示せず）を形成し、ポリシリコンを堆積させることによりゲート電極を形成する。これにより、画素アレイ領域３にトランジスタ３１を形成すると共に、回路領域４にトランジスタ３２を形成する。次に、ＴＥＯＳ（Tetra-Etyl-Ortho-Silicate：正珪酸四エチル（Si(OC₂H₅)₄））を原料としたＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により、酸化シリコンを堆積させる。これにより、最下層の層間絶縁膜１２を形成する。

次に、金属配線１５を形成し、ＴＥＯＳを原料としたＣＶＤ法によって酸化シリコン膜１４を形成する。これにより、多層配線膜１３の下層部分１６を形成する。また、回路領域４においては、金属配線１５及び酸化シリコン膜１４をもう１回ずつ形成し、更に１層の配線層を形成する。

次に、下層部分１６上の全面に、厚さが例えば１００乃至２５０ナノメートルの窒化シリコン（ＳｉＮ）膜２１ａを成膜する。この窒化シリコン膜２１ａは、後の工程で形成する層内レンズ２１（図２参照）の材料となるものである。次に、窒化シリコン膜２１ａ上の全面にレジストを塗布して、レジスト膜を形成する。そして、このレジスト膜をフォトリソグラフィ法によりパターニングして、層内レンズ２１（図２参照）を形成する予定の領域に残留させる。次に、熱処理、例えば、２２０℃の温度に４分間保持する熱処理を施し、パターニングされたレジスト膜を溶融（メルト）させる。これにより、パターニングされたレジスト膜の形状が液滴状、すなわち、球体の一部をなす凸レンズ形状になる。そして、このレジスト膜を凝固させることにより、液滴形状のレジストパターン３３が形成される。

次に、図４に示すように、レジストパターン３３をマスクとして全面にＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を施す。これにより、窒化シリコン膜２１ａにレジストパターン３３の形状が転写され、上に凸の平凸レンズ形状をなす層内レンズ２１が形成される。

次に、図５に示すように、画素アレイ領域３の全領域に、例えばＣＶＤ法により、炭窒化シリコン膜２２を形成する。このとき、炭窒化シリコン膜２２の厚さは例えば５乃至５０ナノメートルとし、例えば１０乃至２０ナノメートルとする。また、炭窒化シリコン膜２２は、１枚の連続膜として形成する。これにより、炭窒化シリコン膜２２は、層内レンズ２１の上面を覆うと共に、下層部分１６の上面における層内レンズ２１間の領域も覆う。炭窒化シリコン膜２２の膜厚は層内レンズ２１の厚さと比較して薄いため、炭窒化シリコン膜２２の上面には、層内レンズ２１の形状を反映した凹凸が形成される。

次に、図６に示すように、ＴＥＯＳを原料としたＣＶＤ法により、画素アレイ領域３に酸化シリコン膜１４を形成し、層内レンズ２１及び炭窒化シリコン膜２２を埋め込む。そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施して、上面を平坦化する。

次に、図７に示すように、更に、金属配線１５を形成し、酸化シリコン膜１４を形成する。これにより、図３に示す工程で回路領域４のみに形成した１層の配線層と合わせて、上層部分１７が形成される。このとき、画素アレイ領域３に配置された上層部分１７内には、金属配線１５を形成しないようにする。

次に、回路領域４を覆い、画素アレイ領域３を露出させるように、厚膜のレジスト膜３５を形成する。このとき、回路領域４と画素アレイ領域３との境界部分におけるレジスト膜３５の形状は、回路領域４から画素アレイ領域３に向かって薄くなるテーパー状とする。また、レジスト膜３５のテーパー角度、すなわち、レジスト膜３５の傾斜面が上層部分１７の上面に対してなす角度は、１０度以下、例えば、１０度とする。

次に、図８に示すように、レジスト膜３５をマスクとしてエッチングを施す。このエッチングは、例えば、ＣＨＦ_３ガス及びＯ_２ガスの混合ガスを使用したＲＩＥによって行い、一例では、投入電力を６００ワット（Ｗ）、圧力を２．７パスカル（Ｐａ、＝２０ｍＴｏｒｒ）、ＣＨＦ_３ガスの流量を３５ｓｃｃｍ、Ｏ_２ガスの流量を２０ｓｃｃｍとして行う。又は、このエッチングは、Ａｒガス、ＣＯガス及びＣ_４Ｆ_８ガスの混合ガスを使用したＲＩＥによって行ってもよい。そして、このエッチングは、炭窒化シリコン膜２２に到達した時点で終了させる。これにより、画素アレイ領域３に形成された酸化シリコン膜１４がエッチングされ、画素アレイ領域３から上層部分１７が除去される。この結果、画素アレイ領域３においては、炭窒化シリコン膜２２に覆われた層内レンズ２１が露出する。また、多層配線層１３における回路領域４と画素アレイ領域３との境界部分の形状は、レジスト膜３５の形状を反映してテーパー状となる。このため、炭窒化シリコン膜２２の端部の上方には、上層部分１７の一部が残留する。

次に、図９に示すように、全面に窒化シリコン膜２３を形成する。このとき、窒化シリコン膜２３の膜厚は、層内レンズ２１の厚さよりも薄くし、例えば、５０乃至１００ナノメートルとする。これにより、窒化シリコン膜２３の上面には、層内レンズ２１の形状を反映した凹凸が形成される。

次に、図２に示すように、全面に平坦化膜２４を形成する。これにより、層内レンズ２１に起因する凹凸が解消されると共に、多層配線層１３の段差に起因する凹凸もある程度解消される。次に、画素アレイ領域３における平坦化膜２４上にカラーフィルター２５を形成する。また、回路領域４における平坦化膜２４上にパッシベーション膜２６を形成する。このとき、パッシベーション膜２６の上面はカラーフィルター２５の上面と略連続面を形成するようにする。次に、カラーフィルター２５上に、マイクロレンズ２７を形成する。これにより、ＣＭＯＳセンサー１が作製される。

次に、本実施形態の作用効果について説明する。
本実施形態に係るＣＭＯＳセンサー１においては、画素アレイ領域３における多層配線層１３の厚さを、回路領域４における多層配線層１３の厚さよりも薄くする画素部低層構造を採用している。これにより、マイクロレンズ２７からＮ型領域１１までの距離を短くして、光の利用効率を向上させることができる。また、このようなＣＭＯＳセンサー１を製造するに際して、図３に示す工程において、多層配線層１３の下層部分１６を形成し、次に、図３及び図４に示す工程において、下層部分１６上に層内レンズ２１を形成し、その後、図６乃至図８に示す工程において、上層部分１７を形成している。これにより、層内レンズ２１を形成する際には、多層配線層１３の上面における段差を小さくしておくことができるため、フォトリソグラフィ法によって、レジストパターン３３を微細に形成することができる。この結果、微細な層内レンズ２１を精度よく形成することができる。

そして、本実施形態においては、図５に示す工程において、画素アレイ領域３に層内レンズ２１を覆うように炭窒化シリコン膜２２を形成し、図８に示す工程において、この炭窒化シリコン膜２２をエッチングストッパ膜としてエッチングを行い、画素アレイ領域３から多層配線層１３の上層部分１７を除去している。このとき、炭窒化シリコン膜２２は、多層配線層１３を構成する酸化シリコン膜１４との間で大きなエッチング選択比をとることができるため、エッチングを精度よく行うことができる。これにより、このエッチングによって層内レンズ２１がエッチングされることがなく、層内レンズ２１の形状が崩れることがない。

これに対して、仮に、炭窒化シリコン膜２２を設けないと、酸化シリコン膜１４のエッチングを、層内レンズ２１に到達したときに終了させることになる。しかしながら、層内レンズ２１を形成する窒化シリコンは、酸化シリコン膜１３を形成する酸化シリコンとの間であまり大きなエッチング選択比ととることはできないため、酸化シリコン膜１４を完全に除去しようとすると、層内レンズ２１が不可避的にエッチングされてしまう。この結果、層内レンズ２１の形状が崩れ、集光率が低下し、光の利用効率が低下してしまう。一例では、炭窒化シリコン（ＳｉＣＮ）と酸化シリコン（ＳｉＯ_２）とのエッチング選択比、すなわち、炭窒化シリコンのエッチング速度に対する酸化シリコンのエッチング速度の比率は、例えば、約５とすることができる。これに対して、窒化シリコン（ＳｉＮ）と酸化シリコンとのエッチング選択比、すなわち、窒化シリコンのエッチング速度に対する酸化シリコンのエッチング速度の比率は、例えば、約１．５である。

このように、本実施形態によれば、画素部低層構造であって、微細な層内レンズを形成することができ、且つ、この層内レンズの形状がエッチングによって崩れることがないＣＭＯＳセンサーを作製することができる。これにより、光の利用効率が高いＣＭＯＳセンサーを実現することができる。

また、本実施形態においては、炭窒化シリコン膜２２の膜厚を５ナノメートル以上としているため、この炭窒化シリコン膜２２において、エッチングを確実に停止させることができる。一方、炭窒化シリコン膜２２の膜厚を５０ナノメートル以下としているため、炭窒化シリコン膜２２が層内レンズ２１間の隙間を埋めてしまうことがなく、層内レンズ２１の集光作用を低下させることがない。また、炭窒化シリコン膜２２の存在により、マイクロレンズ２７からＮ型領域１１までの全光路における光の透過率が大きく低減することがない。従って、炭窒化シリコン膜２２の膜厚の好適範囲は５乃至５０ナノメートルである。より好適には、１０乃至２０ナノメートルである。

更に、本実施形態においては、図７に示す工程においてレジスト膜３５の形状をテーパー状にしているため、図８に示す工程においてこのレジスト膜３５をマスクとしてエッチングを施したときに、多層配線層１３における回路領域４と画素アレイ領域３との境界部分の形状がテーパー状になる。この結果、カラーフィルター２５を形成する際に全面にレジスト膜を塗布したときに、ムラが発生しにくく、カラーフィルター２５を精度よく形成することができる。

次に、本発明の第２の実施形態について説明する。
図１０は、本実施形態に係るＣＭＯＳセンサーを例示する断面図である。
なお、図１０において、前述の図２に示す構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。また、図１０においては、図を簡略化するために、トランジスタ３１及び３２（図２参照）は図示を省略している。

図１０に示すように、本実施形態に係るＣＭＯＳセンサー４１においては、多層配線層１３の下層部分１６が２層構成となっており、上層部分１７が３層構成となっている。これにより、画素アレイ領域３においては、２層構成の多層配線層１３が設けられており、回路領域４においては、５層構成の多層配線層１３が設けられている。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、固体撮像装置がＣＭＯＳセンサーである例を示したが、本発明はこれに限定されず、固体撮像装置は、例えばＣＣＤ（Charge-Coupled Device：電荷結合素子）であってもよい。

本発明の第１の実施形態に係るＣＭＯＳセンサーを例示する平面図である。 図１に示すＡ−Ａ’線による断面図である。 第１の実施形態に係るＣＭＯＳセンサーの製造方法を例示する工程断面図である。 第１の実施形態に係るＣＭＯＳセンサーの製造方法を例示する工程断面図である。 第１の実施形態に係るＣＭＯＳセンサーの製造方法を例示する工程断面図である。 第１の実施形態に係るＣＭＯＳセンサーの製造方法を例示する工程断面図である。 第１の実施形態に係るＣＭＯＳセンサーの製造方法を例示する工程断面図である。 第１の実施形態に係るＣＭＯＳセンサーの製造方法を例示する工程断面図である。 第１の実施形態に係るＣＭＯＳセンサーの製造方法を例示する工程断面図である。 本発明の第２の実施形態に係るＣＭＯＳセンサーを例示する断面図である。

符号の説明

１、４１ ＣＭＯＳセンサー、２ 基板、３ 画素アレイ領域、４ 回路領域、５ タイミング発生回路、６ ＡＤＣ、７ ＤＳＰ、８ レジスタ、９ Ｉ／Ｏ、１１ Ｎ型領域、１２ 層間絶縁膜、１３ 多層配線層、１４ 酸化シリコン膜、１５ 金属配線、１６ 下層部分、１７ 上層部分、２１ 層内レンズ、２１ａ 窒化シリコン膜、２２ 炭窒化シリコン膜、２３ 窒化シリコン膜、２４ 平坦化膜、２５ カラーフィルター、２６ パッシベーション膜、２７ マイクロレンズ、３１、３２ トランジスタ、３３ レジストパターン、３５ レジスト膜

Claims (5)

1. 画素アレイ領域及び回路領域が設定された基板と、
   前記基板上に設けられ、酸化シリコン膜中に金属配線が多層に埋設されてなり、前記回路領域における厚さが前記画素アレイ領域における厚さよりも厚い多層配線層と、
   前記多層配線層上の前記画素アレイ領域に設けられ、窒化シリコンからなるレンズと、
   前記レンズを覆う炭窒化シリコン膜と、
   を備えたことを特徴とする固体撮像装置。
2. 前記炭窒化シリコン膜の膜厚は、５乃至５０ナノメートルであることを特徴とする請求項１記載の固体撮像装置。
3. 前記炭窒化シリコン膜の膜厚は、１０乃至２０ナノメートルであることを特徴とする請求項２記載の固体撮像装置。
4. 基板の画素アレイ領域及び回路領域の上方に、金属配線と酸化シリコン膜とを交互に積層させることにより、多層配線層の下層部分を形成する工程と、
   前記下層部分上の前記画素アレイ領域に窒化シリコンからなるレンズを形成する工程と、
   前記レンズを覆うように炭窒化シリコン膜を形成する工程と、
   前記下層部分上における前記画素アレイ領域及び前記回路領域に酸化シリコン膜を成膜すると共に、前記回路領域に金属配線を形成することにより、前記多層配線層の上層部分を形成する工程と、
   前記炭窒化シリコン膜をストッパ膜として前記酸化シリコン膜に対してエッチングを施し、前記画素アレイ領域から前記上層部分を除去する工程と、
   を備えたことを特徴とする固体撮像装置の製造方法。
5. 前記酸化シリコン膜に対するエッチングは、前記回路領域を覆い、前記画素アレイ領域を露出させ、前記回路領域と前記画素アレイ領域との境界部分がテーパー状であるレジスト膜をマスクとして行うことを特徴とする請求項４記載の固体撮像装置の製造方法。

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