JP2008301017A - Digital pulse width modulation apparatus - Google Patents
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Abstract
Description
本発明は、半導体集積回路に搭載し、Ｄ／Ａ変換器のひとつとして利用されるデジタル方式のパルス幅変調装置に関するものである。 The present invention relates to a digital pulse width modulation device mounted on a semiconductor integrated circuit and used as one of D / A converters.
従来、サンプリングクロックに同期してデジタル信号を受信し、デジタル信号の値に応じてパルス幅変調信号を生成する様々なデジタル方式パルス幅変調装置が知られている（例えば特許文献１参照）。 Conventionally, various digital pulse width modulation apparatuses that receive a digital signal in synchronization with a sampling clock and generate a pulse width modulation signal in accordance with the value of the digital signal are known (see, for example, Patent Document 1).
図２は、デジタル方式パルス幅変調装置の一例を示すものである。この装置は、所定の周波数のクロック（１００）が供給され、クロック（１００）によるカウント信号（１０５）を生成するカウンタ（２）と、該カウンタ信号（１０５）とデジタルデータ（１０７）を用いてパルスの前縁と後縁を決定してパルス幅変調信号（１１０）を生成するパルス幅変調信号生成部（４ｂ）とが設けられている。 FIG. 2 shows an example of a digital pulse width modulation apparatus. This apparatus is supplied with a clock (100) having a predetermined frequency and generates a count signal (105) based on the clock (100), and uses the counter signal (105) and digital data (107). A pulse width modulation signal generation unit (4b) that determines a leading edge and a trailing edge of the pulse and generates a pulse width modulation signal (110) is provided.
例えば、周波数Ｎのクロック（１００）が供給され、カウンタ（２）からは該クロック（１００）によるカウント信号（１０５）を生成する。そして、パルス幅変調信号生成部（４ｂ）は、例えばデジタルデータが１６ビットで構成され、該デジタルデータの値が「１０２３」の場合にはパルス前縁をカウント信号「０」の立ち上がり時点とし、パルス後縁をカウント信号「１０２２」の立ち上がり時点として、デューティ１００％のパルス幅変調信号を出力する。また、デジタルデータの値が「５１２」の場合にはパルス前縁をカウント信号「０」の立ち上がり時点とし、パルス後縁をカウント信号「５１１」の立ち上がり時点として、デューティ５０％のパルス幅変調信号を出力する。もとより、これらパルス前縁及び後縁の特定は一定のルールに則って行われるものであり、ルールが異なればパルスの前縁および後縁の位置も当然変化し得るものである。 For example, a clock (100) having a frequency N is supplied, and the counter (2) generates a count signal (105) based on the clock (100). Then, the pulse width modulation signal generation unit (4b), for example, when the digital data is composed of 16 bits and the value of the digital data is “1023”, the leading edge of the pulse is set as the rising point of the count signal “0”, A pulse width modulation signal with a duty of 100% is output with the trailing edge of the pulse as the rising edge of the count signal “1022”. When the value of the digital data is “512”, the pulse leading edge is set to the rising point of the count signal “0” and the trailing edge of the pulse is set to the rising point of the count signal “511”. Is output. Of course, the specification of the leading and trailing edges of the pulse is performed according to a certain rule, and the positions of the leading and trailing edges of the pulse can naturally be changed if the rules are different.
しかしながら、従来のデジタル方式パルス幅変調装置では、以下の問題がある。 However, the conventional digital pulse width modulation apparatus has the following problems.
第１に、サンプリング周波数が高くなると、サンプリング周期内におけるクロック数が少なくなり、それに伴ってカウンタのＭＡＸ値も低下する。その結果、制御できるパルス幅変調の階調数が低下する。 First, as the sampling frequency increases, the number of clocks in the sampling period decreases, and the MAX value of the counter decreases accordingly. As a result, the number of gradations of pulse width modulation that can be controlled decreases.
第２に、パルス幅変調の分解能は、使用するクロック周期までしか高められない。従って、パルス幅変調の分解能を高めるためには、使用するクロックの周波数を高くしなければならないが、カウンタと比較器が動作可能な上限周波数は、半導体の微細化プロセスの進展に依存する。この最新の微細化プロセスを利用するには、開発コストと開発期間の負担が重くなる。 Secondly, the resolution of pulse width modulation can only be increased up to the clock period used. Therefore, in order to increase the resolution of the pulse width modulation, the frequency of the clock to be used must be increased. However, the upper limit frequency at which the counter and the comparator can operate depends on the progress of the semiconductor miniaturization process. In order to use this latest miniaturization process, the burden of development cost and development period becomes heavy.
本発明は、上記問題に鑑みてなされたものであって、高い周波数のクロックを使用することなくパルス幅変調の分解能を高めることができるデジタル方式パルス幅変調装置の提供を課題とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a digital pulse width modulation apparatus capable of increasing the resolution of pulse width modulation without using a high frequency clock.
本発明は、上記課題を解決するために、デジタル信号のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡと、デジタル信号のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックＢの２つのクロックとを用いるパルス幅変調装置において、デジタル信号をＮで除算した余りの値と商の値を利用してパルス幅変調信号のパルス前縁およびパルス後縁を特定するものである。 In order to solve the above problems, the present invention has a clock A having a frequency {(N + 1) × M} times the sampling clock of a digital signal and a frequency {N × M} times a sampling clock of the digital signal. In a pulse width modulation device using two clocks of clock B, a pulse leading edge and a trailing edge of a pulse width modulation signal are specified by using a remainder value and a quotient value obtained by dividing a digital signal by N. is there.
すなわち、本発明は、クロックを用いてデジタル信号（１０７）の値に応じたパルス幅変調信号（１１０）を生成するデジタル方式パルス幅変調装置であって、デジタル信号（１０７）のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡ（１００）と、デジタル信号（１０７）のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックＢ（１０１）が供給され、前記クロックＡ（１００）と前記クロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生する同期検出手段（１）と、前記同期信号（１０３）で初期化する機能を有し、クロックＡ（１００）によるカウント信号（１０５）を生成する第１のカウンタ手段（２）と、前記同期信号（１０４）で初期化する機能を有し、クロックＢ（１０１）によるカウント信号（１０６）を生成する第２のカウンタ手段（３）と、前記デジタル信号（１０７）の値をＮで除算して、商の値（１１３）と余りの値（１１４）に分離する除算回路手段（１１）と、前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス前縁の位置を特定するための前縁制御信号（１０８）を生成する前縁制御信号生成手段（４）と、前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス後縁の位置を特定するための後縁制御信号（１０９）を生成する後縁制御信号生成手段（５）と、前記前縁制御信号生成手段（４）により生成された前縁制御信号（１０８）と、前記後縁制御信号生成手段（５）により生成された後縁制御信号（１０９）とを合成してパルス幅変調信号（１１０）を生成するパルス幅変調信号生成手段（６）とが設けられたことを特徴とする。 That is, the present invention is a digital pulse width modulation device that generates a pulse width modulation signal (110) corresponding to the value of the digital signal (107) using a clock, and the sampling clock of the digital signal (107) { A clock A (100) having a frequency (N + 1) × M} times and a clock B (101) having a frequency {N × M} times the sampling clock of the digital signal (107) are supplied, and the clock A ( 100) and a synchronization detection means (1) for detecting the synchronization timing of the clock B (101) and generating two synchronization signals (103) (104), and a function for initializing with the synchronization signal (103). The first counter means (2) for generating the count signal (105) by the clock A (100) and the function for initialization by the synchronization signal (104) And a second counter means (3) for generating a count signal (106) by the clock B (101), and dividing the value of the digital signal (107) by N to obtain a quotient value (113) Dividing circuit means (11) for separating the remainder value (114), the counting signal (105) by the clock A (100) or the counting signal (106) by the clock B (101), and the dividing circuit means (11 The leading edge control signal (108) for specifying the position of the leading edge of the pulse width modulation signal (110) using the quotient value (113) and / or the remainder value (114) obtained by Leading edge control signal generating means (4), the count signal (105) by the clock A (100) or the count signal (106) by the clock B (101), and the division Trailing edge control for specifying the position of the trailing edge of the pulse width modulation signal (110) using the quotient value (113) and / or the remainder value (114) obtained by the path means (11) A trailing edge control signal generating means (5) for generating a signal (109), a leading edge control signal (108) generated by the leading edge control signal generating means (4), and a trailing edge control signal generating means (5) And a trailing edge control signal (109) generated by (2), and a pulse width modulation signal generating means (6) for generating a pulse width modulation signal (110).
このように、クロックＡ（１００）とクロックＢ（１０１）の周波数比が（Ｎ＋１）：Ｎであるため、両クロックＡ、Ｂの位相差はクロックＡ（１００）の（Ｎ＋１）周期で循環し、（クロックＡの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。したがって、前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス前縁およびパルス後縁の位置を特定することによって、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。なお、Ｎ、Ｍの値は１以上の整数である。 Thus, since the frequency ratio of the clock A (100) and the clock B (101) is (N + 1): N, the phase difference between the clocks A and B circulates in the (N + 1) period of the clock A (100). , (One cycle of clock A) / N steps of phase difference in units of N appear in order. Therefore, the count signal (105) by the clock A (100) or the count signal (106) by the clock B (101), the quotient value (113) and / or the remainder obtained by the division circuit means (11) Of the pulse width modulation signal (110) is used to specify the position of the pulse leading edge and the trailing edge of the pulse width modulation signal (110). A width modulated signal can be generated. For this reason, it is possible to realize N times resolution as compared with the conventional device, and it is possible to provide a high-performance device having N times higher resolution even when using a clock having the same frequency as the conventional device. Note that the values of N and M are integers of 1 or more.
また、前記前縁制御信号生成手段（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）とを加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）を減算し、該減算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートし、前記後縁制御信号生成手段（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートするものが挙げられる。なお、前記前縁制御信号生成手段（４）における最終の減算値はさらに１以上の整数値を減算するものも含まれる。 Further, the leading edge control signal generating means (4) includes a value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock cycle of the digital signal (107), After the remainder value (114) obtained by the division circuit means (11) is added, the quotient value (113) obtained by the division circuit means (11) is subtracted, and the subtraction value and the count signal are subtracted. The leading edge control signal (108) of the leading edge of the pulse is asserted at the rising edge of the clock A (100) that coincides with (105), negated at the end point of the count signal (105), and the trailing edge control signal generating means (5 ) Is a count signal (1) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107). 6) and the remainder value (114) obtained by the divider circuit means (11) are added, and a pulse is generated at the rising edge of the clock B (101) where the added value matches the count signal (106). For example, the trailing edge control signal (109) of the trailing edge is negated and asserted at the start point of the count signal (106). The final subtraction value in the leading edge control signal generating means (4) further includes a subtraction of an integer value of 1 or more.
また、前縁制御信号生成手段（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値から前記除算回路手段（１１）により得られた余りの値（１１４）を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０６）の終点でネゲートし、前記後縁制御信号生成手段（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値から前記除算回路手段（１１）により得られた余りの値（１１４）を減算したあと、前記除算回路手段（１１）により得られた商の値（１１３）を加算し、この加算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートするものが挙げられる。なお、前記前縁制御信号生成手段（５）における最終の加算値はさらに１以上の整数値を加算するものも含まれる。 Further, the leading edge control signal generating means (4) divides the value from the value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107). The remainder value (114) obtained by the circuit means (11) is subtracted, and the leading edge control signal (108) of the leading edge of the pulse at the rising edge of the clock B (101) where the subtraction value and the count signal (106) coincide. ) Is asserted and negated at the end point of the count signal (106), and the trailing edge control signal generation means (5) generates the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107). The remainder value (114) obtained by the dividing circuit means (11) is subtracted from the value of the count signal (105) at a certain synchronization point. Then, the quotient value (113) obtained by the divider circuit means (11) is added, and the trailing edge of the pulse is detected at the rising edge of the clock A (100) where the added value and the count signal (105) coincide. The edge control signal (109) is negated and asserted at the start point of the count signal (105). Note that the final added value in the leading edge control signal generating means (5) further includes the addition of an integer value of 1 or more.
また、前記クロックＡ（１００）とクロックＢ（１０１）におけるＮの値が２又は１０の累乗であるのが好ましい。
また、前記クロックＡ（１００）とクロックＢ（１０１）におけるＭの値が２以上の整数であるのが好ましい。
Further, it is preferable that the value of N in the clock A (100) and the clock B (101) is a power of 2 or 10.
Further, it is preferable that the value of M in the clock A (100) and the clock B (101) is an integer of 2 or more.
本発明によれば、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。 According to the present invention, it is possible to generate a pulse width modulation signal whose unit is a pulse width of (one cycle of clock A) / N. For this reason, it is possible to realize N times resolution as compared with the conventional device, and it is possible to provide a high-performance device having N times higher resolution even when using a clock having the same frequency as the conventional device.
請求項２または請求項３に係る発明によれば、パルス幅変調信号のパルス前縁およびパルス後縁の位置を特定するための前縁制御信号および後縁制御信号をより一層簡単かつ確実に生成することができる。 According to the invention of claim 2 or claim 3, the leading edge control signal and the trailing edge control signal for specifying the positions of the pulse leading edge and the pulse trailing edge of the pulse width modulation signal are generated more easily and reliably. can do.
請求項４に係る発明によれば、設計しやすい装置を提供することができる。特にＮを２の累乗にした場合、除算回路手段は上位ビットと下位ビットを分離するだけでよく、除算回路手段が極めて簡略化することができる。 According to the invention which concerns on Claim 4, the apparatus which is easy to design can be provided. Particularly when N is raised to a power of 2, the dividing circuit means only needs to separate the upper bits and the lower bits, and the dividing circuit means can be greatly simplified.
請求項５に係る発明によれば、デジタル信号のサンプリングクロック周期内において、（Ｎ＋１）個のクロックＡのクロック群とＮ個のクロックＢのクロック群がそれぞれ２個以上できるので、パルス幅変調信号のパルス前縁およびパルス後縁を特定し得る範囲が広くなり、種々の幅のパルス幅変調信号をより一層簡単に生成することができる。 According to the fifth aspect of the present invention, since there are two or more (N + 1) clock A clock groups and N clock B clock groups within the sampling clock period of the digital signal, the pulse width modulation signal The range in which the pulse leading edge and the pulse trailing edge can be specified becomes wider, and pulse width modulation signals having various widths can be generated more easily.
（実施形態１）
次に本発明の一実施形態に係るデジタル方式パルス幅変調装置（以下、本装置という）について図１〜図７を参照しつつ説明する。
(Embodiment 1)
Next, a digital pulse width modulation apparatus (hereinafter referred to as this apparatus) according to an embodiment of the present invention will be described with reference to FIGS.
図１は、本装置の基本構成を示す機能ブロック図である。 FIG. 1 is a functional block diagram showing the basic configuration of this apparatus.
本装置は、デジタル信号（１０７）のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡ（１００）と、デジタル信号（１０７）のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックＢ（１０１）の２つのクロックとを用いるパルス幅変調装置において、デジタル信号（１０７）をＮで除算した商の値（１１３）と余りの値（１１４）を利用してパルス幅変調信号（１１０）のパルス前縁およびパルス後縁を特定するものである。 This apparatus has a clock A (100) having a frequency {(N + 1) × M} times the sampling clock of the digital signal (107) and a frequency {N × M} times the sampling clock of the digital signal (107). In a pulse width modulation device using two clocks of the clock B (101), the pulse width modulation signal is obtained by using a quotient value (113) obtained by dividing the digital signal (107) by N and a remainder value (114). The pulse leading edge and the pulse trailing edge of (110) are specified.
前記クロックＡ（１００）は、図示略のクロック生成装置により生成され、デジタル信号（１０７）におけるサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数のクロックとなされている。また、前記クロックＢ（１０１）は、図示略のクロック生成装置により生成され、デジタル信号（１０７）におけるサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数のクロックとなされている。
なお、前記デジタル信号（１０７）は、例えば１６ビットのデジタルデータである。また、前記クロックＡ（１００）およびクロックＢ（１０１）におけるＮの値は、１以上の整数であり、２または１０の累乗であるのが好ましい。さらに、前記クロックＡ（１００）とクロックＢ（１０１）におけるＭの値が２以上の整数であるのが好ましい。
The clock A (100) is generated by a clock generator (not shown) and is a clock having a frequency {(N + 1) × M} times the sampling clock in the digital signal (107). The clock B (101) is generated by a clock generator (not shown) and is a clock having a frequency {N × M} times the sampling clock in the digital signal (107).
The digital signal (107) is, for example, 16-bit digital data. Further, the value of N in the clock A (100) and the clock B (101) is an integer of 1 or more, and is preferably a power of 2 or 10. Further, it is preferable that the value of M in the clock A (100) and the clock B (101) is an integer of 2 or more.
本装置には同期検出部（１）が設けられている。この同期検出部（１）は、クロックＡ（１００）とクロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生するものである。すなわち、同期検出部（１）には動作イネーブル信号（１０２）が入力されるようになっており、該動作イネーブル信号（１０２）がアサートされていると、クロックＡ（１００）とクロックＢ（１０１）の立ち上がりエッジの位置が前後に逆転したことを検出して、後述のカウンタ（２）用の同期信号（１０３）とカウンタ（３）用の同期信号（１０４）とを生成する。 This apparatus is provided with a synchronization detection unit (1). The synchronization detector (1) detects the synchronization timing of the clock A (100) and the clock B (101) and generates two synchronization signals (103) (104). That is, the operation enable signal (102) is input to the synchronization detector (1). When the operation enable signal (102) is asserted, the clock A (100) and the clock B (101) ) To detect that the position of the rising edge is reversed back and forth, and generates a synchronization signal (103) for counter (2), which will be described later, and a synchronization signal (104) for counter (3).
この同期検出部（１）の具体的構成の一例について図３および図４を用いて説明する。 動作イネーブル信号（１０２）がアサートされていると、クロック（１００）をＤ入力、クロック（１０１）をクロック入力としたＤＥＦが、それぞれのクロック（１００）（１０１）の立ち上がりエッジ位置が前後に逆転したことを検出してＱ出力（３００）を０から１に変化させる。内部信号（３００）をクロック（１００）およびクロック（１０１）を用いてシフトレジスタに送り、安定した同じ段数のところで立ち上がりを検出して、カウンタ（２）用の同期信号（１０３）とカウンタ（３）用の同期信号（１０４）を生成する。 An example of a specific configuration of the synchronization detection unit (1) will be described with reference to FIGS. When the operation enable signal (102) is asserted, the DEF using the clock (100) as the D input and the clock (101) as the clock input reverses the rising edge position of each clock (100) (101) back and forth. The Q output (300) is changed from 0 to 1 by detecting this. The internal signal (300) is sent to the shift register using the clock (100) and the clock (101), the rising edge is detected at the same stable number of stages, and the synchronization signal (103) for the counter (2) and the counter (3 ) Synchronization signal (104) is generated.
なお、同期検出部（１）は、上記構成に限定されるものではなく、クロックＡ（１００）とクロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生するものであれば、どのような回路構成のものであってもよい。 The synchronization detection unit (1) is not limited to the above configuration, and generates two synchronization signals (103) (104) by detecting the synchronization timing of the clock A (100) and the clock B (101). Any circuit configuration may be used as long as it does.
前記同期検出部（１）の出力側には第１のカウンタ（２）と第２のカウンタ（３）が並列して設けられている。カウンタ（２）は、同期信号（１０３）で初期化する機能を有し、クロックＡ（１００）によるカウント信号（１０５）を生成するものであり、カウント値が０〜｛（Ｎ＋１）×Ｍ−１｝の間で循環する。一方、カウンタ（３）は、同期信号（１０４）で初期化する機能を有し、クロックＢ（１０１）によるカウント信号（１０６）を生成するものであり、カウント値が０〜｛Ｎ×Ｍ−１｝の間で循環する。 A first counter (2) and a second counter (3) are provided in parallel on the output side of the synchronization detector (1). The counter (2) has a function of initializing with the synchronization signal (103) and generates a count signal (105) based on the clock A (100), and the count value is 0 to {(N + 1) × M−. 1}. On the other hand, the counter (3) has a function of initializing with the synchronization signal (104) and generates the count signal (106) by the clock B (101), and the count value is 0 to {N × M−. 1}.
図５は、クロック信号（１００）（１０１）、同期信号（１０３）（１０４）およびカウント信号（１０５）（１０６）の関係を示す図である。 FIG. 5 is a diagram showing the relationship among the clock signals (100) (101), the synchronization signals (103) (104), and the count signals (105) (106).
前記クロックＡ（１００）とクロックＢ（１０１）が供給されており、クロックＡ（１００）とクロックＢ（１０１）に応じてカウンタ（２）（３）からカウント信号（１０５）（１０６）が生成されている。そして、クロック信号（１００）とクロック信号（１０１）と立ち上がりエッジが前後に逆転した場合、同期検出部（１）により２つの同期信号（１０３）（１０４）が生成され、それら同期信号（１０３）（１０４）によりカウンタ（２）（３）が初期化される。そして、カウンタ（２）によってクロック信号Ａ（１００）によるカウント信号（１０５）が０〜｛（Ｎ＋１）×Ｍ−１｝の間で循環しながら生成される。また、カウンタ（３）によってクロック信号Ｂ（１０１）によるカウント信号（１０６）が０〜｛Ｎ×Ｍ−１｝の間で循環しながら生成される。 The clock A (100) and the clock B (101) are supplied, and the count signals (105) and (106) are generated from the counters (2) and (3) according to the clock A (100) and the clock B (101). Has been. When the rising edge of the clock signal (100) and the clock signal (101) is reversed back and forth, the synchronization detector (1) generates two synchronization signals (103) and (104), and these synchronization signals (103) Counters (2) and (3) are initialized by (104). The counter (2) generates a count signal (105) based on the clock signal A (100) while circulating between 0 and {(N + 1) × M−1}. Further, the counter (3) generates a count signal (106) based on the clock signal B (101) while circulating between 0 and {N × M−1}.
このときクロックＡ（１００）とクロックＢ（１０１）とは周波数比（Ｎ＋１）：Ｎであるため、クロックＡ（１００）とクロックＢ（１０１）の位相差はクロックＡ（１００）の（Ｎ＋１）周期で循環し、（クロックＡの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。例えば、始点Ｓでは両クロックＡ、Ｂの位相差は０／Ｎ、中央付近では両クロックＡ、Ｂの位相差は（Ｎ／２）／Ｎ、終点付近では両クロックＡ、Ｂの位相差は（Ｎ−１）／Ｎとなる。なお、カウンタ（２）とカウンタ（３）が同期化されているので、カウンタ（３）の値が特定されると、その値におけるクロックＢ（１０１）の立ち上がりエッジとその直前にあるクロックＡ（１００）の立ち上がりエッジとの位相差が特定できる。 At this time, since the clock A (100) and the clock B (101) have a frequency ratio (N + 1): N, the phase difference between the clock A (100) and the clock B (101) is (N + 1) of the clock A (100). Circulating in a cycle, phase differences of N steps in units of (one cycle of clock A) / N appear in order. For example, the phase difference between both clocks A and B is 0 / N at the start point S, the phase difference between both clocks A and B is (N / 2) / N near the center, and the phase difference between both clocks A and B is near the end point. (N-1) / N. Since the counter (2) and the counter (3) are synchronized, when the value of the counter (3) is specified, the rising edge of the clock B (101) at that value and the clock A ( 100) rising edge can be identified.
また、本装置には除算回路部（１１）が設けられている。この除算回路部（１１）は、デジタル信号（１０７）が入力されるようになっており、前記デジタル信号（１０７）の値をＮで除算して商の値（１１３）と余りの値（１１４）に分離し、それら商の値（１１３）と余りの値（１１４）を後述の前縁制御信号生成部（４）および後縁制御信号生成部（５）に出力する。 Further, the present apparatus is provided with a division circuit section (11). The division circuit unit (11) receives a digital signal (107), and divides the value of the digital signal (107) by N to obtain a quotient value (113) and a remainder value (114). And the quotient value (113) and the remainder value (114) are output to a leading edge control signal generation unit (4) and a trailing edge control signal generation unit (5) described later.
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）を加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）を減算し、この減算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。 The leading edge control signal generation unit (4) includes the value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107), and the division After the remainder value (114) obtained by the circuit means (11) is added, the quotient value (113) obtained by the division circuit means (11) is subtracted, and this subtraction value and the count signal (105) The leading edge control signal (108) of the leading edge of the pulse is asserted at the rising edge of the clock A (100) that coincides with each other, and negated at the end point of the count signal (105).
前記後制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートする。 The post-control signal generation unit (5) includes the value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107), and the division The remainder value (114) obtained by the circuit means (11) is added, and the trailing edge control signal of the trailing edge of the pulse at the rising edge of the clock B (101) where the added value and the count signal (106) coincide. 109) is negated and asserted at the start of the count signal (106).
前記前縁制御信号生成部（４）および前記前縁制御信号生成部（５）によるパルス変調信号（１１０）のパルス前縁及び後縁の特定の具体例について図６を参照しつつ説明する。なお、本実施形態では、Ｎ＝３６、Ｍ＝５１としている。 A specific example of the pulse leading edge and trailing edge of the pulse modulation signal (110) by the leading edge control signal generation unit (4) and the leading edge control signal generation unit (5) will be described with reference to FIG. In this embodiment, N = 36 and M = 51.
＜デジタル信号の値が「０」の場合＞
例えば、デジタル信号（１０７）が「０」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝０とに分離する。
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝（３７×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝０を加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）＝０を減算し、この減算値−１とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図６に示すパルスＺ１である。
<When the value of the digital signal is “0”>
For example, when the digital signal (107) is “0”, the division circuit unit (11) divides the digital signal (107) by N = 36, and the quotient value (113) = 0 and the remainder value (114) = Separated into zero.
The leading edge control signal generation unit (4) has a value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) = (37 × 50-1) and the remainder value (114) = 0 obtained by the divider circuit means (11) are added, and then the quotient value (113) = 0 obtained by the divider circuit means (11) is obtained. The leading edge control signal (108) of the leading edge of the pulse is asserted at the rising edge of the clock A (100) where the subtraction value −1 and the count signal (105) coincide with each other, and negated at the end point of the count signal (105). To do. The leading edge control signal (108) thus generated is a pulse Z1 shown in FIG.
一方、前記後制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝（３６×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝０を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートする。このように生成された後縁制御信号（１０９）は図６に示すパルスＫ１である。 On the other hand, the post-control signal generation unit (5) has the value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) = ( 36 × 50-1) and the remainder value (114) = 0 obtained by the dividing circuit means (11) are added, and the added value and the count signal (106) of the clock B (101) in which the count signal (106) coincides. The trailing edge control signal (109) of the trailing edge of the pulse is negated at the rising edge and asserted at the start point of the count signal (106). The trailing edge control signal (109) thus generated is a pulse K1 shown in FIG.
なお、前記前縁制御信号生成部（４）において最終の減算値にさらに１を減算するのは、デジタル信号（１０７）の最小値「０」の場合でも、一定以上のパルス幅を有するパルス幅変調信号（１１０）を生成するためである。もとより、最終の減算値から１を減算しないものとしてもよいし、あるいは最終の減算値から２以上の整数値を減算するものとしてもよい。
＜デジタル信号の値が「１」の場合＞
例えば、デジタル信号（１０７）が「１」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝１とに分離する。
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝（３７×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝１を加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）＝０を減算し、この減算値−１とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図６に示すパルスＺ２である。
The leading edge control signal generation unit (4) further subtracts 1 from the final subtraction value even when the digital signal (107) has a minimum value “0” and a pulse width having a pulse width of a certain value or more. This is to generate the modulation signal (110). Of course, 1 may not be subtracted from the final subtraction value, or an integer value of 2 or more may be subtracted from the final subtraction value.
<When the digital signal value is “1”>
For example, when the digital signal (107) is “1”, the division circuit unit (11) divides the digital signal (107) by N = 36, and the quotient value (113) = 0 and the remainder value (114) = 1 and separated.
The leading edge control signal generation unit (4) has a value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) = (37 × 50-1) and the remainder value (114) = 1 obtained by the divider circuit means (11) are added, and then the quotient value (113) = 0 obtained by the divider circuit means (11) is obtained. The leading edge control signal (108) of the leading edge of the pulse is asserted at the rising edge of the clock A (100) where the subtraction value −1 and the count signal (105) coincide with each other, and negated at the end point of the count signal (105). To do. The leading edge control signal (108) thus generated is a pulse Z2 shown in FIG.
一方、前記後制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝（３６×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝１を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートする。このように生成された後縁制御信号（１０９）は図６に示すパルスＫ２である。 On the other hand, the post-control signal generation unit (5) has the value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) = ( 36 × 50-1) and the remainder value (114) = 1 obtained by the divider circuit means (11) are added, and the sum of the added value and the count signal (106) of the clock B (101) that matches. The trailing edge control signal (109) of the trailing edge of the pulse is negated at the rising edge and asserted at the start point of the count signal (106). The trailing edge control signal (109) thus generated is a pulse K2 shown in FIG.
＜デジタル信号の値が「３５」の場合＞
例えば、デジタル信号（１０７）が「３５」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝３５とに分離する。
<When the value of the digital signal is "35">
For example, when the digital signal (107) is “35”, the division circuit (11) divides the digital signal (107) by N = 36, and the quotient value (113) = 0 and the remainder value (114) = 35.
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝（３７×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝３５を加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）＝０を減算し、この減算値−１とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図６に示すパルスＺ３である。 The leading edge control signal generation unit (4) has a value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) = (37 × 50-1) and the remainder value (114) = 35 obtained by the division circuit means (11) are added, and then the quotient value (113) = 0 obtained by the division circuit means (11) is obtained. The leading edge control signal (108) of the leading edge of the pulse is asserted at the rising edge of the clock A (100) where the subtraction value −1 and the count signal (105) coincide with each other, and negated at the end point of the count signal (105). To do. The leading edge control signal (108) thus generated is a pulse Z3 shown in FIG.
一方、前記後制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝（３６×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝３５を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートする。このように生成された後縁制御信号（１０９）は図６に示すパルスＫ３である。 On the other hand, the post-control signal generation unit (5) has the value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) = ( 36 × 50-1) and the remainder value (114) = 35 obtained by the dividing circuit means (11) are added, and the clock B (101) in which the added value matches the count signal (106) is added. The trailing edge control signal (109) of the trailing edge of the pulse is negated at the rising edge and asserted at the start point of the count signal (106). The trailing edge control signal (109) thus generated is a pulse K3 shown in FIG.
なお、デジタル信号の値が「３６」「６５４８４」「６５５１９」についても、上述と同様にして前縁制御信号（１０８）のパルスＺ４、Ｚ５、Ｚ６と、後縁制御信号（１０９）のパルスＫ４、Ｋ５、Ｋ６とがそれぞれ生成される。 As for the values of the digital signals “36”, “65484” and “65519”, the pulses Z4, Z5 and Z6 of the leading edge control signal (108) and the pulse K4 of the trailing edge control signal (109) are the same as described above. , K5, and K6 are generated.
前記前縁制御信号生成部（４）と後縁制御信号生成部（５）の出力側には、パルス幅変調信号生成部（６）が設けられている。このパルス幅変調信号生成部（６）は、前縁制御信号生成部（４）により生成された前縁制御信号（１０８）と、後縁制御信号生成部（５）により生成された後縁制御信号（１０９）とをＡＮＤ合成してパルス幅変調信号（１１０）を生成するものである。 On the output side of the leading edge control signal generator (4) and the trailing edge control signal generator (5), a pulse width modulation signal generator (6) is provided. The pulse width modulation signal generator (6) includes a leading edge control signal (108) generated by the leading edge control signal generator (4) and a trailing edge control generated by the trailing edge control signal generator (5). The signal (109) is AND-combined to generate a pulse width modulation signal (110).
例えば、図６に示すように、前縁制御信号（１０８）のパルスＺ１と後縁制御信号（１０９）のＫ１をＡＮＤ合成してパルス幅変調信号Ｐ１を生成する。また、前縁制御信号（１０８）のＺ２と後縁制御信号（１０９）のＫ２をＡＮＤ合成してパルス幅変調信号Ｐ２を生成する。また、前縁制御信号（１０８）のパルスＺ３と後縁制御信号（１０９）のＫ３をＡＮＤ合成してパルス幅変調信号Ｐ３を生成する。その他の前縁制御信号（１０８）のパルスＺ４、Ｚ５、Ｚ６と後縁制御信号（１０９）のＫ４、Ｋ５、Ｋ６についても、それぞれＡＮＤ合成してパルス幅変調信号Ｐ４、Ｐ５、Ｐ６を生成する。 For example, as shown in FIG. 6, the pulse width modulation signal P1 is generated by AND combining the pulse Z1 of the leading edge control signal (108) and the K1 of the trailing edge control signal (109). Also, the pulse width modulation signal P2 is generated by AND-combining Z2 of the leading edge control signal (108) and K2 of the trailing edge control signal (109). In addition, the pulse width modulation signal P3 is generated by AND-combining the pulse Z3 of the leading edge control signal (108) and K3 of the trailing edge control signal (109). Other pulses Z4, Z5, and Z6 of the leading edge control signal (108) and K4, K5, and K6 of the trailing edge control signal (109) are AND-combined to generate pulse width modulation signals P4, P5, and P6, respectively. .
このように、クロックＡ（１００）とクロックＢ（１０１）の周波数比が（Ｎ＋１）：Ｎであるため、両クロックＡ、Ｂの位相差はクロックＡ（１００）の（Ｎ＋１）周期で循環し、（クロックＡの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。したがって、前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス前縁およびパルス後縁の位置を特定することによって、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。 Thus, since the frequency ratio of the clock A (100) and the clock B (101) is (N + 1): N, the phase difference between the clocks A and B circulates in the (N + 1) period of the clock A (100). , (One cycle of clock A) / N steps of phase difference in units of N appear in order. Therefore, the count signal (105) by the clock A (100) or the count signal (106) by the clock B (101), the quotient value (113) and / or the remainder obtained by the division circuit means (11) Of the pulse width modulation signal (110) is used to specify the position of the pulse leading edge and the trailing edge of the pulse width modulation signal (110). A width modulated signal can be generated. For this reason, it is possible to realize N times resolution as compared with the conventional device, and it is possible to provide a high-performance device having N times higher resolution even when using a clock having the same frequency as the conventional device.
（実施形態２）
次に本発明の他の実施形態について図７および図８を参照しつつ説明する。
(Embodiment 2)
Next, another embodiment of the present invention will be described with reference to FIGS.
図７は、他の実施形態に係る本装置の基本構成を示す回路図である。 FIG. 7 is a circuit diagram showing a basic configuration of the present apparatus according to another embodiment.
図７において、前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値から前記除算回路部（１１）により得られた余りの値（１１４）を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０６）の終点でネゲートする。 In FIG. 7, the leading edge control signal generation unit (4) calculates the value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock cycle of the digital signal (107). The remainder value (114) obtained by the division circuit section (11) is subtracted, and the leading edge control signal of the leading edge of the pulse at the rising edge of the clock B (101) where the subtraction value matches the count signal (106). (108) is asserted and negated at the end point of the count signal (106).
同じく図７において、後制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値から前記除算回路部（１１）により得られた余りの値（１１４）を減算したあと、前記除算回路部（１１）により得られた商の値（１１３）を加算し、この加算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートする。
なお、同期検出部（１）、第１のカウンタ（２）、第２のカウンタ（３）、除算回路手段（１１）などについては、図１に示すものと同一であるので、同一の符号を付してその説明を省略する。
Similarly, in FIG. 7, the post-control signal generation unit (5) has a value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock cycle of the digital signal (107). The remainder value (114) obtained by the division circuit section (11) is subtracted from the quotient, and the quotient value (113) obtained by the division circuit section (11) is added. The trailing edge control signal (109) of the trailing edge of the pulse is negated at the rising edge of the clock A (100) that coincides with (105), and asserted at the start point of the count signal (105).
The synchronization detector (1), the first counter (2), the second counter (3), the divider circuit means (11), etc. are the same as those shown in FIG. A description thereof will be omitted.
前記前縁制御信号生成部（４）および前記前縁制御信号生成部（５）によるパルス変調信号（１１０）のパルス前縁及び後縁の特定の具体例について図８を参照しつつ説明する。なお、本実施形態では、Ｎ＝３６、Ｍ＝５１としている。 A specific example of the pulse leading edge and trailing edge of the pulse modulation signal (110) by the leading edge control signal generator (4) and the leading edge control signal generator (5) will be described with reference to FIG. In this embodiment, N = 36 and M = 51.
＜デジタル信号が「０」の場合＞
例えば、デジタル信号（１０７）が「０」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝０とに分離する。
<When the digital signal is “0”>
For example, when the digital signal (107) is “0”, the division circuit unit (11) divides the digital signal (107) by N = 36, and the quotient value (113) = 0 and the remainder value (114) = Separated into zero.
前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝３５から前記除算回路部（１１）により得られた余りの値（１１４）＝０を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０６）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＺ１である。 The leading edge control signal generation unit (4) divides the value from the value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) = 35. The remainder value (114) = 0 obtained by the circuit unit (11) is subtracted, and the leading edge control signal of the pulse leading edge at the rising edge of the clock B (101) where the subtraction value and the count signal (106) coincide. (108) is asserted and negated at the end point of the count signal (106). The leading edge control signal (108) thus generated is a pulse Z1 shown in FIG.
一方、後縁制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝３６から前記除算回路部（１１）により得られた余りの値（１１４）＝０を減算したあと、前記除算回路部（１１）により得られた商の値（１１３）＝０を加算し、この加算値＋１＝３６とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＫ１である。 On the other hand, the trailing edge control signal generation unit (5) has a value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) = 36. The remainder value (114) = 0 obtained by the division circuit unit (11) is subtracted from the value, and the quotient value (113) = 0 obtained by the division circuit unit (11) is added. The trailing edge control signal (109) of the trailing edge of the pulse is negated at the rising edge of the clock A (100) where the value + 1 = 36 matches the count signal (105), and asserted at the start point of the count signal (105). The leading edge control signal (108) thus generated is a pulse K1 shown in FIG.
なお、前記後縁制御信号生成部（５）において最終の加算値にさらに１を加算するのはデジタル信号（１０７）の最小値「０」の場合でも、一定以上のパルス幅を有するパルス幅変調信号（１１０）を生成するためである。もとより、最終の加算値から１を加算しないものとしてもよいし、あるいは最終の加算値から２以上の整数値を加算するものとしてもよい。 Note that the trailing edge control signal generator (5) further adds 1 to the final added value even when the digital signal (107) has a minimum value “0”. This is because the signal (110) is generated. Of course, 1 may not be added from the final added value, or an integer value of 2 or more may be added from the final added value.
＜デジタル信号が「１」の場合＞
例えば、デジタル信号（１０７）が「１」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝１とに分離する。
<When the digital signal is “1”>
For example, when the digital signal (107) is “1”, the division circuit unit (11) divides the digital signal (107) by N = 36, and the quotient value (113) = 0 and the remainder value (114) = 1 and separated.
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝３５から前記除算回路部（１１）により得られた余りの値（１１４）＝１を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＺ２である。 The leading edge control signal generation unit (4) calculates the value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) from the value 35. The remainder value (114) = 1 obtained by the division circuit section (11) is subtracted, and the leading edge control of the pulse leading edge is performed at the rising edge of the clock B (101) where the subtraction value and the count signal (106) coincide. The signal (108) is asserted and negated at the end point of the count signal (105). The leading edge control signal (108) thus generated is a pulse Z2 shown in FIG.
一方、後縁制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝３６から前記除算回路部（１１）により得られた余りの値（１１４）＝１を減算したあと、前記除算回路部（１１）により得られた商の値（１１３）＝０を加算し、この加算値＋１とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＫ２である。 On the other hand, the trailing edge control signal generation unit (5) has a value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) = 36. The remainder value (114) = 1 obtained by the division circuit unit (11) is subtracted from the value, and the quotient value (113) = 0 obtained by the division circuit unit (11) is added. The trailing edge control signal (109) of the trailing edge of the pulse is negated at the rising edge of the clock A (100) where the value +1 matches the count signal (105), and asserted at the start point of the count signal (105). The leading edge control signal (108) thus generated is a pulse K2 shown in FIG.
＜デジタル信号が「３５」の場合＞
例えば、デジタル信号（１０７）が「３５」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝３５とに分離する。
<When the digital signal is "35">
For example, when the digital signal (107) is “35”, the division circuit (11) divides the digital signal (107) by N = 36, and the quotient value (113) = 0 and the remainder value (114) = 35.
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝３５から前記除算回路部（１１）により得られた余りの値（１１４）＝３５を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＺ３である。 The leading edge control signal generation unit (4) calculates the value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) from the value 35. The remainder value (114) = 35 obtained by the division circuit unit (11) is subtracted, and the leading edge control of the pulse leading edge is performed at the rising edge of the clock B (101) where the subtraction value and the count signal (106) coincide. The signal (108) is asserted and negated at the end point of the count signal (105). The leading edge control signal (108) thus generated is a pulse Z3 shown in FIG.
一方、後縁制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝３６から前記除算回路部（１１）により得られた余りの値（１１４）＝３５を減算したあと、前記除算回路部（１１）により得られた商の値（１１３）＝０を加算し、この加算値＋１とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＫ３である。 On the other hand, the trailing edge control signal generation unit (5) has a value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107) = 36. The remainder value (114) = 35 obtained by the division circuit unit (11) is subtracted from the value, and the quotient value (113) = 0 obtained by the division circuit unit (11) is added. The trailing edge control signal (109) of the trailing edge of the pulse is negated at the rising edge of the clock A (100) where the value +1 matches the count signal (105), and asserted at the start point of the count signal (105). The leading edge control signal (108) thus generated is a pulse K3 shown in FIG.
なお、デジタル信号の値が「３６」「６５４８４」「６５５１９」についても、上述と同様にして前縁制御信号（１０８）のパルスＺ４、Ｚ５、Ｚ６と、後縁制御信号（１０９）のパルスＫ４、Ｋ５、Ｋ６とがそれぞれ生成される。 As for the values of the digital signals “36”, “65484” and “65519”, the pulses Z4, Z5 and Z6 of the leading edge control signal (108) and the pulse K4 of the trailing edge control signal (109) are the same as described above. , K5, and K6 are generated.
あとは実施形態と同様にして、パルス幅変調信号生成部（６）は、前縁制御信号生成部（４）により生成された前縁制御信号（１０８）Ｚ１、Ｚ２、・・・、Ｚ６と、後縁制御信号生成部（５）により生成された後縁制御信号（１０９）Ｋ１、Ｋ２、・・・、Ｋ６とをＡＮＤ合成してパルス幅変調信号（１１０）Ｐ１、Ｐ２、・・・、Ｐ６を生成する。 After that, in the same manner as in the embodiment, the pulse width modulation signal generation unit (6) includes the leading edge control signals (108) Z1, Z2, ..., Z6 generated by the leading edge control signal generation unit (4). The trailing edge control signals (109) K1, K2,..., K6 generated by the trailing edge control signal generator (5) are AND-combined to generate pulse width modulation signals (110) P1, P2,. , P6 is generated.
なお、前縁制御信号生成部（４）および前記後縁制御信号生成部（５）は上述のもの限定されるものではない。要は、前縁制御信号生成部（４）は前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路部（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス前縁の位置を特定するための前縁制御信号（１０８）を生成するものであればよい。また、前記後縁制御信号生成部（５）は前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路部（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス後縁の位置を特定するための後縁制御信号（１０９）を生成するものであればよい。 The leading edge control signal generator (4) and the trailing edge control signal generator (5) are not limited to those described above. In short, the leading edge control signal generation unit (4) is obtained by the count signal (105) based on the clock A (100) or the count signal (106) based on the clock B (101) and the division circuit unit (11). Generating a leading edge control signal (108) for specifying the position of the leading edge of the pulse width modulation signal (110) using the quotient value (113) and / or the remainder value (114) If it is. The trailing edge control signal generation unit (5) is obtained by the count signal (105) by the clock A (100) or the count signal (106) by the clock B (101) and the division circuit unit (11). A trailing edge control signal (109) for identifying the position of the trailing edge of the pulse width modulation signal (110) using the quotient value (113) and / or the remainder value (114) If it is.
１・・・同期検出部
２・・・第１のカウンタ
３・・・第２のカウンタ
４・・・前縁制御信号生成部
５・・・後縁制御信号生成部
６・・・パルス幅変調信号生成部
１１・・・除算回路部
１００・・・クロックＡ
１０１・・・クロックＢ
１０２・・・イネーブル信号
１０３、１０４・・・同期信号
１０５、１０６・・・カウント信号
１０７・・・デジタル信号
１０８・・・前縁制御信号
１０９・・・後縁制御信号
１１０・・・パルス幅変調信号
１１３・・・商の値
１１４・・・余りの値
DESCRIPTION OF SYMBOLS 1 ... Sync detection part 2 ... 1st counter 3 ... 2nd counter 4 ... Leading edge control signal generation part 5 ... Trailing edge control signal generation part 6 ... Pulse width modulation Signal generator 11... Divider circuit 100.
101 ... clock B
102 ... Enable signal 103, 104 ... Synchronization signal 105, 106 ... Count signal 107 ... Digital signal 108 ... Lead edge control signal 109 ... Rear edge control signal 110 ... Pulse width Modulation signal 113 ... quotient value 114 ... remainder value
Claims (5)
デジタル信号（１０７）のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡ（１００）と、デジタル信号（１０７）のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックＢ（１０１）が供給され、前記クロックＡ（１００）と前記クロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生する同期検出手段（１）と、
前記同期信号（１０３）で初期化する機能を有し、クロックＡ（１００）によるカウント信号（１０５）を生成する第１のカウンタ手段（２）と、
前記同期信号（１０４）で初期化する機能を有し、クロックＢ（１０１）によるカウント信号（１０６）を生成する第２のカウンタ手段（３）と、
前記デジタル信号（１０７）の値をＮで除算して、商の値（１１３）と余りの値（１１４）に分離する除算回路手段（１１）と、
前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス前縁の位置を特定するための前縁制御信号（１０８）を生成する前縁制御信号生成手段（４）と、
前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス後縁の位置を特定するための後縁制御信号（１０９）を生成する後縁制御信号生成手段（５）と、
前記前縁制御信号生成手段（４）により生成された前縁制御信号（１０８）と、前記後縁制御信号生成手段（５）により生成された後縁制御信号（１０９）とを合成してパルス幅変調信号（１１０）を生成するパルス幅変調信号生成手段（６）とが設けられたことを特徴とするデジタル方式パルス幅変調装置。 A digital pulse width modulation device that generates a pulse width modulation signal (110) according to a value of a digital signal (107) using a clock,
A clock A (100) having a frequency {(N + 1) × M} times the sampling clock of the digital signal (107) and a clock B ({N × M} times a frequency of the sampling clock of the digital signal (107)) 101), a synchronization detection means (1) for detecting the synchronization timing of the clock A (100) and the clock B (101) and generating two synchronization signals (103) (104);
First counter means (2) having a function of initializing with the synchronization signal (103) and generating a count signal (105) based on the clock A (100);
A second counter means (3) having a function of initializing with the synchronization signal (104) and generating a count signal (106) based on the clock B (101);
Dividing circuit means (11) for dividing the value of the digital signal (107) by N and separating it into a quotient value (113) and a remainder value (114);
The count signal (105) by the clock A (100) or the count signal (106) by the clock B (101), the quotient value (113) and / or the remainder value obtained by the division circuit means (11) (114) and a leading edge control signal generating means (4) for generating a leading edge control signal (108) for specifying the position of the leading edge of the pulse width modulated signal (110),
The count signal (105) by the clock A (100) or the count signal (106) by the clock B (101), the quotient value (113) and / or the remainder value obtained by the division circuit means (11) (114) and a trailing edge control signal generating means (5) for generating a trailing edge control signal (109) for specifying the position of the trailing edge of the pulse width modulated signal (110),
The leading edge control signal (108) generated by the leading edge control signal generation means (4) and the trailing edge control signal (109) generated by the trailing edge control signal generation means (5) are combined to generate a pulse. And a pulse width modulation signal generating means (6) for generating a width modulation signal (110).
前記後縁制御信号生成手段（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートするものである請求項１に記載のパルス幅変調装置。 The leading edge control signal generating means (4) includes the value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107), and the division. After adding the remainder value (114) obtained by the circuit means (11), the quotient value (113) obtained by the division circuit means (11) is subtracted, and the subtraction value and the count signal (105 ) Assert the leading edge control signal (108) of the leading edge of the pulse at the rising edge of the clock A (100) matched, and negate it at the end of the count signal (105),
The trailing edge control signal generation means (5) includes a value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107), The remainder value (114) obtained by the divider circuit means (11) is added, and the trailing edge control signal of the trailing edge of the pulse at the rising edge of the clock B (101) where the added value and the count signal (106) coincide. The pulse width modulation device according to claim 1, wherein (109) is negated and asserted at the start point of the count signal (106).
前記後縁制御信号生成手段（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値から前記除算回路手段（１１）により得られた余りの値（１１４）を減算したあと、前記除算回路手段（１１）により得られた商の値（１１３）を加算し、この加算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートするものである請求項１に記載のパルス幅変調装置。 The leading edge control signal generating means (4) calculates the dividing circuit means from the value of the count signal (106) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107). The remainder value (114) obtained by (11) is subtracted, and the leading edge control signal (108) of the leading edge of the pulse is generated at the rising edge of the clock B (101) where the subtraction value matches the count signal (106). Assert, negate at the end of the count signal (106),
The trailing edge control signal generation means (5) performs the division from the value of the count signal (105) at a certain synchronization point of the clock A (100) and the clock B (101) within the sampling clock period of the digital signal (107). After the remainder value (114) obtained by the circuit means (11) is subtracted, the quotient value (113) obtained by the division circuit means (11) is added, and this added value and the count signal (105) The pulse width modulation device according to claim 1, wherein the trailing edge control signal (109) of the trailing edge of the pulse is negated at the rising edge of the clock A (100) that coincides with each other and asserted at the start point of the count signal (105). .
5. The digital pulse width modulation device according to claim 1, wherein a value of M in the clock A (100) and the clock B (101) is an integer of 2 or more.
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