JP2008300572A

JP2008300572A - 整流素子

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Publication number: JP2008300572A
Application number: JP2007144164A
Authority: JP
Inventors: Satoshi Matsumoto; 松本　　聡
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2007-05-30
Filing date: 2007-05-30
Publication date: 2008-12-11

Abstract

【課題】整流素子の集積度を上げるとともに、順方向の電圧降下を低減することを課題とする。
【解決手段】単結晶シリコン半導体層２の所定の領域に溝３を２つ形成して、形成された溝３の内部に金属４（例えば、チタンの直方体）をそれぞれ埋め込むとともに、溝３に対して垂直かつ単結晶シリコン半導体基板を貫通する方向に、所定の間隔をあけて単結晶シリコン半導体層２の所定の領域内に複数形成された対向する溝５の間に挟まれるように、単結晶シリコン半導体層２の上面側から単結晶シリコン半導体基板１の表面にまで至る高濃度のｎ型の導電型を有する単結晶シリコン半導体層８を設けて整流素子を構成する。
【選択図】図１

Description

この発明は、太陽電池などを構成する半導体基板上に集積される整流素子に関する。

従来、太陽電池などを構成する半導体基板上に集積される素子として、アノードからカソードの方向へのみ電流を流す性質を持ったダイオードなど整流素子が利用されている。例えば、非特許文献１では、図７および図８に例示するように、ｎ型高濃度の単結晶シリコン半導体基板１０１の第１主側面にｎ型単結晶シリコン半導体層１０２と、このｎ型単結晶シリコン半導体層１０２内に形成された第３の溝１０３とを有し、第３の溝１０３の内部に絶縁膜１０４（例えば、シリコン酸化膜）が形成され、このシリコン酸化膜１０４を介して金属（例えば、チタン）１０５が埋め込まれるとともに、第１主側面に金属１０５が堆積された整流素子が提案されている。

この整流素子の動作について簡単に説明する。すなわち、金属１０５をアノード電極、ｎ型高濃度の単結晶シリコン半導体基板１０１をカソード電極として、金属１０５に正バイアスをかけると、ｎ型単結晶シリコン半導体層１０２に電子が注入され、ｎ型高濃度の単結晶シリコン半導体基板１０１から引き抜かれる。したがって、単結晶シリコン半導体基板１０１、ｎ型単結晶シリコン半導体層１０２、金属１０５の順、すなわち、アノード電極からカソード電極への順方向に電流が流れる。

一方、金属１０５に負バイアスをかけると、ｎ型単結晶シリコン半導体層１０２内部に金属１０５および絶縁膜１０４から空乏層が伸びて、溝１０３間のｎ型単結晶シリコン半導体層１０２がピンチオフされて電流が流れない。

M.Mchrotra, and B.J.Baliga,"The Trench Mos Barrier Schottky(TMBS)Rectifier",in IEEE IEDM Digest,pp.675-678,1993.

しかしながら、上記のように提案されている整流素子は、半導体の活性領域が２次元的に使われているので、整流素子の集積度が上がらず、順方向の電圧降下を低減することができないという問題点があった。

そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、整流素子の集積度を上げるとともに、順方向の電圧降下を低減することが可能な整流素子を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１に係る発明は、高濃度の第一の導電型を有する半導体基板と、当該第一の導電型を有する第一の半導体層とを含んでなり、当該半導体基板の第一の主面側に当該第一の半導体層が形成された整流素子であって、前記第一の半導体層の所定の領域に形成された第一の溝の内部に金属を埋め込み、当該第一の溝に対して垂直かつ前記半導体基板を貫通する方向に、所定の間隔をあけてそれぞれが対向する一組の第二の溝を複数形成し、当該一組の第二の溝の間にそれぞれ挟まれるように、当該第一の半導体層の第一の主面側から半導体基板表面にまで至る高濃度の第一の導電型を有する第二の半導体層を設けることを特徴とする。

また、請求項２に係る発明は、高濃度のｐ型もしくはｎ型の導電型を有する単結晶シリコン半導体基板と、当該単結晶シリコン半導体基板が有する導電型と同一かつ低濃度の導電型を有する第一の単結晶シリコン半導体層とを含んでなり、当該単結晶シリコン半導体基板の第一の主面側に当該単結晶シリコン半導体層が形成された整流素子であって、前記第一の単結晶シリコン半導体層の所定の領域に第一の溝を形成し、当該形成された第一の溝の内部に金属を埋め込み、当該第一の溝に対して垂直かつ前記単結晶シリコン半導体基板を貫通する方向に、所定の間隔をあけてそれぞれが対向する一組の第二の溝を第一の単結晶シリコン半導体層の所定の領域に複数形成し、当該第二の溝の内部にそれぞれ設けられた絶縁膜を介して、当該第二の溝の内部にそれぞれ当該単結晶シリコン半導体基板が有する導電型とは異なる導電型を有する多結晶シリコンを埋め込むとともに、一組の第二の溝の間にそれぞれ挟まれるように、当該第一の単結晶シリコン半導体層の第一の主面側から当該単結晶シリコン半導体基板表面にまで至る高濃度の第一の導電型を有する第二の単結晶シリコン半導体層を設けることを特徴とする。

本発明によれば、第一の半導体層の所定の領域に形成された第一の溝の内部に金属を埋め込み、第一の溝に対して垂直かつ半導体基板を貫通する方向に、所定の間隔をあけて対向する一組の第二の溝を複数形成し、対向する第二の溝の間に挟まれるように、第一の半導体層の第一の主面側から半導体基板表面にまで至る高濃度の第一の導電型を有する第二の半導体層を設けるので、整流素子の集積度を向上させることが可能である。

また、本発明によれば、整流素子の集積度の向上に伴って、単位面積当たりの整流素子数が増加される結果、単位面積当たりの順方向の電流を増大させることができ、順方向の電圧降下を低減させることが可能である。

以下に添付図面を参照して、本発明に係る整流素子の実施例を詳細に説明する。

まず、図１〜図４を用いて、本発明に係る整流素子の構成を具体的に説明する。図１は、本発明の一実施形態に係る整流素子の構成を示す平面図である。図２は、図１に示す平面図をＡＡ’方向に切った時の断面図である。図３は、図１に示す平面図をＢＢ’方向に切った時の断面図である。図４は、図１に示す平面図をＣＣ’方向に切った時の断面図である。

図１に示す整流素子は、図には表れていないが、例えば、高濃度のｎ型の導電型を有する単結晶シリコン半導体基板１上に、基板よりも低濃度のｎ型の導電型を有する単結晶シリコン半導体層２を接合する。

また、図１または図２に示すように、単結晶シリコン半導体層２の所定の領域に溝３（トレンチ）を２つ形成して、形成された溝３の内部に金属４（例えば、チタンの直方体）をそれぞれ埋め込む。

さらに、図１または図３に示すように、溝３に対して垂直かつ単結晶シリコン半導体基板を貫通する方向に、所定の間隔をあけて対向する溝５を単結晶シリコン半導体層２の所定の領域に複数形成し、形成された溝５の内部にそれぞれ設けられた絶縁膜６（例えば、シリコン酸化膜）を介して、溝５の内部に単結晶シリコン半導体基板とは異なるｐ型の導電型を有する多結晶シリコン７をそれぞれ埋め込む。

そして、図４に示すように、単結晶シリコン半導体層２の所定の領域に複数形成された対向する溝５の間に挟まれるように、単結晶シリコン半導体層２の上面側から単結晶シリコン半導体基板１の表面にまで至る高濃度のｎ型の導電型を有する単結晶シリコン半導体層８を設ける。

最後に、図３および図４に示すように、単結晶シリコン半導体層２の上面における、溝３に埋め込まれた各金属４の間の領域に絶縁膜９（例えば、シリコン酸化膜）を接合する。

このようにして、本発明に係る整流素子は、溝３の内部にそれぞれ埋め込まれた金属４と、対向する溝５の間に挟まれ、単結晶シリコン半導体層２の上面側から単結晶シリコン半導体基板１の表面にまで至るようにして設けられた高濃度のｎ型の導電型を有する単結晶シリコン半導体層８とを有して構成されるので、整流素子の集積度を向上させることが可能である。

また、本発明に係る整流素子は、従来の整流素子と比較して、順方向の電流を増大させることができる。そこで、図５〜図８を参照しつつ、縦３．０マイクロメートル、横５．０マイクロメートルの平面を有する整流素子を例に挙げて具体的に説明する。図５は、本発明の一実施形態に係る整流素子の各サイズを示す図である。図６は、本発明の一実施形態に係る整流素子の金属のサイズを示す図である。

整流素子（例えば、ショットキーバリアダイオード）に流れる順方向電流は、金属と半導体の接合面積に比例する。ここで、まず、図５および図６を用いて、本発明に係る整流素子が有する金属と半導体との接合面積を算出する。

図６に示すように、本発明に係る整流素子が有する金属４が縦０．５マイクロメートル、横５．０マイクロメートル、高さ１．０マイクロメートルの直方体であるとする。この場合、図５に示すように、金属４と単結晶シリコン半導体層２との接合面積は、高さ１．０マイクロメートルおよび横５．０マイクロメートルで構成される金属４の側面と、単結晶シリコン半導体層２との接合面積が、１．０×５．０＝５．０平方マイクロメートルとなる。さらに、縦０．５マイクロメートルおよび横５．０マイクロメートルで構成される金属４の底面と、単結晶シリコン半導体層２との接合面積が、０．５×５．０＝２．５平方マイクロメートルとなる。

そして、本発明に係る整流素子は、金属４を二つ有するので、金属４と単結晶シリコン半導体層２との接合面積の総計は、７．５×２＝１５平方マイクロメートルとなり、本発明に係る整流素子（例えば、ショットキーバリアダイオード）に流れる順方向電流は、この接合面積に比例する。

一方で、従来の整流素子が有する金属１０５と単結晶シリコン半導体層１０２との接合面積は、図７および図８に示すように、３×２．５＝７．５平行マイクロメートルとなり、従来の整流素子に流れる順方向電流は、この接合面積に比例する。

上述してきたように、本発明に係る整流素子は、従来の整流素子と比較して、金属と半導体との接合面積が大きいことから、従来の整流素子よりも順方向電流を増大させることができる。すなわち、本発明に係る整流素子は、活性領域が２次元的にしか利用されていなかった従来の整流素子とは異なり、活性領域を３次元に利用することができるので、金属と半導体との接合面積を従来よりも大きくすることができ、結果として、順方向電流を増大させることができる。

このようなことから、本発明に係る整流素子は、整流素子の集積度の向上に伴って、単位面積当たりの整流素子を増加される結果、単位面積当たりの順方向の電流を増大させることができ、順方向の電圧降下を低減させることが可能である。

ここで、本発明に係る整流素子の動作について簡単に説明する。すなわち、溝３にそれぞれ埋め込まれた金属４をアノード電極、高濃度のｎ型の導電型を有する単結晶シリコン半導体基板１をカソード電極として、金属４、およびｐ型の導電型を有する多結晶シリコン７に正バイアスをかけると、ｎ型の導電型を有する単結晶シリコン半導体層２に電子が注入され、注入された電子が高濃度のｎ型の導電型を有する単結晶シリコン半導体層８に到達し、単結晶シリコン半導体基板１から引き抜かれる。したがって、単結晶シリコン半導体基板１、単結晶シリコン半導体層８、単結晶シリコン半導体層２、金属４の順、すなわち、アノード電極からカソード電極への順方向に電流が流れる。

一方、金属４、およびｐ型の導電型を有する多結晶シリコン７に負バイアスをかけると、単結晶シリコン半導体層２内部に対して、金属４および溝５の内部に設けられた絶縁膜６からそれぞれ空乏層が伸びて、対向する溝５の間に挟まれた単結晶シリコン半導体層８がピンチオフされて電流が流れない。

上述してきた本発明に係る整流素子の構成は、あくまでも一実施形態に過ぎず、整流素子および整流素子が有する各構成要素のサイズを適宜変更して実施することができるとともに、各構成要素の配置や種類を変更して実施することもできる。

以上のように、本発明に係る整流素子は、整流素子の集積度を上げるとともに、順方向の電圧降下を低減することに適する。

本発明の一実施形態に係る整流素子の構成を示す平面図である。図１に示す平面図をＡＡ’方向に切った時の断面図である。図１に示す平面図をＢＢ’方向に切った時の断面図である。図１に示す平面図をＣＣ’方向に切った時の断面図である。本発明の一実施形態に係る整流素子の各サイズを示す図である。本発明の一実施形態に係る整流素子の金属のサイズを示す図である。従来の整流素子の構成およびサイズを示す平面図である。従来の整流素子の断面図である。

符号の説明

１単結晶シリコン半導体基板
２単結晶シリコン半導体層
３溝
４金属
５溝
６絶縁膜
７多結晶シリコン
８単結晶シリコン半導体層
９絶縁膜
１０１単結晶シリコン半導体基板
１０２単結晶シリコン半導体層
１０３溝
１０４絶縁膜
１０５金属

Claims

高濃度の第一の導電型を有する半導体基板と、当該第一の導電型を有する第一の半導体層とを含んでなり、当該半導体基板の第一の主面側に当該第一の半導体層が形成された整流素子であって、
前記第一の半導体層の所定の領域に形成された第一の溝の内部に金属を埋め込み、当該第一の溝に対して垂直かつ前記半導体基板を貫通する方向に、所定の間隔をあけてそれぞれが対向する一組の第二の溝を複数形成し、当該一組の第二の溝の間にそれぞれ挟まれるように、当該第一の半導体層の第一の主面側から半導体基板表面にまで至る高濃度の第一の導電型を有する第二の半導体層を設けることを特徴とする整流素子。
高濃度のｐ型もしくはｎ型の導電型を有する単結晶シリコン半導体基板と、当該単結晶シリコン半導体基板が有する導電型と同一かつ低濃度の導電型を有する第一の単結晶シリコン半導体層とを含んでなり、当該単結晶シリコン半導体基板の第一の主面側に当該単結晶シリコン半導体層が形成された整流素子であって、
前記第一の単結晶シリコン半導体層の所定の領域に第一の溝を形成し、当該形成された第一の溝の内部に金属を埋め込み、当該第一の溝に対して垂直かつ前記単結晶シリコン半導体基板を貫通する方向に、所定の間隔をあけてそれぞれが対向する一組の第二の溝を第一の単結晶シリコン半導体層の所定の領域に複数形成し、当該第二の溝の内部にそれぞれ設けられた絶縁膜を介して、当該第二の溝の内部にそれぞれ当該単結晶シリコン半導体基板が有する導電型とは異なる導電型を有する多結晶シリコンを埋め込むとともに、一組の第二の溝の間にそれぞれ挟まれるように、当該第一の単結晶シリコン半導体層の第一の主面側から当該単結晶シリコン半導体基板表面にまで至る高濃度の第一の導電型を有する第二の単結晶シリコン半導体層を設けることを特徴とする整流素子。