JP2008300495A - Semiconductor device - Google Patents

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昌 高石
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of reducing on resistance greatly. <P>SOLUTION: The semiconductor device comprises: an n-type epitaxial layer 2, where a region between adjacent trenches 3 becomes a channel 9; and a plurality of embedded electrodes 5 formed on each inner surface of a plurality of trenches 3 via a silicon oxide film 4. Then, by blocking each region between adjacent trenches 3 with the depletion layer 10 formed at each periphery of the plurality of trenches 3, current flowing at each region between adjacent trenches 3 is blocked. By eliminating all depletion layers 10 formed at each periphery of the plurality of trenches 3, current flows via each region between the adjacent trenches 3. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、半導体装置に関し、特に、スイッチング機能を有する半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a switching function.

従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。   Conventionally, MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is known as a semiconductor device having a switching function (see, for example, Patent Document 1). This Patent Document 1 discloses a trench gate type MOSFET (semiconductor device) in which a gate electrode is embedded in a trench formed in a semiconductor layer.

図５は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図５を参照して、従来のＭＯＳＦＥＴ（半導体装置）では、ｎ+型の半導体基板１０１の上面上に、エピタキシャル層（半導体層）１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ+型不純物領域（ソース領域）１０２ｃが形成されている。 FIG. 5 is a cross-sectional view showing the structure of a conventional MOSFET (semiconductor device) disclosed in Patent Document 1. Referring to FIG. 5, in a conventional MOSFET (semiconductor device), an epitaxial layer (semiconductor layer) 102 is formed on the upper surface of an n + type semiconductor substrate 101. In this epitaxial layer 102, an n − -type impurity region (drain region) 102a, a p-type impurity region 102b, and an n + -type impurity region (source region) 102c are formed in this order from the semiconductor substrate 101 side.

また、エピタキシャル層１０２には、ｎ+型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３には、ゲート絶縁膜１０４を介して、ゲート電極１０５が埋め込まれている。また、エピタキシャル層１０２の上面上には、トレンチ１０３の開口端を塞ぐ層間絶縁膜１０６が形成されている。 In addition, trench 103 is formed in epitaxial layer 102 so as to penetrate n + -type impurity region 102 c and p-type impurity region 102 b and reach a depth in the middle of n − -type impurity region 102 a. A gate electrode 105 is embedded in the trench 103 via a gate insulating film 104. An interlayer insulating film 106 that closes the opening end of the trench 103 is formed on the upper surface of the epitaxial layer 102.

また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面上には、ドレイン電極１０８が形成されている。   A source electrode 107 is formed on the upper surface of the epitaxial layer 102 so as to cover the interlayer insulating film 106. A drain electrode 108 is formed on the back surface of the semiconductor substrate 101.

上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。   In the conventional MOSFET configured as described above, ON / OFF control is performed by changing the voltage applied to the gate electrode 105.

具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。 Specifically, when a predetermined positive potential is applied to the gate electrode 105, minority carriers (electrons) in the p-type impurity region 102b are attracted to the trench 103 side, whereby an n − -type impurity region (drain region) 102a. An inversion layer 109 is formed to connect the n + type impurity region (source region) 102c. As a result, a current can flow between the source electrode 107 and the drain electrode 108 via the inversion layer 109. As a result, the MOSFET is turned on.

このように、従来のＭＯＳＦＥＴでは、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。 Thus, in the conventional MOSFET, the inversion layer 109 formed so as to connect the n − type impurity region (drain region) 102a and the n + type impurity region (source region) 102c functions as a channel.

また、上記した状態からゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間に流れる電流を遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。   Further, when the application of a predetermined positive potential to the gate electrode 105 is canceled from the above state, the inversion layer (channel) 109 disappears, so that the current flowing between the source electrode 107 and the drain electrode 108 can be cut off. . As a result, the MOSFET is turned off.

特開２００１−７１４９号公報JP 2001-7149 A

しかしながら、図５に示した従来の構造では、オン時に形成される反転層（チャネル）１０９が非常に薄いため、反転層（チャネル）１０９を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。   However, in the conventional structure shown in FIG. 5, since the inversion layer (channel) 109 formed at the time of ON is very thin, it is difficult to reduce the resistance to the current flowing through the inversion layer (channel) 109. There is. As a result, there is a problem that it is difficult to improve the on-resistance.

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device based on a new operating principle capable of greatly reducing the on-resistance. .

上記目的を達成するために、この発明の一の局面による半導体装置は、互いに所定の間隔を隔てて配列された複数のトレンチを有し、隣接するトレンチ間の各領域がチャネルとなる一導電型の半導体層と、複数のトレンチの各々を埋め込むように、複数のトレンチの各々の内面上に絶縁膜を介して形成された複数の埋め込み電極とを備えている。そして、複数のトレンチの各々の周辺に形成される全ての空乏層で隣接するトレンチ間の各領域を塞ぐことにより、隣接するトレンチ間の各領域を流れる電流が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層を消滅させることにより、隣接するトレンチ間の各領域を介して電流が流れるように構成されている。   In order to achieve the above object, a semiconductor device according to one aspect of the present invention has a plurality of trenches arranged at predetermined intervals from each other, and each conductivity region in which each region between adjacent trenches serves as a channel. And a plurality of buried electrodes formed on the inner surface of each of the plurality of trenches via an insulating film so as to bury each of the plurality of trenches. Then, by closing each region between adjacent trenches with all the depletion layers formed around each of the plurality of trenches, current flowing through each region between adjacent trenches is blocked, while By eliminating all depletion layers formed in the periphery of each, current is configured to flow through each region between adjacent trenches.

この一の局面による半導体装置では、上記のように、複数のトレンチの各々の周辺に形成される全ての空乏層で隣接するトレンチ間の各領域（チャネル）を塞ぐことにより、隣接するトレンチ間の各領域（チャネル）を流れる電流が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層を消滅させることにより、隣接するトレンチ間の各領域（チャネル）を介して電流が流れるように構成することによって、トレンチの周辺に形成される空乏層の形成状態は埋め込み電極に対する印加電圧に応じて変化するので、埋め込み電極に対する印加電圧を制御することにより、オフ状態（隣接するトレンチ間の各領域を流れる電流が遮断される状態）からオン状態（隣接するトレンチ間の各領域を介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣接するトレンチ間の各領域の空乏層が消滅した部分の全てをチャネルとして機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、チャネルを流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。   In the semiconductor device according to this one aspect, as described above, the regions (channels) between adjacent trenches are blocked by all the depletion layers formed around each of the plurality of trenches, so While the current flowing through each region (channel) is cut off, by eliminating all the depletion layers formed around each of the plurality of trenches, the current flows through each region (channel) between adjacent trenches. Since the depletion layer formed in the periphery of the trench changes in accordance with the voltage applied to the buried electrode by being configured to flow, the off-state (adjacent trench is controlled by controlling the voltage applied to the buried electrode. From the state where the current flowing through each region between is cut off) to the on state (the state where current flows through each region between adjacent trenches) It is possible to perform the changing can be done also switched vice versa. That is, the semiconductor device can have a switching function. In the above-described configuration, since all the portions where the depletion layer in each region between adjacent trenches disappears can function as a channel when turned on, a conventional MOSFET that functions as a channel with a very thin inversion layer Compared with (semiconductor device), it is possible to greatly reduce the resistance to the current flowing through the channel. As a result, the on-resistance can be greatly reduced as compared with a conventional MOSFET (semiconductor device) in which a very thin inversion layer functions as a channel.

上記一の局面による半導体装置において、好ましくは、埋め込み電極に対して所定電圧が印加されることにより、トレンチの周辺に形成された空乏層が消滅し、埋め込み電極に対する所定電圧の印加が解除されることにより、トレンチの周辺に空乏層が形成されるように構成されている。このように構成すれば、埋め込み電極に対する印加電圧を制御することにより、容易に、オフ状態からオン状態への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。   In the semiconductor device according to the above aspect, preferably, when a predetermined voltage is applied to the buried electrode, the depletion layer formed around the trench disappears, and the application of the predetermined voltage to the buried electrode is released. Thus, a depletion layer is formed around the trench. With this configuration, by controlling the voltage applied to the embedded electrode, it is possible to easily switch from the off state to the on state, and vice versa.

上記一の局面による半導体装置において、好ましくは、隣接するトレンチ間の各領域を流れる電流を遮断する場合に、隣接するトレンチの各々の周辺に形成された空乏層が互いに連結された状態になるように構成されている。このように構成すれば、オフ時において、確実に、隣接するトレンチ間の各領域（チャネル）を空乏層で塞ぐことができる。   In the semiconductor device according to the above aspect, preferably, when current flowing in each region between adjacent trenches is cut off, depletion layers formed around each of adjacent trenches are connected to each other. It is configured. With this configuration, each region (channel) between adjacent trenches can be reliably closed with a depletion layer at the time of OFF.

上記一の局面による半導体装置において、好ましくは、隣接するトレンチ間の距離は、隣接するトレンチの各々の周辺に形成された空乏層の一部が互いに重なるように設定されている。このように構成すれば、容易に、隣接するトレンチの各々の周辺に形成された空乏層を互いに連結させることができる。   In the semiconductor device according to the above aspect, the distance between adjacent trenches is preferably set such that a part of depletion layers formed around the adjacent trenches overlap each other. If comprised in this way, the depletion layer formed in the circumference | surroundings of each adjacent trench can be connected mutually easily.

上記一の局面による半導体装置において、好ましくは、トレンチの開口端を覆うように、半導体層の上面上に形成された電極層と、埋め込み電極と電極層との間の絶縁を行うための層間絶縁膜とをさらに備え、埋め込み電極は、トレンチの途中の深さまでを埋め込んでおり、層間絶縁膜は、層間絶縁膜の上面が半導体層の上面に対して面一となるように、トレンチの埋め込み電極が埋め込まれていない残りの部分に埋め込まれている。このように構成すれば、隣接するトレンチ間の距離を小さくしたとしても、半導体層の上面側の部分（隣接するトレンチ間の領域の上端部）が層間絶縁膜で覆われてしまうことがない。これにより、隣接するトレンチ間の距離を小さくすることができるので、隣接するトレンチの各々の周辺に形成された空乏層を互いに連結させやすくすることができる。   In the semiconductor device according to the above aspect, preferably, an electrode layer formed on the upper surface of the semiconductor layer so as to cover the opening end of the trench, and an interlayer insulation for performing insulation between the buried electrode and the electrode layer And the embedded electrode is embedded to a depth in the middle of the trench, and the interlayer insulating film is embedded in the trench so that the upper surface of the interlayer insulating film is flush with the upper surface of the semiconductor layer. Is embedded in the rest not embedded. With this configuration, even if the distance between adjacent trenches is reduced, the upper surface side portion of the semiconductor layer (the upper end portion of the region between adjacent trenches) is not covered with the interlayer insulating film. Thereby, since the distance between adjacent trenches can be reduced, depletion layers formed around the adjacent trenches can be easily connected to each other.

以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を容易に得ることができる。   As described above, according to the present invention, it is possible to easily obtain a semiconductor device based on a new operation principle capable of greatly reducing the on-resistance.

図１は、本発明の一実施形態による半導体装置を示した断面斜視図である。図２は、図１に示した一実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。まず、図１および図２を参照して、本実施形態による半導体装置の構造について説明する。なお、本実施形態の半導体装置は、ノーマリオフ型のスイッチ装置として機能するように構成されている。   FIG. 1 is a cross-sectional perspective view showing a semiconductor device according to an embodiment of the present invention. FIG. 2 is a cross-sectional view for explaining the connection position of the buried electrode of the semiconductor device according to the embodiment shown in FIG. First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIGS. Note that the semiconductor device of this embodiment is configured to function as a normally-off type switching device.

本実施形態の半導体装置では、図１および図２に示すように、ｎ+型シリコン基板１の上面上に、約１μｍ〜約１０μｍの厚みを有するｎ型シリコンからなるｎ型エピタキシャル層２が形成されている。ｎ+型シリコン基板１には、後述するドレイン電極８との間で良好なオーミック接触を得るために、ｎ型不純物が高濃度で導入されている。また、ｎ型エピタキシャル層２には、ｎ型不純物がｎ+型シリコン基板１よりも低い濃度（約５×１０15ｃｍ-3〜約１×１０18ｃｍ-3）で導入されている。なお、ｎ+型シリコン基板１およびｎ型エピタキシャル層２は、本発明の「一導電型の半導体層」の一例である。 In the semiconductor device of this embodiment, as shown in FIGS. 1 and 2, an n-type epitaxial layer 2 made of n-type silicon having a thickness of about 1 μm to about 10 μm is formed on the upper surface of an n + -type silicon substrate 1. Has been. An n-type impurity is introduced into the n + -type silicon substrate 1 at a high concentration in order to obtain a good ohmic contact with the drain electrode 8 described later. Further, n-type impurities are introduced into the n-type epitaxial layer 2 at a lower concentration (about 5 × 10 15 cm −3 to about 1 × 10 18 cm −3 ) than the n + -type silicon substrate 1. The n + -type silicon substrate 1 and the n-type epitaxial layer 2 are examples of the “one-conductivity-type semiconductor layer” in the present invention.

また、ｎ型エピタキシャル層２は、その厚み方向に掘られた複数のトレンチ３を有している。この複数のトレンチ３は、ｎ型エピタキシャル層２の所定領域がその上面（主表面）側からエッチングされることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、ｎ型エピタキシャル層２の上面側に位置している。   The n-type epitaxial layer 2 has a plurality of trenches 3 dug in the thickness direction. The plurality of trenches 3 are formed by etching a predetermined region of the n-type epitaxial layer 2 from the upper surface (main surface) side. That is, the open ends of the plurality of trenches 3 are located on the upper surface side of the n-type epitaxial layer 2.

また、複数のトレンチ３は、その各々がｎ型エピタキシャル層２の上面に対して平行な所定方向（Ａ方向）に沿って延びるように細長状に形成されている。また、複数のトレンチ３は、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向（Ａ方向）と直交する方向（Ｂ方向）に互いに約０．０５μｍ〜約０．３μｍの間隔を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さは、ｎ型エピタキシャル層２の厚み（約１μｍ〜約１０μｍ）よりも小さくなるように、約０．５μｍ〜約５μｍに設定されている。また、複数のトレンチ３の各々のＢ方向の幅は、約０．１μｍ〜約１μｍに設定されている。   The plurality of trenches 3 are formed in an elongated shape so that each of the trenches 3 extends along a predetermined direction (A direction) parallel to the upper surface of the n-type epitaxial layer 2. The plurality of trenches 3 are parallel to the upper surface of the n-type epitaxial layer 2 and are about 0.05 μm to about 0.0. They are arranged with an interval of 3 μm. Furthermore, the groove depth of each of the plurality of trenches 3 is set to about 0.5 μm to about 5 μm so as to be smaller than the thickness of the n-type epitaxial layer 2 (about 1 μm to about 10 μm). The width in the B direction of each of the plurality of trenches 3 is set to about 0.1 μm to about 1 μm.

また、複数のトレンチ３の各々の内面上には、ｎ型エピタキシャル層２を構成するｎ型シリコンを熱酸化処理することによって得られるシリコン酸化膜４が約１０ｎｍ〜約１００ｎｍの厚みで形成されている。なお、シリコン酸化膜４は、本発明の「絶縁膜」の一例である。   A silicon oxide film 4 obtained by thermally oxidizing n-type silicon constituting the n-type epitaxial layer 2 is formed on each inner surface of the plurality of trenches 3 to a thickness of about 10 nm to about 100 nm. Yes. The silicon oxide film 4 is an example of the “insulating film” in the present invention.

また、複数のトレンチ３の各々の内面上には、シリコン酸化膜４を介して、ｐ型ポリシリコンからなる埋め込み電極（ゲート電極）５が形成されている。この複数の埋め込み電極（ゲート電極）５は、その各々に同じ電圧が印加されるように、互いに電気的に接続されている。また、複数の埋め込み電極（ゲート電極）５の各々は、対応するトレンチ３の途中の深さまでを埋め込んでいる。なお、埋め込み電極（ゲート電極）５の構成材料としては、ｐ型ポリシリコン以外に、金属などを用いることもできる。   A buried electrode (gate electrode) 5 made of p-type polysilicon is formed on the inner surface of each of the plurality of trenches 3 with a silicon oxide film 4 interposed therebetween. The plurality of embedded electrodes (gate electrodes) 5 are electrically connected to each other so that the same voltage is applied to each of them. Each of the plurality of embedded electrodes (gate electrodes) 5 is embedded up to the middle depth of the corresponding trench 3. In addition to the p-type polysilicon, a metal or the like can also be used as a constituent material of the embedded electrode (gate electrode) 5.

本実施形態では、上記のような複数の埋め込み電極（ゲート電極）５を設けることによって、複数の埋め込み電極（ゲート電極）５に対する印加電圧を制御すれば、複数のトレンチ３の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、本実施形態では、隣接するトレンチ３間の距離は、複数のトレンチ３の各々の周辺に空乏層を形成した時に、隣接するトレンチ３の各々に形成された空乏層の一部が互いに重なるように設定されている。すなわち、複数のトレンチ３の各々の周辺に空乏層を形成した場合には、隣接するトレンチ３の各々の周辺に形成された空乏層が互いに連結される。このため、本実施形態では、複数のトレンチ３の各々の周辺に空乏層を形成すれば、隣接するトレンチ３間の各領域を空乏層によって塞ぐことができる。   In the present embodiment, by providing a plurality of buried electrodes (gate electrodes) 5 as described above and controlling the voltage applied to the plurality of buried electrodes (gate electrodes) 5, depletion is provided around each of the plurality of trenches 3. It is possible to form a layer or to eliminate the formed depletion layer. In this embodiment, the distance between adjacent trenches 3 is such that when a depletion layer is formed around each of the plurality of trenches 3, a part of the depletion layers formed in each of the adjacent trenches 3 overlap each other. Is set to That is, when a depletion layer is formed around each of the plurality of trenches 3, the depletion layers formed around each of the adjacent trenches 3 are connected to each other. For this reason, in this embodiment, if a depletion layer is formed around each of the plurality of trenches 3, each region between the adjacent trenches 3 can be closed by the depletion layer.

また、複数のトレンチ３の各々の埋め込み電極（ゲート電極）５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜６が埋め込まれている。この複数の層間絶縁膜６の各々は、対応する埋め込み電極（ゲート電極）５と後述するソース電極７との間で絶縁を行うために設けられている。また、複数の層間絶縁膜６の各々の厚みは、対応するトレンチ３の埋め込み電極（ゲート電極）５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）の深さと同じになるように設定されている。したがって、複数の層間絶縁膜６の各々の上面は、ｎ型エピタキシャル層２の上面（隣接するトレンチ３間の各領域の上端部の上面）に対して面一となっている。   In addition, an interlayer insulating film 6 made of a silicon oxide film is embedded in the remaining portion (the portion above the embedded electrode 5) where the embedded electrodes (gate electrodes) 5 of the plurality of trenches 3 are not embedded. Yes. Each of the plurality of interlayer insulating films 6 is provided to insulate between the corresponding buried electrode (gate electrode) 5 and a source electrode 7 described later. The thickness of each of the plurality of interlayer insulating films 6 is the same as the depth of the remaining portion (portion above the buried electrode 5) where the buried electrode (gate electrode) 5 of the corresponding trench 3 is not buried. Is set to Therefore, the upper surface of each of the plurality of interlayer insulating films 6 is flush with the upper surface of the n-type epitaxial layer 2 (the upper surface of the upper end portion of each region between the adjacent trenches 3).

また、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の各領域の上端部）には、ｎ型エピタキシャル層２の上面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ａが形成されている。このｎ型エピタキシャル層２の高濃度領域２ａの濃度は、後述するソース電極７との間で良好なオーミック接触を得ることが可能なように設定されており、ｎ型エピタキシャル層２の他の部分の濃度よりも高くなっている。また、ｎ型エピタキシャル層２の高濃度領域２ａの厚み（イオン注入深さ）は、層間絶縁膜６の厚みよりも小さくなるように設定されている。すなわち、ｎ型エピタキシャル層２の高濃度領域２ａの下端部は、埋め込み電極５の上端部よりも上方に位置していることになる。   In addition, n-type impurities are high in a portion on the upper surface side of the n-type epitaxial layer 2 (upper end portion of each region between adjacent trenches 3) so that a low concentration region is not exposed on the upper surface of the n-type epitaxial layer 2. A high concentration region 2a ion-implanted at a concentration is formed. The concentration of the high-concentration region 2a of the n-type epitaxial layer 2 is set so as to obtain a good ohmic contact with the source electrode 7 to be described later. It is higher than the concentration. The thickness (ion implantation depth) of the high concentration region 2 a of the n-type epitaxial layer 2 is set to be smaller than the thickness of the interlayer insulating film 6. That is, the lower end portion of the high concentration region 2 a of the n-type epitaxial layer 2 is located above the upper end portion of the buried electrode 5.

また、ｎ型エピタキシャル層２の上面上には、複数のトレンチ３の各々の開口端を覆うように、Ａｌ層からなるソース電極７が形成されている。このソース電極７は、ｎ型エピタキシャル層２の高濃度領域（隣接するトレンチ３間の各領域の上端部）２ａに対してオーミック接触している。なお、ソース電極７は、本発明の「電極層」の一例である。また、ｎ+型シリコン基板１の裏面上には、複数の金属層が積層された多層構造体からなるドレイン電極８が形成されている。このドレイン電極８は、ｎ+型シリコン基板１に対してオーミック接触している。 A source electrode 7 made of an Al layer is formed on the upper surface of the n-type epitaxial layer 2 so as to cover the open ends of the plurality of trenches 3. The source electrode 7 is in ohmic contact with the high concentration region 2a (the upper end portion of each region between adjacent trenches 3) 2a of the n-type epitaxial layer 2. The source electrode 7 is an example of the “electrode layer” in the present invention. On the back surface of the n + -type silicon substrate 1, a drain electrode 8 made of a multilayer structure in which a plurality of metal layers are stacked is formed. The drain electrode 8 is in ohmic contact with the n + type silicon substrate 1.

上記した構成では、ソース電極７とドレイン電極８との間に電圧を印加した場合に、ソース電極７とドレイン電極８との間を流れる電流（ｎ型エピタキシャル層２の厚み方向に流れる電流）は、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域を通過することになる。すなわち、上記した構成では、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域がチャネル９として機能することになる。   In the configuration described above, when a voltage is applied between the source electrode 7 and the drain electrode 8, the current flowing between the source electrode 7 and the drain electrode 8 (current flowing in the thickness direction of the n-type epitaxial layer 2) is , Each region between the adjacent trenches 3 of the n-type epitaxial layer 2 is passed. That is, in the above configuration, each region between the adjacent trenches 3 of the n-type epitaxial layer 2 functions as the channel 9.

図３および図４は、本発明の一実施形態による半導体装置の動作を説明するための断面図である。図３には、スイッチ装置として機能する半導体装置がオフ状態となっている場合を図示しており、図４には、スイッチ装置として機能する半導体装置がオン状態となっている場合を図示している。次に、図３および図４を参照して、本実施形態のスイッチ装置として機能する半導体装置の動作について説明する。   3 and 4 are cross-sectional views for explaining the operation of the semiconductor device according to the embodiment of the present invention. FIG. 3 illustrates a case where the semiconductor device functioning as the switch device is in an off state, and FIG. 4 illustrates a case where the semiconductor device functioning as the switch device is in an on state. Yes. Next, the operation of the semiconductor device functioning as the switch device of the present embodiment will be described with reference to FIGS.

なお、以下の説明では、ソース電極７に負電位が印加され、ドレイン電極８に正電位が印加されているとする。すなわち、スイッチ装置として機能する半導体装置がオン状態の場合には、ドレイン電極８からソース電極７（図４の矢印の方向）に電流が流れる。   In the following description, it is assumed that a negative potential is applied to the source electrode 7 and a positive potential is applied to the drain electrode 8. That is, when the semiconductor device functioning as a switch device is in an on state, a current flows from the drain electrode 8 to the source electrode 7 (in the direction of the arrow in FIG. 4).

まず、スイッチ装置として機能する半導体装置がオフ状態の場合には、図３に示すように、埋め込み電極（ゲート電極）５が埋め込まれたトレンチ３の周辺に存在する多数キャリアが減少するように、埋め込み電極（ゲート電極）５に対する印加電圧が制御されている。これにより、トレンチ３の周辺には、空乏層１０が形成されている。   First, when the semiconductor device functioning as a switching device is in an off state, as shown in FIG. 3, the majority carriers existing around the trench 3 in which the buried electrode (gate electrode) 5 is buried are reduced. The voltage applied to the buried electrode (gate electrode) 5 is controlled. Thereby, a depletion layer 10 is formed around the trench 3.

この際、隣接するトレンチ３間の領域において、隣接するトレンチ３の各々の周辺に形成された空乏層１０の一部が互いに重なる。すなわち、隣接するトレンチ３間の領域において、隣接するトレンチ３の各々の周辺に形成された空乏層１０が互いに連結された状態となる。これにより、チャネル９が空乏層１０によって塞がれた状態となるので、チャネル９を流れる電流を遮断することができる。したがって、スイッチ装置として機能する半導体装置がオフ状態となる。   At this time, in the region between the adjacent trenches 3, the depletion layers 10 formed around each of the adjacent trenches 3 overlap each other. That is, in the region between the adjacent trenches 3, the depletion layers 10 formed around the adjacent trenches 3 are connected to each other. As a result, the channel 9 is blocked by the depletion layer 10, so that the current flowing through the channel 9 can be cut off. Accordingly, the semiconductor device functioning as a switch device is turned off.

次に、スイッチ装置として機能する半導体装置をオフ状態からオン状態に切り替える場合には、図４に示すように、埋め込み電極（ゲート電極）５に対して所定の正電位（所定電圧）を印加することによって、トレンチ３の周辺に形成された空乏層１０（図３参照）を消滅させる。すなわち、チャネル９を塞いでいた空乏層１０（図３参照）を消滅させる。これにより、チャネル９を介して電流を流すことができるので、スイッチ装置として機能する半導体装置をオン状態にすることが可能となる。   Next, when the semiconductor device functioning as a switch device is switched from the off state to the on state, a predetermined positive potential (predetermined voltage) is applied to the embedded electrode (gate electrode) 5 as shown in FIG. As a result, the depletion layer 10 (see FIG. 3) formed around the trench 3 is eliminated. That is, the depletion layer 10 (see FIG. 3) that has blocked the channel 9 is eliminated. As a result, current can flow through the channel 9, so that the semiconductor device functioning as a switch device can be turned on.

また、スイッチ装置として機能する半導体装置をオン状態からオフ状態に切り替える場合には、埋め込み電極（ゲート電極）５に対する所定の正電位（所定電圧）の印加を解除する。これにより、図３に示した状態に戻るので、スイッチ装置として機能する半導体装置をオフ状態にすることが可能となる。   Further, when the semiconductor device functioning as a switch device is switched from the on state to the off state, the application of a predetermined positive potential (predetermined voltage) to the embedded electrode (gate electrode) 5 is canceled. Thus, the state shown in FIG. 3 is restored, so that the semiconductor device functioning as the switch device can be turned off.

本実施形態では、上記のように、複数のトレンチ３の各々の周辺に形成される全ての空乏層１０でチャネル（隣接するトレンチ３間の各領域）９を塞ぐことにより、チャネル（隣接するトレンチ３間の各領域）９を流れる電流が遮断される一方、複数のトレンチ３の各々の周辺に形成された全ての空乏層１０を消滅させることにより、チャネル（隣接するトレンチ３間の各領域）９を介して電流が流れるように構成することによって、トレンチ３の周辺に形成される空乏層１０の形成状態は埋め込み電極５に対する印加電圧に応じて変化するので、埋め込み電極５に対する印加電圧を制御することにより、オフ状態（チャネル９を流れる電流が遮断される状態）からオン状態（チャネル９を介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣接するトレンチ３間の各領域の空乏層１０が消滅した部分の全てをチャネル９として機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、チャネル９を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。   In the present embodiment, as described above, the channels (adjacent trenches) are closed by closing the channels (respective regions between adjacent trenches 3) 9 with all the depletion layers 10 formed around each of the plurality of trenches 3. The current flowing through each of the regions 3) is interrupted, while the channel (each region between the adjacent trenches 3) is eliminated by eliminating all the depletion layers 10 formed around each of the plurality of trenches 3. 9 is configured such that a current flows through 9, the formation state of the depletion layer 10 formed around the trench 3 changes according to the voltage applied to the buried electrode 5. To switch from the off state (the state where the current flowing through the channel 9 is interrupted) to the on state (the state where the current flows through the channel 9). It is possible, can also switches the reverse. That is, the semiconductor device can have a switching function. In the above-described configuration, since all the portions where the depletion layer 10 in each region between adjacent trenches 3 disappears can be functioned as the channel 9 at the time of ON, the very thin inversion layer can function as the channel. Compared to a conventional MOSFET (semiconductor device), the resistance to the current flowing through the channel 9 can be greatly reduced. As a result, the on-resistance can be greatly reduced as compared with a conventional MOSFET (semiconductor device) in which a very thin inversion layer functions as a channel.

また、本実施形態では、上記のように、埋め込み電極（ゲート電極）５に対して所定の正電位が印加されることにより、トレンチ３の周辺に形成された空乏層１０が消滅し、埋め込み電極（ゲート電極）５に対する所定の正電位の印加が解除されることにより、トレンチ３の周辺に空乏層１０が形成されるように構成することによって、埋め込み電極（ゲート電極）５に対する印加電圧を制御することにより、容易に、オフ状態からオン状態への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。   In the present embodiment, as described above, when a predetermined positive potential is applied to the buried electrode (gate electrode) 5, the depletion layer 10 formed around the trench 3 disappears, and the buried electrode By applying a predetermined positive potential to the (gate electrode) 5, the depletion layer 10 is formed around the trench 3, thereby controlling the voltage applied to the buried electrode (gate electrode) 5. By doing so, it is possible to easily switch from the off state to the on state, and vice versa.

また、本実施形態では、上記のように、オフ時において、隣接するトレンチ３の各々の周辺に形成された空乏層１０が互いに連結された状態になるように構成することによって、確実に、チャネル（隣接するトレンチ３間の各領域）９を空乏層１０で塞ぐことができる。   In the present embodiment, as described above, the depletion layer 10 formed around each of the adjacent trenches 3 is connected to each other at the time of off, so that the channel is surely connected. (Each region between adjacent trenches 3) 9 can be closed with a depletion layer 10.

また、本実施形態では、上記のように、隣接するトレンチ３間の距離を、隣接するトレンチ３の各々の周辺に形成された空乏層１０の一部が互いに重なるように設定することによって、容易に、隣接するトレンチ３の各々の周辺に形成された空乏層１０を互いに連結させることができる。   In the present embodiment, as described above, the distance between the adjacent trenches 3 can be easily set by setting a part of the depletion layers 10 formed around the adjacent trenches 3 to overlap each other. In addition, the depletion layers 10 formed around each of the adjacent trenches 3 can be connected to each other.

また、本実施形態では、上記のように、層間絶縁膜６の上面がｎ型エピタキシャル層２の上面に対して面一となるように、層間絶縁膜６をトレンチ３に埋め込むことによって、隣接するトレンチ３間の距離を小さくしたとしても、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の領域の上端部）が層間絶縁膜６で覆われてしまうことがない。これにより、隣接するトレンチ３間の距離を小さくすることができるので、隣接するトレンチ３の各々の周辺に形成された空乏層１０を互いに連結させやすくすることができる。   In the present embodiment, as described above, the interlayer insulating film 6 is embedded in the trench 3 so that the upper surface of the interlayer insulating film 6 is flush with the upper surface of the n-type epitaxial layer 2. Even if the distance between the trenches 3 is reduced, the portion on the upper surface side of the n-type epitaxial layer 2 (the upper end portion of the region between the adjacent trenches 3) is not covered with the interlayer insulating film 6. Thereby, since the distance between the adjacent trenches 3 can be reduced, the depletion layers 10 formed around each of the adjacent trenches 3 can be easily connected to each other.

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.

たとえば、上記実施形態では、複数のトレンチをｎ型エピタキシャル層に形成し、そのｎ型エピタキシャル層の隣接するトレンチ間の各領域をチャネルとして機能させるようにしたが、本発明はこれに限らず、複数のトレンチをｐ型エピタキシャル層に形成し、そのｐ型エピタキシャル層の隣接するトレンチ間の各領域をチャネルとして機能させるようにしてもよい。   For example, in the above embodiment, a plurality of trenches are formed in an n-type epitaxial layer, and each region between adjacent trenches of the n-type epitaxial layer is caused to function as a channel. A plurality of trenches may be formed in the p-type epitaxial layer, and each region between adjacent trenches of the p-type epitaxial layer may function as a channel.

また、上記実施形態では、トレンチの溝深さがｎ型エピタキシャル層の厚みよりも小さくなるように構成したが、本発明はこれに限らず、トレンチがｎ型エピタキシャル層を貫通してｎ+型シリコン基板にまで達していてもよい。 In the above embodiment, the trench has a depth smaller than the thickness of the n-type epitaxial layer. However, the present invention is not limited to this, and the trench penetrates the n-type epitaxial layer to form an n + type. It may reach the silicon substrate.

また、上記実施形態では、層間絶縁膜の上面がｎ型エピタキシャル層の上面に対して面一となるように構成したが、本発明はこれに限らず、層間絶縁膜の上面がｎ型エピタキシャル層の上面よりも上方に位置していてもよいし、層間絶縁膜の上面がｎ型エピタキシャル層の上面よりも下方に位置していてもよい。   In the above embodiment, the upper surface of the interlayer insulating film is flush with the upper surface of the n-type epitaxial layer. However, the present invention is not limited to this, and the upper surface of the interlayer insulating film is the n-type epitaxial layer. The upper surface of the interlayer insulating film may be positioned lower than the upper surface of the n-type epitaxial layer.

本発明の一実施形態による半導体装置を示した断面斜視図である。1 is a cross-sectional perspective view showing a semiconductor device according to an embodiment of the present invention. 図１に示した一実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining a connection position of a buried electrode of the semiconductor device according to the embodiment shown in FIG. 1. 本発明の一実施形態による半導体装置の動作を説明するための断面図である。It is sectional drawing for demonstrating operation | movement of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の動作を説明するための断面図である。It is sectional drawing for demonstrating operation | movement of the semiconductor device by one Embodiment of this invention. 従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。It is sectional drawing which showed the structure of the conventional MOSFET (semiconductor device).

符号の説明Explanation of symbols

１ ｎ+型シリコン基板（半導体層）
２ ｎ型エピタキシャル層（半導体層）
３ トレンチ
４ シリコン酸化膜（絶縁膜）
５ 埋め込み電極
６ 層間絶縁膜
７ ソース電極（電極層）
９ チャネル
１０ 空乏層 1 n + type silicon substrate (semiconductor layer)
2 n-type epitaxial layer (semiconductor layer)
3 Trench 4 Silicon oxide film (insulating film)
5 Embedded electrode 6 Interlayer insulating film 7 Source electrode (electrode layer)
9 channel 10 depletion layer

Claims (5)

互いに所定の間隔を隔てて配列された複数のトレンチを有し、隣接する前記トレンチ間の各領域がチャネルとなる一導電型の半導体層と、
前記複数のトレンチの各々を埋め込むように、前記複数のトレンチの各々の内面上に絶縁膜を介して形成された複数の埋め込み電極とを備え、
前記複数のトレンチの各々の周辺に形成される全ての空乏層で前記隣接するトレンチ間の各領域を塞ぐことにより、前記隣接するトレンチ間の各領域を流れる電流が遮断される一方、前記複数のトレンチの各々の周辺に形成された全ての空乏層を消滅させることにより、前記隣接するトレンチ間の各領域を介して電流が流れるように構成されていることを特徴とする半導体装置。 A semiconductor layer of one conductivity type having a plurality of trenches arranged at predetermined intervals from each other, and each region between the adjacent trenches serving as a channel;
A plurality of embedded electrodes formed on an inner surface of each of the plurality of trenches via an insulating film so as to embed each of the plurality of trenches;
By closing each region between the adjacent trenches with all the depletion layers formed around each of the plurality of trenches, current flowing through each region between the adjacent trenches is blocked, A semiconductor device characterized in that a current flows through each region between the adjacent trenches by eliminating all depletion layers formed in the periphery of each trench. 前記埋め込み電極に対して所定電圧が印加されることにより、前記トレンチの周辺に形成された空乏層が消滅し、前記埋め込み電極に対する前記所定電圧の印加が解除されることにより、前記トレンチの周辺に空乏層が形成されるように構成されていることを特徴とする請求項１に記載の半導体装置。   By applying a predetermined voltage to the buried electrode, the depletion layer formed around the trench disappears, and by removing the application of the predetermined voltage to the buried electrode, The semiconductor device according to claim 1, wherein a depletion layer is formed. 前記隣接するトレンチ間の各領域を流れる電流を遮断する場合に、前記隣接するトレンチの各々の周辺に形成された空乏層が互いに連結された状態になるように構成されていることを特徴とする請求項１または２に記載の半導体装置。   The depletion layer formed around each of the adjacent trenches is configured to be connected to each other when the current flowing through each region between the adjacent trenches is cut off. The semiconductor device according to claim 1. 前記隣接するトレンチ間の距離は、前記隣接するトレンチの各々の周辺に形成された空乏層の一部が互いに重なるように設定されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。   The distance between the adjacent trenches is set so that a part of depletion layers formed around each of the adjacent trenches overlap each other. Semiconductor device. 前記トレンチの開口端を覆うように、前記半導体層の上面上に形成された電極層と、
前記埋め込み電極と前記電極層との間の絶縁を行うための層間絶縁膜とをさらに備え、
前記埋め込み電極は、前記トレンチの途中の深さまでを埋め込んでおり、
前記層間絶縁膜は、前記層間絶縁膜の上面が前記半導体層の上面に対して面一となるように、前記トレンチの前記埋め込み電極が埋め込まれていない残りの部分に埋め込まれていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。 An electrode layer formed on the upper surface of the semiconductor layer so as to cover the opening end of the trench;
An interlayer insulating film for performing insulation between the embedded electrode and the electrode layer;
The buried electrode is buried to a depth in the middle of the trench,
The interlayer insulating film is embedded in the remaining portion of the trench where the embedded electrode is not embedded so that the upper surface of the interlayer insulating film is flush with the upper surface of the semiconductor layer. The semiconductor device according to claim 1.
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