JP2008298618A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、RAM等のハードマクロを搭載した半導体装置に関するものである。 The present invention relates to a semiconductor device equipped with a hard macro such as a RAM.
半導体装置ではRAM(Random Access Memory)等のハードマクロを搭載したものが多くなっている。 Many semiconductor devices are equipped with a hard macro such as a RAM (Random Access Memory).
このハードマクロを試験する方法として、BIST回路(Built−in Self Test)等のテスト用の回路を実装する方法がある。 As a method of testing this hard macro, there is a method of mounting a test circuit such as a BIST circuit (Built-in Self Test).
BIST回路のようなテスト回路を、ハードマクロを備えた半導体装置に対して実装した半導体装置の一例としては、セレクタ論理のような論理(選択論理回路と呼ぶことにする)により通常動作時とテスト時とで信号パスを切り替えるものがある(例えば特許文献1を参照)。
半導体装置内のフリップフロップやハードマクロの多くはそれぞれに入力されるクロック信号に同期して動作しており、クロック信号によりフリップフロップから出力された信号は、ハードマクロに次のクロック信号が到達するまでにハードマクロに伝播する必要がある。また、ハードマクロ出力信号についてもクロック信号により出力され次のクロック信号が到達するまでに後段のフリップフロップに到達する必要がある。 Many flip-flops and hard macros in a semiconductor device operate in synchronization with a clock signal input thereto, and the next clock signal arrives at the hard macro as a signal output from the flip-flop by the clock signal. Need to be propagated to a hard macro. Also, the hard macro output signal is output by the clock signal and needs to reach the flip-flop at the subsequent stage before the next clock signal arrives.
しかしながら、上記の従来の半導体装置では、選択論理回路を実装することにより、選択論理回路からハードマクロへの信号伝播に時間がかかり、クロックに同期してハードマクロの前段のフリップフロップから出力された信号が、次のクロックまでに、ハードマクロに到達できない場合がある。この場合は、クロック信号の周期を下げる等の対応が必要になり、半導体装置としての動作速度の低下を招く。 However, in the conventional semiconductor device described above, by mounting the selection logic circuit, it takes time to propagate the signal from the selection logic circuit to the hard macro, and the signal is output from the flip-flop in the previous stage of the hard macro in synchronization with the clock. The signal may not reach the hard macro by the next clock. In this case, it is necessary to take measures such as lowering the cycle of the clock signal, leading to a decrease in the operation speed of the semiconductor device.
特に、ハードマクロの前段に位置するフリップフロップとハードマクロとの間には、組み合わせ論理回路が存在することが多く、信号遷移のタイミングは厳しいことが多い。したがって、選択論理回路を追加することによる遅延の増加も無視できない。 In particular, there are many combinational logic circuits between the flip-flops located in the previous stage of the hard macro and the hard macro, and the timing of signal transition is often severe. Therefore, an increase in delay due to the addition of the selection logic circuit cannot be ignored.
また、ハードマクロへ入力される信号の大半に選択論理回路を実装する必要があるので、選択論理回路の追加や配線増加による面積増加や電力の増加を招くことになる。 Further, since it is necessary to mount a selection logic circuit on most of the signals input to the hard macro, an increase in area and power due to the addition of the selection logic circuit and an increase in wiring are caused.
また、組み合わせ論理より前に選択論理回路を実装した場合は、テスト時に組み合わせ論理がテスト信号を伝播できるように、論理を実装しなければいけないので、選択論理回路はハードマクロの入力の直前に配置されることが多い。すなわち、選択論理回路の配置には制約が多かった。 If the selection logic circuit is implemented before the combinational logic, the logic must be implemented so that the combinational logic can propagate the test signal during the test, so the selection logic circuit is placed immediately before the input of the hard macro. Often done. That is, there are many restrictions on the arrangement of the selection logic circuit.
本発明は上記の問題に着目してなされたものであり、ハードマクロを制御するフリップフロップからハードマクロへの信号遷移のタイミング改善、回路面積の削減、電力の削減、さらには、選択論理回路の配置の制約を少なくすることを目的としている。 The present invention has been made by paying attention to the above-mentioned problems. The timing of signal transition from the flip-flop that controls the hard macro to the hard macro is improved, the circuit area is reduced, the power is reduced, and the selection logic circuit is further improved. The purpose is to reduce the restrictions on the arrangement.
上記の課題を解決するため、ハードマクロの周辺論理回路内の一部又は全部のフリップフロップをスキャンフリップフロップで構成し、スキャンフリップフロップのスキャン動作により、テスト回路からのハードマクロテスト信号をハードマクロに伝播する状態に周辺論理回路を固定するようにした。 In order to solve the above problems, some or all of the flip-flops in the peripheral logic circuit of the hard macro are configured by scan flip-flops, and the hard macro test signal from the test circuit is transferred to the hard macro by the scan operation of the scan flip-flop. Fixed the peripheral logic circuit to propagate to
例えば、本発明の一態様は、
ハードマクロと、
前記ハードマクロに出力を伝播する周辺論理回路と、
前記ハードマクロをテストするハードマクロテスト信号を出力するテスト回路と、
を備え、
前記周辺論理回路は、
スキャンシフトにより所定の値を出力する、少なくとも1つ以上のスキャンフリップフロップと、
前記スキャンフリップフロップの出力に応じた値を出力する第1の組み合わせ論理回路と、
スキャンシフトにより前記第1の組み合わせ論理回路の出力が所定の値に固定された場合に、前記ハードマクロテスト信号を前記ハードマクロに伝播する第2の組み合わせ論理回路と、
を有していることを特徴とする。
For example, one embodiment of the present invention provides:
Hard macro,
A peripheral logic circuit for propagating output to the hard macro;
A test circuit for outputting a hard macro test signal for testing the hard macro;
With
The peripheral logic circuit is
At least one scan flip-flop that outputs a predetermined value by scan shift;
A first combinational logic circuit that outputs a value corresponding to the output of the scan flip-flop;
A second combinational logic circuit that propagates the hard macro test signal to the hard macro when the output of the first combinational logic circuit is fixed to a predetermined value by a scan shift;
It is characterized by having.
また、本発明の一態様は、
ハードマクロと、
前記ハードマクロに出力が接続されたスキャンフリップフロップを有する周辺論理回路と、
前記ハードマクロをテストするハードマクロテスト信号を出力するテスト回路と、
を備え、
前記スキャンフリップフロップのスキャンデータ入力端子には、前記ハードマクロテスト信号が入力されることを特徴とする。
One embodiment of the present invention includes
Hard macro,
A peripheral logic circuit having a scan flip-flop having an output connected to the hard macro;
A test circuit for outputting a hard macro test signal for testing the hard macro;
With
The hard macro test signal is input to a scan data input terminal of the scan flip-flop.
また、本発明の一態様は、
ハードマクロと、
前記ハードマクロに出力を伝播する周辺論理回路と、
を備え、
前記周辺論理回路は、
スキャンシフトにより所定の値を出力する、少なくとも1つ以上のスキャンフリップフロップと、
前記スキャンフリップフロップの出力に応じた値を出力する第1の組み合わせ論理回路と、
前記第1の組み合わせ論理回路の出力及び外部入力端子と接続されており、前記第1の組み合わせ論理回路の出力が所定の値に固定された場合に、前記外部入力端子から入力された信号を前記ハードマクロに伝播する第2の組み合わせ論理回路と、
を有していることを特徴とする。
One embodiment of the present invention includes
Hard macro,
A peripheral logic circuit for propagating output to the hard macro;
With
The peripheral logic circuit is
At least one scan flip-flop that outputs a predetermined value by scan shift;
A first combinational logic circuit that outputs a value corresponding to the output of the scan flip-flop;
When the output of the first combinational logic circuit is connected to the output and the external input terminal, and the output of the first combinational logic circuit is fixed to a predetermined value, the signal input from the external input terminal is A second combinational logic circuit propagating to the hard macro;
It is characterized by having.
また、本発明の一態様は、
ハードマクロと、
前記ハードマクロに出力が接続されたスキャンフリップフロップを有する周辺論理回路と、
を備え、
前記スキャンフリップフロップのスキャンデータ入力端子は、外部入力端子と接続されていることを特徴とする。
One embodiment of the present invention includes
Hard macro,
A peripheral logic circuit having a scan flip-flop having an output connected to the hard macro;
With
The scan data input terminal of the scan flip-flop is connected to an external input terminal.
本発明によれば、ハードマクロを制御するフリップフロップからハードマクロへの信号遷移のタイミング改善、回路面積の削減、電力の削減、さらには、選択論理回路の配置の制約を少なくすることが可能になる。 According to the present invention, it is possible to improve the timing of signal transition from the flip-flop that controls the hard macro to the hard macro, reduce the circuit area, reduce the power, and reduce the restrictions on the arrangement of the selection logic circuit. Become.
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description of each embodiment, components having the same functions as those described once are given the same reference numerals and description thereof is omitted.
《発明の実施形態1》
図1は、本発明の実施形態1に係る半導体装置100の構成を示すブロック図である。
Embodiment 1 of the Invention
FIG. 1 is a block diagram showing a configuration of a
同図において、ハードマクロ110は、例えばRAMなどのハードマクロであり、周辺論理回路(後述)の出力を受けて動作する。また、テスト回路120は、ハードマクロ110をテストするためのハードマクロテスト信号を出力する回路である。
In the figure, a
ハードマクロ110の周辺論理回路は、内部のフリップフロップの一部又は全部がスキャンフリップフロップで構成されている。図1の例では、周辺論理回路においてスキャンフリップフロップで構成されている箇所をスキャンフリップフロップ群130として図示し、他の部分を組み合わせ論理回路群140として図示している。
In the peripheral logic circuit of the
スキャンフリップフロップ群130は、1つまたは複数のスキャンフリップフロップ131を有している。
The scan flip-
それぞれのスキャンフリップフロップ131は、スキャンイネーブル端子NTとクロック端子CKとデータ出力端子Qとデータ入力端子Dとスキャンデータ入力端子DTとを有している。
Each scan flip-
スキャンイネーブル端子NTは、スキャンデータ入力端子DTとデータ入力端子Dからの入力信号を選択するための論理値が与えられる端子であり、スキャンイネーブル信号(S04)が入力されている。本実施形態では、スキャンイネーブル信号S04によってスキャンイネーブル端子NTがLレベルに固定された場合に、スキャンフリップフロップ131は、データ入力端子Dの値を出力として選択し、スキャンイネーブル端子NTがHレベルに固定された場合に、スキャンデータ入力端子DTに与えられた信号を出力として選択する。なお、スキャンイネーブル端子NTがLレベルに固定された場合に、スキャンデータ入力端子DTに与えられた信号を選択し、スキャンイネーブル端子NTがHレベルに固定された場合にデータ入力端子Dに与えられた信号を選択する構成でもよいことはいうまでもない。
The scan enable terminal NT is a terminal to which a logical value for selecting an input signal from the scan data input terminal DT and the data input terminal D is given, and a scan enable signal (S04) is input thereto. In this embodiment, when the scan enable terminal NT is fixed to the L level by the scan enable signal S04, the scan flip-
クロック端子CKは、クロック信号(S01)が与えられる端子である。スキャンフリップフロップ131は、クロック信号S01に同期して動作し、スキャンイネーブル端子NTにより選択された信号をデータ出力端子Qに出力する。
The clock terminal CK is a terminal to which a clock signal (S01) is given. The scan flip-
データ出力端子Qは、他のスキャンフリップフロップ131のスキャンデータ入力端子DTへ接続されている。これにより、スキャンフリップフロップ131同士が数珠繋ぎに接続されている。図1の例では、2つのスキャンフリップフロップ131が接続されている。
The data output terminal Q is connected to the scan data input terminal DT of another scan flip-
最も前段のスキャンフリップフロップ131におけるデータ入力端子Dは、通常動作時に与えるデータを入力する端子である。スキャンイネーブル信号S04をLレベルに固定し、最も前段のスキャンフリップフロップ131におけるデータ入力端子Dから所定のデータ信号(S02)を入力することで、それぞれのスキャンデータ入力端子DTとデータ出力端子Qを任意のレベルに固定することができる。これをスキャンシフトと呼ぶ。一般的にこの構造は、スキャンテストを実施するために用いられる。
The data input terminal D in the scan flip-
最も前段のスキャンフリップフロップ131におけるスキャンデータ入力端子DT(スキャンチェーン入力)は、ハードマクロ110のテスト時に、各データ出力端子Qと他のスキャンフリップフロップ131におけるスキャンデータ入力端子DTのレベルを固定するためのデータを入力する端子である。スキャンイネーブル信号S04をHレベルに固定し、最も前段のスキャンフリップフロップ131におけるスキャンデータ入力端子DTから所定の信号(スキャンデータ信号S03)を入力することで、それぞれのスキャンデータ入力端子DTとデータ出力端子Qをスキャンデータ入力端子DTに応じたレベルに固定することができる。
The scan data input terminal DT (scan chain input) in the scan flip-
組み合わせ論理回路群140は、第1の組み合わせ論理回路141、第2の組み合わせ論理回路142を備えている。
The combinational
第1の組み合わせ論理回路141は、スキャンフリップフロップ131のデータ出力端子Qに接続されており、データ出力端子Qの論理値に応じた出力をする。そのため、スキャンシフトによって、第1の組み合わせ論理回路141から第2の組み合わせ論理回路142への信号を制御することができる。
The first
第2の組み合わせ論理回路142は、第1の組み合わせ論理回路141の出力、及びハードマクロテスト信号のうちの何れか一方をハードマクロ110に出力する。本実施形態では、第2の組み合わせ論理回路142はOR回路である。したがって、第2の組み合わせ論理回路142は、第1の組み合わせ論理回路141の出力がLレベルに固定された場合には、ハードマクロテスト信号をハードマクロ110に伝播する。なお、第2の組み合わせ論理回路142の構成は、組み合わせ論理回路群140の構成に応じ、AND回路、NAND回路、OR回路やNOR回路などを適宜用いて変更すればよい。
The second
上記の半導体装置100は、通常動作時には、スキャンイネーブル信号S04をLレベルに制御する。これにより、他の論理回路や外部端子などからデータ入力端子Dに与えられたデータが、クロック端子CKに入力されたクロック信号S01に同期してデータ出力端子Qへ出力される。そして、第1の組み合わせ論理回路141は、スキャンフリップフロップ131の出力に応じた論理値を第2の組み合わせ論理回路142に出力する。このとき、ハードマクロテスト信号は、第1の組み合わせ論理回路141の出力がハードマクロ110に伝播するように固定する。この例では、テスト回路120の出力をLレベルに固定しておけば、第1の組み合わせ論理回路141の出力がハードマクロ110に伝播される。
The
また、ハードマクロ110のテスト時には、スキャンイネーブル信号S04をHレベルに制御する。最も前段のスキャンフリップフロップ131におけるスキャンデータ入力端子DTの値を所定値に固定し、クロック端子CKにクロック信号S01を与える。これにより、データ出力端子Qの出力が固定されて、第1の組み合わせ論理回路141の出力も固定される。すなわち、第1の組み合わせ論理回路141の出力がLレベルに固定されるように、スキャンデータ入力端子DTにスキャンデータ信号S03を与えれば、ハードマクロテスト信号がテスト回路120からハードマクロ110へ伝播される。
Further, when the
以上のように本実施形態によれば、単純な論理回路(第2の組み合わせ論理回路142)の実装だけで、ハードマクロ110への入力をテスト時にハードマクロテスト信号に切り替えることが可能になる。すなわち、スキャンフリップフロップ131とハードマクロ110との間の信号伝播の遅延が改善する。しかも、選択論理回路として実装する論理回路が小さいので、回路面積の削減、電力の削減にもつながる。
As described above, according to the present embodiment, it is possible to switch the input to the
また、通常動作とテストとを切り替えるための制御論理を必要としないので、制御容易化、配線削減が可能になる。 Further, since control logic for switching between normal operation and test is not required, control can be facilitated and wiring can be reduced.
なお、組み合わせ論理回路群は、スキャンフリップフロップで制御可能な箇所であれば、ハードマクロ入力とスキャンフリップフロップ間のどこにでも実装可能である。 The combinational logic circuit group can be mounted anywhere between the hard macro input and the scan flip-flop as long as it can be controlled by the scan flip-flop.
《発明の実施形態2》
図2は、本発明の実施形態2に係る半導体装置200の構成を示すブロック図である。半導体装置200は、同図に示すように、半導体装置100の組み合わせ論理回路群140に対して第3の組み合わせ論理回路210を追加したものである。この追加に伴って、スキャンフリップフロップ群130内には、新たにスキャンフリップフロップ131が追加されている。
<< Embodiment 2 of the Invention >>
FIG. 2 is a block diagram showing a configuration of the
第3の組み合わせ論理回路210は、第2の組み合わせ論理回路142とハードマクロ110の間に配置されている。第3の組み合わせ論理回路210は、第2の組み合わせ論理回路142の出力を受けて、第2の組み合わせ論理回路142の出力に応じた論理値の信号をハードマクロ110に出力するが、所定の制御信号が与えられると、第2の組み合わせ論理回路142の出力をそのままハードマクロ110に伝播する。
The third
新たに追加されたスキャンフリップフロップ131は、データ出力端子Qの出力を、前記所定の制御信号として第3の組み合わせ論理回路210に出力する。
The newly added scan flip-
上記のように第3の組み合わせ論理回路210を制御できれば、第2の組み合わせ論理回路142とハードマクロ110の間に第3の組み合わせ論理回路210があっても、ハードマクロ110のテストが可能になる。すなわち、本実施形態によれば、各スキャンフリップフロップ131からハードマクロ110への信号到達時間がなるべく短くなるように、第2の組み合わせ論理回路142の実装場所を選択することが可能になる。
If the third
《発明の実施形態3》
図3は、本発明の実施形態3に係る半導体装置300の構成を示すブロック図である。半導体装置300は、同図に示すように、半導体装置100に対してフリップフロップ310を追加したものである。
<< Embodiment 3 of the Invention >>
FIG. 3 is a block diagram showing a configuration of a
本実施形態では組み合わせ論理回路群140の出力は、フリップフロップ310を介してハードマクロ110に接続されている。
In this embodiment, the output of the combinational
フリップフロップ310は、ハードマクロ110のテスト時には、D端子に入力された組み合わせ論理回路群140の出力を、CK端子へ入力されたクロック信号に同期してそのまま出力する。そのため、フリップフロップ310は、スキャンフリップフロップである必要はない。また、フリップフロップ310は、ハードマクロ110の前段に位置するフリップフロップであれば、テスト以外の論理に使用されるフリップフロップでもよい。つまり、ハードマクロ110をテストするために新しく追加する必要はない。
At the time of testing the
上記のように本実施形態では、第2の組み合わせ論理回路142とハードマクロ110との間にフリップフロップ310を設けたので、スキャンフリップフロップ131とハードマクロ110の信号伝播時間が厳しい場合でも、第2の組み合わせ論理回路142による信号伝播時間への影響を避けることができる。
As described above, in this embodiment, since the flip-
また、通常のBIST回路(Built−in Self Test)におけるテスト回路構成では、ハードマクロのすぐ前段にテスト回路を実装するため、テスト以外に用いるフリップフロップからハードマクロへの信号伝播のタイミングを検証することができない。しかし、本実施形態では、テスト回路120の出力信号は、フリップフロップ310(テスト以外の論理に使用されるフリップフロップ)を介してハードマクロに接続されるため、フリップフロップ310からハードマクロ110への信号伝播のタイミングを検証することができる。
Further, in a test circuit configuration in a normal BIST circuit (Built-in Self Test), the test circuit is mounted immediately before the hard macro, so the timing of signal propagation from the flip-flop used for other than the test to the hard macro is verified. I can't. However, in the present embodiment, since the output signal of the
なお、実施形態2と同様に、フリップフロップ310とハードマクロ110との間に組み合わせ論理回路が存在してもよい。この場合は、フリップフロップ310の出力がハードマクロ110に伝播するように、スキャンフリップフロップ131によって、フリップフロップ310とハードマクロ110との間の組み合わせ論理回路の出力を制御できるようにする。
Similar to the second embodiment, a combinational logic circuit may exist between the flip-
《発明の実施形態4》
図4は、本発明の実施形態4に係る半導体装置400の構成を示すブロック図である。半導体装置400は、同図に示すように、半導体装置100に対してフリップフロップ410を追加したものである。
<< Embodiment 4 of the Invention >>
FIG. 4 is a block diagram showing a configuration of a
本実施形態ではハードマクロ110の出力は、フリップフロップ410のD端子に入力され、フリップフロップ410のデータ出力端子Qの出力は、テスト回路120に接続されている。
In this embodiment, the output of the
ハードマクロ110の信号伝播時間は長いことが多く、ハードマクロ110からテスト回路120内部のフリップフロップまでの信号伝播には時間がかかる可能性がある。このとき、フリップフロップ410により一旦データを受け取ってから次のクロックサイクルでテスト回路120へ信号を伝播させることで、タイミングを緩和することができる。
The signal propagation time of the
また、通常のBIST回路におけるテスト回路構成では、ハードマクロのすぐ後段にテスト回路を実装するため、テスト以外のフリップフロップからハードマクロへの信号伝播のタイミングを検証することができない。しかし、本実施形態では、テスト回路の出力信号は、フリップフロップ410(テスト以外の論理に使用されるフリップフロップ)を介してハードマクロに接続されるため、フリップフロップ410からハードマクロ110への信号伝播のタイミングを検証することができる。
Further, in the test circuit configuration in a normal BIST circuit, since the test circuit is mounted immediately after the hard macro, the timing of signal propagation from the flip-flop other than the test to the hard macro cannot be verified. However, in the present embodiment, since the output signal of the test circuit is connected to the hard macro via the flip-flop 410 (a flip-flop used for logic other than the test), the signal from the flip-
《発明の実施形態5》
図5は、本発明の実施形態5に係る半導体装置500の構成を示すブロック図である。半導体装置500は、同図に示すように、ハードマクロ110、スキャンフリップフロップ131、及びテスト回路120を備えている。
<< Embodiment 5 of the Invention >>
FIG. 5 is a block diagram showing a configuration of a
本実施形態ではスキャンフリップフロップ131は、直接、もしくは組み合わせ論理回路(図示せず)を介してハードマクロ110に接続されている。
In the present embodiment, the scan flip-
スキャンフリップフロップ131のスキャンデータ入力端子DTには、テスト回路120が出力したハードマクロテスト信号が入力されている。また、スキャンイネーブル端子NTにはスキャンイネーブル信号S04が入力されている。
A hard macro test signal output from the
この構成により、テスト時にはスキャンイネーブル信号S04をHレベルに固定して、スキャンフリップフロップ131へ入力し、スキャンフリップフロップ131からハードマクロ110へハードマクロテスト信号を伝播させることでテストを行う。
With this configuration, the test is performed by fixing the scan enable signal S04 to the H level and inputting it to the scan flip-
従来の構成や、実施形態2では、組み合わせ論理回路群140内に第2の組み合わせ論理回路142を実装しなければならなかった。また、実施形態2においては、第2の組み合わせ論理回路142をハードマクロ110の前々段と前段のフリップフロップの間に実装しなくてはならなかった。しかし、本実施形態では、スキャンフリップフロップ131とハードマクロ110との間には全く組み合わせ論理回路を実装することなく、テスト回路を実装することができる。すなわち、テスト以外の論理動作における信号伝播のタイミングに影響を与えることなくテスト回路を実装することができる。
In the conventional configuration and the second embodiment, the second
なお、スキャンフリップフロップ131は、テスト以外の論理に使用されるフリップフロップでよい。つまり、ハードマクロ110をテストするために新しく追加する必要はない。
Note that the scan flip-
また、ハードマクロ110とスキャンフリップフロップ131との間に組み合わせ論理回路を有していてもよい。この場合は、別のスキャンフリップフロップによってその組み合わせ論理回路を制御して、テスト回路120と接続されているスキャンフリップフロップ131の出力をハードマクロ110に伝播するように構成する。
Further, a combinational logic circuit may be provided between the
《発明の実施形態6》
図6は、本発明の実施形態6に係る半導体装置600の構成を示すブロック図である。半導体装置600は、同図に示すように、半導体装置500に対してフリップフロップ410を追加したものである。
Embodiment 6 of the Invention
FIG. 6 is a block diagram showing a configuration of a
本実施形態ではハードマクロ110の出力は、フリップフロップ410のD端子に入力されている。また、フリップフロップ410のデータ出力端子Qの出力は、テスト回路120に接続されている。
In this embodiment, the output of the
したがって、本実施形態においても、フリップフロップ410により一旦データを受け取ってから次のクロックサイクルでテスト回路120へ信号を伝播させることで、タイミングを緩和することができる。
Therefore, also in this embodiment, the timing can be relaxed by transmitting the signal to the
《発明の実施形態7》
図7は、本発明の実施形態7に係る半導体装置700の構成を示すブロック図である。半導体装置700は、同図に示すように、半導体装置100の第2の組み合わせ論理回路142を外部から制御できるように構成したものである。
<< Embodiment 7 of the Invention >>
FIG. 7 is a block diagram showing a configuration of a
半導体装置700では、第2の組み合わせ論理回路142は、一方の端子は第1の組み合わせ論理回路141に接続され、もう一方の端子は外部入力端子710と接続されている。
In the
また、テスト回路120は、ハードマクロ110の出力が入力されている。
Further, the
テスト回路120によって第2の組み合わせ論理回路142を制御するのでは決まった制御信号しか与えられないが、本実施形態によれば、外部入力端子710から自由にハードマクロ110を制御することが可能になる。
When the second
すなわち、本実施形態では、外部端子から自由にハードマクロを制御することが可能である。 That is, in the present embodiment, it is possible to freely control a hard macro from an external terminal.
なお、外部入力端子710は、入力機能と出力機能を持つ外部入出力端子であってもよい。
Note that the
《発明の実施形態8》
図8は、本発明の実施形態8に係る半導体装置800の構成を示すブロック図である。半導体装置800は、同図に示すように、半導体装置700に対してフリップフロップ310を追加したものである。
<< Embodiment 8 of the Invention >>
FIG. 8 is a block diagram showing a configuration of a
本実施形態では組み合わせ論理回路群140の出力は、フリップフロップ310を介してハードマクロ110に接続されている。
In this embodiment, the output of the combinational
本実施形態でも実施形態3と同様に、フリップフロップ310は、スキャンフリップフロップである必要はない。また、フリップフロップ310は、ハードマクロ110の前段に位置するフリップフロップであれば、テスト以外の論理に使用されるフリップフロップでもよい。つまり、ハードマクロ110をテストするために新しくフリップフロップ310を追加する必要はない。
Also in this embodiment, as in the third embodiment, the flip-
上記の構成により、実施形態3と同様に、スキャンフリップフロップ131とハードマクロ110の信号伝播時間が厳しい場合でも、第2の組み合わせ論理回路142による信号伝播時間への影響を避けることができる。
With the above configuration, similarly to the third embodiment, even when the signal propagation time of the scan flip-
なお、実施形態2と同様に、フリップフロップ310とハードマクロ110との間、または第2の組み合わせ論理回路142と外部入力端子710との間に組み合わせ論理回路を設けてもよい。この場合は、フリップフロップ310の出力がハードマクロ110に伝播するように、スキャンフリップフロップ131によって、その組み合わせ論理回路の出力を制御できるようにする。
Note that a combinational logic circuit may be provided between the flip-
《発明の実施形態9》
図9は、本発明の実施形態9に係る半導体装置900の構成を示すブロック図である。半導体装置900は、同図に示すように、半導体装置800に対してフリップフロップ410を追加したものである。
<< Ninth Embodiment of the Invention >>
FIG. 9 is a block diagram showing a configuration of a
これにより、本実施形態においても、フリップフロップ410により一旦データを受け取ってから次のクロックサイクルでテスト回路120へ信号を伝播させることで、タイミングを緩和することができる。
Accordingly, also in the present embodiment, the timing can be relaxed by causing the signal to be propagated to the
《発明の実施形態10》
図10は、本発明の実施形態10に係る半導体装置1000の構成を示すブロック図である。半導体装置1000は、同図に示すように、ハードマクロ110の出力を外部出力端子1010に接続したものである。この場合は、テスト回路120は省略してもよい。
<< Embodiment 10 of the Invention >>
FIG. 10 is a block diagram showing a configuration of a
これにより、ハードマクロ110の出力を外部出力端子1010から直接観測することが可能になる。
As a result, the output of the
なお、外部出力端子1010は、入力機能と出力機能を持つ外部入出力端子であってもよい。
The
《発明の実施形態11》
図11は、本発明の実施形態11に係る半導体装置1100の構成を示すブロック図である。半導体装置1100は、同図に示すように、ハードマクロ110の出力を外部出力端子1010に接続したものである。この場合は、テスト回路120は省略してもよい。
<< Embodiment 11 of the Invention >>
FIG. 11 is a block diagram showing a configuration of a
これにより、本実施形態においても、フリップフロップ410により一旦データを受け取ってから次のクロックサイクルで外部出力端子1010へ信号を伝播させることで、タイミングを緩和することができる。
Accordingly, also in the present embodiment, the timing can be relaxed by causing the signal to be propagated to the
《発明の実施形態12》
図12は、本発明の実施形態12に係る半導体装置1200の構成を示すブロック図である。
<< Embodiment 12 of the Invention >>
FIG. 12 is a block diagram showing a configuration of a
実施形態5ではスキャンフリップフロップ131のスキャンデータ入力端子DTにテスト回路120の出力が接続されていたが、半導体装置1200では、スキャンフリップフロップ131のスキャンデータ入力端子DTは外部入力端子710と接続されている。また、テスト回路120は、ハードマクロ110の出力が接続されている。
In the fifth embodiment, the output of the
これにより、ハードマクロ110の入力信号を外部入力端子710から容易に制御することができる。
Thereby, the input signal of the
《発明の実施形態13》
図13は、本発明の実施形態13に係る半導体装置1300の構成を示すブロック図である。
<< Embodiment 13 of the Invention >>
FIG. 13 is a block diagram showing a configuration of a
半導体装置1300は、同図に示すように、ハードマクロ110の出力はフリップフロップ410を介してテスト回路120に接続されている。
In the
本実施形態においても、フリップフロップ410により一旦データを受け取ってから次のクロックサイクルでテスト回路120へ信号を伝播させることで、タイミングを緩和することができる。
Also in the present embodiment, the timing can be relaxed by transmitting the signal to the
《発明の実施形態14》
図14は、本発明の実施形態14に係る半導体装置1400の構成を示すブロック図である。半導体装置1400は、同図に示すように、ハードマクロ110の出力を外部出力端子1010に接続したものである。この場合は、テスト回路120は省略してもよい。
<< Embodiment 14 of the Invention >>
FIG. 14 is a block diagram showing a configuration of a
これにより、ハードマクロ110の出力を外部出力端子1010から直接観測することが可能になる。
As a result, the output of the
なお、外部出力端子1010は、入力機能と出力機能を持つ外部入出力端子であってもよい。
The
《発明の実施形態15》
図15は、本発明の実施形態15に係る半導体装置1500の構成を示すブロック図である。半導体装置1500は、半導体装置1400にフリップフロップ410を追加したものである。半導体装置1500ではハードマクロ110の出力は、フリップフロップ410を介して外部出力端子1010に接続されている。
<< Embodiment 15 of the Invention >>
FIG. 15 is a block diagram showing a configuration of a
上記の構成により、本実施形態においても、フリップフロップ410により一旦データを受け取ってから次のクロックサイクルで外部出力端子1010へ信号を伝播させることで、タイミングを緩和することができる。
With the above configuration, also in the present embodiment, the timing can be relaxed by transmitting the signal to the
なお、上記の実施形態4、6、9、11、13、15では、フリップフロップ410はテスト専用に設ける必要はない。フリップフロップ410がテスト以外の論理制御を行うフリップフロップであったとしても、テスト時にクロックを供給することにより、入力されたデータをそのままデータ出力端子Qに出力する状態にできれば、タイミング緩和に用いることができる。
In the above-described fourth, sixth, ninth, eleventh, thirteenth, and fifteenth embodiments, the flip-
また、フリップフロップ410は、テスト時にシフト動作を行うことができれば、スキャンフリップフロップである必要はない。
Further, the flip-
また、ハードマクロ110とフリップフロップ410との間に組み合わせ論理回路が存在してもよい。この場合は、ハードマクロ110の出力がフリップフロップ410に伝播するように、スキャンフリップフロップ131によって、その組み合わせ論理回路の出力を制御できるようにする。つまり、これらの実施形態では、テスト用にフリップフロップを設けることなく、テスト以外の論理制御用に設けられたフリップフロップを用いて構成できる。それゆえ、新たな回路を追加することなくハードマクロ110とテスト回路120との間の信号伝播のタイミングを緩和することができる。
A combinational logic circuit may exist between the
また、各実施形態におけるスキャンフリップフロップの数は例示であり、組み合わせ論理回路群140における組み合わせ論理構成により増減する。
In addition, the number of scan flip-flops in each embodiment is an exemplification, and increases or decreases depending on the combinational logic configuration in the combinational
また、スキャンフリップフロップは、ハードマクロのテストだけのために実装する必要はなく、テスト以外の論理動作に使用するもと共用してもよい。 Further, the scan flip-flop does not need to be mounted only for the hard macro test, and may be shared for use in logic operations other than the test.
また、スキャンフリップフロップが複数ある場合は、テスト時に各スキャンフリップフロップのデータ出力端子Qの出力を制御できれば、それらは同じスキャンチェーン、スキャンイネーブル信号に接続されている必要はない。 Further, when there are a plurality of scan flip-flops, it is not necessary to connect them to the same scan chain and scan enable signal as long as the output of the data output terminal Q of each scan flip-flop can be controlled during the test.
本発明に係る半導体装置は、ハードマクロを制御するフリップフロップからハードマクロへの信号遷移のタイミング改善、回路面積の削減、電力の削減、さらには、選択論理回路の配置の制約を少なくすることが可能になるという効果を有し、RAM等のハードマクロを搭載した半導体装置等として有用である。 The semiconductor device according to the present invention can improve the timing of signal transition from the flip-flop that controls the hard macro to the hard macro, reduce the circuit area, reduce the power, and reduce the restrictions on the arrangement of the selection logic circuit. It has the effect of becoming possible, and is useful as a semiconductor device or the like equipped with a hard macro such as a RAM.
100 半導体装置
110 ハードマクロ
120 テスト回路
130 スキャンフリップフロップ群
131 スキャンフリップフロップ
140 組み合わせ論理回路群
141 第1の組み合わせ論理回路
142 第2の組み合わせ論理回路
200 半導体装置
210 第3の組み合わせ論理回路
300 半導体装置
310 フリップフロップ
400 半導体装置
410 フリップフロップ
500 半導体装置
600 半導体装置
700 半導体装置
710 外部入力端子
800 半導体装置
900 半導体装置
1000 半導体装置
1010 外部出力端子
1100 半導体装置
1200 半導体装置
1300 半導体装置
1400 半導体装置
1500 半導体装置
S01 クロック信号
S02 データ信号
S03 スキャンデータ信号
S04 スキャンイネーブル信号
DESCRIPTION OF
Claims (14)
前記ハードマクロに出力を伝播する周辺論理回路と、
前記ハードマクロをテストするハードマクロテスト信号を出力するテスト回路と、
を備え、
前記周辺論理回路は、
スキャンシフトにより所定の値を出力する、少なくとも1つ以上のスキャンフリップフロップと、
前記スキャンフリップフロップの出力に応じた値を出力する第1の組み合わせ論理回路と、
スキャンシフトにより前記第1の組み合わせ論理回路の出力が所定の値に固定された場合に、前記ハードマクロテスト信号を前記ハードマクロに伝播する第2の組み合わせ論理回路と、
を有していることを特徴とする半導体装置。 Hard macro,
A peripheral logic circuit for propagating output to the hard macro;
A test circuit for outputting a hard macro test signal for testing the hard macro;
With
The peripheral logic circuit is
At least one scan flip-flop that outputs a predetermined value by scan shift;
A first combinational logic circuit that outputs a value corresponding to the output of the scan flip-flop;
A second combinational logic circuit that propagates the hard macro test signal to the hard macro when the output of the first combinational logic circuit is fixed to a predetermined value by a scan shift;
A semiconductor device comprising:
前記ハードマクロは、フリップフロップを介して、前記周辺論理回路の出力が伝播されることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The hard macro is a semiconductor device in which an output of the peripheral logic circuit is propagated through a flip-flop.
前記テスト回路は、フリップフロップを介して、前記ハードマクロの出力が入力されることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the output of the hard macro is input to the test circuit via a flip-flop.
前記ハードマクロに出力が接続されたスキャンフリップフロップを有する周辺論理回路と、
前記ハードマクロをテストするハードマクロテスト信号を出力するテスト回路と、
を備え、
前記スキャンフリップフロップのスキャンデータ入力端子には、前記ハードマクロテスト信号が入力されることを特徴とする半導体装置。 Hard macro,
A peripheral logic circuit having a scan flip-flop having an output connected to the hard macro;
A test circuit for outputting a hard macro test signal for testing the hard macro;
With
The semiconductor device, wherein the hard macro test signal is input to a scan data input terminal of the scan flip-flop.
前記テスト回路は、前記ハードマクロの出力が、フリップフロップを介して入力されることを特徴とする半導体装置。 The semiconductor device according to claim 4,
The semiconductor device according to claim 1, wherein the output of the hard macro is input to the test circuit via a flip-flop.
前記ハードマクロに出力を伝播する周辺論理回路と、
を備え、
前記周辺論理回路は、
スキャンシフトにより所定の値を出力する、少なくとも1つ以上のスキャンフリップフロップと、
前記スキャンフリップフロップの出力に応じた値を出力する第1の組み合わせ論理回路と、
前記第1の組み合わせ論理回路の出力及び外部入力端子と接続されており、前記第1の組み合わせ論理回路の出力が所定の値に固定された場合に、前記外部入力端子から入力された信号を前記ハードマクロに伝播する第2の組み合わせ論理回路と、
を有していることを特徴とする半導体装置。 Hard macro,
A peripheral logic circuit for propagating output to the hard macro;
With
The peripheral logic circuit is
At least one scan flip-flop that outputs a predetermined value by scan shift;
A first combinational logic circuit that outputs a value corresponding to the output of the scan flip-flop;
When the output of the first combinational logic circuit and the external input terminal are connected, and the output of the first combinational logic circuit is fixed to a predetermined value, the signal input from the external input terminal is A second combinational logic circuit propagating to the hard macro;
A semiconductor device comprising:
前記ハードマクロは、フリップフロップを介して、前記周辺論理回路の出力が伝播されることを特徴とする半導体装置。 The semiconductor device according to claim 6, comprising:
The hard macro is a semiconductor device in which an output of the peripheral logic circuit is propagated through a flip-flop.
リップフロップを介して、前記ハードマクロの出力が入力されるテスト回路をさらに備えていることを特徴とする半導体装置。 The semiconductor device according to claim 6, comprising:
A semiconductor device, further comprising a test circuit to which the output of the hard macro is input via a lip flop.
前記ハードマクロは、出力が外部出力端子に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 6, comprising:
An output of the hard macro is connected to an external output terminal.
前記ハードマクロは、フリップフロップを介して、出力が外部出力端子に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 6, comprising:
In the semiconductor device, the output of the hard macro is connected to an external output terminal via a flip-flop.
前記ハードマクロに出力が接続されたスキャンフリップフロップを有する周辺論理回路と、
を備え、
前記スキャンフリップフロップのスキャンデータ入力端子は、外部入力端子と接続されていることを特徴とする半導体装置。 Hard macro,
A peripheral logic circuit having a scan flip-flop having an output connected to the hard macro;
With
A scan data input terminal of the scan flip-flop is connected to an external input terminal.
フリップフロップを介して、前記ハードマクロの出力が入力されるテスト回路をさらに備えたことを特徴とする半導体装置。 The semiconductor device according to claim 11, comprising:
A semiconductor device further comprising a test circuit to which the output of the hard macro is input via a flip-flop.
前記ハードマクロは、出力が外部出力端子に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 11, comprising:
An output of the hard macro is connected to an external output terminal.
前記ハードマクロは、フリップフロップを介して、出力が外部出力端子に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 11, comprising:
In the semiconductor device, the output of the hard macro is connected to an external output terminal via a flip-flop.
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