JP2008294567A - アナログフロントエンド回路及び電子機器 - Google Patents
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Abstract
【解決手段】アナログフロントエンド回路はアナログ処理回路20とA/D変換器40と演算回路50と補正量が設定される補正量レジスタ102を含む。アナログ処理回路20は、オフセット調整レジスタ24を有するオフセット調整回路23を含む。演算回路50は、A/D変換器40から出力されるA/D変換値をモニタし、オフセット調整レジスタ24のオフセット調整値を1LSBだけ変化させた時のA/D変換値の変化量に相当する量を、補正量として検出し、検出された補正量を補正量レジスタ102に設定する。
【選択図】図2
Description
図1(A)にイメージセンサ10の構成例を示す。このイメージセンサ10(例えばCCDラインセンサ)は、受光部202、転送ゲート204、転送部206(シフトレジスタ)を含む。また、受光部202は、光電変換を行う複数の受光素子(フォトダイオード、画素)を含む。
図2に本実施形態のアナログフロントエンド回路(画像処理プロセッサ、画像処理コントローラ)の構成例を示す。このアナログフロントエンド回路(AFE)は、アナログ処理回路20、A/D変換器40を含む。また演算回路50、補正量レジスタ102、調整量レジスタ104、ベースレジスタ106を含む。なお本実施形態のアナログフロントエンド回路は図2の構成に限定されず、その構成要素の一部(例えば調整量レジスタ、ベースレジスタ)を省略したり、他の構成要素(例えばタイミングジェネレータ、外部インターフェース、画像データの送信回路、PLL回路等)を追加するなどの種々の変形実施が可能である。
図2の補正量レジスタ102には、オフセット調整レジスタ24のオフセット調整値を例えば1LSBだけ変化させた時のA/D変換値の変化量に相当する量が、補正量として設定される。
図6に本実施形態の変形例の構成を示す。この変形例では図2に対してターゲットレジスタ100が更に設けられている。またアナログ処理回路20がクランプ回路21を含んでいる。
図11にアナログフロントエンド回路の詳細な構成例を示す。なおアナログフロントエンド回路は図11の構成に限定されず、その構成要素の一部(例えば外部インターフェース等)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図12に誤差補正処理における本実施形態の動作を説明するためのフローチャートを示す。まず黒レベルモニタ期間になった否かを判断する(ステップS1)。この判断は、黒基準画素出力期間や黒基準画素出力期間での黒レベルモニタ期間を指定するためのレジスタ情報(画素番号、画素数情報)に基づいて判断できる。そして黒レベルモニタ期間になると、演算回路50(監視回路51)は、黒レベルモニタ期間における黒基準画素のA/D変換値をモニタして、その平均値を求める(ステップS2)。
図14に本実施形態の補正量A、調整量Bの設定例を示す。図14では、ゲインがG>2である場合(広義にはゲインが所与の値よりも大きい場合)には、補正量Aが1よりも大きな値に設定されると共に、調整量Bが1に設定される。一方、ゲインがG<2である場合(広義にはゲインが所与の値よりも小さい場合)には、補正量Aが1に設定されると共に、調整量Bが1よりも大きな値に設定される。
本実施形態では黒レベル変動検出のモードとして、種々のモードを用意している。これらのモードは、アナログフロントエンド回路が有するレジスタの設定を変更することで、切り替えることができる。
本実施形態では黒レベル補正のモードとして、種々のモードを用意している。これらのモードは、アナログフロントエンド回路が有するレジスタの設定を変更することで、切り替えることができる。
図18にアナログ処理回路20の構成例を示す。なおアナログ処理回路20は図18の構成に限定されず、その構成要素の一部を省略するなどの種々の変形実施が可能である。
図19は、本実施形態のアナログフロントエンド回路(AFE)324を含む電子機器310の構成例を示す。なお電子機器310は、図19の全ての構成要素を含む必要はなく、その一部を省略する等の種々の変形実施が可能である。
22 クランプレベル設定回路、23 オフセット調整回路、
24 オフセット調整レジスタ、25 ゲイン調整回路、26 ゲイン調整レジスタ、
28 サンプル・ホールド回路、40 A/D変換器、50 演算回路、
51 監視回路、52 平均化回路、54 解析回路、100 ターゲットレジスタ、
102 補正量レジスタ、104 調整量レジスタ、106 ベースレジスタ、
110 外部インターフェース
Claims (15)
- イメージセンサからアナログの入力画像信号を受け、前記入力画像信号に対して所与の処理を行ってアナログの画像信号を出力するアナログ処理回路と、
前記アナログ処理回路から入力される画像信号のA/D変換を行うA/D変換器と、
補正処理のための補正量が設定される補正量レジスタと、
前記A/D変換器から出力されるA/D変換値をモニタして、演算処理を行う演算回路とを含み、
前記アナログ処理回路は、
オフセット調整レジスタを有し、前記オフセット調整レジスタに設定されたオフセット調整値に基づいて画像信号のオフセット調整を行うオフセット調整回路を含み、
前記演算回路は、
前記A/D変換器から出力されるA/D変換値をモニタし、前記オフセット調整レジスタの前記オフセット調整値を1LSBだけ変化させた時のA/D変換値の変化量に相当する量を、補正量として検出し、検出された補正量を前記補正量レジスタに設定することを特徴とするアナログフロントエンド回路。 - 請求項1において、
前記演算回路は、
前記オフセット調整レジスタの前記オフセット調整値を1LSBだけ変化させた時のA/D変換値と、前記オフセット調整レジスタの前記オフセット調整値を変化させる前のA/D変換値との差分値を求め、求められた差分値を前記補正量として検出して、前記補正量レジスタに設定することを特徴とするアナログフロントエンド回路。 - 請求項2において、
前記オフセット調整レジスタの前記オフセット調整値を変化させる前のA/D変換値がベース値として設定されるベースレジスタと、
オフセット調整値の調整量が設定される調整量レジスタを含み、
前記演算回路は、
前記調整量の分だけ前記オフセット調整レジスタの前記オフセット調整値を変化させて前記A/D変換器のA/D変換値をモニタし、A/D変換値と前記ベースレジスタに設定された前記ベース値との差分値を前記補正量として設定する処理を、前記補正量が0ではなくなるまで繰り返すことで、前記補正量レジスタに最終的に設定される補正量を求めることを特徴とするアナログフロントエンド回路。 - 請求項1乃至3のいずれかにおいて、
前記アナログ処理回路は、
ゲイン調整レジスタを有し、前記ゲイン調整レジスタに設定された前記ゲイン調整値に基づいて画像信号のゲイン調整を行うゲイン調整回路を含み、
前記補正量レジスタには、前記ゲイン調整レジスタの前記ゲイン調整値によってその量が変化する前記補正量が設定されることを特徴とするアナログフロントエンド回路。 - 請求項1乃至4のいずれかにおいて、
前記演算回路は、
前記補正量レジスタに設定された前記補正量に基づいて、前記オフセット調整レジスタの前記オフセット調整値を用いた補正処理を行うことを特徴とするアナログフロントエンド回路。 - 請求項1乃至5のいずれかにおいて、
黒レベルターゲット値が設定されるターゲットレジスタを含み、
前記アナログ処理回路は、
前記イメージセンサからの入力画像信号に対するラインクランプを行うクランプ回路を含み、
前記演算回路は、
前記クランプ回路によるラインクランプ期間の後であって有効画素出力期間の前の期間である黒レベルモニタ期間において、ラインクランプ後の黒基準画素のA/D変換値をモニタし、A/D変換値を前記ターゲットレジスタの前記黒レベルターゲット値に設定するためのオフセット調整値を、前記オフセット調整レジスタに書き込んで、ラインクランプにおける黒レベルの誤差補正処理を行うことを特徴とするアナログフロントエンド回路。 - 請求項6において、
前記アナログ処理回路は、
ゲイン調整レジスタを有し、前記ゲイン調整レジスタに設定された前記ゲイン調整値に基づいて画像信号のゲイン調整を行うゲイン調整回路を含み、
前記補正量レジスタには、前記ゲイン調整レジスタの前記ゲイン調整値によってその量が変化する前記補正量が設定され、
前記演算回路は、
前記補正量レジスタに設定された前記補正量と、前記黒レベルモニタ期間においてモニタされたA/D変換値と、前記ターゲットレジスタに設定された前記黒レベルターゲット値に基づいて、黒レベルの誤差補正処理を行うことを特徴とするアナログフロントエンド回路。 - 請求項7において、
前記演算回路は、
前記黒レベルモニタ期間においてモニタされたA/D変換値と前記黒レベルターゲット値との差分値を求め、求められた差分値から前記補正量を減算する処理を、減算結果が0以下になるまで繰り返すことを特徴とするアナログフロントエンド回路。 - 請求項7又は8において、
A/D変換値を1だけ変化させるオフセット調整値に相当する量であって、前記ゲイン調整レジスタの前記ゲイン調整値によってその量が変化する調整量が設定される調整量レジスタを含み、
前記演算回路は、
前記調整量レジスタに設定された前記調整量と、前記補正量レジスタに設定された前記補正量と、前記黒レベルモニタ期間においてモニタされたA/D変換値と、前記黒レベルターゲットレジスタに設定された前記黒レベルターゲット値に基づいて、黒レベルの誤差補正処理を行うことを特徴とするアナログフロントエンド回路。 - 請求項9において、
前記黒レベルモニタ期間においてモニタされたA/D変換値と前記黒レベルターゲット値との差分値を求め、前記調整量の分だけ前記オフセット調整レジスタの前記オフセット調整値を変化させると共に前記差分値から前記補正量を減算する処理を、減算結果が0以下になるまで繰り返すことを特徴とするアナログフロントエンド回路。 - 請求項7乃至10のいずれかにおいて、
前記ゲイン調整回路により設定されるゲインGが所与の値よりも大きい場合には、前記補正量が1よりも大きな値に設定されると共に、前記調整量が1に設定され、
前記ゲインGが所与の値よりも小さい場合には、前記補正量が1に設定されると共に、前記調整量が1よりも大きな値に設定されることを特徴とするアナログフロントエンド回路。 - 請求項11において、
前記オフセット調整レジスタの前記オフセット調整値を1LSBだけ変化させた時の電圧変化をVFとし、前記A/D変換器のビット数をkとし、前記A/D変換器のA/D変換範囲をADRとした場合に、前記ゲインGが所与の値よりも大きい場合には、前記補正量AがA=[{VF×G×(2k−1)}/ADR]に設定されると共に、前記調整量BがB=1に設定され、
前記ゲインGが所与の値よりも小さい場合には、前記補正量AがA=1に設定されると共に、前記調整量BがB=[ADR/{VF×G×(2k−1)}]に設定されることを特徴とするアナログフロントエンド回路。 - 請求項7乃至12のいずれかにおいて、
前記演算回路は、
第1の検出モードでは、前記黒レベルモニタ期間におけるA/D変換値が、前記ターゲットレジスタの前記黒レベルターゲット値からずれた場合に、黒レベルの誤差補正処理を行い、
第2の検出モードでは、前記黒レベルモニタ期間におけるA/D変換値が、前記黒レベルターゲット値に対して前記補正量を加算した上限値と前記補正量を減算した下限値との間の検出範囲から外れた場合に、黒レベルの誤差補正処理を行うことを特徴とするアナログフロントエンド回路。 - 請求項7乃至13のいずれかにおいて、
前記演算回路は、
第1の補正目標モードでは、A/D変換値を、前記ターゲットレジスタの前記黒レベルターゲット値に一致させる黒レベルの誤差補正処理を行い、
第2の補正目標モードでは、前記黒レベルターゲット値に前記補正量を加算した上限値又は前記補正量を減算した下限値に、A/D変換値を一致させる黒レベルの誤差補正処理を行うことを特徴とするアナログフロントエンド回路。 - 請求項1乃至14のいずれかに記載のアナログフロントエンド回路と、
前記イメージセンサと、
を含むことを特徴とする電子機器。
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