JP2008288516A - Flexible substrate - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a flexible substrate which suppresses variation of characteristic impedance of a strip line and whose width is narrow. <P>SOLUTION: An empty portion 30 is formed between a first dielectric layer 10 and a second dielectric layer 20. In the first dielectric layer 10, a coplanar line is formed by providing a center strip line 11 and grounds 12 on both sides thereof, while in the second dielectric layer 20, a ground 21 that faces the coplanar line 11, 12 is provided. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、中空部を持つフレキシブル基板に関する。   The present invention relates to a flexible substrate having a hollow portion.
特許文献1で知られるように、フレキシブル基板の信号線とグランド部により構成されたフレキシブルストリップ線路がある。このフレキシブルストリップ線路は、ポリイミドなどの基板材料が使用され少なくとも3層以上の導体層を有すフレキシブル基板の表裏面に2枚の金属導体板によりグランド部が構成されて、その表裏面のグランド部の略中心にフレキシブル基板の誘電体材料で略平行に離間された状態で配置された帯状の金属導体により信号線が構成されている。   As known from Patent Document 1, there is a flexible strip line constituted by a signal line and a ground portion of a flexible substrate. In this flexible strip line, a ground portion is formed by two metal conductor plates on the front and back surfaces of a flexible substrate made of a substrate material such as polyimide and having at least three conductor layers. A signal line is formed by a strip-shaped metal conductor disposed in a substantially parallel center and spaced apart in parallel by a dielectric material of a flexible substrate.
また、特許文献2で知られるように、多層基板に構成された無線回路部とアンテナとがマイクロストリップラインを介して電気的に接続されたものがある。そのマイクロストリップラインとしては、グランドパターン及び伝送線路が熱可塑性樹脂からなる樹脂フィルム内に埋設された形態となるものや、グランドパターン間に伝送線路が位置するようにフィルム基板を4枚積層するようにしたものがある。   Further, as is known from Patent Document 2, there is one in which a radio circuit portion configured on a multilayer substrate and an antenna are electrically connected via a microstrip line. As the microstrip line, the ground pattern and the transmission line are embedded in a resin film made of a thermoplastic resin, or four film substrates are laminated so that the transmission line is located between the ground patterns. There is something that was made.
そして、特許文献3で知られるように、グランドパターン間に6個あるは3個の信号パターンが位置するフレキシブル基板があり、さらに、その内装の信号パターン間において、グランドパターン間を接続するインナービアを設けたものがある。   As known from Patent Document 3, there is a flexible substrate on which six or three signal patterns are located between ground patterns, and further, inner vias that connect the ground patterns between the signal patterns in the interior. There is something that provided.
また、特許文献4で知られるように、所定の間隔を隔てて配置した複数の電極導体を2枚の可撓性の絶縁フィルムでラミネートした絶縁部を有すると共に、絶縁フィルムでラミネートされずに露出された電極導体群であるストリップ部を両端部に有する第1のフレキシブルフラットケーブル部材、及び第2のフレキシブルフラットケーブル部材で構成されたフレキシブルフラットケーブルがある。その第1のフレキシブルフラットケーブル部材と第2のフレキシブルフラットケーブル部材との両端部のストリップ部同士を、それぞれ1枚の両面コネクタ形成板の表裏両面に固着して、両面コネクタ電極部を形成している。これにより、第1のフレキシブルフラットケーブル部材と第2のフレキシブルフラットケーブル部材との間に中空部が形成されている。   Further, as is known from Patent Document 4, it has an insulating portion obtained by laminating a plurality of electrode conductors arranged at a predetermined interval with two flexible insulating films, and is exposed without being laminated with an insulating film. There is a flexible flat cable composed of a first flexible flat cable member and a second flexible flat cable member each having a strip portion which is a group of electrode conductors formed at both ends. The strip portions at both ends of the first flexible flat cable member and the second flexible flat cable member are fixed to both front and back surfaces of one double-sided connector forming plate to form double-sided connector electrode portions. Yes. Thereby, the hollow part is formed between the 1st flexible flat cable member and the 2nd flexible flat cable member.
図5は従来例1として対向する2枚の片面FPC(フレキシブルプリント基板)で構成されるマイクロストリップラインを示した断面で、110は第1の誘電体層、111はストリップライン、120は第2の誘電体層、121はグランド、130は中空部(空気)である。図示のように、第1の誘電体層110の中央にストリップライン111が設けられ、第2の誘電体層120に充分な幅のグランド121が設けられていて、第1の誘電体層110と第2の誘電体層120との間は、空気による中空部130が形成されている。
このようなマイクロストリップライン111だと、対向するグランド121の距離の影響が大きい。
FIG. 5 is a cross-sectional view showing a microstrip line composed of two opposing single-sided FPCs (flexible printed circuit boards) as Conventional Example 1, where 110 is a first dielectric layer, 111 is a strip line, and 120 is a second line. The dielectric layer 121 is a ground, and 130 is a hollow portion (air). As shown in the figure, a strip line 111 is provided in the center of the first dielectric layer 110, and a ground 121 having a sufficient width is provided in the second dielectric layer 120. A hollow portion 130 is formed between the second dielectric layer 120 and air.
In such a microstrip line 111, the influence of the distance of the opposing ground 121 is large.
また、特許文献5で知られるように、フィルム状のポリイミド樹脂の上面にストリップラインとグランドを平行に設けたコプレナー線路、下面にインバーテッド線路を設け、両者をスルーホールで接続するとともに、その上下に選択的に穴や凹形状を設けた金属導体を導電性接着剤で接着し、インバーテッド線路の周辺を空気で囲んだ構造としたものがある。   Further, as known from Patent Document 5, a coplanar line having a strip line and a ground provided in parallel on the upper surface of a film-like polyimide resin, an inverted line provided on the lower surface, and both are connected by through holes, There is a structure in which a metal conductor selectively provided with a hole or a concave shape is bonded with a conductive adhesive, and the periphery of the inverted line is surrounded by air.
図6は従来例2として片面FPCのコプレナー線路を示した断面で、110は第1の誘電体層、111はストリップライン、112はグランド、120は第2の誘電体層、130は中空部(空気)である。すなわち、第1の誘電体層110に、中央のストリップライン111、及びその両側のグランド112を平行に設けてコプレナー線路が形成されている。また、第1の誘電体層110と空気による中空部130を介して対向する第2の誘電体層120には、グランドが設けられていない。   FIG. 6 is a cross-sectional view showing a single-sided FPC coplanar line as Conventional Example 2, in which 110 is a first dielectric layer, 111 is a strip line, 112 is a ground, 120 is a second dielectric layer, and 130 is a hollow portion ( Air). That is, the first dielectric layer 110 is provided with a central strip line 111 and grounds 112 on both sides thereof in parallel to form a coplanar line. Further, the second dielectric layer 120 facing the first dielectric layer 110 via the air hollow portion 130 is not provided with a ground.
また、図7は従来例3を示した両面FPCの断面で、210はベースフィルム、211はストリップライン、212はグランド、213は接着剤、214はカバーレイ、221はグランド、223は接着剤、224はカバーレイである。図示のように、ポリイミドによるベースフィルム210上に、中央のストリップライン211、及びその両側のグランド212が平行に設けられて、これらストリップライン211及びグランド212は、接着剤213を介してポリイミドのカバーレイ214により覆われている。また、ベースフィルム210下には、幅広のグランド221が設けられて、このグランド221は、接着剤223を介してポリイミドのカバーレイ224により覆われている。
特開2006−245863号公報 特開2004−152963号公報 特開平11−186686号公報 特開2005−78811号公報 特開2002−151915号公報
FIG. 7 is a cross-sectional view of a double-sided FPC showing Conventional Example 3, 210 is a base film, 211 is a strip line, 212 is a ground, 213 is an adhesive, 214 is a coverlay, 221 is a ground, 223 is an adhesive, Reference numeral 224 denotes a coverlay. As shown in the figure, a strip line 211 at the center and grounds 212 on both sides thereof are provided in parallel on a base film 210 made of polyimide, and these strip lines 211 and grounds 212 are covered with polyimide via an adhesive 213. Covered by a ray 214. A wide gland 221 is provided under the base film 210, and the gland 221 is covered with a polyimide cover lay 224 via an adhesive 223.
JP 2006-245863 A JP 2004-152963 A Japanese Patent Laid-Open No. 11-186686 JP 2005-78811 A JP 2002-151915 A
しかし、中空部を持つフレキシブル基板において、中空部を挟む2層を用いてRF線路を通す場合、中空部の密着度のばらつきにより、特性インピーダンスもばらついてしまうという問題がある。
また、図6のようなコプレナー線路を用いたものでは、ストリップライン111下にグランドが存在しないため、特性インピーダンスを50Ωに保つためには、ストリップライン111及びその両側のグランド112を広く(ライン幅を太く)する必要があり、フレキシブル基板が幅広となってしまう。
そして、図7のような両面FPCだと、層間が薄く、ストリップライン211幅を極端に細くする必要があるため、所望の特性インピーダンスを実現するのが難しくなる。また、減衰量も大きくなる。また、両面に配線を配置するため、折り曲げによる金属疲労によって断線が発生する。
However, in a flexible substrate having a hollow portion, when the RF line is passed using two layers sandwiching the hollow portion, there is a problem that the characteristic impedance varies due to variations in the adhesion degree of the hollow portion.
In the case of using a coplanar line as shown in FIG. 6, since there is no ground under the stripline 111, the stripline 111 and the ground 112 on both sides thereof are widened (line width) in order to keep the characteristic impedance at 50Ω. The flexible substrate becomes wider.
In the double-sided FPC as shown in FIG. 7, the interlayer is thin and the width of the strip line 211 needs to be extremely narrow, so that it is difficult to realize a desired characteristic impedance. In addition, the amount of attenuation increases. Moreover, since wiring is arranged on both surfaces, disconnection occurs due to metal fatigue caused by bending.
本発明の課題は、フレキシブル基板において、ストリップラインの特性インピーダンスの変化を抑えるとともに、基板の幅が狭いフレキシブル基板を実現することである。   An object of the present invention is to realize a flexible substrate having a narrow substrate width while suppressing a change in the characteristic impedance of the stripline in the flexible substrate.
以上の課題を解決するため、請求項1に記載の発明は、第1の誘電体層と第2の誘電体層との間に中空部を形成し、前記第1の誘電体層に、中央のストリップライン及びその両側のグランドを設けてコプレナー線路を形成し、前記第2の誘電体層に、前記コプレナー線路に対向するグランドを設けたフレキシブル基板を特徴とする。   In order to solve the above-described problems, the invention according to claim 1 is characterized in that a hollow portion is formed between the first dielectric layer and the second dielectric layer, and the first dielectric layer has a central portion. A strip board and ground on both sides thereof are provided to form a coplanar line, and the second dielectric layer is provided with a flexible board provided with a ground facing the coplanar line.
請求項2に記載の発明は、請求項1に記載のフレキシブル基板であって、その両端部に、前記第1の誘電体層のグランドと前記第2の誘電体層のグランドを接続するビアを設けたことを特徴とする。   The invention according to claim 2 is the flexible substrate according to claim 1, wherein vias connecting the ground of the first dielectric layer and the ground of the second dielectric layer are provided at both ends thereof. It is provided.
本発明によれば、フレキシブル基板において、ストリップラインの特性インピーダンスの変化を抑えることができるとともに、基板の幅を狭くすることができる。   According to the present invention, in a flexible substrate, a change in the characteristic impedance of the stripline can be suppressed, and the width of the substrate can be reduced.
以下、図を参照して本発明を実施するための最良の形態を詳細に説明する。
図1及び図2は本発明を適用したフレキシブル基板の一実施形態の構成を示すもので、10は第1の誘電体層、11はストリップライン、12はグランド、20は第2の誘電体層、21はグランド、30は中空部(空気)、40は多層部、41はビア(スルーホール)である。
Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings.
1 and 2 show a configuration of an embodiment of a flexible substrate to which the present invention is applied. 10 is a first dielectric layer, 11 is a strip line, 12 is a ground, and 20 is a second dielectric layer. , 21 is a ground, 30 is a hollow part (air), 40 is a multilayer part, and 41 is a via (through hole).
図2に拡大して示すように、例えばポリイミドにより形成される第1の誘電体層10に、中央のストリップライン11、及びその両側のグランド12を平行に設けてコプレナー線路が形成されている。
また、第1の誘電体層10と空気による中空部30を介して対向する、例えばポリイミドにより形成される第2の誘電体層20には、コプレナー線路に対向する、すなわち、中央のストリップライン11及びその両側のグランド12の幅に対向する幅の広いグランド21が設けられている。
As shown in an enlarged view in FIG. 2, a coplanar line is formed by providing a central strip line 11 and grounds 12 on both sides of the first dielectric layer 10 made of polyimide, for example, in parallel.
Further, the second dielectric layer 20 that is opposed to the first dielectric layer 10 through the air hollow portion 30, for example, formed of polyimide, is opposed to the coplanar line, that is, the central strip line 11. And the wide gland | grand | ground 21 facing the width | variety of the gland | grand | ground 12 of the both sides is provided.
そして、以上の中空部30を持つフレキシブル基板、すなわち、実施形態ではFPCの両端部には、図1に示すように、一体に多層部40が備えられている。この多層部40には、第1の誘電体層10のグランド12と第2の誘電体層20のグランド21を接続する多数のビア(スルーホール)41が設けられている。
以上において、ストリップライン11の特性インピーダンスは、例えば、33Ω〜75Ωとされている。
And the flexible substrate which has the above hollow part 30, ie, both ends of FPC in the embodiment, as shown in FIG. The multilayer portion 40 is provided with a number of vias (through holes) 41 that connect the ground 12 of the first dielectric layer 10 and the ground 21 of the second dielectric layer 20.
In the above, the characteristic impedance of the strip line 11 is set to 33Ω to 75Ω, for example.
次に、図3は以上の中空部30を持ち両端部に多層部40を備えるFPCを回路基板50に実装した例を示すもので、一方(図示例では左側)の多層部40を回路基板50上に設けた図略のFPCコネクタに接続している。
また、他方(図示例では右側)の多層部40は、表面に図略の同軸コネクタを半田付しており、外部から同軸ケーブルをコネクタ接続することを可能にしている。
このような中空部30を持つFPCは、薄く柔軟であるため、自由な曲げと組込みスペースの有効利用が可能であり、回路基板50から最小限のスペースで複雑な経路を経て、必要な場所に信号線を引き出すことが可能である。
Next, FIG. 3 shows an example in which the FPC having the hollow portion 30 and having the multilayer portions 40 at both ends is mounted on the circuit board 50. One (left side in the illustrated example) of the multilayer portion 40 is connected to the circuit board 50. It is connected to an unillustrated FPC connector provided above.
Also, the other (right side in the illustrated example) multilayer section 40 has a coaxial connector (not shown) soldered on its surface, and a coaxial cable can be connected to the connector from the outside.
Since the FPC having such a hollow portion 30 is thin and flexible, free bending and effective use of an installation space are possible, and the circuit board 50 can be moved to a required place through a complicated route with a minimum space. The signal line can be pulled out.
ところで、以上の中空部30を持つFPCは、具体的には、両面FPCの片側の銅箔を全部溶かして片面状態にしたものを2枚重ねた構造となっている。
ここで、中空部30を持つFPCの材料構成の例を示した図4において、10a・20aはFPC、10b・20bはカバーレイ、10c・20cは銅箔、10d・20dは銀シールド、40aはプリプレグ、40bはソルダーレジスト、40c・40dは銅箔である。
By the way, the FPC having the hollow portion 30 described above specifically has a structure in which two copper foils on one side of the double-sided FPC are melted to form a single-sided state.
Here, in FIG. 4 which showed the example of the material structure of FPC with the hollow part 30, 10a and 20a are FPC, 10b and 20b are coverlays, 10c and 20c are copper foils, 10d and 20d are silver shields, 40a is A prepreg, 40b is a solder resist, and 40c and 40d are copper foils.
すなわち、中空部30を持つFPCにおいて、第1の誘電体層10側は、FPC10a、カバーレイ10b、銅箔10c及び銀シールド10dにより構成され、第2の誘電体層20側は、FPC20a、カバーレイ20b、銅箔20c及び銀シールド20dにより構成されている。   That is, in the FPC having the hollow portion 30, the first dielectric layer 10 side is configured by the FPC 10a, the cover lay 10b, the copper foil 10c, and the silver shield 10d, and the second dielectric layer 20 side is the FPC 20a, the cover. A ray 20b, a copper foil 20c, and a silver shield 20d are included.
また、多層部40において、第1の誘電体層10と第2の誘電体層20との間にプリプレグ40aを介装して、第1の誘電体層10及び第2の誘電体層20の表面にソルダーレジスト40bがそれぞれ設けられている。さらに、FPC10a及びFPC20aの表裏両面に銅箔40c・40dがそれぞれ形成されている。   Further, in the multilayer part 40, a prepreg 40a is interposed between the first dielectric layer 10 and the second dielectric layer 20, and the first dielectric layer 10 and the second dielectric layer 20 are formed. Solder resists 40b are respectively provided on the surface. Further, copper foils 40c and 40d are formed on both the front and back surfaces of the FPC 10a and the FPC 20a, respectively.
以上において、各構成材料の厚さを次の表1に示す。
The thickness of each constituent material is shown in Table 1 below.
この表1において、ビア41に銅メッキが形成され、上側のFPC10aがPI-フィルムに対応し、その上面の銅箔40dがL1パターンに対応し、FPC10a下面の銅箔10c・40cがL2パターンに対応する。また、下側のFPC20aがPI-フィルムに対応し、その上面の銅箔20c・40cがL3パターンに対応し、FPC20a下面の銅箔40dがL4パターンに対応する。   In Table 1, copper plating is formed on the via 41, the upper FPC 10a corresponds to the PI-film, the upper copper foil 40d corresponds to the L1 pattern, and the lower FPC 10a copper foils 10c and 40c have the L2 pattern. Correspond. Further, the lower FPC 20a corresponds to the PI-film, the copper foils 20c and 40c on the upper surface thereof correspond to the L3 pattern, and the copper foil 40d on the lower surface of the FPC 20a corresponds to the L4 pattern.
以上、実施形態の中空部30を持つFPCによれば、第1の誘電体層10に設けた中央のストリップライン11、その両側のグランド12、及び第2の誘電体層20に設けた幅の広いグランド21とで構成したコプレナー線路とし、ストリップライン11の幅と、ストリップライン11とその両側のグランド12とのクリアランスを、ストリップラインの特性インピーダンスが、中空部30が非常に小さくFPC同士が密着している時に許容誤差範囲の下限値に収まるように、中空部30が非常に大きくグランド21が実質存在しない状態の時に許容誤差範囲の上限値に収まるように設計すれば、FPCの曲がり方により中空部30が変化しても特性インピーダンスが許容誤差範囲を満たすことがきる。
また、コプレナー線路のため、マイクロストリップラインより、ストリップラインの構成に必要なFPCの幅を狭くすることができる。
As described above, according to the FPC having the hollow portion 30 of the embodiment, the central strip line 11 provided in the first dielectric layer 10, the ground 12 on both sides thereof, and the width provided in the second dielectric layer 20 are provided. The coplanar line is composed of a wide ground 21, the width of the strip line 11, the clearance between the strip line 11 and the ground 12 on both sides thereof, the characteristic impedance of the strip line, the hollow portion 30 is very small, and the FPCs are in close contact with each other If the hollow portion 30 is designed to be within the upper limit value of the allowable error range when the hollow portion 30 is very large and the gland 21 does not substantially exist so that the lower limit value of the allowable error range is maintained. Even if the hollow portion 30 changes, the characteristic impedance can satisfy the allowable error range.
Further, because of the coplanar line, the width of the FPC necessary for the configuration of the strip line can be made narrower than that of the microstrip line.
例えば、ストリップライン11の特性インピーダンスは、50Ω系でVSWR1.5以下の設計をする場合、33Ω〜75Ωが許容される。よって、中空部30を0mmとした場合に特性インピーダンスが40Ω程度になるように、また、中空部30を無限大とした場合に特性インピーダンスが70Ω程度になるように、それぞれの場合の特性インピーダンスが両立するように設計すれば、FPCの状態が変わっても、特性インピーダンスを33〜75Ωの範囲に収めることが出来る。
すなわち、片面FPC間の中空部30の距離に関わらず、例えば、50Ω系で最大VSWR1.5の設計に対して、許容誤差範囲を満たすことが可能である。
For example, the characteristic impedance of the stripline 11 is allowed to be 33Ω to 75Ω when a 50Ω system is designed with a VSWR of 1.5 or less. Therefore, when the hollow portion 30 is 0 mm, the characteristic impedance is about 40Ω, and when the hollow portion 30 is infinite, the characteristic impedance is about 70Ω. If designed to be compatible, the characteristic impedance can be in the range of 33 to 75Ω even if the FPC state changes.
That is, regardless of the distance of the hollow portion 30 between the single-sided FPCs, for example, it is possible to satisfy an allowable error range for a 50Ω system and a maximum VSWR 1.5 design.
なお、以上の実施形態においては、例えばポリイミドによる誘電体としたが、本発明はこれに限定されるものではなく、他の材料による誘電体であっても良い。
また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。
In the above embodiment, a dielectric material made of polyimide, for example, is used. However, the present invention is not limited to this, and a dielectric material made of other materials may be used.
In addition, it is needless to say that other specific detailed structures can be appropriately changed.
本発明を適用したフレキシブル基板の一実施形態の構成を示す側面図(a)及び上面図(b)である。It is the side view (a) and top view (b) which show the structure of one Embodiment of the flexible substrate to which this invention is applied. 図1(b)の矢印A-A線に沿った拡大断面図である。It is an expanded sectional view along the arrow AA of FIG.1 (b). 図1のフレキシブル基板を回路基板に実装した例を示す側面図(a)及び上面図(b)である。It is the side view (a) and top view (b) which show the example which mounted the flexible substrate of FIG. 1 on the circuit board. 図1のフレキシブル基板の材料構成を示した構造図である。FIG. 2 is a structural diagram illustrating a material configuration of a flexible substrate in FIG. 1. 従来例1として片面FPCのマイクロストリップラインを示した断面図である。It is sectional drawing which showed the microstrip line of single-sided FPC as the prior art example 1. FIG. 従来例2として片面FPCのコプレナー線路を示した断面図である。It is sectional drawing which showed the coplanar track | line of single-sided FPC as the prior art example 2. FIG. 従来例3を示した両面FPCの断面図である。It is sectional drawing of the double-sided FPC which showed the prior art example 3. FIG.
符号の説明Explanation of symbols
10…第1の誘電体層、11…ストリップライン、12…グランド、20…第2の誘電体層、21…グランド、30…中空部(空気)、40…多層部、41…ビア(スルーホール)、50…回路基板 DESCRIPTION OF SYMBOLS 10 ... 1st dielectric material layer, 11 ... Strip line, 12 ... Ground, 20 ... 2nd dielectric material layer, 21 ... Ground, 30 ... Hollow part (air), 40 ... Multilayer part, 41 ... Via (through hole) ), 50 ... Circuit board

Claims (2)

  1. 第1の誘電体層と第2の誘電体層との間に中空部を形成し、
    前記第1の誘電体層に、中央のストリップライン及びその両側のグランドを設けてコプレナー線路を形成し、
    前記第2の誘電体層に、前記コプレナー線路に対向するグランドを設けたことを特徴とするフレキシブル基板。
    Forming a hollow portion between the first dielectric layer and the second dielectric layer;
    In the first dielectric layer, a central strip line and grounds on both sides thereof are provided to form a coplanar line,
    A flexible substrate, wherein a ground facing the coplanar line is provided in the second dielectric layer.
  2. 前記フレキシブル基板の両端部に、前記第1の誘電体層のグランドと前記第2の誘電体層のグランドを接続するビアを設けたことを特徴とする請求項1に記載のフレキシブル基板。   The flexible substrate according to claim 1, wherein vias connecting the ground of the first dielectric layer and the ground of the second dielectric layer are provided at both ends of the flexible substrate.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177472A (en) * 2009-01-29 2010-08-12 Sumitomo Electric Printed Circuit Inc Shield type flexible printed wiring board, manufacturing method thereof, and electronic apparatus
JP2014082455A (en) * 2012-09-27 2014-05-08 Mitsubishi Electric Corp Flexible board and board connection structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152963A (en) * 2002-10-30 2004-05-27 Denso Corp Method for connecting electronic circuit and external component
JP2005078811A (en) * 2003-08-29 2005-03-24 Shibata:Kk Electrode part structure of flexible flat cable, flexible flat cable, and its manufacturing method
JP2006024618A (en) * 2004-07-06 2006-01-26 Toshiba Corp Wiring board
JP2006066563A (en) * 2004-08-26 2006-03-09 Cmk Corp Microstrip line structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152963A (en) * 2002-10-30 2004-05-27 Denso Corp Method for connecting electronic circuit and external component
JP2005078811A (en) * 2003-08-29 2005-03-24 Shibata:Kk Electrode part structure of flexible flat cable, flexible flat cable, and its manufacturing method
JP2006024618A (en) * 2004-07-06 2006-01-26 Toshiba Corp Wiring board
JP2006066563A (en) * 2004-08-26 2006-03-09 Cmk Corp Microstrip line structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177472A (en) * 2009-01-29 2010-08-12 Sumitomo Electric Printed Circuit Inc Shield type flexible printed wiring board, manufacturing method thereof, and electronic apparatus
JP2014082455A (en) * 2012-09-27 2014-05-08 Mitsubishi Electric Corp Flexible board and board connection structure
US9668346B2 (en) 2012-09-27 2017-05-30 Mitsubishi Electric Corporation Flexible printed circuit board and circuit-board connection structure

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