JP2008282933A - Interconnection of semiconductor device, and method of forming the same - Google Patents
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Abstract
Description
本発明は、半導体装置の配線およびその形成方法に関する。 The present invention relates to a wiring of a semiconductor device and a method for forming the same.
半導体装置の微細化、高集積化に対応して、狭いピッチの配線パターンを正確かつ容易に形成できる配線およびその形成方法が求められている。 Corresponding to miniaturization and high integration of semiconductor devices, there is a need for a wiring and a method for forming the wiring that can form a narrow pitch wiring pattern accurately and easily.
従来の配線は、Al合金などの配線層上に無機絶縁膜を形成し、無機絶縁膜上に形成されたレジスト膜をパターニングし、レジスト膜をマスクとして無機絶縁膜をエッチングし、無機絶縁膜をマスクとして、配線層をエッチングすることにより形成されていた。 In conventional wiring, an inorganic insulating film is formed on a wiring layer such as an Al alloy, a resist film formed on the inorganic insulating film is patterned, and the inorganic insulating film is etched using the resist film as a mask. It was formed by etching the wiring layer as a mask.
然しながら、配線ピッチが狭くなるに伴い、レジストの解像度や加工技術に限界があるため、所定のピッチで配線を形成することが困難になってきている。 However, as the wiring pitch becomes narrower, it is becoming difficult to form the wiring at a predetermined pitch because the resist resolution and processing technique are limited.
これに対して、極めて狭い配線ピッチで加工できる埋め込み配線溝を形成する層間膜を含む半導体装置の配線およびその形成方法が知られている(例えば、特許文献1参照。)。 On the other hand, a wiring of a semiconductor device including an interlayer film for forming a buried wiring groove that can be processed with a very narrow wiring pitch and a method for forming the wiring are known (for example, see Patent Document 1).
特許文献1に開示された半導体装置の配線およびその製造方法は、半導体基板上に形成される第1の絶縁層間膜が、所望の配線間隔の略1/2の間隔で断面がくさび状の凸状部をその表面に備えて形成されている。
その第1の絶縁層間膜の凸状部を覆って、第1の絶縁層間膜上に波状に第2の絶縁層間膜が形成されており、この第2の絶縁層間膜によって造られる溝に配線層が形成されている。
In the wiring of the semiconductor device disclosed in Patent Document 1 and the manufacturing method thereof, the first insulating interlayer film formed on the semiconductor substrate has a wedge-shaped convex cross section with a spacing approximately half the desired wiring spacing. The shape portion is formed on the surface thereof.
A second insulating interlayer film is formed in a wave shape on the first insulating interlayer film so as to cover the convex portion of the first insulating interlayer film, and a wiring is formed in a groove formed by the second insulating interlayer film. A layer is formed.
然しながら、特許文献1に開示された半導体装置の配線構造およびその形成方法は、断面がくさび状の凸状部は傾斜角度が急なので、凸状部の高さを高くすることが難しいという問題がある。また、断面が細長いくさび状の凸状部は工程中に破損する恐れがある。
その結果、アスペクト比が高い配線を形成するのが難しいという問題がある。
As a result, there is a problem that it is difficult to form a wiring having a high aspect ratio.
狭いピッチの半導体装置の配線およびその形成方法を提供する。 A narrow pitch semiconductor device wiring and a method of forming the same are provided.
本発明の一態様の半導体装置の配線は、基板に形成され、前記基板側から上方に向かって末広がり状に傾斜した側面を有する第1配線と、絶縁膜によって前記第1配線と分離され、上方から前記基板側に向かって末広がり状に傾斜した側面を有する第2配線と、を具備することを特徴している。 The wiring of the semiconductor device of one embodiment of the present invention is formed on the substrate, separated from the first wiring by the first wiring having a side surface inclined in a divergent shape from the substrate side toward the upper side, and the upper side And a second wiring having a side surface inclined in a divergent shape toward the substrate side.
また、本発明の一態様の半導体装置の配線形成方法は、基板に形成されたシリコン窒化膜上に、第1のパターンを有する複数の第1レジスト膜を形成する工程と、前記第1レジスト膜をマスクとし、前記第1レジスト膜と前記シリコン窒化膜との選択比を調整して前記シリコン窒化膜を異方性エッチングし、上方から前記基板側に向かって末広がり状に傾斜した側面を有する複数のシリコン窒化膜を残置する工程と、前記第1レジスト膜を除去し、前記シリコン窒化膜をシリコン酸化膜で埋め込み、余分の前記シリコン酸化膜を除去して、前記シリコン窒化膜を露出させる工程と、前記シリコン窒化膜上に、前記第1のパターンと等しい第2のパターンを有する第2レジスト膜を形成する工程と、前記第2レジスト膜をマスクとし、前記第2レジスト膜と前記シリコン酸化膜との選択比を調整して前記シリコン酸化膜を異方性エッチングし、前記シリコン窒化膜の傾斜した側面に前記シリコン酸化膜を残置して、前記基板側から上方に向かって末広がり状に傾斜した側面を有する第1の溝を形成する工程と、前記第2レジスト膜を除去し、露出した前記シリコン窒化膜を選択的に除去して、上方から前記基板側に向かって末広がり状に傾斜した側面を有する第2の溝を形成する工程と、前記第1の溝および前記第2の溝に、それぞれ金属膜を埋め込み、残置した前記シリコン酸化膜で分離された第1配線および第2配線を形成する工程と、を具備することを特徴としている。 According to another aspect of the present invention, there is provided a method for forming a wiring of a semiconductor device, comprising: forming a plurality of first resist films having a first pattern on a silicon nitride film formed on a substrate; The silicon nitride film is anisotropically etched by adjusting the selection ratio between the first resist film and the silicon nitride film using the mask as a mask, and has a plurality of side surfaces inclined in a divergent shape from above toward the substrate side Leaving the silicon nitride film, removing the first resist film, filling the silicon nitride film with a silicon oxide film, removing the excess silicon oxide film, and exposing the silicon nitride film; Forming a second resist film having a second pattern equal to the first pattern on the silicon nitride film, and using the second resist film as a mask, The silicon oxide film is anisotropically etched by adjusting the selection ratio between the dyst film and the silicon oxide film, leaving the silicon oxide film on the inclined side surface of the silicon nitride film, and upward from the substrate side. Forming a first groove having a side surface inclined in a divergent shape toward the end, removing the second resist film, and selectively removing the exposed silicon nitride film, from above to the substrate side. A step of forming a second groove having side surfaces inclined in a divergent shape, and a first groove separated by the left silicon oxide film embedded in the first groove and the second groove, respectively. Forming a wiring and a second wiring.
本発明によれば、狭いピッチの半導体装置の配線およびその形成方法が得られる。 According to the present invention, a wiring of a semiconductor device having a narrow pitch and a method for forming the wiring can be obtained.
以下、本発明の実施例について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
本発明の実施例1に係る半導体装置の配線およびその形成方法について、図1乃至図6を用いて説明する。図1は半導体装置の配線を示す断面図、図2乃至図6はその形成方法を工程順に示す断面図である。 A wiring of a semiconductor device and a method for forming the same according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a cross-sectional view showing wiring of a semiconductor device, and FIGS. 2 to 6 are cross-sectional views showing the forming method in the order of steps.
図1に示すように、本実施例の半導体装置の配線10は、基板(半導体基板)11上に、絶縁膜12、例えばシリコン酸化膜を介して形成され、基板11側から上方に向かって末広がり状に傾斜した側面を有する第1配線13と、絶縁膜14、例えばシリコン酸化膜によって分離され、上方から基板11側に向かって末広がり状に傾斜した側面を有する第2配線15と、を具備している。以後、絶縁膜14をスペーサともいう。
As shown in FIG. 1, the
更に、第1配線13および第2配線15上には、第1配線13および第2配線15を保護するための層間絶縁膜16が形成されている。
Further, an
第1配線13は側面がテーパ状、断面が台形状である。第2配線15は第1配線13を上下反転した形状である。
第1配線13および第2配線15は、第1配線13の上端部17と絶縁膜14を挟んで対向する第2配線15の下端部18とが、ともに基板11に垂直な直線19上にあるように形成されている。
The
In the
例えば、第1配線13と第2配線15の配線ピッチL1を0.3μm、台形の上底を0.1μm、下底を0.3μm、高さを0.2μmとし、絶縁膜14の厚さを0.1μmとすることにより、ラインアンドスペース(L/S)が1:1の第1配線13および第2配線15が得られる。
For example, the wiring pitch L1 of the
更に、第1配線13および第2配線15の周りの内部回路領域20には、配線ピッチが2L1以上の内部回路(図示せず)が形成されている。
Further, an internal circuit (not shown) having a wiring pitch of 2L1 or more is formed in the
次に、半導体装置の配線10の形成方法について説明する。
図2(a)に示すように、基板11(図示せず)上に、例えばCVD(Chemical Vapor Deposition)法により厚さ0.2μm程度のシリコン酸化膜12を形成し、シリコン酸化膜12上に、例えばプラズマCVD法により厚さ0.2μm程度のシリコン窒化膜31を形成し、シリコン窒化膜31上に第1レジスト膜32を形成する。
Next, a method for forming the
As shown in FIG. 2A, a
次に、図2(b)に示すように、第1マクスパターン幅L2が配線ピッチL1に等しく、第1マクスパターンピッチL3が第1マクスパターン幅L2の2倍の第1フォトマスク33を用い、フォトリソグラフィ法により露光および現像してパターニングすることにより、複数の第1レジスト膜34を形成する。
Next, as shown in FIG. 2B, a
図8に示すように、第1フォトマスク33は、メモリセルなどの配線ピッチの狭い領域にのみパターンを具備し、被覆率の低いフォトマスクである。
例えば、第1フォトマスク33は、中央部に幅L2、ピッチL3の複数のライン状パターンを有する第1マクスパターン33aが形成され、メモリセルの周りに形成されるデコーダなどの回路領域20に応じた周辺領域33bにはパターンが形成されていない。
As shown in FIG. 8, the
For example, in the
次に、図2(c)に示すように、第1レジスト膜34をマスクとして、シリコン窒化膜31を異方性エッチングする。
異方性エッチングは、第1レジスト膜34をエッチングするための酸素ガスとシリコン窒化膜31をエッチングするためのフッ素系ガス(CHF3、CF4、SF6など)との混合ガスを用いたRIE(Reactive Ion Etching)法により、シリコン窒化膜31と第1レジスト膜34の選択比が小さくなる条件で行う。
Next, as shown in FIG. 2C, the
In the anisotropic etching, RIE using a mixed gas of oxygen gas for etching the
即ち、シリコン窒化膜31のエッチング速度と、第1レジスト膜34のエッチング速度の差が小さくなるようにして、シリコン窒化膜31をエッチングしつつ、第1レジスト膜34もエッチングされるようにする。
その結果、RIEのエッチング領域に対する第1レジスト膜34の被覆率が低いので、第1レジスト膜34が細るにつれて、シリコン窒化膜35も細くなる。
That is, the difference between the etching rate of the
As a result, since the coverage of the
これにより、上方から11基板側に向かって末広がり状に傾斜した側面を有する複数のシリコン窒化膜35が残置される。
シリコン窒化膜35の側面の傾斜角度は、選択比調整することにより、半値角で30°程度になるようにする。
As a result, a plurality of
The inclination angle of the side surface of the
次に、図3(a)に示すように、例えば低ダメージのH2/Heによるアッシング技術を用いて、第1レジスト膜34の残部を除去する。
Next, as shown in FIG. 3A, the remaining portion of the
次に、図3(b)に示すように、例えばCVD法によりシリコン酸化膜36を形成し、シリコン窒化膜35をシリコン酸化膜36で埋め込む。
Next, as shown in FIG. 3B, a
次に、図3(c)に示すように、CMP(Chemical Mechanical Polishing)法により、余分なシリコン酸化膜36をシリコン窒化膜35の表面まで研磨し、シリコン窒化膜35を露出させる。
Next, as shown in FIG. 3C, the excess
次に、図4(a)に示すように、基板11(図示せず)上に、第2レジスト膜37を形成する。
Next, as shown in FIG. 4A, a
次に、図4(b)に示すように、第2マクスパターン幅L4が第1マクスパターン幅L2に等しく、第2マクスパターンピッチL5が第1マクスパターンピッチL3に等しい第2フォトマスク38を用い、フォトリソグラフィ法により露光および現像してパターニングすることにより、複数の第2レジスト膜39を形成する。
Next, as shown in FIG. 4B, a
図9に示すように、第2フォトマスク38は、メモリセルなどの配線ピッチの狭い領域のパターンと、周辺回路などの配線ピッチの広い領域のパターンとを具備し、被覆率の高いフォトマスクである。
例えば、第2フォトマスク38は、中央部に幅L4、ピッチL5の複数のライン状パターンを有する第2マクスパターン38aが形成され、メモリセルの周りの周辺領域38bにはデコーダなどの回路領域20に応じたパターンが形成されている。
As shown in FIG. 9, the
For example, in the
次に、図4(c)に示すように、第2レジスト膜39をマスクとして、シリコン酸化膜12が露出するまでシリコン酸化膜36を異方性エッチングする。
異方性エッチングは、第2レジスト膜39をエッチングするための酸素ガスとシリコン酸化膜36をエッチングするための塩素系ガスの混合カスを用いたRIE法により、シリコン酸化膜36と第2レジスト膜39の選択比が小さくなる条件で行う。
Next, as shown in FIG. 4C, the
In the anisotropic etching, the
即ち、シリコン酸化膜36のエッチング速度と、第2レジスト膜39のエッチング速度の差が小さくなるようにして、シリコン酸化膜36をエッチングしつつ、第2レジスト膜39もエッチングされるようにする。
その結果、RIEのエッチング領域に対する第2レジスト膜39の被覆率が高いので、第2レジスト膜39はあまり細らず、シリコン酸化膜36が優先的に細くなる。
That is, the difference between the etching rate of the
As a result, since the coverage of the second resist
これにより、シリコン窒化膜35の側面にシリコン酸化膜40が残置され、基板11側から上方に向かって末広がり状に傾斜した側面を有する第1の溝41が形成される。
As a result, the
シリコン酸化膜36の側面の傾斜角度は、選択比調整することにより、シリコン窒化膜35と同程度になるようにする。
The inclination angle of the side surface of the
シリコン酸化膜36とシリコン酸化膜12の間に、異方性エッチングのストッパーとなる層は特に設けていないが、エッチング条件(時間など)の管理により、適切に異方性エッチングを行うことができる。
A layer serving as a stopper for anisotropic etching is not particularly provided between the
次に、図5(a)に示すように、例えば低ダメージのH2/Heによるアッシング技術を用いて、第2レジスト膜39の残部を除去する。
Next, as shown in FIG. 5A, the remaining portion of the second resist
次に、図5(b)に示すように、シリコン窒化膜35を等方性エッチングにより選択的に除去する。
等方性エッチングは、例えばCDE(Chemical Dry Etching)法により、シリコン窒化膜35に対してシリコン酸化膜40の選択比の高い条件で行う。
Next, as shown in FIG. 5B, the
The isotropic etching is performed, for example, by a CDE (Chemical Dry Etching) method under conditions with a high selectivity of the
これにより、シリコン酸化膜40で分離され、上方から基板11側に向かって末広がり状に傾斜した側面を有する第2の溝42が形成される。
次に、図5(c)に示すように、例えば無電解メッキ法により銅(Cu)膜43を形成し、シリコン酸化膜40を銅(Cu)膜43で埋め込む。
As a result, a
Next, as shown in FIG. 5C, a copper (Cu)
次に、図6(a)に示すように、CMP法により、余分な銅(Cu)膜43をシリコン酸化膜40の表面まで研磨し、シリコン酸化膜40を露出させる。
Next, as shown in FIG. 6A, the excess copper (Cu)
これにより、第1の溝41および第2の溝42に銅(Cu)が埋め込まれ、基板11側から上方に向かって末広がり状に傾斜した側面を有する第1配線13と、絶縁膜14によって分離され、上方から基板11側に向かって末広がり状に傾斜した側面を有する第2配線15とが形成さる。
As a result, copper (Cu) is embedded in the
第1配線13と第2配線15との配線ピッチL1は、第1マスクパターンピッチL3および第2マスクパターンピッチL5の1/2となり、マスクパターンピッチより狭い配線ピッチを得ることが可能である。
The wiring pitch L1 between the
次に、図6(b)に示すように、第1配線13および第2配線15上に、保護膜となる層間絶縁膜44、例えばCVD法によるTEOS(Tetra Ethyl Ortho Silicate)膜を形成する。
Next, as shown in FIG. 6B, an
これにより、第1配線13および第2配線15は、半導体装置(図示せず)の論理素子(図示せず)間などを接続する配線として機能する。
As a result, the
以上説明したように、本実施例では、第1配線13の側面を基板11側から上方に向かって末広がり状に傾斜させ、縁膜14によって分離し、第2配線15の側面を上方から基板11側に向かって末広がり状に傾斜させている。
As described above, in this embodiment, the side surface of the
その結果、第1配線13および第2配線15の配線ピッチL1を、第1および第2フォトマスク33、38の第1および第2マスクパターンピッチL3、L5の1/2の狭いピッチとすることができる。
従って、マスクパターンピッチより狭いピッチの半導体装置の配線10およびその形成方法が得られる。
As a result, the wiring pitch L1 of the
Therefore, the
ここでは、配線10が単層配線である場合について説明したが、図2乃至図6に示す工程を繰り返すことにより、配線10を多層配線化することができる。
Although the case where the
即ち、図7(a)に示すように、層間絶縁膜44上に、シリコン窒化膜31と同じシリコン窒化膜51を形成する。
That is, as shown in FIG. 7A, the same
次に、図7(b)に示すように、図2乃至図6に示す工程に従い、絶縁膜14で分離された第1配線13と第2配線15を有する配線52を形成し、配線52上に層間絶縁膜53を形成することにより、2層配線が得られる。
Next, as shown in FIG. 7B, a
配線10と配線52はビア54を介して接続される。例えば、配線10の第1配線13は配線52の第1配線13と接続され、配線10の第2配線15は配線52の第2配線15と接続されている。
The
同様に、図7(c)に示すように、図2乃至図6に示す工程に従い、絶縁膜14で分離された第1配線13と第2配線15を有する配線55を形成し、配線55上に層間絶縁膜56を形成することにより、3層配線が得られる。
Similarly, as shown in FIG. 7C, according to the steps shown in FIGS. 2 to 6, the
配線52と配線55はビア57を介して接続される。例えば、配線52の第1配線13は配線55の第1配線13と接続され、配線52の第2配線15は配線55の第2配線15と接続されている。
The
また、下の配線と上の配線を配線ピッチL1だけシフトさせることにより、下の配線の第1配線と上の配線の第2配線を接続し、あるいは下の配線の第2配線と上の配線の第1配線を接続することもできる。 Further, by shifting the lower wiring and the upper wiring by the wiring pitch L1, the first wiring of the lower wiring and the second wiring of the upper wiring are connected, or the second wiring of the lower wiring and the upper wiring are connected. The first wiring can also be connected.
第1配線13と第2配線15の配線幅が等しい場合について説明したが、異なっていても構わない。
第1配線13と第2配線15の配線長や配線パターンについても、特に制限は無く、自由に形成することができる。
Although the case where the wiring widths of the
The wiring lengths and wiring patterns of the
図10は本発明の実施例2に係る半導体装置の配線を示す断面図である。本実施例において、上記実施例1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。 FIG. 10 is a cross-sectional view showing wiring of a semiconductor device according to the second embodiment of the present invention. In the present embodiment, the same components as those in the first embodiment are denoted by the same reference numerals, description thereof will be omitted, and different portions will be described.
本実施例が実施例1と異なる点は、第1配線の断面を三角形状とし、第2配線の断面を第1配線を上下反転した形状としたことにある。 The difference between the present embodiment and the first embodiment is that the cross section of the first wiring has a triangular shape and the cross section of the second wiring has a shape obtained by vertically inverting the first wiring.
即ち、図10に示すように、本実施例の半導体装置の配線60は、第1配線61は側面がテーパ状、断面が三角形状である。第2配線62は第1配線61を上下反転した形状である。
That is, as shown in FIG. 10, in the
第1配線61および第2配線62は、第1配線61の上端部63と絶縁膜14を挟んで対向する第2配線62の下端部64とが、を結ぶ直線65が、基板11に垂直な直線65上にあるように配置されている。
In the
これにより、ラインアンドスペース(L/S)が1:1の第1配線61および第2配線62が得られる。
Thereby, the
第1配線61および第2配線62の配線ピッチL7は、第3マクスパターンピッチL8の1/2に狭ピッチ化される。
第3マクスパターンピッチL8を第1および第2マスクピッチパターンL3、L5の1/2に設定することにより、配線ピッチL7は配線ピッチL1の1/2の狭ピッチになる。これにより、配線10より更に狭いピッチの配線60を得ることが可能である。
The wiring pitch L7 of the
By setting the third max pattern pitch L8 to ½ of the first and second mask pitch patterns L3 and L5, the wiring pitch L7 becomes a narrow pitch that is ½ of the wiring pitch L1. Thereby, it is possible to obtain the
本実施例の配線60は、配線60の途中でビアを介して別の配線と接続せず、配線60の端部に接続パッドを設け、ビアを介して接続パッドを別の配線に接続する場合に適している。
The
また、下の配線と上の配線を配線ピッチL7だけシフトさせて、配線60を多層配線化した場合に、下の配線の第1配線と上の配線の第2配線を接続することもできる。
Further, when the lower wiring and the upper wiring are shifted by the wiring pitch L7 and the
以上説明したように、本施例では、第1配線61の断面を三角形状とし、絶縁膜14によって分離された第2配線62の断面を、第1配線61を反転した形状としている。その結果、配線10より更に狭いピッチの配線60が得られる利点がある。
As described above, in this embodiment, the cross section of the
10、52、55、60 配線
11 半導体基板
12、14 絶縁膜
13、61 第1配線
15、62 第2配線
16、44、53、56 層間絶縁膜
17、63 上端部
18、64 下端部
19、65 直線
31、51 シリコン窒化膜
32、34 第1レジスト膜
33 第1フォトマスク
33a 第1マスクパターン
33b、38b 周辺領域
36、40 シリコン酸化膜
37、39 第2レジスト膜
38 第2フォトマスク
38a 第2マスクパターン
41 第1の溝
42 第2の溝
43 銅(Cu)
54、57 ビア
L1、L7 配線ピッチ
L2 第1マスクパターン幅
L3 第1マスクパターンピッチ
L4 第2マスクパターン幅
L5 第2マスクパターンピッチ
L6 スペーサ幅
L8 第3マスクパターンピッチ
10, 52, 55, 60
54, 57 Vias L1, L7 Wiring pitch L2 First mask pattern width L3 First mask pattern pitch L4 Second mask pattern width L5 Second mask pattern pitch L6 Spacer width L8 Third mask pattern pitch
Claims (5)
絶縁膜によって前記第1配線と分離され、上方から前記基板側に向かって末広がり状に傾斜した側面を有する第2配線と、
を具備することを特徴とする半導体装置の配線。 A first wiring formed on a substrate and having a side surface inclined in a divergent shape from the substrate side upward;
A second wiring having a side surface that is separated from the first wiring by an insulating film and inclined in a divergent shape from above toward the substrate;
A wiring for a semiconductor device, comprising:
前記第1レジスト膜をマスクとし、前記第1レジスト膜と前記シリコン窒化膜との選択比を調整して前記シリコン窒化膜を異方性エッチングし、上方から前記基板側に向かって末広がり状に傾斜した側面を有する複数のシリコン窒化膜を残置する工程と、
前記第1レジスト膜を除去し、前記シリコン窒化膜をシリコン酸化膜で埋め込み、余分の前記シリコン酸化膜を除去して、前記シリコン窒化膜を露出させる工程と、
前記シリコン窒化膜上に、前記第1のパターンと等しい第2のパターンを有する第2レジスト膜を形成する工程と、
前記第2レジスト膜をマスクとし、前記第2レジスト膜と前記シリコン酸化膜との選択比を調整して前記シリコン酸化膜を異方性エッチングし、前記シリコン窒化膜の傾斜した側面に前記シリコン酸化膜を残置して、前記基板側から上方に向かって末広がり状に傾斜した側面を有する第1の溝を形成する工程と、
前記第2レジスト膜を除去し、露出した前記シリコン窒化膜を選択的に除去して、上方から前記基板側に向かって末広がり状に傾斜した側面を有する第2の溝を形成する工程と、
前記第1の溝および前記第2の溝に、それぞれ金属膜を埋め込み、残置した前記シリコン酸化膜で分離された第1配線および第2配線を形成する工程と、
を具備することを特徴とする半導体装置の配線形成方法。 Forming a plurality of first resist films having a first pattern on a silicon nitride film formed on a substrate;
Using the first resist film as a mask, the silicon nitride film is anisotropically etched by adjusting the selection ratio between the first resist film and the silicon nitride film, and inclined in a divergent shape from above to the substrate side Leaving a plurality of silicon nitride films having side surfaces formed;
Removing the first resist film, embedding the silicon nitride film with a silicon oxide film, removing the excess silicon oxide film, and exposing the silicon nitride film;
Forming a second resist film having a second pattern equal to the first pattern on the silicon nitride film;
Using the second resist film as a mask, the silicon oxide film is anisotropically etched by adjusting the selection ratio between the second resist film and the silicon oxide film, and the silicon oxide film is formed on the inclined side surface of the silicon nitride film. Leaving a film and forming a first groove having a side surface inclined in a divergent shape from the substrate side upward;
Removing the second resist film, selectively removing the exposed silicon nitride film, and forming a second groove having a side surface inclined in a divergent shape from above toward the substrate side;
Embedding a metal film in each of the first groove and the second groove, and forming a first wiring and a second wiring separated by the left silicon oxide film;
A method of forming a wiring of a semiconductor device, comprising:
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