JP2008277665A - Electronic element, and method of manufacturing electronic element - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic element using a semiconductor film comprising a wurtzite type crystal having excellent carrier mobility and having excellent electric property, and to provide a method of manufacturing the electronic element. <P>SOLUTION: An electronic element 10 comprises a projection 13, a semiconductor film 14 comprising ZnO, which is a wurtzite type crystal, a gate insulating film 18, a gate electrode 31, and a protective film 20. The force of pulling to the outside of the film is applied to the ZnO film 14 by the projection 13. This allows the c axis length of the ZnO crystal of the ZnO film 14 to extend and the an axis length to be shortened, and therefore improves the carrier mobility of the ZnO film 14. Further, the ZnO film 14 has a compressive residual stress. The gate insulating film 18, the gate electrode 31, and the protective film 20 have a compressive stress, respectively. Therefore, the force of pulling to the outside of the film is further applied to the ZnO film 14, and the carrier mobility of the ZnO film 14 can be improved. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、酸化亜鉛を用いた電子素子及び電子素子の製造方法に関する。   The present invention relates to an electronic device using zinc oxide and a method for manufacturing the electronic device.

従来、多結晶を含む酸化亜鉛(ZnO)結晶は、結晶構造が中心対称性を有しないため圧電特性を有することが知られている。そこで、この圧電効果を利用し、ZnO結晶は各種アクチュエータに利用されている。一方、ZnOはワイドギャップ半導体としても近年注目されており、TFT(Thin Film Transistor)やLED(Light Emitting Diode)、更には透明導電膜等、ZnOを半導体材料として用いるための開発が進められている。また、特許文献1ではZnOを用いてp型半導体結晶を形成する方法が開示されている。   Conventionally, zinc oxide (ZnO) crystals including polycrystals are known to have piezoelectric properties because the crystal structure does not have central symmetry. Therefore, using this piezoelectric effect, ZnO crystals are used in various actuators. On the other hand, ZnO has attracted attention as a wide gap semiconductor in recent years, and development for using ZnO as a semiconductor material such as a thin film transistor (TFT), an LED (Light Emitting Diode), and a transparent conductive film is being promoted. . Patent Document 1 discloses a method of forming a p-type semiconductor crystal using ZnO.

ZnOを用いたTFTやLEDは研究が始まった段階であり、また透明導電膜としての利用も同様である。従って、ZnOの電子デバイスへの応用に関しては未解明な部分が多く、特に先に述べた圧電効果を発現するZnO膜をTFTや透明導電膜、LEDに適用した場合の問題点についてはほとんど議論されていない。このため、どのような因子を制御すれば、性能改善が図られるか、その方向性を探っている段階であるといえる。
特開2002−289918号公報
TFTs and LEDs using ZnO are at the stage where research has begun, and their use as transparent conductive films is also the same. Therefore, there are many unclear parts regarding the application of ZnO to electronic devices. In particular, the problems when the ZnO film that exhibits the piezoelectric effect described above is applied to TFTs, transparent conductive films, and LEDs are almost discussed. Not. For this reason, it can be said that it is the stage which is searching the directionality of what kind of factor should be controlled to improve performance.
JP 2002-289918 A

ところで、TFT、LED等の電子デバイスでは、膜内のキャリア移動などの特性がその性能を左右する。従って、ZnOをTFT等の電子デバイスで用いる場合、ZnO膜内のキャリア移動度を良好なものとする必要がある。   By the way, in electronic devices such as TFT and LED, characteristics such as carrier movement in the film influence the performance. Therefore, when ZnO is used in an electronic device such as a TFT, it is necessary to improve the carrier mobility in the ZnO film.

また、このような要請はウルツ鉱型の結晶構造を有する膜に共通する問題である。   Such a request is a problem common to films having a wurtzite crystal structure.

本発明は上述した実情に鑑みてなされたものであり、良好なキャリア移動度を備えるウルツ鉱型結晶からなる半導体膜を用い、良好な電気的特性を有する電子素子と電子素子の製造方法を提供することを目的とする。   The present invention has been made in view of the above-described circumstances, and provides an electronic device having good electrical characteristics and a method of manufacturing the electronic device using a semiconductor film made of a wurtzite crystal having good carrier mobility. The purpose is to do.

上記目的を達成するため、本発明の第1の観点に係る電子素子は、
ウルツ鉱型結晶からなる半導体膜と、
前記半導体膜の一面上に形成され、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加える外力印加膜と、を備えることを特徴とする。
In order to achieve the above object, an electronic device according to the first aspect of the present invention includes:
A semiconductor film made of wurtzite crystal,
And an external force application film that is formed on one surface of the semiconductor film and applies an external force in a direction to pull the semiconductor film out of the semiconductor film.

前記半導体膜は、内部応力を有してもよい。   The semiconductor film may have internal stress.

前記半導体膜は、前記外力に沿った方向に、前記ウルツ鉱型結晶のc軸が配向してもよい。   In the semiconductor film, the c-axis of the wurtzite crystal may be oriented in a direction along the external force.

前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、c軸長が大きくされ且つa軸長が小さくされてもよい。   The semiconductor film may have a larger c-axis length and a shorter a-axis length than when the external force application film is not formed.

前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、単位胞体積が小さくされてもよい。   The semiconductor film may have a unit cell volume smaller than that in the case where the external force application film is not formed.

前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、膜密度が大きくされてもよい。   The semiconductor film may have a higher film density than the case where the external force application film is not formed.

前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、c/aが大きくされてもよい。   In the semiconductor film, c / a may be increased as compared with the case where the external force application film is not formed.

前記外力印加膜は凸状に形成されており、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えてもよい。   The external force application film is formed in a convex shape, and an external force in a direction of pulling the semiconductor film out of the semiconductor film may be applied by placing the semiconductor film along the external force application film.

前記半導体膜上に形成された絶縁層をさらに備え、
前記絶縁層は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えてもよい。
An insulating layer formed on the semiconductor film;
The insulating layer may apply an external force in a direction that pulls the semiconductor film out of the semiconductor film.

前記絶縁層上に形成された電極をさらに備え、
前記電極は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力を有してもよい。
An electrode formed on the insulating layer;
The electrode may have a stress that applies an external force in a direction to pull the semiconductor film out of the semiconductor film.

前記外力印加膜は、絶縁材料から形成され、平面状に形成されてもよい。   The external force application film may be formed of an insulating material and may be formed in a planar shape.

前記外力印加膜上に形成された電極をさらに備え、
前記電極は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力を有してもよい。
Further comprising an electrode formed on the external force application film,
The electrode may have a stress that applies an external force in a direction to pull the semiconductor film out of the semiconductor film.

前記外力印加膜は、凹状に形成された凹状部を有し、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えてもよい。   The external force application film has a concave portion formed in a concave shape, and applying an external force in a direction to pull the semiconductor film out of the semiconductor film by causing the semiconductor film to follow the external force application film. Good.

前記外力印加膜と、前記半導体膜との間に形成された絶縁層をさらに備え、
前記絶縁層は前記前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、応力を有してもよい。
An insulating layer formed between the external force application film and the semiconductor film;
The insulating layer may have a stress so as to apply an external force in a direction to pull the semiconductor film out of the semiconductor film.

絶縁材料からなる保護膜をさらに備え、
前記保護膜は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、応力を有してもよい。
Further provided with a protective film made of an insulating material,
The protective film may have a stress so as to apply an external force in a direction to pull the semiconductor film out of the semiconductor film.

前記半導体膜は、ZnO膜であってもよい。   The semiconductor film may be a ZnO film.

上記目的を達成するため、本発明の第2の観点に係る電子素子の製造方法は、
ウルツ鉱型結晶からなる半導体膜を形成する半導体膜形成工程と、
前記半導体膜の一面側に形成され、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加える外力印加膜を形成する外力印加膜形成工程と、を備えることを特徴とする。
In order to achieve the above object, a method of manufacturing an electronic device according to the second aspect of the present invention includes:
A semiconductor film forming step of forming a semiconductor film made of wurtzite crystal;
An external force application film forming step of forming an external force application film that is formed on one side of the semiconductor film and applies an external force in a direction of pulling the semiconductor film out of the semiconductor film.

前記半導体膜形成工程では、前記半導体膜が内部応力を有してもよい。   In the semiconductor film forming step, the semiconductor film may have an internal stress.

前記半導体膜は、前記外力に沿った方向に、前記ウルツ鉱型結晶のc軸が配向してもよい。   In the semiconductor film, the c-axis of the wurtzite crystal may be oriented in a direction along the external force.

前記外力印加膜は、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、凸状に形成されてもよい。   The external force application film may be formed in a convex shape so as to apply an external force in a direction of pulling the semiconductor film out of the semiconductor film by placing the semiconductor film along the external force application film.

前記外力印加膜は、絶縁材料からなり、平面状に形成され、
前記外力印加膜形成工程で、前記外力印加膜は前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力が残存するように形成されてもよい。
The external force application film is made of an insulating material and is formed in a planar shape.
In the external force application film forming step, the external force application film may be formed such that a stress that applies an external force in a direction of pulling the semiconductor film out of the semiconductor film remains.

前記外力印加膜は、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、凹状に形成されてもよい。   The external force application film may be formed in a concave shape so as to apply an external force in a direction of pulling the semiconductor film out of the semiconductor film by bringing the semiconductor film along the external force application film.

前記半導体膜は、ZnO膜であってもよい。   The semiconductor film may be a ZnO film.

本発明によれば、半導体膜の膜外へ引っ張る向きの外力を加えることにより、良好なキャリア移動度を備え、良好な電気的特性を備える電子素子及び電子素子の製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, by applying the external force of the direction pulled | pulled out of a semiconductor film, it can provide the electronic device provided with the favorable carrier mobility and the favorable electrical property, and the manufacturing method of an electronic device. .

本発明の実施形態1に係る電子素子と電子素子の製造方法について、以下、図面を参照して説明する。   Hereinafter, an electronic device and a method for manufacturing the electronic device according to Embodiment 1 of the present invention will be described with reference to the drawings.

(実施形態1)
本発明の実施形態1に係る電子素子10を図1に示す。図1は、電子素子10を示す断面図である。本実施形態では電子素子としてTFTを例に挙げて説明する。電子素子10は、例えば液晶表示装置の画素電極に信号を供給するために用いられる。
(Embodiment 1)
An electronic device 10 according to Embodiment 1 of the present invention is shown in FIG. FIG. 1 is a cross-sectional view showing the electronic element 10. In the present embodiment, a TFT will be described as an example of an electronic element. The electronic element 10 is used for supplying a signal to a pixel electrode of a liquid crystal display device, for example.

本実施形態に係る電子素子10は、図1に示すように基板11と、アンダーコート層12と、突起部13、半導体膜(ZnO膜)14と、チャネル領域15と、ソース領域16と、ドレイン領域17と、ゲート絶縁膜18と、層間絶縁膜19と、保護膜20と、ゲート電極31と、ソース電極32と、ドレイン電極33と、を備える。また、電子素子10には、電子素子10が設置される液晶表示装置(図示せず)に所定信号を供給するための透明電極(図示せず)が形成される。   As shown in FIG. 1, the electronic element 10 according to the present embodiment includes a substrate 11, an undercoat layer 12, a protrusion 13, a semiconductor film (ZnO film) 14, a channel region 15, a source region 16, and a drain. The region 17, the gate insulating film 18, the interlayer insulating film 19, the protective film 20, the gate electrode 31, the source electrode 32, and the drain electrode 33 are provided. The electronic element 10 is formed with a transparent electrode (not shown) for supplying a predetermined signal to a liquid crystal display device (not shown) on which the electronic element 10 is installed.

基板11は、例えば無アルカリガラス基板、樹脂基板等から構成される。基板11上にはアンダーコート層12が形成される。なお、基板11としては、サファイア基板、シリコン単結晶基板、その他の絶縁、半絶縁または半導体基板、プラスティックなどの樹脂フィルムならびにそれらの複合体を用いることも可能である。   The substrate 11 is made of, for example, an alkali-free glass substrate, a resin substrate, or the like. An undercoat layer 12 is formed on the substrate 11. As the substrate 11, a sapphire substrate, a silicon single crystal substrate, other insulating, semi-insulating or semiconductor substrates, a resin film such as a plastic, and a composite thereof can also be used.

アンダーコート層12は、基板11の主面上に形成される。アンダーコート層12は、例えば100nmの厚みに形成されたシリコン窒化膜12aと、例えば100nmの厚みでシリコン窒化膜12a上に形成されたシリコン酸化膜12bと、から構成される。アンダーコート層12を形成することによって、レーザ熱処理のような高温熱処理が加えられる場合等のプロセスにおいて基板に含有している不純物が半導体膜等に拡散することを抑止することができ、特性の安定性、良好な信頼性を得ることができる。   The undercoat layer 12 is formed on the main surface of the substrate 11. The undercoat layer 12 includes a silicon nitride film 12a formed with a thickness of 100 nm, for example, and a silicon oxide film 12b formed with a thickness of 100 nm on the silicon nitride film 12a, for example. By forming the undercoat layer 12, it is possible to prevent impurities contained in the substrate from diffusing into the semiconductor film or the like in a process such as when high-temperature heat treatment such as laser heat treatment is applied, and stable characteristics And good reliability can be obtained.

突起部13は、絶縁材料、例えばシリコン酸化膜からなり、アンダーコート層12の上面に形成される。突起部13の上面には、半導体膜(ZnO膜)14が形成される。突起部13は、平面形状が例えば略方形に形成され、厚みは例えば100nmに形成される。詳細に後述するように、本実施形態では突起部13をZnO膜14の下に形成し、ZnO膜14を凸状に変形させることによりZnO膜の法線に略平行となるように膜外へ引っ張る向きの外力をZnO膜に印加し、ZnO膜14のキャリア移動度を向上させることができる。なお、突起部13の形状はZnO膜14に所定の外力を加えることが可能であれば、形状、厚みは上述したものに限られない。   The protrusion 13 is made of an insulating material such as a silicon oxide film, and is formed on the upper surface of the undercoat layer 12. A semiconductor film (ZnO film) 14 is formed on the upper surface of the protrusion 13. The projecting portion 13 has a planar shape, for example, a substantially square shape, and a thickness of, for example, 100 nm. As will be described in detail later, in the present embodiment, the protrusion 13 is formed under the ZnO film 14, and the ZnO film 14 is deformed into a convex shape so as to be substantially parallel to the normal line of the ZnO film. By applying an external force in the pulling direction to the ZnO film, the carrier mobility of the ZnO film 14 can be improved. Note that the shape and thickness of the protrusion 13 are not limited to those described above as long as a predetermined external force can be applied to the ZnO film 14.

半導体膜(ZnO膜)14は、ZnO結晶からなる膜である。半導体膜14は、アンダーコート層12及び突起部13を覆うように形成され、半導体膜14の表面領域には、チャネル領域15とソース領域16とドレイン領域17とが形成される。ZnO膜14は、例えばスパッタ法によって基板上に形成される。この際、本実施形態ではZnO膜14内の残留応力が圧縮応力となるように形成する。ZnO結晶は、図2に示すようにウルツ鉱型結晶構造をとり、単位胞はc軸とa軸によって定義される。この際、ZnO膜は、基板面に対し垂直方向にc軸が配向し、水平方向にa軸が配向する傾向にある。このようなZnO膜14に対し、本実施形態では、圧縮残留応力が生じるようにZnO膜14を形成することによって、詳細に後述するように半導体膜14内のキャリア移動度を高めることができる。さらに、基板面に垂直方向にc軸が配向したZnO膜上に、基板面に垂直方向にZnO膜が凸状に変形し膜内に圧縮応力が生ずるように突起部13を形成することによりこれにより、詳細に後述するように半導体膜14内のキャリア移動度を高めることができる。   The semiconductor film (ZnO film) 14 is a film made of ZnO crystals. The semiconductor film 14 is formed so as to cover the undercoat layer 12 and the protrusions 13, and a channel region 15, a source region 16, and a drain region 17 are formed in the surface region of the semiconductor film 14. The ZnO film 14 is formed on the substrate by, for example, sputtering. At this time, in this embodiment, the residual stress in the ZnO film 14 is formed to be a compressive stress. The ZnO crystal has a wurtzite crystal structure as shown in FIG. 2, and the unit cell is defined by the c axis and the a axis. At this time, the ZnO film tends to have the c-axis oriented in the direction perpendicular to the substrate surface and the a-axis oriented in the horizontal direction. In this embodiment, the carrier mobility in the semiconductor film 14 can be increased by forming the ZnO film 14 so as to generate a compressive residual stress with respect to the ZnO film 14 as described later. Further, the protrusion 13 is formed on the ZnO film whose c-axis is oriented in the direction perpendicular to the substrate surface so that the ZnO film is deformed in a convex shape in the direction perpendicular to the substrate surface and compressive stress is generated in the film. As a result, the carrier mobility in the semiconductor film 14 can be increased as will be described in detail later.

チャネル領域15は、半導体膜14の上面に形成される。チャネル領域15は、ゲート電極に所定の電圧が印加された際、導電型が反転し、チャネルが形成される領域であり、リンやボロン等の不純物が拡散されている。なお、所定の閾値電圧を実現するため、イオン注入法等によって、1013atoms/cm2〜1014atoms/cm2のオーダーのドーピングが施されている。 The channel region 15 is formed on the upper surface of the semiconductor film 14. The channel region 15 is a region where the conductivity type is inverted when a predetermined voltage is applied to the gate electrode, and a channel is formed, and impurities such as phosphorus and boron are diffused. In order to realize a predetermined threshold voltage, doping of the order of 10 13 atoms / cm 2 to 10 14 atoms / cm 2 is performed by an ion implantation method or the like.

ソース領域16は、半導体膜14の表面領域に形成される。ソース領域16には、リン、ボロン等のn型又はp型の不純物が拡散されている。また、ソース領域16の上面にはソース電極32が形成される。   The source region 16 is formed in the surface region of the semiconductor film 14. In the source region 16, n-type or p-type impurities such as phosphorus and boron are diffused. A source electrode 32 is formed on the upper surface of the source region 16.

ドレイン領域17は、半導体膜14の表面領域に形成される。ドレイン領域17には、リン、ボロン等のn型又はp型の不純物が拡散されている。また、ドレイン領域17の上面にはドレイン電極33が形成される。   The drain region 17 is formed in the surface region of the semiconductor film 14. In the drain region 17, n-type or p-type impurities such as phosphorus and boron are diffused. A drain electrode 33 is formed on the upper surface of the drain region 17.

ゲート絶縁膜18は、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜等から構成され、半導体膜14上に形成される。ゲート絶縁膜18上にはゲート電極31(ゲート電極配線)が形成される。また、ゲート絶縁膜18は、例えば100nmの厚みに形成される。また、ゲート絶縁膜18は、例えばスパッタ法、CVD法等によって形成され、残留応力が圧縮応力となるように形成される。このようにゲート絶縁膜18を形成することにより、更にZnO膜14に対してZnO膜14の法線に略平行となるように引っ張る向きの外力を印加することができ、好ましい。また、ゲート絶縁膜18には層間絶縁膜19のコンタクト孔と対応する形状に形成されたコンタクト孔18s、18dが形成されており、コンタクト孔18s、18dにはソース電極32とドレイン電極33とが形成される。   The gate insulating film 18 is made of an insulating material such as a silicon oxide film or a silicon nitride film, and is formed on the semiconductor film 14. A gate electrode 31 (gate electrode wiring) is formed on the gate insulating film 18. The gate insulating film 18 is formed with a thickness of 100 nm, for example. The gate insulating film 18 is formed by, for example, a sputtering method, a CVD method, or the like, and is formed so that the residual stress becomes a compressive stress. By forming the gate insulating film 18 in this way, it is possible to apply an external force in a direction of pulling the ZnO film 14 so as to be substantially parallel to the normal line of the ZnO film 14. The gate insulating film 18 has contact holes 18 s and 18 d formed in a shape corresponding to the contact hole of the interlayer insulating film 19, and a source electrode 32 and a drain electrode 33 are formed in the contact holes 18 s and 18 d. It is formed.

層間絶縁膜19は、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜等から構成され、ゲート絶縁膜18とゲート電極31とを覆うように形成される。層間絶縁膜19には、ソース電極32を形成するためのコンタクト孔19sと、ドレイン電極33を形成するためのコンタクト孔19dと、ゲート引出電極34を形成するためのコンタクト孔19gと、が形成される。層間絶縁膜19は、例えば500nmの厚みに形成される。   The interlayer insulating film 19 is made of an insulating material such as a silicon oxide film or a silicon nitride film, and is formed so as to cover the gate insulating film 18 and the gate electrode 31. In the interlayer insulating film 19, a contact hole 19s for forming the source electrode 32, a contact hole 19d for forming the drain electrode 33, and a contact hole 19g for forming the gate lead electrode 34 are formed. The The interlayer insulating film 19 is formed with a thickness of, for example, 500 nm.

保護膜20は、絶縁材料からなり、層間絶縁膜19と、ソース電極32と、ドレイン電極33と、ゲート引出電極34と、を覆うように形成される。保護膜20の膜厚は例えば500nmに形成される。本実施形態では、保護膜20が圧縮応力を持つように形成されることによって、ZnO膜14に生ずる応力をさらに高めることが可能である。   The protective film 20 is made of an insulating material and is formed so as to cover the interlayer insulating film 19, the source electrode 32, the drain electrode 33, and the gate extraction electrode 34. The thickness of the protective film 20 is formed to 500 nm, for example. In the present embodiment, it is possible to further increase the stress generated in the ZnO film 14 by forming the protective film 20 to have a compressive stress.

ゲート電極31は、導電材料、例えばAl,Ta,W,Mo等から形成され、ゲート絶縁膜18上に形成される。本実施形態では、ゲート電極は例えばスパッタ法で形成される。この際、アルゴンガス圧を10-1レベルと制御することにより、強い圧縮応力を持つ金属膜を形成することが出来る。これにより、ZnO膜に対して、ZnO膜14の法線に略平行となるように膜外へ引っ張る向きの外力を加えることができ好ましい。また、ゲート電極31は例えば150nmの厚みに形成される。このゲート電極31へは、層間絶縁膜19に設けたコンタクト孔19gに形成されたゲート引出電極34から、所定電圧が印加される。 The gate electrode 31 is made of a conductive material such as Al, Ta, W, Mo, etc., and is formed on the gate insulating film 18. In the present embodiment, the gate electrode is formed by sputtering, for example. At this time, a metal film having a strong compressive stress can be formed by controlling the argon gas pressure to 10 −1 level. This is preferable because an external force in a direction of pulling out of the film can be applied to the ZnO film so as to be substantially parallel to the normal line of the ZnO film 14. The gate electrode 31 is formed with a thickness of 150 nm, for example. A predetermined voltage is applied to the gate electrode 31 from a gate extraction electrode 34 formed in a contact hole 19 g provided in the interlayer insulating film 19.

ソース電極32は、導電材料、例えばアルミニウム等から形成され、層間絶縁膜19に設けられたコンタクト孔19sを充填するように形成される。また、ソース電極32は、例えば0.9μmの厚みに形成される。なお、コンタクト孔19sの側壁にはバリア層として、窒化チタン膜が形成されている。   The source electrode 32 is made of a conductive material, such as aluminum, and is formed so as to fill the contact hole 19 s provided in the interlayer insulating film 19. The source electrode 32 is formed with a thickness of, for example, 0.9 μm. A titanium nitride film is formed as a barrier layer on the side wall of the contact hole 19s.

ドレイン電極33は、導電材料、例えばアルミニウム等から形成され、層間絶縁膜19に設けられたコンタクト孔19dを充填するように形成される。また、ドレイン電極33は、例えば0.9μmの厚みに形成される。なお、コンタクト孔19dの側壁にはバリア層として、窒化チタン膜が形成されている。   The drain electrode 33 is made of a conductive material, such as aluminum, and is formed so as to fill the contact hole 19 d provided in the interlayer insulating film 19. The drain electrode 33 is formed with a thickness of, for example, 0.9 μm. A titanium nitride film is formed as a barrier layer on the side wall of the contact hole 19d.

ゲート引出電極34は、導電材料、例えばアルミニウム等から形成され、層間絶縁膜19に設けられたコンタクト孔19gを充填するように形成される。   The gate extraction electrode 34 is formed of a conductive material, such as aluminum, and is formed so as to fill the contact hole 19 g provided in the interlayer insulating film 19.

本実施形態では半導体膜(ZnO膜)14上に、半導体膜14に対して法線に略平行となるように膜外へ引っ張る向きの外力を生ぜしめる絶縁膜を形成する。これにより、以下に述べるように半導体膜14内のキャリア移動度を高めることが可能である。   In the present embodiment, on the semiconductor film (ZnO film) 14, an insulating film that generates an external force in a direction of pulling out of the film is formed so as to be substantially parallel to the normal line to the semiconductor film 14. Thereby, the carrier mobility in the semiconductor film 14 can be increased as described below.

まず、ZnO結晶は、従来知られているように、図2に示すようなウルツ鉱型結晶構造を有する。ウルツ鉱型結晶構造では、結晶単位胞の格子定数cとaとを規定することによって結晶構造が規定される。また、ウルツ鉱型結晶構造の理想構造はc/a=1.633である。ここで、ウルツ鉱型結晶構造は六方晶構造をしており、単位胞はすなわち底面は1辺がaの正三角形でありc軸方向に伸びた柱状構造をしたものが6個集まって一個の単位胞を形成する。また、c軸長とa軸長を求めれば単位胞の容量(体積)を求めることが可能である。また、ウルツ鉱型結晶構造を有するZnO膜の膜密度は、通常の密度と同様に膜の厚さと面積を求めてその体積を求め、その値を膜の質量で割ることにより求められる。したがって膜密度には結晶粒内と粒界部分が含まれる。また結晶欠陥なども包含している。粒界の体積は粒内と比較すると無視できるレベルであるため、単位胞容量と膜密度は完全に対応しないもののほぼ相関する。   First, the ZnO crystal has a wurtzite crystal structure as shown in FIG. 2, as is conventionally known. In the wurtzite crystal structure, the crystal structure is defined by defining the lattice constants c and a of the crystal unit cell. The ideal structure of the wurtzite crystal structure is c / a = 1.633. Here, the wurtzite crystal structure has a hexagonal crystal structure, and the unit cell, that is, the bottom surface is an equilateral triangle with one side a, and six columnar structures extending in the c-axis direction are gathered to form one unit cell. Forms a unit cell. Further, if the c-axis length and the a-axis length are obtained, the capacity (volume) of the unit cell can be obtained. Further, the film density of a ZnO film having a wurtzite crystal structure is obtained by obtaining the thickness and area of the film, obtaining the volume thereof, and dividing the value by the mass of the film in the same manner as the normal density. Therefore, the film density includes the inside of crystal grains and the grain boundary portion. It also includes crystal defects. Since the volume of the grain boundary is negligible compared to the inside of the grain, the unit cell volume and the film density are almost completely correlated although they do not correspond completely.

また、一般にZnO膜はスパッタ法、パルスレーザ蒸着法、分子蒸着法あるいはCVD等の方法で形成される。このような方法で形成されたZnO膜は基板面に垂直な方向にc軸配向し、面内方向にa軸が配向した膜が成長しやすい傾向がある。   In general, the ZnO film is formed by a method such as sputtering, pulse laser vapor deposition, molecular vapor deposition, or CVD. A ZnO film formed by such a method has a c-axis orientation in a direction perpendicular to the substrate surface, and a film having an a-axis orientation in the in-plane direction tends to grow.

一方、先に述べたZnO膜を用いた電子デバイスでは、基板に略平行な面内方向(a軸方向)にキャリアを移動(電流を流す)させて所望の特性を得る。上述したようにZnO膜は基板面に対して垂直な方向にc軸が配向し、水平な方向にa軸が配向する傾向にある。従って、ZnO膜を用いた電子デバイスでは、電子や正孔などの情報担体であるキャリアは主としてc軸に垂直な方向、換言すればZn面内あるいはO面内を移動する。   On the other hand, in the electronic device using the ZnO film described above, desired characteristics are obtained by moving carriers (flowing current) in an in-plane direction (a-axis direction) substantially parallel to the substrate. As described above, the ZnO film tends to have the c-axis oriented in the direction perpendicular to the substrate surface and the a-axis oriented in the horizontal direction. Therefore, in an electronic device using a ZnO film, carriers that are information carriers such as electrons and holes move mainly in a direction perpendicular to the c-axis, in other words, in the Zn plane or the O plane.

従って、キャリアの移動をしやすくするには、Zn面あるいはO面内の各元素間距離を狭めて電子雲の重なりを多くすること、またZn−O間距離を広げて相手方分極元素からの面内移動キャリアへの影響を少なくすればよい。すなわち格子定数cを大きく、格子定数aを小さくすればよい。上述したように、ZnO膜は、基板面に対して垂直方向(法線方向)にc軸が、水平方向にa軸が配向しやすい傾向を有する。   Therefore, in order to facilitate the movement of carriers, the distance between each element in the Zn plane or O plane is reduced to increase the overlap of electron clouds, and the distance from the oppositely polarized element is increased by increasing the distance between Zn-O. The influence on the inner mobile carrier may be reduced. That is, the lattice constant c may be increased and the lattice constant a may be decreased. As described above, the ZnO film has a tendency that the c-axis is easily oriented in the vertical direction (normal direction) to the substrate surface and the a-axis is oriented in the horizontal direction.

そこで、本実施形態では、ZnO膜14に対して膜外へ引っ張る向きの外力、好ましくは基板面の法線方向に引っ張る向きの外力を印加するよう凸状に突起部13を形成する。換言すれば、突起部13は、基板面の法線方向、つまりc軸に略平行な方向に力を与える。一般に、膜に引張応力を与えるように外力を与えると膜は体積が膨らんで密度が低下すると考えられる。しかし、本実施の形態のようにc軸に略平行な方向に力を与えるよう突起部13を形成し、ZnO膜14を上に凸となるように変形させることにより、ZnO膜14に引張応力を生ぜしめると、c軸長が伸び、a軸長が縮み、c/aが増加することが明らかとなった。また、この際、ZnO膜の単位胞体積が減少し、膜密度が減少する。また、詳細に後述するようにc/aの値は、ZnO膜を変形させなかった場合と比較し、ウルツ鉱型結晶構造の理想値である1.633に近づく。このように、c軸長が伸び、a軸長が縮むことによってZn面、O面の隣接する原子間の原子雲の重なりが増加し、よりZn面、O面をキャリアが移動しやすくなる。つまりZnO膜の抵抗値を下げることができ、また換言すればキャリア移動度を高めることが可能となる。これは、抵抗率とキャリア移動度との間には、抵抗率ρ、キャリア密度n、キャリア移動度μ、電子の電荷eとした場合、
(式1)
1/ρ=n・e・μ
が成立する点からも明らかである。
Therefore, in the present embodiment, the protruding portion 13 is formed in a convex shape so as to apply an external force in the direction of pulling out of the ZnO film 14, preferably in a direction of pulling in the normal direction of the substrate surface. In other words, the protrusion 13 applies a force in the normal direction of the substrate surface, that is, in a direction substantially parallel to the c-axis. In general, it is considered that when an external force is applied so as to apply a tensile stress to the film, the film expands in volume and the density decreases. However, as in this embodiment, the protrusion 13 is formed so as to apply a force in a direction substantially parallel to the c-axis, and the ZnO film 14 is deformed so as to protrude upward, whereby the tensile stress is applied to the ZnO film 14. As a result, the c-axis length is increased, the a-axis length is decreased, and c / a is increased. At this time, the unit cell volume of the ZnO film is reduced and the film density is reduced. As will be described in detail later, the value of c / a approaches 1.633, which is the ideal value of the wurtzite crystal structure, as compared with the case where the ZnO film is not deformed. As described above, when the c-axis length is extended and the a-axis length is reduced, the overlap of atomic clouds between adjacent atoms of the Zn plane and the O plane is increased, and carriers are more easily moved on the Zn plane and the O plane. That is, the resistance value of the ZnO film can be reduced, and in other words, the carrier mobility can be increased. This is because the resistivity ρ, the carrier density n, the carrier mobility μ, and the electron charge e between the resistivity and the carrier mobility,
(Formula 1)
1 / ρ = n ・ e ・ μ
It is clear from the point that

このように、本実施形態によればアンダーコート層12の上に凸状の突起部13を形成することによって、ZnO膜14の抵抗値を下げることができ、また換言すればキャリア移動度を高めることが可能となる。また、本実施形態ではZnO膜内に残留圧縮応力が生ずるように、ZnO膜を形成することにより、さらにキャリア移動度を高めることができる。さらに、本実施形態では、ゲート絶縁膜、ゲート電極、保護膜をZnO膜の膜外へ引っ張る向きの外力、好ましくは法線に略平行となる外力を印加できるように形成することにより、更にキャリア移動度を高めることができる。   Thus, according to this embodiment, by forming the convex protrusion 13 on the undercoat layer 12, the resistance value of the ZnO film 14 can be lowered, in other words, the carrier mobility is increased. It becomes possible. In this embodiment, the carrier mobility can be further increased by forming the ZnO film so that the residual compressive stress is generated in the ZnO film. Furthermore, in this embodiment, the carrier is further formed by forming an external force in a direction in which the gate insulating film, the gate electrode, and the protective film are pulled out of the ZnO film, preferably an external force substantially parallel to the normal line. Mobility can be increased.

次に、本発明の実施形態1に係る電子素子の製造方法について、図3乃至図5を用いて説明する。   Next, a method for manufacturing an electronic element according to Embodiment 1 of the present invention will be described with reference to FIGS.

まず、例えば図3(a)に示すように、無アルカリガラス基板からなる基板11を用意する。この基板11の一主面上に、例えばCVD(Chemical Vapor Deposition)法等によってシリコン窒化膜12aを、例えば100nmの厚みで形成する。さらにシリコン窒化膜12a上に、例えばCVD法等によってシリコン酸化膜12bを、例えば100nmの厚みで形成する。これにより図3(b)に示すように、アンダーコート層12が形成される。   First, for example, as shown in FIG. 3A, a substrate 11 made of an alkali-free glass substrate is prepared. On one main surface of the substrate 11, a silicon nitride film 12a is formed with a thickness of, for example, 100 nm by, for example, a CVD (Chemical Vapor Deposition) method. Further, a silicon oxide film 12b is formed on the silicon nitride film 12a with a thickness of, for example, 100 nm by, eg, CVD. Thereby, the undercoat layer 12 is formed as shown in FIG.

次に、アンダーコート層12の上面に、例えばCVD法によって、シリコン酸化膜を例えば150nmの厚みに形成する。続いて、フォトリソグラフィ、ウエットエッチング等によって、図3(c)に示すように突起部13を形成する。   Next, a silicon oxide film having a thickness of, for example, 150 nm is formed on the upper surface of the undercoat layer 12 by, eg, CVD. Subsequently, the protrusion 13 is formed by photolithography, wet etching or the like as shown in FIG.

続いて、アンダーコート層12及び突起部13上に、例えばスパッタ法によって、図4(d)に示すようにZnO膜14を例えば100nmの厚みに形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を10-1Paレベルに設定することによって、ZnO膜14内に圧縮残留応力を生じさせる。なお、所望の圧縮残留応力を生じさせることができれば、ガス圧はこれに限られない。 Subsequently, a ZnO film 14 is formed to a thickness of, for example, 100 nm on the undercoat layer 12 and the protruding portion 13 by, for example, sputtering as shown in FIG. 4D. At this time, compressive residual stress is generated in the ZnO film 14 by setting the gas pressure of the argon gas used in the sputtering method to a level of 10 −1 Pa. The gas pressure is not limited to this as long as a desired compressive residual stress can be generated.

次に、ZnO膜14の所定領域に、イオン注入法等を用い、不純物を導入しチャネル領域15と、ソース領域16と、ドレイン領域17とを形成する。   Next, an impurity is introduced into a predetermined region of the ZnO film 14 by using an ion implantation method or the like to form a channel region 15, a source region 16, and a drain region 17.

次にZnO膜14上に、CVD法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなるゲート絶縁膜18を図4(e)に示すように形成する。ゲート絶縁膜18は、例えば100nmの厚みに形成される。   Next, a gate insulating film 18 made of an insulating material such as a silicon oxide film, a silicon nitride film, or a composite thereof is formed on the ZnO film 14 by CVD or the like as shown in FIG. . The gate insulating film 18 is formed with a thickness of 100 nm, for example.

続いて、ゲート絶縁膜18上に、導電材料、例えばAl,Ta,W,Mo等からなる金属膜をスパッタ法等によって形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を10-1Paレベルに設定することによって、金属膜中に圧縮応力を生ぜしめることが可能となる。続いて、フォトリソグラフィ、ドライエッチング又はウエットエッチング等によって、所定パターンに金属膜を加工し、図4(f)に示すようにゲート電極31を形成する。 Subsequently, a metal film made of a conductive material such as Al, Ta, W, or Mo is formed on the gate insulating film 18 by sputtering or the like. At this time, it is possible to generate a compressive stress in the metal film by setting the gas pressure of argon gas used in the sputtering method to a level of 10 −1 Pa. Subsequently, the metal film is processed into a predetermined pattern by photolithography, dry etching, wet etching, or the like to form the gate electrode 31 as shown in FIG.

次に、ゲート絶縁膜18及びゲート電極31上に、CVD法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなる図5(g)に示すように層間絶縁膜19を形成する。層間絶縁膜19は、例えば150nmの厚みに形成される。   Next, as shown in FIG. 5G, an insulating material such as a silicon oxide film, a silicon nitride film, or a composite thereof is formed on the gate insulating film 18 and the gate electrode 31 by a CVD method or the like. An insulating film 19 is formed. The interlayer insulating film 19 is formed with a thickness of 150 nm, for example.

次に、層間絶縁膜19の所定箇所に、フォトリソグラフィ、エッチング等によってコンタクト孔19s、19d、19gを形成する。これと同時に、ゲート絶縁膜18の所定箇所に、コンタクト孔18s、18dを形成する。続いて、スパッタ法等によって、導電材料、例えばアルミニウムからなる金属膜を、各コンタクト孔19s、19d、19g、18s、18dを充填するように形成する。次に、この金属膜を所定のパターンが残存するように除去し、ソース電極32と、ドレイン電極33と、ゲート引出電極34とを形成する。   Next, contact holes 19s, 19d, and 19g are formed at predetermined positions of the interlayer insulating film 19 by photolithography, etching, or the like. At the same time, contact holes 18 s and 18 d are formed at predetermined locations on the gate insulating film 18. Subsequently, a metal film made of a conductive material such as aluminum is formed by sputtering or the like so as to fill the contact holes 19s, 19d, 19g, 18s, and 18d. Next, the metal film is removed so that a predetermined pattern remains, and a source electrode 32, a drain electrode 33, and a gate lead electrode 34 are formed.

続いて、層間絶縁膜19と、ソース電極32と、ドレイン電極33と、ゲート引出電極34と、を覆うように絶縁材料からなり、圧縮応力を有する保護膜20を形成する。
以上の工程から、図5(h)に示すように電子素子10が製造される。
Subsequently, a protective film 20 made of an insulating material and having a compressive stress is formed so as to cover the interlayer insulating film 19, the source electrode 32, the drain electrode 33, and the gate extraction electrode 34.
From the above steps, the electronic device 10 is manufactured as shown in FIG.

上述したように、本実施形態では、突起部13を形成することにより、ZnO膜14を膜外へと引っ張る外力、より好ましくはZnO膜14の法線方向に略水平に膜外に引っ張る方向に力を印加することが可能となる。これにより、ZnO膜14のZnO結晶のc軸が延び、a軸が縮むことによってZnO膜14内のキャリア移動度を向上させることができる。   As described above, in the present embodiment, by forming the protrusions 13, an external force that pulls the ZnO film 14 out of the film, more preferably in a direction that pulls out of the film substantially horizontally in the normal direction of the ZnO film 14. A force can be applied. Thereby, the c-axis of the ZnO crystal of the ZnO film 14 extends and the a-axis contracts, whereby the carrier mobility in the ZnO film 14 can be improved.

また、本実施形態では、ZnO膜14を形成する際、ガス圧等を制御することによりZnO膜14に残留する応力を圧縮応力とすることができ、さらにZnO膜14のキャリア移動度を向上させることができる。さらに、ゲート絶縁膜18と、ゲート電極31と、保護膜20とを形成する際に成膜条件をコントロールし、ZnO膜14を膜外へと引っ張る外力、より好ましくはZnO膜14の法線方向に略水平に膜外に引っ張る方向に力を印加することが可能なように応力を残留させることにより、さらにZnO膜14のキャリア移動度を向上させることができる。   Further, in this embodiment, when the ZnO film 14 is formed, the stress remaining in the ZnO film 14 can be made a compressive stress by controlling the gas pressure and the like, and the carrier mobility of the ZnO film 14 is further improved. be able to. Further, when forming the gate insulating film 18, the gate electrode 31, and the protective film 20, the deposition conditions are controlled, and an external force that pulls the ZnO film 14 out of the film, more preferably the normal direction of the ZnO film 14. The carrier mobility of the ZnO film 14 can be further improved by allowing the stress to remain so that a force can be applied in the direction of being pulled out of the film substantially horizontally.

(実施形態2)
本発明の実施形態2に係る電子素子40を図6に示す。本実施形態の電子素子40が上述した実施形態1と異なるのは、実施形態1の電子素子10では、ZnO膜14上にZnO膜に圧縮応力を生じさせる突起部13をZnO膜14上に備えているが、実施形態2では突起部13を省略する点にある。実施形態1と共通する部分については詳細な説明を省略する。
(Embodiment 2)
An electronic device 40 according to Embodiment 2 of the present invention is shown in FIG. The electronic device 40 of the present embodiment is different from the above-described first embodiment in that the electronic device 10 of the first embodiment includes a protrusion 13 on the ZnO film 14 that generates compressive stress on the ZnO film 14. However, in the second embodiment, the protrusion 13 is omitted. Detailed description of portions common to the first embodiment will be omitted.

本実施形態の電子素子40は、図6に示すように、基板11と、アンダーコート層12と、半導体膜(ZnO膜)14と、チャネル領域15と、ソース領域16と、ドレイン領域17と、ゲート絶縁膜18と、層間絶縁膜19と、保護膜20と、ゲート電極31と、ソース電極32と、ドレイン電極33と、を備える。   As shown in FIG. 6, the electronic device 40 of the present embodiment includes a substrate 11, an undercoat layer 12, a semiconductor film (ZnO film) 14, a channel region 15, a source region 16, a drain region 17, A gate insulating film 18, an interlayer insulating film 19, a protective film 20, a gate electrode 31, a source electrode 32, and a drain electrode 33 are provided.

本実施形態の電子素子40では、ZnO膜14は平坦に形成されているが、ZnO膜14そのものに生ずる圧縮残留応力と、ZnO膜14の上面に形成されるゲート絶縁膜18の有する圧縮応力と、ゲート電極31に有する圧縮応力と、保護膜20の有する圧縮応力と、の少なくともいずれか一つ、またはこれらを組み合わせることによって、ZnO膜14を膜外へと引っ張る外力、より好ましくはZnO膜14の法線方向に略水平に膜外へ引っ張る力を加えることができ、ZnO膜14中のキャリア移動度を高めることができる。   In the electronic device 40 of this embodiment, the ZnO film 14 is formed flat, but the compressive residual stress generated in the ZnO film 14 itself and the compressive stress of the gate insulating film 18 formed on the upper surface of the ZnO film 14 The external force that pulls the ZnO film 14 out of the film by combining at least one of the compressive stress of the gate electrode 31 and the compressive stress of the protective film 20 or a combination thereof, more preferably the ZnO film 14. A force pulling out of the film substantially horizontally in the normal direction can be applied, and the carrier mobility in the ZnO film 14 can be increased.

(実施形態3)
実施形態3に係る電子素子50を図7に示す。本実施形態の電子素子が実施形態1及び2と異なる点は、電子素子の製造方法にある。実施形態1と共通する部分については同一の引用番号を付し、詳細な説明は省略する。
(Embodiment 3)
An electronic element 50 according to Embodiment 3 is shown in FIG. The electronic device of this embodiment is different from the first and second embodiments in the method for manufacturing the electronic device. Portions common to the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

電子素子50は、図7に示すように、基板11と、アンダーコート層12と、突起部13、半導体膜(ZnO膜)14と、チャネル領域15と、ソース領域16と、ドレイン領域17と、ゲート絶縁膜51と、層間絶縁膜19と、保護膜20と、ゲート電極31と、ソース電極52と、ドレイン電極53と、ゲート引き出し電極34と、ソース配線56と、ドレイン配線57と、を備える。   As shown in FIG. 7, the electronic element 50 includes a substrate 11, an undercoat layer 12, a protrusion 13, a semiconductor film (ZnO film) 14, a channel region 15, a source region 16, a drain region 17, A gate insulating film 51, an interlayer insulating film 19, a protective film 20, a gate electrode 31, a source electrode 52, a drain electrode 53, a gate lead electrode 34, a source wiring 56, and a drain wiring 57 are provided. .

本実施の形態では、詳細に後述するようにゲート電極と、ソース電極、ドレイン電極との形成の順序が異なる。このため、本実施形態の電子素子50では、ソース電極52は、ゲート絶縁膜51下に形成されており、ソース電極52にはゲート絶縁膜51に設けられたコンタクト孔51sを充填するように形成されたソース配線56を介して電圧が印加される。また、ドレイン電極53も、同様にゲート絶縁膜51下に形成されており、ドレイン電極53にはゲート絶縁膜51に設けられたコンタクト孔51dを充填するように形成されたドレイン配線57を介して電圧が印加される。   In this embodiment, as will be described in detail later, the order of formation of the gate electrode, the source electrode, and the drain electrode is different. For this reason, in the electronic device 50 of this embodiment, the source electrode 52 is formed under the gate insulating film 51, and the source electrode 52 is formed so as to fill the contact hole 51 s provided in the gate insulating film 51. A voltage is applied through the source wiring 56 formed. Similarly, the drain electrode 53 is also formed under the gate insulating film 51, and the drain electrode 53 is connected via a drain wiring 57 formed so as to fill a contact hole 51 d provided in the gate insulating film 51. A voltage is applied.

また、ゲート絶縁膜51は、ZnO膜14及びソース電極52及びドレイン電極53を覆うように形成される。   The gate insulating film 51 is formed so as to cover the ZnO film 14, the source electrode 52, and the drain electrode 53.

次に、本発明の実施形態3にかかる電子素子の製造方法について図8及び9を用いて説明する。   Next, the manufacturing method of the electronic device concerning Embodiment 3 of this invention is demonstrated using FIG.

まず、例えば無アルカリガラス基板からなる基板11を用意する。この基板11の一主面上に、シリコン窒化膜12aとシリコン酸化膜12bとを、形成しアンダーコート層12を形成する。次に、アンダーコート層12の上面に、例えばCVD法によって、シリコン酸化膜を例えば150nmの厚みに形成する。続いて、フォトリソグラフィ、ウエットエッチング等によって、図8(a)に示すように突起部13を形成する。   First, for example, a substrate 11 made of an alkali-free glass substrate is prepared. On one main surface of the substrate 11, a silicon nitride film 12a and a silicon oxide film 12b are formed to form an undercoat layer 12. Next, a silicon oxide film having a thickness of, for example, 150 nm is formed on the upper surface of the undercoat layer 12 by, eg, CVD. Subsequently, as shown in FIG. 8A, the protrusion 13 is formed by photolithography, wet etching, or the like.

続いて、アンダーコート層12及び突起部13上に、例えばスパッタ法によって、図8(b)に示すようにZnO膜14を例えば100nmの厚みに形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を10-1Paレベルに設定することによって、ZnO膜14内に圧縮残留応力を生じさせる。なお、所望の圧縮残留応力を生じさせることができれば、ガス圧はこれに限られない。 Subsequently, a ZnO film 14 is formed to a thickness of, for example, 100 nm on the undercoat layer 12 and the protruding portion 13 by, for example, sputtering, as shown in FIG. 8B. At this time, compressive residual stress is generated in the ZnO film 14 by setting the gas pressure of the argon gas used in the sputtering method to a level of 10 −1 Pa. The gas pressure is not limited to this as long as a desired compressive residual stress can be generated.

次に、ZnO膜14の所定領域に、イオン注入法等を用い、不純物を導入しチャネル領域15と、ソース領域16と、ドレイン領域17とを形成する。   Next, an impurity is introduced into a predetermined region of the ZnO film 14 by using an ion implantation method or the like to form a channel region 15, a source region 16, and a drain region 17.

次にZnO膜14上に、導電材料、例えばAl,Ta,W,Mo等からなる金属膜をスパッタ法等によって形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を10-1Paレベルに設定することによって、金属膜中に圧縮応力を生ぜしめることが可能となる。続いて、フォトリソグラフィ、ドライエッチング又はウエットエッチング等によって、所定パターンに金属膜を加工し、図8(b)に示すようにソース電極52及びドレイン電極53を形成する。 Next, a metal film made of a conductive material such as Al, Ta, W, or Mo is formed on the ZnO film 14 by sputtering or the like. At this time, it is possible to generate a compressive stress in the metal film by setting the gas pressure of argon gas used in the sputtering method to a level of 10 −1 Pa. Subsequently, the metal film is processed into a predetermined pattern by photolithography, dry etching, wet etching, or the like, and the source electrode 52 and the drain electrode 53 are formed as shown in FIG.

続いて、スパッタ法、CVD法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなるゲート絶縁膜51を、図8(c)に示すようにソース電極52とドレイン電極53とZnO膜14を覆うように形成する。   Subsequently, a gate insulating film 51 made of an insulating material such as a silicon oxide film, a silicon nitride film, or a composite of these is formed by sputtering or CVD, as shown in FIG. The drain electrode 53 and the ZnO film 14 are formed so as to cover them.

続いて、ゲート絶縁膜18上に、導電材料、例えばAl,Ta,W,Mo等からなる金属膜をスパッタ法等によって形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を10-1Paレベルに設定することによって、金属膜中に圧縮応力を生ぜしめることが可能となる。続いて、フォトリソグラフィ、ドライエッチング又はウエットエッチング等によって、所定パターンに金属膜を加工し、図9(d)に示すようにゲート電極31を形成する。 Subsequently, a metal film made of a conductive material such as Al, Ta, W, or Mo is formed on the gate insulating film 18 by sputtering or the like. At this time, it is possible to generate a compressive stress in the metal film by setting the gas pressure of argon gas used in the sputtering method to a level of 10 −1 Pa. Subsequently, the metal film is processed into a predetermined pattern by photolithography, dry etching, wet etching, or the like, and a gate electrode 31 is formed as shown in FIG.

次に、ゲート絶縁膜51及びゲート電極31上に、CVD法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなる層間絶縁膜19を形成する。   Next, an interlayer insulating film 19 made of an insulating material such as a silicon oxide film, a silicon nitride film, or a composite thereof is formed on the gate insulating film 51 and the gate electrode 31 by a CVD method or the like.

次に、ゲート絶縁膜51の所定箇所及び層間絶縁膜19の所定箇所に、フォトリソグラフィ、エッチング等によってコンタクト孔51s、51d、19gを形成する。続いて、スパッタ法等によって、導電材料、例えばアルミニウムからなる金属膜を、各コンタクト孔51s、51d、19gを充填するように形成する。次に、この金属膜を所定のパターンが残存するように除去し、ソース配線56と、ドレイン配線57と、ゲート引出電極34とを形成する。   Next, contact holes 51 s, 51 d, and 19 g are formed at predetermined locations on the gate insulating film 51 and predetermined locations on the interlayer insulating film 19 by photolithography, etching, or the like. Subsequently, a metal film made of a conductive material such as aluminum is formed by sputtering or the like so as to fill the contact holes 51s, 51d, and 19g. Next, the metal film is removed so that a predetermined pattern remains, and a source wiring 56, a drain wiring 57, and a gate extraction electrode 34 are formed.

続いて、層間絶縁膜19と、ソース電極52と、ドレイン電極53と、ゲート引出電極34と、を覆うように絶縁材料からなり、圧縮応力を有する保護膜20を形成する。
以上の工程から、図9(e)に示すように電子素子50が製造される。
Subsequently, a protective film 20 made of an insulating material and having compressive stress is formed so as to cover the interlayer insulating film 19, the source electrode 52, the drain electrode 53, and the gate extraction electrode 34.
From the above steps, the electronic device 50 is manufactured as shown in FIG.

(実施形態4)
本発明の実施形態4に係る電子素子60を図10を用いて説明する。本実施形態の電子素子が上述した実施形態1〜3と異なるのは、実施形態1〜3では電子素子としてトップゲート型のTFTを例に挙げて説明したが、本実施形態ではボトムゲート型のTFTである点にある。上述した各実施形態と共通する部分については同一の引用番号を付し、詳細な説明は省略する。
(Embodiment 4)
An electronic element 60 according to Embodiment 4 of the present invention will be described with reference to FIG. The electronic device of the present embodiment is different from the above-described first to third embodiments. In the first to third embodiments, the top gate type TFT has been described as an example of the electronic device, but in this embodiment, the bottom gate type TFT is used. It is a TFT. Portions common to the above-described embodiments are assigned the same reference numerals, and detailed descriptions thereof are omitted.

本実施形態に係る電子素子60は、図10に示すように基板11と、アンダーコート層12と、凹状部63と、ZnO膜64と、チャネル領域65と、ソース領域66と、ドレイン領域67と、ゲート絶縁膜68と、保護膜70と、ゲート電極71と、ソース電極72と、ドレイン電極73と、を備える。   As shown in FIG. 10, the electronic device 60 according to the present embodiment includes a substrate 11, an undercoat layer 12, a recessed portion 63, a ZnO film 64, a channel region 65, a source region 66, and a drain region 67. A gate insulating film 68, a protective film 70, a gate electrode 71, a source electrode 72, and a drain electrode 73.

基板11は、例えば無アルカリガラス基板、樹脂基板等から構成される。基板11上には、シリコン酸化膜12aとシリコン窒化膜12bとを有するアンダーコート層12が形成される。   The substrate 11 is made of an alkali-free glass substrate, a resin substrate, or the like, for example. On the substrate 11, an undercoat layer 12 having a silicon oxide film 12a and a silicon nitride film 12b is formed.

凹状部63は、アンダーコート層12の上に形成され、絶縁材料、例えばシリコン酸化膜からなる。凹状部63は、例えば150nmの厚みに形成される。また、凹状部63は、平面形状が例えば方形、断面形状が台形の開口63aを有する。また、開口63a内および凹状部63の上面に、例えばスパッタ法によって、Al,Ta,W,Moなどの金属膜を150nm堆積し、続いて、フォトリソグラフィ、ウエットエッチング等によって、ゲート電極71が形成される。   The concave portion 63 is formed on the undercoat layer 12 and is made of an insulating material such as a silicon oxide film. The concave portion 63 is formed with a thickness of 150 nm, for example. Further, the concave portion 63 has an opening 63a having a square shape in a plan view and a trapezoidal shape in cross section. Further, a metal film of Al, Ta, W, Mo or the like is deposited by 150 nm, for example, by sputtering in the opening 63a and the upper surface of the concave portion 63, and then the gate electrode 71 is formed by photolithography, wet etching, or the like. Is done.

次に、ゲート電極71及び凹状部63上に、CVD法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなるゲート絶縁膜68を図10に示すように形成する。ゲート絶縁膜68は、例えば100nmの厚みに形成される。また、ゲート絶縁膜68は、残留応力が引張応力となるように形成される。これにより、後述の凹状部63と併せて、ZnO膜64にさらに引張応力を生じさせることができる。   Next, a gate insulating film 68 made of an insulating material such as a silicon oxide film, a silicon nitride film, or a composite thereof is formed on the gate electrode 71 and the concave portion 63 by CVD or the like as shown in FIG. Form. The gate insulating film 68 is formed with a thickness of 100 nm, for example. The gate insulating film 68 is formed so that the residual stress becomes a tensile stress. Thereby, a tensile stress can be further generated in the ZnO film 64 together with a concave portion 63 described later.

本実施形態は、ボトムゲート型のTFTであるため、次に、ZnO結晶からなる半導体膜(ZnO膜)64が、例えばスパッタ法によって、ゲート絶縁膜68を覆うように形成される。また、半導体膜64の表面領域には、チャネル領域65とソース領域66とドレイン領域67とが形成される。この際、本実施形態では、実施形態1とは異なり、ZnO膜64内の残留応力が引張応力となるように形成する。なお、ZnO膜64のZnO結晶は基板面に対し垂直方向にc軸が水平方向にa軸が配向する点は実施形態1と同様である。   Since this embodiment is a bottom-gate TFT, a semiconductor film (ZnO film) 64 made of ZnO crystal is next formed to cover the gate insulating film 68 by, for example, sputtering. A channel region 65, a source region 66, and a drain region 67 are formed in the surface region of the semiconductor film 64. At this time, in this embodiment, unlike the first embodiment, the residual stress in the ZnO film 64 is formed to be a tensile stress. The ZnO crystal of the ZnO film 64 is the same as in the first embodiment in that the c-axis is oriented in the direction perpendicular to the substrate surface and the a-axis is oriented in the horizontal direction.

また、上述の凹状部63は、実施形態1の突起部13に対応するものであり、凹状部63上に形成されるゲート電極71並びにゲート絶縁膜68を凹状とし、この凹状とされたゲート絶縁膜68上に形成されるZnO膜64に引張応力を生じさせる機能を有する。このように、この凹状部63によりZnO膜64に引張応力を生じさせることができ、ZnO膜64内のキャリア移動度を向上させることができる。なお、凹状部63の形状はZnO膜64に所定の引張応力を生ぜしめることが可能であれば、形状、厚みは上述したものに限られない。   The concave portion 63 described above corresponds to the protruding portion 13 of the first embodiment, and the gate electrode 71 and the gate insulating film 68 formed on the concave portion 63 are concave, and the gate insulation formed into the concave shape. The ZnO film 64 formed on the film 68 has a function of generating a tensile stress. In this way, tensile stress can be generated in the ZnO film 64 by the concave portion 63, and carrier mobility in the ZnO film 64 can be improved. The shape and thickness of the concave portion 63 are not limited to those described above as long as a predetermined tensile stress can be generated in the ZnO film 64.

チャネル領域65は、半導体膜64の表面領域に形成される。チャネル領域65は、ゲート電極71に所定の電圧が印加された際、導電型が反転し、チャネルが形成される領域であり、リンやボロン等の不純物が拡散されている。なお、所定の閾値電圧を実現するため、イオン注入法等によって、1013atoms/cm2〜1014atoms/cm2のオーダーのドーピングが施されている。 The channel region 65 is formed in the surface region of the semiconductor film 64. The channel region 65 is a region where the conductivity type is inverted when a predetermined voltage is applied to the gate electrode 71 and a channel is formed, and impurities such as phosphorus and boron are diffused. In order to realize a predetermined threshold voltage, doping of the order of 10 13 atoms / cm 2 to 10 14 atoms / cm 2 is performed by an ion implantation method or the like.

ソース領域66は、半導体膜64の表面領域に形成される。ソース領域66には、リン、ボロン等のn型又はp型の不純物が拡散されている。また、ソース領域66の上面にはソース電極72が形成される。   The source region 66 is formed in the surface region of the semiconductor film 64. In the source region 66, n-type or p-type impurities such as phosphorus and boron are diffused. A source electrode 72 is formed on the upper surface of the source region 66.

ドレイン領域67は、半導体膜64の表面領域に形成される。ドレイン領域67には、リン、ボロン等のn型又はp型の不純物が拡散されている。また、ドレイン領域67の上面にはドレイン電極73が形成される。   The drain region 67 is formed in the surface region of the semiconductor film 64. In the drain region 67, n-type or p-type impurities such as phosphorus and boron are diffused. A drain electrode 73 is formed on the upper surface of the drain region 67.

保護膜70は、絶縁材料からなり、ZnO膜64と、ソース電極72と、ドレイン電極73と、を覆うように形成される。保護膜70の膜厚は例えば500nmに形成される。本実施形態では、保護膜70が引張応力を持つように形成されることによって、ZnO膜64に生ずる応力をさらに高めることが可能である。   The protective film 70 is made of an insulating material and is formed so as to cover the ZnO film 64, the source electrode 72, and the drain electrode 73. The thickness of the protective film 70 is formed to 500 nm, for example. In the present embodiment, the protective film 70 is formed to have a tensile stress, whereby the stress generated in the ZnO film 64 can be further increased.

ゲート電極71は、導電材料、例えばAl,Ta,W,Mo等から形成され、アンダーコート層12と凹状部63との上に形成される。本実施形態では、ゲート電極71は例えばスパッタ法で形成される。この際、例えば、アルゴンガス圧を10-1レベルと制御することにより、強い引張応力を持つ金属膜を形成することが出来る。これにより、ZnO膜64に生じる応力がさらに強くなる。また、ゲート電極71は例えば150nmの厚みに形成される。なお、本実施形態の構造では、ゲート電極71の有する残留応力にこだわらなくともよい。 The gate electrode 71 is made of a conductive material such as Al, Ta, W, Mo, etc., and is formed on the undercoat layer 12 and the concave portion 63. In the present embodiment, the gate electrode 71 is formed by sputtering, for example. At this time, for example, a metal film having a strong tensile stress can be formed by controlling the argon gas pressure to 10 −1 level. Thereby, the stress generated in the ZnO film 64 is further increased. The gate electrode 71 is formed with a thickness of 150 nm, for example. In the structure of this embodiment, the residual stress of the gate electrode 71 need not be concerned.

ソース電極72は、導電材料、例えばアルミニウム等から形成され、ソース領域66上に形成される。また、ソース電極72は、例えば0.9μmの厚みに形成される。   The source electrode 72 is made of a conductive material such as aluminum and is formed on the source region 66. The source electrode 72 is formed with a thickness of, for example, 0.9 μm.

ドレイン電極73は、導電材料、例えばアルミニウム等から形成され、ドレイン領域67上に形成される。また、ドレイン電極73は、例えば0.9μmの厚みに形成される。   The drain electrode 73 is made of a conductive material, such as aluminum, and is formed on the drain region 67. The drain electrode 73 is formed with a thickness of, for example, 0.9 μm.

本実施形態では、アンダーコート層12上に、開口63aを有する凹状部63を形成することにより、この上に形成されるZnO膜64を下に凸に変形させることができ、ZnO膜64を膜外へと引っ張る外力、より好ましくはZnO膜14の法線方向に略水平に引っ張る力を印加することができる。これにより上述した実施形態1と同様にZnO膜64内のキャリア移動度を高めることが可能である。   In the present embodiment, by forming the concave portion 63 having the opening 63a on the undercoat layer 12, the ZnO film 64 formed thereon can be deformed downward and the ZnO film 64 is formed as a film. An external force that pulls outward, more preferably a force that pulls substantially horizontally in the normal direction of the ZnO film 14 can be applied. As a result, the carrier mobility in the ZnO film 64 can be increased as in the first embodiment.

また、本実施形態では、ZnO膜64を引張応力が残存するように形成することによって、ZnO膜64内のキャリア移動度をさらに高めることが可能である。ゲート絶縁膜68と保護膜70とを引張応力を有するように形成することにより、ZnO膜64を膜外へと引っ張る外力、より好ましくはZnO膜14の法線方向に略水平に引っ張る力を印加することができ、ZnO膜64内のキャリア移動度をさらに高めることが可能である。   In the present embodiment, the carrier mobility in the ZnO film 64 can be further increased by forming the ZnO film 64 so that the tensile stress remains. By forming the gate insulating film 68 and the protective film 70 so as to have a tensile stress, an external force that pulls the ZnO film 64 out of the film, more preferably a force that pulls substantially horizontally in the normal direction of the ZnO film 14 is applied. The carrier mobility in the ZnO film 64 can be further increased.

次に、本発明の実施形態4に係る電子素子の製造方法について、図11乃至図13を用いて説明する。   Next, a method for manufacturing an electronic element according to Embodiment 4 of the present invention will be described with reference to FIGS.

まず、図11(a)に示すように例えば無アルカリガラス基板からなる基板11を用意する。この基板11の一主面上に、例えばCVD(Chemical Vapor Deposition)法等によってシリコン窒化膜12aを、例えば100nmの厚みで形成する。さらにシリコン窒化膜12a上に、例えばCVD法等によってシリコン酸化膜12bを、例えば100nmの厚みで形成する。これにより図11(b)に示すようにアンダーコート層12が形成される。   First, as shown in FIG. 11A, a substrate 11 made of, for example, an alkali-free glass substrate is prepared. On one main surface of the substrate 11, a silicon nitride film 12a is formed with a thickness of, for example, 100 nm by, for example, a CVD (Chemical Vapor Deposition) method. Further, a silicon oxide film 12b is formed on the silicon nitride film 12a with a thickness of, for example, 100 nm by, eg, CVD. As a result, the undercoat layer 12 is formed as shown in FIG.

次に、アンダーコート層12の上面に、例えばスパッタ法、CVD法によって、シリコン酸化膜を例えば150nmの厚みに形成する。続いて、フォトリソグラフィ、ウエットエッチング等によって、図11(c)に示すように開口63aを有する凹状部63を形成する。   Next, a silicon oxide film having a thickness of, for example, 150 nm is formed on the upper surface of the undercoat layer 12 by, for example, sputtering or CVD. Subsequently, as shown in FIG. 11C, a concave portion 63 having an opening 63a is formed by photolithography, wet etching, or the like.

続いて、アンダーコート層12及び凹状部63上に、導電材料、例えばAl,Ta,W,Mo等からなる金属膜をスパッタ法等によって形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を10-0Paレベルに設定することによって、金属膜中に引張応力を生ぜしめるようにしてもよい。続いて、フォトリソグラフィ、ドライエッチング又はウエットエッチング等によって、所定パターンに金属膜を加工し、図12(d)に示すようにゲート電極71を形成する。 Subsequently, a metal film made of a conductive material such as Al, Ta, W, Mo, or the like is formed on the undercoat layer 12 and the concave portion 63 by a sputtering method or the like. At this time, a tensile stress may be generated in the metal film by setting the gas pressure of the argon gas used in the sputtering method to a level of 10 −0 Pa. Subsequently, the metal film is processed into a predetermined pattern by photolithography, dry etching, wet etching, or the like, and a gate electrode 71 is formed as shown in FIG.

次に、アンダーコート層12及びゲート電極71を覆うように、CVD法等によって、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの複合されたものからなるゲート絶縁膜68を形成する。ゲート絶縁膜68は、例えば100nmの厚みに形成される。この際、ゲート絶縁膜68を引張応力を有するように形成するとよい。   Next, a gate insulating film 68 made of an insulating material such as a silicon oxide film, a silicon nitride film, or a composite thereof is formed by CVD or the like so as to cover the undercoat layer 12 and the gate electrode 71. The gate insulating film 68 is formed with a thickness of 100 nm, for example. At this time, the gate insulating film 68 is preferably formed to have a tensile stress.

次に図12(e)に示すように、ゲート絶縁膜68を覆うように、ZnO膜64を例えば100nmの厚みに形成する。この際、スパッタ法で用いるアルゴンガスのガス圧を10-0Paレベルに設定することによって、ZnO膜64内に引張残留応力を生じさせる。なお、所望の圧縮残留応力を生じさせることができれば、ガス圧はこれに限られない。 Next, as shown in FIG. 12E, a ZnO film 64 is formed to a thickness of, for example, 100 nm so as to cover the gate insulating film 68. At this time, a tensile residual stress is generated in the ZnO film 64 by setting the gas pressure of the argon gas used in the sputtering method to a level of 10 −0 Pa. The gas pressure is not limited to this as long as a desired compressive residual stress can be generated.

次に、ZnO膜64の所定領域に、イオン注入法等を用い、不純物を導入しチャネル領域65と、ソース領域66と、ドレイン領域67とを形成する。   Next, an impurity is introduced into a predetermined region of the ZnO film 64 to form a channel region 65, a source region 66, and a drain region 67 using an ion implantation method or the like.

次に、ZnO膜64上に金属膜形成した上でパターニングすることにより、図13(f)に示すようにソース電極72及びドレイン電極73を形成する。   Next, a metal film is formed on the ZnO film 64 and patterned to form a source electrode 72 and a drain electrode 73 as shown in FIG.

続いて、ZnO膜64と、ソース電極72と、ドレイン電極73と、を覆うように、CVD法等により絶縁材料からなる保護膜70を形成する。この保護膜70を形成する際に、保護膜70が引張応力を有するように形成するとよい。
以上の工程から、図13(g)に示すように電子素子60が製造される。
Subsequently, a protective film 70 made of an insulating material is formed by a CVD method or the like so as to cover the ZnO film 64, the source electrode 72, and the drain electrode 73. When the protective film 70 is formed, the protective film 70 is preferably formed so as to have a tensile stress.
From the above steps, the electronic device 60 is manufactured as shown in FIG.

上述したように、本実施形態では、アンダーコート層12上に、開口63aを有する凹状部63を形成することにより、この上に形成されるZnO膜64を下に凸に変形させることができ、ZnO膜64を膜外へと引っ張る外力、より好ましくはZnO膜14の法線方向に略水平に引っ張る力を印加することができる。これにより上述した実施形態1と同様にZnO膜64内のキャリア移動度を高めることが可能である。   As described above, in this embodiment, by forming the concave portion 63 having the opening 63a on the undercoat layer 12, the ZnO film 64 formed thereon can be deformed downward and convex. An external force that pulls the ZnO film 64 out of the film, more preferably, a force that pulls the ZnO film 64 substantially horizontally in the normal direction of the ZnO film 14 can be applied. As a result, the carrier mobility in the ZnO film 64 can be increased as in the first embodiment.

また、本実施形態では、ZnO膜64をスパッタ法等によって形成する際、ガス圧等を制御することによりZnO膜64に残留する応力を引張応力とすることができ、さらにZnO膜64のキャリア移動度を向上させることができる。さらに、ゲート絶縁膜68と、ゲート電極71と、保護膜70とを形成する際に成膜条件をコントロールし、引張応力が残存するように形成し、ZnO膜64を膜外へと引っ張る外力、より好ましくはZnO膜14の法線方向に略水平に引っ張る方向に力を印加することが可能なように応力を残留させることにより、さらにZnO膜64のキャリア移動度を向上させることができる。   Further, in this embodiment, when the ZnO film 64 is formed by sputtering or the like, the stress remaining in the ZnO film 64 can be set as a tensile stress by controlling the gas pressure or the like, and carrier movement of the ZnO film 64 can be performed. The degree can be improved. Furthermore, when forming the gate insulating film 68, the gate electrode 71, and the protective film 70, the film forming conditions are controlled so that the tensile stress remains, and an external force that pulls the ZnO film 64 out of the film. More preferably, the carrier mobility of the ZnO film 64 can be further improved by allowing the stress to remain so that a force can be applied in the direction of being pulled substantially horizontally in the direction normal to the ZnO film 14.

(実施例)
以下、ZnO膜に対して外力を印加する膜を形成した場合の、ZnO膜を検証した結果を記す。ZnO膜に対して外力を印加する手段としては、SiN膜(絶縁膜)を形成する場合を例に挙げる。
(Example)
Hereinafter, the result of verifying the ZnO film when a film for applying an external force to the ZnO film is formed will be described. As a means for applying an external force to the ZnO film, a case where an SiN film (insulating film) is formed is taken as an example.

まず、ガラス基板上にZnO膜を形成する。ZnO膜は、RFマグネトロンスパッタ装置によって成膜する。成膜時の基板温度を175℃、Ar、O雰囲気中で成膜する。ZnO膜は100nmの厚みに形成する。なお、本実施例では無添加のZnOを用いているが、Gaを添加させた場合であってもほぼ同様の結果が得られる。次に、ZnO膜上に500〜700MPaの強い圧縮応力を有するシリコン窒化膜を250℃程度の低温でプラズマCVD法を用いて10nm、30nm、50nm厚に形成した。 First, a ZnO film is formed on a glass substrate. The ZnO film is formed by an RF magnetron sputtering apparatus. The substrate temperature during film formation is 175 ° C., and the film is formed in an Ar, O 2 atmosphere. The ZnO film is formed to a thickness of 100 nm. In this example, additive-free ZnO is used, but almost the same result can be obtained even when Ga 2 O 3 is added. Next, a silicon nitride film having a strong compressive stress of 500 to 700 MPa was formed on the ZnO film to a thickness of 10 nm, 30 nm, and 50 nm using a plasma CVD method at a low temperature of about 250 ° C.

このときのZnO膜のc/aをX線回折法で評価した。ZnO膜のc軸及びa軸は、リガク製の表面構造評価用多機能X線回折装置モデルATX−Gを用いて測定した。具体的に、a軸長はin-plane回折測定法で測定した。この方法ではX線を全反射角近傍の0.35度から入射し、試料と検出器を試料の面内近傍で回転させて測定する、いわゆる2qc-f光学配置で測定した。この測定で2qcが110度近傍で観察されるZnOの(300)回折ピークよりa軸を求めた。c軸は通常のX線回折測定、いわゆる2q-q光学配置測定におけるウルツ鉱型結晶構造ZnOにおいて2qが34度近傍で現れる(002)回折ピークから求めた。X線は銅のkα線を用いており、すなわち波長は0.154184nmである。 The c / a of the ZnO film at this time was evaluated by an X-ray diffraction method. The c-axis and a-axis of the ZnO film were measured using a multi-functional X-ray diffractometer model ATX-G for surface structure evaluation manufactured by Rigaku. Specifically, the a-axis length was measured by an in-plane diffraction measurement method. In this method, X-rays were incident from 0.35 degrees near the total reflection angle, and the measurement was performed with a so-called 2qc-f optical arrangement in which the sample and detector were rotated in the vicinity of the sample surface. In this measurement, the a-axis was obtained from the (300) diffraction peak of ZnO observed when 2qc was around 110 degrees. The c-axis was obtained from a (002) diffraction peak in which 2q appears in the vicinity of 34 degrees in a wurtzite crystal structure ZnO in ordinary X-ray diffraction measurement, so-called 2q-q optical configuration measurement. X-rays use copper kα rays, that is, the wavelength is 0.154184 nm.

これによって得られたc軸長およびa軸長を図14に示す。図14から明らかなようにSiN膜が形成されていない場合、c軸長は0.5216nm、a軸長が0.3260nmである。これに対し、SiN膜を10nmの厚みに形成すると、c軸長を0.5216nm、a軸長を0.3257nmとすることができ、SiN膜を30nmの厚みに形成すると、c軸長を0.5222nm、a軸長を0.3254nmとすることができ、SiN膜を50nmの厚みに形成するとc軸長を0.5232nm、a軸長を0.3244nmとすることができる。このようにSiN膜厚が高くなるほど、c軸長が伸び、a軸長が縮むことがわかる。   FIG. 14 shows the c-axis length and the a-axis length thus obtained. As is apparent from FIG. 14, when the SiN film is not formed, the c-axis length is 0.5216 nm and the a-axis length is 0.3260 nm. On the other hand, when the SiN film is formed with a thickness of 10 nm, the c-axis length can be 0.5216 nm and the a-axis length can be 0.3257 nm. When the SiN film is formed with a thickness of 30 nm, the c-axis length is 0. 5222 nm, the a-axis length can be 0.3254 nm, and when the SiN film is formed to a thickness of 50 nm, the c-axis length can be 0.5232 nm and the a-axis length can be 0.3244 nm. It can be seen that the c-axis length increases and the a-axis length decreases as the SiN film thickness increases.

また、c/aを求めると、SiN膜が形成されていない場合、c/aは1.600であるが、SiN膜を10nmの厚みに形成するとc/aは1.6015、30nmの厚みに形成すると1.6014、50nmの厚みにすると1.613とc/aを理想状態の1.633に近づけることが可能となる。   Further, when c / a is obtained, c / a is 1.600 when the SiN film is not formed. However, when the SiN film is formed with a thickness of 10 nm, c / a becomes 1.6015 and a thickness of 30 nm. When formed, the thickness is 1.6014, and when the thickness is 50 nm, 1.613 and c / a can be brought close to the ideal state of 1.633.

また、同様に、100nmのZnO膜上に10nm、30nm、50nmの膜厚のSiN膜を形成した場合の膜密度とセル体積(単位胞体積)の関係を図15に示す。膜密度はc軸及びa軸を求めたのと同じ装置を用い、通常のX線反射率測定法により膜上面反射X線と膜基板側界面で反射して試料表面から放射されるX線との干渉スペクトルを測定し、その波形に対して計算機シミュレーションによるフィティング解析を行い密度を求めた。なおX線源としてCuターゲット(ロータ式 50kV-300mA)を用いた。   Similarly, FIG. 15 shows the relationship between the film density and the cell volume (unit cell volume) when SiN films having a thickness of 10 nm, 30 nm, and 50 nm are formed on a 100 nm ZnO film. The film density is the same as the one used to obtain the c-axis and a-axis, and the X-ray reflected from the film top surface and the X-ray reflected from the film substrate side by the normal X-ray reflectivity measurement method The interference spectrum was measured, and the waveform was subjected to fitting analysis by computer simulation to obtain the density. A Cu target (rotor type 50 kV-300 mA) was used as the X-ray source.

図15から明らかなように、SiN膜を形成した場合と形成しない場合とを比較すると、SiN膜を形成することによりセル体積は小さく膜密度は高くなることがわかる。また、SiN膜厚を高くするほど、徐々にセル体積は小さく膜密度は高くなるといえる。SiN膜を150nmの厚みに形成した場合と、SiN膜を形成しない場合とを比較すると、単位胞収縮を反映して、膜密度が約11%高くなっていることを確認した。また、単位胞容量(セル体積)は0.7%小さくなっていることを確認した。   As is clear from FIG. 15, comparing the case where the SiN film is formed and the case where the SiN film is not formed, it can be seen that the cell volume is reduced and the film density is increased by forming the SiN film. Further, it can be said that as the SiN film thickness increases, the cell volume gradually decreases and the film density increases. When comparing the case where the SiN film was formed with a thickness of 150 nm and the case where the SiN film was not formed, it was confirmed that the film density was increased by about 11% reflecting the unit cell contraction. It was also confirmed that the unit cell capacity (cell volume) was reduced by 0.7%.

本発明は上述した実施形態に限られず、様々な変形及び応用が可能である。
例えば、上述した実施形態2を実施形態3に適用することが可能である。
The present invention is not limited to the above-described embodiments, and various modifications and applications are possible.
For example, Embodiment 2 described above can be applied to Embodiment 3.

また、上述した実施形態ではZnO膜上に形成されるゲート絶縁膜、ゲート電極、保護膜等の膜それぞれに、ZnO膜を膜外へと引っ張る外力、より好ましくはZnO膜14の法線方向に略水平に引っ張るような応力を生じさせ、ZnO膜に外力を印加させているが、いずれの膜によってどの程度の外力を印加するかは適宜変更することが可能である。   In the above-described embodiment, an external force that pulls the ZnO film out of the film, such as a gate insulating film, a gate electrode, and a protective film formed on the ZnO film, more preferably in the normal direction of the ZnO film 14. Although a stress that pulls substantially horizontally is generated and an external force is applied to the ZnO film, it is possible to appropriately change which external force is applied by which film.

また、上述した実施形態では、ZnO膜、SiN膜等の膜を成膜する際、スパッタ法においてアルゴンガス圧を10-1Pa又は10-0Paとすることにより残留応力を制御する点を述べたがガス圧はこれに限られない。また、特にスパッタ法においては、ガス圧に限らず、基板温度、投入電力等により膜に生ずる応力を制御できるため、ガス圧以外を変化させることも可能である。 In the above-described embodiment, the point that the residual stress is controlled by setting the argon gas pressure to 10 −1 Pa or 10 −0 Pa in the sputtering method when forming a film such as a ZnO film or a SiN film is described. However, the gas pressure is not limited to this. In particular, in the sputtering method, not only the gas pressure but also the stress generated in the film can be controlled by the substrate temperature, input power, etc., it is possible to change other than the gas pressure.

また、上述した各実施形態では電子素子としてトップゲート型及びボトムゲート型のTFTを例に挙げて説明したが、これに限られない。例えば、ZnO膜を、LED、液晶表示装置、有機EL素子等の電極として用い、このZnO膜に圧縮応力又は引張応力を生じさせてもよく、また、このZnO膜に対して膜外へと引っ張る力を印加するように圧縮応力又は引張応力を有する膜を形成してもよい。   In each of the above-described embodiments, the top gate type and the bottom gate type TFT are described as examples of the electronic element, but the present invention is not limited to this. For example, a ZnO film may be used as an electrode of an LED, a liquid crystal display device, an organic EL element, etc., and a compressive stress or a tensile stress may be generated in the ZnO film, and the ZnO film is pulled out of the film. A film having a compressive stress or a tensile stress may be formed so as to apply a force.

上述した実施形態4では、凹状部63はアンダーコート層12が露出するように開口63a形成される場合を例に挙げて説明したが、これに限られない。例えば、凹状部63の上に形成されるZnO膜64に所定の引張応力を生じさせることができる程度に窪みを形成すれば、開口62aを形成しなくともよい。   In Embodiment 4 described above, the concave portion 63 has been described by taking as an example the case where the opening 63a is formed so that the undercoat layer 12 is exposed, but the present invention is not limited thereto. For example, if the depression is formed to such an extent that a predetermined tensile stress can be generated in the ZnO film 64 formed on the concave portion 63, the opening 62a need not be formed.

また、上述した各実施形態では半導体膜としてZnO膜を用いる構成を例に挙げて説明したが、これに限られずウルツ鉱型結晶構造を有する化合物であれば、これに適用することも可能である。   In each of the above-described embodiments, the configuration using a ZnO film as a semiconductor film has been described as an example. However, the present invention is not limited to this, and any compound having a wurtzite crystal structure can be applied. .

本発明の実施形態1に係る電子素子の構成例を示す断面図である。It is sectional drawing which shows the structural example of the electronic element which concerns on Embodiment 1 of this invention. ウルツ鉱型結晶構造を模式的に示す図である。It is a figure which shows a wurtzite type crystal structure typically. 本発明の実施形態1に係る電子素子の製造方法を示す図である。It is a figure which shows the manufacturing method of the electronic device which concerns on Embodiment 1 of this invention. 本発明の実施形態1に係る電子素子の製造方法を示す図である。It is a figure which shows the manufacturing method of the electronic device which concerns on Embodiment 1 of this invention. 本発明の実施形態1に係る電子素子の製造方法を示す図である。It is a figure which shows the manufacturing method of the electronic device which concerns on Embodiment 1 of this invention. 本発明の実施形態2に係る電子素子の構成例を示す断面図である。It is sectional drawing which shows the structural example of the electronic element which concerns on Embodiment 2 of this invention. 本発明の実施形態3に係る電子素子の構成例を示す断面図である。It is sectional drawing which shows the structural example of the electronic element which concerns on Embodiment 3 of this invention. 本発明の実施形態3に係る電子素子の製造方法を示す図である。It is a figure which shows the manufacturing method of the electronic device which concerns on Embodiment 3 of this invention. 本発明の実施形態3に係る電子素子の製造方法を示す図である。It is a figure which shows the manufacturing method of the electronic device which concerns on Embodiment 3 of this invention. 本発明の実施形態4に係る電子素子の構成例を示す断面図である。It is sectional drawing which shows the structural example of the electronic element which concerns on Embodiment 4 of this invention. 本発明の実施形態4に係る電子素子の製造方法を示す図である。It is a figure which shows the manufacturing method of the electronic device which concerns on Embodiment 4 of this invention. 本発明の実施形態4に係る電子素子の製造方法を示す図である。It is a figure which shows the manufacturing method of the electronic device which concerns on Embodiment 4 of this invention. 本発明の実施形態4に係る電子素子の製造方法を示す図である。It is a figure which shows the manufacturing method of the electronic device which concerns on Embodiment 4 of this invention. ZnO膜上にSiN膜を形成した場合のc軸及びa軸の変化を示す図である。It is a figure which shows the change of c axis | shaft and a axis | shaft at the time of forming a SiN film | membrane on a ZnO film | membrane. ZnO膜上にSiN膜を形成した場合の膜密度及び単位胞体積の変化を示す図である。It is a figure which shows the change of the film density at the time of forming a SiN film | membrane on a ZnO film | membrane, and a unit cell volume.

符号の説明Explanation of symbols

10・・・電子素子、11・・・基板、12・・・アンダーコート層、13・・・突起部、14・・・半導体膜半導体膜(ZnO膜)、15・・・チャネル領域、16・・・ソース領域、17・・・ドレイン領域、18・・・ゲート絶縁膜、19・・・層間絶縁膜、20・・・保護膜、31・・・ゲート電極、32・・・ソース電極、33・・・ドレイン電極、34・・・ゲート引出電極     DESCRIPTION OF SYMBOLS 10 ... Electronic device, 11 ... Substrate, 12 ... Undercoat layer, 13 ... Projection part, 14 ... Semiconductor film Semiconductor film (ZnO film), 15 ... Channel region, 16. .. Source region, 17... Drain region, 18... Gate insulating film, 19... Interlayer insulating film, 20. ... Drain electrode, 34 ... Gate extraction electrode

Claims (23)

ウルツ鉱型結晶からなる半導体膜と、
前記半導体膜の一面上に形成され、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加える外力印加膜と、を備えることを特徴とする電子素子。
A semiconductor film made of wurtzite crystal,
An electronic device comprising: an external force application film that is formed on one surface of the semiconductor film and applies an external force in a direction to pull the semiconductor film out of the semiconductor film.
前記半導体膜は、内部応力を有することを特徴とする請求項1に記載の電子素子。   The electronic device according to claim 1, wherein the semiconductor film has an internal stress. 前記半導体膜は、前記外力に沿った方向に、前記ウルツ鉱型結晶のc軸が配向することを特徴とする請求項1又は2に記載の電子素子。   3. The electronic device according to claim 1, wherein the semiconductor film has a c-axis of the wurtzite crystal oriented in a direction along the external force. 前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、c軸長が大きくされ且つa軸長が小さくされたことを特徴とする請求項1乃至3のいずれか1項に記載の電子素子。   4. The semiconductor device according to claim 1, wherein the semiconductor film has a larger c-axis length and a shorter a-axis length than the case where the external force application film is not formed. 5. Electronic elements. 前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、単位胞体積が小さくされたことを特徴とする請求項1乃至3のいずれか1項に記載の電子素子。   4. The electronic device according to claim 1, wherein the semiconductor film has a unit cell volume smaller than that in a case where the external force application film is not formed. 5. 前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、膜密度が大きくされたことを特徴とする請求項1乃至3のいずれか1項に記載の電子素子。   4. The electronic device according to claim 1, wherein the semiconductor film has a higher film density than a case where the external force application film is not formed. 5. 前記半導体膜は、前記外力印加膜が形成されていない場合と比較し、c/aが大きくされたことを特徴とする請求項1乃至3のいずれか1項に記載の電子素子。   4. The electronic device according to claim 1, wherein c / a of the semiconductor film is increased as compared with a case where the external force application film is not formed. 5. 前記外力印加膜は凸状に形成されており、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えることを特徴とする請求項1乃至7のいずれか1項に記載の電子素子。   The external force application film is formed in a convex shape, and an external force in a direction to pull the semiconductor film out of the semiconductor film is applied by placing the semiconductor film along the external force application film. Item 8. The electronic device according to any one of Items 1 to 7. 前記半導体膜上に形成された絶縁層をさらに備え、
前記絶縁層は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力を有することを特徴とする請求項8に記載の電子素子。
An insulating layer formed on the semiconductor film;
9. The electronic device according to claim 8, wherein the insulating layer has a stress that applies an external force in a direction of pulling the semiconductor film out of the semiconductor film.
前記絶縁層上に形成された電極をさらに備え、
前記電極は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力を有することを特徴とする請求項8又は9に記載の電子素子。
An electrode formed on the insulating layer;
The electronic device according to claim 8, wherein the electrode has a stress that applies an external force in a direction of pulling the semiconductor film out of the semiconductor film.
前記外力印加膜は、絶縁材料から形成され、平面状に形成されることを特徴とする請求項1乃至7のいずれか1項に記載の電子素子。   The electronic device according to claim 1, wherein the external force application film is formed of an insulating material and is formed in a planar shape. 前記外力印加膜上に形成された電極をさらに備え、
前記電極は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力を有することを特徴とする請求項11に記載の電子素子。
Further comprising an electrode formed on the external force application film,
The electronic device according to claim 11, wherein the electrode has a stress that applies an external force in a direction of pulling the semiconductor film out of the semiconductor film.
前記外力印加膜は、凹状に形成された凹状部を有し、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えることを特徴とする請求項1乃至7のいずれか1項に記載の電子素子。   The external force application film has a concave portion formed in a concave shape, and applying an external force in a direction to pull the semiconductor film out of the semiconductor film by aligning the semiconductor film along the external force application film. The electronic device according to claim 1, wherein the electronic device is characterized in that: 前記外力印加膜と、前記半導体膜との間に形成された絶縁層をさらに備え、
前記絶縁層は前記前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、応力を有することを特徴とする請求項13に記載の電子素子。
An insulating layer formed between the external force application film and the semiconductor film;
14. The electronic device according to claim 13, wherein the insulating layer has a stress so as to apply an external force in a direction of pulling the semiconductor film out of the semiconductor film.
絶縁材料からなる保護膜をさらに備え、
前記保護膜は、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、応力を有することを特徴とする請求項1乃至14のいずれか1項に記載の電子素子。
Further provided with a protective film made of an insulating material,
The electronic device according to claim 1, wherein the protective film has a stress so as to apply an external force in a direction of pulling the semiconductor film out of the semiconductor film.
前記半導体膜は、ZnO膜であることを特徴とする請求項1乃至15のいずれか1項に記載の電子素子。   The electronic device according to claim 1, wherein the semiconductor film is a ZnO film. ウルツ鉱型結晶からなる半導体膜を形成する半導体膜形成工程と、
前記半導体膜の一面側に形成され、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加える外力印加膜を形成する外力印加膜形成工程と、を備えることを特徴とする電子素子の製造方法。
A semiconductor film forming step of forming a semiconductor film made of wurtzite crystal;
An external force application film forming step of forming an external force application film that is formed on one surface side of the semiconductor film and applies an external force in a direction of pulling the semiconductor film to the outside of the semiconductor film. Production method.
前記半導体膜形成工程では、前記半導体膜が内部応力を有するように形成することを特徴とする請求項17に記載の電子素子の製造方法。   18. The method of manufacturing an electronic device according to claim 17, wherein in the semiconductor film formation step, the semiconductor film is formed so as to have an internal stress. 前記半導体膜は、前記外力に沿った方向に、前記ウルツ鉱型結晶のc軸が配向することを特徴とする請求項17又は18に記載の電子素子の製造方法。   19. The method of manufacturing an electronic device according to claim 17, wherein the semiconductor film has a c-axis of the wurtzite crystal oriented in a direction along the external force. 前記外力印加膜は、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、凸状に形成されることを特徴とする請求項17乃至19のいずれか1項に記載の電子素子の製造方法。   The external force application film is formed in a convex shape so as to apply an external force in a direction of pulling the semiconductor film out of the semiconductor film by bringing the semiconductor film along the external force application film. The method for manufacturing an electronic device according to any one of claims 17 to 19. 前記外力印加膜は、絶縁材料からなり、平面状に形成され、
前記外力印加膜形成工程で、前記外力印加膜は前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるような応力が残存するように形成されることを特徴とする請求項17乃至19のいずれか1項に記載の電子素子の製造方法。
The external force application film is made of an insulating material and is formed in a planar shape.
18. The external force application film is formed such that in the external force application film formation step, a stress that applies an external force in a direction of pulling the semiconductor film out of the semiconductor film remains. 20. The method for manufacturing an electronic device according to any one of 19 above.
前記外力印加膜は、前記半導体膜を前記外力印加膜に沿わせることにより、前記半導体膜を該半導体膜の膜外へ引っ張る向きの外力を加えるように、凹状に形成されることを特徴とする請求項17乃至19のいずれか1項に記載の電子素子の製造方法。   The external force application film is formed in a concave shape so as to apply an external force in a direction of pulling the semiconductor film out of the semiconductor film by aligning the semiconductor film with the external force application film. The method for manufacturing an electronic device according to claim 17. 前記半導体膜は、ZnO膜であることを特徴とする請求項17乃至22のいずれか1項に記載の電子素子の製造方法。   The method for manufacturing an electronic device according to claim 17, wherein the semiconductor film is a ZnO film.
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