JP2008241448A - センサ駆動回路 - Google Patents

Abstract

【課題】簡単な構成で、負荷の方向及び大きさを求めることが可能なセンサ駆動回路を提供する。
【解決手段】センサ駆動回路５００は、力及びモーメントの大きさに応じて電極間距離が変化して静電容量がそれぞれ変化する容量素子Ｃ１１〜Ｃ４２のそれぞれに、ハイレベルとなる期間が一の周期の所定期間に限定され、且つ、そのハイレベルとなる期間が互いに１周期分ずれているクロック信号ＣＬＡ１〜ＣＬＨ１を出力するシフト回路５２０を備えている。また、このセンサ駆動回路５００は、容量素子Ｃ１１〜Ｃ４２のそれぞれの静電容量の大きさに対応するデューティ比を有する加算用信号Ａ〜Ｈを出力する加算用信号出力部５３１ａ〜５３１ｈと、加算用信号出力部５３１ａ〜５３１ｈから出力される加算用信号Ａ〜Ｈが入力され、加算用信号Ａ〜Ｈのハイレベルとなる期間を含む周期だけハイレベルとローレベルとが反転した減算用信号（−Ａ）〜（−Ｈ）を出力する減算用信号出力部５３２ａ〜５３２ｈとを備えている。
【選択図】図７

Description

本発明は、センサ駆動回路に関し、特に、負荷の方向及び大きさに応じて電極間距離が変化して静電容量の大きさが変化する可変静電容量素子を有するセンサ駆動回路に関する。

特許文献１には、物の重量や人の体重を測定する重量測定器に用いられるセンサ駆動回路が記載されている。このセンサ駆動回路には、物の重量などの大きさに応じて電極間距離が変化してその静電容量の大きさが変化する複数の可変静電容量素子が設けられている。そして、重量測定器に載置される物の重量が大きくなれば、各可変静電容量素子の電極間距離が小さくなり静電容量が大きくなる。このため、可変静電容量素子のそれぞれの静電容量を加算すれば、物の重量などを求めることができる。

特開２０００−３５３５８号公報

上記特許文献１に開示されたセンサ駆動回路では、重量測定器に載置される物の重量などを測定できれば良いので、重力方向に加わる力に対して静電容量が大きくなる可変静電容量素子を設ければ、その力の大きさを求めることができる。しかしながら、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の力及びモーメントを求める場合には、複数設けられた可変静電容量素子の内の所定の可変静電容量素子の静電容量の差を求める必要がある。したがって、上記特許文献１のセンサ駆動回路で各軸方向に加わる力及びモーメントを求めるためには、静電容量の差をオペアンプなどで求めなければならず、回路部品が多くなり回路規模が大きくなるという問題があった。

この発明は、上記のような課題を解決するためになされたものであり、簡単な構成で、負荷の方向及び大きさを求めることが可能なセンサ駆動回路を提供することを目的とする。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明のセンサ駆動回路は、負荷の方向及び大きさに応じて電極間距離が変化して静電容量がそれぞれ変化する第１〜第ｎ（ｎ：２以上の整数）可変静電容量素子を有するセンサ駆動回路である。そして、このセンサ駆動回路は、第１〜第ｎ可変静電容量素子のそれぞれに、周期Ｔ１〜周期Ｔｍ（ｍ：ｎ以上の整数）のｍ周期分を１サイクルとするクロック信号であって、ハイレベルとなる期間が一の周期の所定期間に限定され、且つ、そのハイレベルとなる期間が互いに少なくとも１周期分ずれている第１〜第ｎクロック信号を出力するシフト回路と、シフト回路から出力される第１〜第ｎクロック信号が入力される第１〜第ｎ可変静電容量素子を含み、第１〜第ｎ可変静電容量素子のそれぞれの静電容量の大きさに対応するデューティ比を有する第１〜第ｎ加算用信号を出力する加算用信号出力部と、加算用信号出力部から出力される第１〜第ｎ加算用信号が入力され、当該第１〜第ｎ加算用信号のハイレベルとなる期間を含む周期だけハイレベルとローレベルとが反転した第１〜第ｎ減算用信号を出力する減算用信号出力部とを備えている。

この発明に係るセンサ駆動回路では、上記のように、加算用信号出力部を設けることによって、静電容量の大きさに対応するデューティ比を有する加算用信号を得ることができる。つまり、負荷の方向及び大きさ（以下、負荷の大きさ等と記載する）に応じて可変静電容量素子の静電容量が増加すれば、デューティ比が増加し、負荷の大きさ等に応じて可変静電容量素子の静電容量が減少すれば、デューティ比が減少する加算用信号を得ることができる。また、減算用信号出力部を設けることによって、第１〜第ｎ加算用信号のハイレベルとなる期間を含む周期だけハイレベルとローレベルとが反転した第１〜第ｎ減算用信号を得ることができる。つまり、上記した加算用信号とは異なり、負荷の大きさ等に応じて可変静電容量素子の静電容量が増加すれば、デューティ比が減少し、負荷の大きさ等に応じて可変静電容量素子の静電容量が減少すれば、デューティ比が増加する減算用信号を得ることができる。したがって、負荷の大きさ等を静電容量の差によって求める場合に、負荷の大きさ等に応じてデューティ比が増加する加算用信号とデューティ比が減少する減算用信号とを論理演算してパルス列を生成するだけで、負荷の大きさ等を当該パルス列のデューティ比の大きさとして求めることができる。その結果、ＯＰアンプなどを用いることなく簡単な構成の回路で、負荷の方向及び大きさを求めることができる。

また、この発明に係るセンサ駆動回路では、上記のように、シフト回路が、ハイレベルとなる期間が一の周期の所定期間に限定され、且つ、そのハイレベルとなる期間が互いに少なくとも１周期分ずれている第１〜第ｎクロック信号を出力するため、第１〜第ｎ加算用信号及び第１〜第ｎ減算用信号が周期毎に時分割にされる。その結果、加算用信号と減算用信号とを論理演算する場合でも、ハイレベルがオーバーラップしないパルス列を生成することができる。

上記センサ駆動回路において、好ましくは、シフト回路は、第１〜第ｎクロック信号に加えて、当該第１〜第ｎクロック信号のハイレベルとなる期間を含む周期の全期間だけがハイレベルとなる第ｎ＋１〜第２ｎクロック信号を出力する。そして、減算用信号出力部は、加算用信号出力部から出力される第１〜第ｎ加算用信号のハイレベルとローレベルとが反転した第１〜第ｎ反転信号を出力するインバータ素子と、シフト回路から出力される第ｎ＋１〜第２ｎクロック信号及びインバータ素子から出力される第１〜第ｎ反転信号を論理演算して、第１〜第ｎ減算用信号を出力する第１論理演算回路とを含んでいる。このように構成すれば、加算用信号のハイレベルとなる期間を含む周期だけハイレベルとローレベルとが反転した減算用信号を容易に得ることができる。

上記センサ駆動回路において、好ましくは、加算用信号出力部は、シフト回路から出力される第１〜第ｎクロック信号を入力として、第１〜第ｎ可変静電容量素子の静電容量の大きさに応じて遅延した第１〜第ｎ遅延信号を出力する第１遅延回路と、第１遅延回路から出力される第１〜第ｎ遅延信号と、シフト回路から出力される第１〜第ｎクロック信号とを論理演算して、第１〜第ｎ加算用信号を出力する第２論理演算回路とを含んでいる。このように構成すれば、容易に静電容量の大きさに対応するデューティ比を有する加算用信号を得ることができる。

また、上記センサ駆動回路において、好ましくは、第１〜第ｎ可変静電容量素子のそれぞれの電極は、負荷の方向及び大きさに関わらず電極間距離が実質的に変化しない第１部分に対応する一方電極と、負荷の方向及び大きさに応じて電極間距離が変化する第２部分に対応する他方電極とに分割されている。そして、加算用信号出力部は、シフト回路から出力される第１〜第ｎクロック信号を入力として、一方電極が構成する静電容量の大きさに応じて遅延した第１〜第ｎ一方電極側遅延信号を出力する第２遅延回路と、シフト回路から出力される第１〜第ｎクロック信号を入力として、他方電極が構成する静電容量の大きさに応じて遅延した第１〜第ｎ他方電極側遅延信号を出力する第３遅延回路と、第２遅延回路から出力される第１〜第ｎ一方電極側遅延信号と、第３遅延回路から出力される第１〜第ｎ他方電極側遅延信号とを論理演算して、第１〜第ｎ加算用信号を出力する第３論理演算回路とを含んでいる。このように構成すれば、第２遅延回路から出力される一方電極側遅延信号及び第３遅延回路から出力される他方電極側遅延信号に、可変静電容量素子の電極の温度特性による変動が加わる場合でも、第３論理演算回路において当該変動を打ち消すことができる。その結果、温度特性による変動の影響が抑制された加算用信号及び減算用信号を得ることができる。

上記センサ駆動回路において、好ましくは、加算用信号出力部から出力される第１〜第ｎ加算用信号及び減算用信号出力部から出力される第１〜第ｎ減算用信号から選択される信号を論理演算して、パルス列を生成して出力する第４論理演算回路をさらに備えている。このように構成すれば、負荷の大きさ等とみなすことができるデューティ比を有するパルス列を容易に生成することができる。

この場合、第４論理演算回路には、加算用信号出力部から出力される第１〜第ｎ加算用信号及び減算用信号出力部から出力される第１〜第ｎ減算用信号から選択される信号に加えて、シフト回路から出力される第１〜第ｎクロック信号の内で、選択される信号がハイレベルとなる周期を除く周期にハイレベルとなるクロック信号がさらに入力される。このように構成すれば、第４論理演算回路から出力されるパルス列のデューティ比を上げることができる。このため、例えば、第４論理演算回路から出力されるパルス列のデューティ比を５０％にすれば、電源電圧の半分の電圧を基準にすることができる。

上記第４論理演算回路を備えたセンサ駆動回路において、好ましくは、シフト回路は、第４論理演算回路から出力されたパルス列のハイレベルとなる周期が偏らないように、ハイレベルとなる期間が互いに少なくとも１周期分ずれている第１〜第ｎクロック信号を加算用信号出力部に出力する。このように構成すれば、パルス列のハイレベルとなる周期が偏ってしまう場合と異なり、ローパスフィルタのカットオフ周波数を小さくしなければ、出力波形に大きな脈動が表れて信号品質が低下してしまうという問題が解消される。そして、カットオフ周波数を小さくする必要がないので、センサの応答速度が低下してしまうという問題も解消される。

また、上記第４論理演算回路を備えたセンサ駆動回路において、好ましくは、第４論理演算回路から出力されるパルス列を平滑化してアナログ出力電圧を出力する平滑回路をさらに備えている。そして、平滑回路は、抵抗とコンデンサとからなる。このように構成すれば、オペアンプを用いて平滑回路を構成する場合に比べて、簡単な構成でパルス列をアナログ出力電圧に変換することができる。

以下、本発明を具体化した実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係るセンサ駆動回路が適用可能な静電容量式センサの中央縦断面正面図である。図２は、図１のＡ−Ａ線における断面図である。図３は、電極の配置を示す図である。まず、図１〜図３を参照して、本発明の第１実施形態に係るセンサ駆動回路５００が適用可能な静電容量式センサ１の構成について説明する。

図１の静電容量式センサ１は、十分な剛性を有する固定部３００に固定された第１フランジ１００と、第１フランジ１００に対向するように配置された第２フランジ２００とを有している。固定部３００は円盤形状の部材である。そして、固定部３００は、その周辺部及び中央部で第１フランジ１００を支持する構造になっている。第１フランジ１００および第２フランジ２００は、金属などで形成された円盤形状のフランジから構成されている。第１フランジ１００には、４つの肉薄の可撓部１１１〜１１４が設けられており、各可撓部１１１〜１１４の中央部には連結体１２１〜１２４が形成されている。同様に、第２フランジ２００には、４つの肉薄の可撓部２１１〜２１４が設けられており、各可撓部２１１〜２１４の中央部には連結体２２１〜２２４が形成されている（図２参照）。

そして、連結体１２１〜１２４と連結体２２１〜２２４とがボルト等の適当な手段を用いて連結されており、第１フランジ１００の可撓部１１１〜１１４及び連結体１２１〜１２４と、第２フランジ２００の可撓部２１１〜２１４及び連結体２２１〜２２４とは、ほぼ対称となっている。ここで、連結体１２１〜１２４と連結体２２１〜２２４とはそれぞれ強固に連結されているため、第１フランジ１００と第２フランジ２００とは一体の部材と見なすことができる。

固定部３００の上面には、図３に示すように、一対の電極Ｅ１１、Ｅ１２、一対の電極Ｅ２１、Ｅ２２、一対の電極Ｅ３１、Ｅ３２、一対の電極Ｅ４１、Ｅ４２が固定されている。各電極は略半円状を有している。各一対の電極は、Ｘ軸およびＹ軸上の正方向および負方向にそれぞれ配置されている。そして、Ｘ軸上の正方向に配置された一対の電極Ｅ１１、Ｅ１２及びＸ軸上の負方向に配置された一対の電極Ｅ２１、Ｅ２２は、Ｙ軸方向に離隔し且つＸ軸に対して線対称になっており、Ｙ軸上の正方向に配置された一対の電極Ｅ３１、Ｅ３２及びＹ軸上の負方向に配置された一対の電極Ｅ４１、Ｅ４２は、Ｘ軸方向に離隔し且つＹ軸に対して線対称になっている。

また、第１フランジ１００の可撓部１１１〜１１４は、各一対の電極とそれぞれ対向する位置に設けられている。そして、第１フランジ１００の下面と固定部３００との間には等間隔で円形のギャップＧ１〜Ｇ４が形成され、各電極と第１フランジ１００の可撓部１１１〜１１４の下面とは離隔している。従って、電極Ｅ１１、Ｅ１２、Ｅ２１、Ｅ２２、Ｅ３１、Ｅ３２、Ｅ４１、Ｅ４２と、第１フランジ１００の可撓部１１１〜１１４との間には、容量素子Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２、Ｃ４１、Ｃ４２が形成される。

このように、静電容量式センサ１には、一対の電極、第１フランジ１００の可撓部、第２フランジ２００の可撓部及び連結体の組を４組設けられている。そして、各組の一対の電極、第１フランジ１００の可撓部、第２フランジ２００の可撓部及び連結体は、Ｚ軸を中心に９０度おき且つＺ軸から等距離に配置されている。

上述したように、第１フランジ１００には可撓部１１１〜１１４が形成されているので、第２フランジ２００に力が作用すると、連結体１２１〜１２４及び連結体２２１〜２２４を介して、可撓部１１１〜１１４に力が伝わり、３次元空間の力の大きさ及び方向に応じて可撓部１１１〜１１４が変位する。そのため、各容量素子の静電容量値が変化する。よって、静電容量式センサ１は３次元空間の直交する３軸の力とその軸回りのモーメントを測定するための６軸力覚センサとして機能する。

次に、各軸方向ごとに力とモーメントを検出する原理を説明する。以下、第１フランジが固定された状態で、第２フランジ２００に力やモーメントが作用するものとする。

図４に、Ｘ軸方向の力Ｆｘを加えたときの静電容量式センサ１の状態を示す。このときは、第１フランジ１００の可撓部１１１〜１１４及び第２フランジ２００の可撓部２１１〜２１４は、図示したように変位する。第１フランジ１００の可撓部１１３、１１４のＸ軸正方向部分は、電極Ｅ３１、Ｅ４１に近づく方向に変位し、ギャップが小さくなるので、容量素子Ｃ３１、Ｃ４１の静電容量値は大きくなる。一方、第１フランジ１００の可撓部１１３、１１４のＸ軸負方向部分は、電極Ｅ３２、Ｅ４２から離れる方向に変位し、ギャップが大きくなるので、容量素子Ｃ３２、Ｃ４２の静電容量値は小さくなる。なお、容量素子Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２においては、ギャップが大きくなる部分と小さくなる部分とがあり、静電容量値の変化が打ち消されるので、静電容量値はほとんど変化しない。

次に、Ｙ軸方向の力Ｆｙを加えたときは、Ｘ軸方向の力Ｆｘを加えたときの状態を９０度ずらして考えればよいので、ここでは省略する。

図５に、Ｚ軸方向の力Ｆｚを加えたときの静電容量式センサ１の状態を示す。第１フランジ１００の可撓部１１１〜１１４は、それぞれ、電極Ｅ１１及びＥ１２〜電極Ｅ４１及びＥ４２に近づく方向に変位し、ギャップが小さくなるので、容量素子Ｃ１１〜Ｃ１４の静電容量値は大きくなる。

図６にＹ軸回りのモーメントＭｙを加えたときの静電容量式センサ１の状態を示す。第１フランジ１００の可撓部１１１は、電極Ｅ１１、Ｅ１２に近づく方向に変位し、ギャップが小さくなるので、容量素子Ｃ１１、Ｃ１２の静電容量値は大きくなる。一方、第１フランジ１００の可撓部１１２は、電極Ｅ２１、Ｅ２２から離れる方向に変位し、ギャップが大きくなるので、容量素子Ｃ２１、Ｃ２２の静電容量値は小さくなる。なお、容量素子Ｃ３１、Ｃ４１においては、静電容量値はほとんど変化しないか少しだけ大きくなり、容量素子Ｃ３２、Ｃ４２においては、静電容量値はほとんど変化しないか少しだけ小さくなるが、以下の説明ではほとんど変化しないものとする。

次に、Ｘ軸のモーメントＭｘを加えたときは、Ｙ軸のモーメントＭｙを加えたときの状態を９０度ずらして考えればよいので、ここでは省略する。

また、Ｚ軸のモーメントＭｚを加えたときは、連結体１２１〜１２４及び連結体２２１〜２２４がＺ軸を中心とする円周に沿って同じ回転方向に傾倒するように変位する。第１フランジ１００の可撓部１１１のＹ軸負方向、可撓部１１２のＹ軸正方向、可撓部１１３のＸ軸正方向、可撓部１１４のＹ軸負方向は、電極Ｅ１２、Ｅ２１、Ｅ３１、Ｅ４２に近づく方向に変位し、ギャップが小さくなるので、容量素子Ｃ１２、Ｃ２１、Ｃ３１、Ｃ４２の静電容量値は大きくなる。一方、第１フランジ１００の可撓部１１１のＹ軸正方向、可撓部１１２のＹ軸負方向、可撓部１１３のＸ軸負方向、可撓部１１４のＹ軸正方向は、電極Ｅ１１、Ｅ２２、Ｅ３２、Ｅ４１から離れる方向に変位し、ギャップが大きくなるので、容量素子Ｃ１１、Ｃ２２、Ｃ３２、Ｃ４１の静電容量値は小さくなる。

表１に、上述した各力およびモーメントが作用した場合の各容量素子の静電容量値の変化を示す。表中、＋は静電容量値の増加、−は静電容量値の減少を示し、符号無しは静電容量値が殆ど変化しないことを示す。また、反対方向の力やモーメントの場合は符号が逆になる。

上記の各容量素子の静電容量値の変化から次のことが分かる。

Ｃ１１とＣ１２との差から連結体１２１をＹ軸方向に傾倒させる力の方向と大きさを検出でき、Ｃ２１とＣ２２との差から連結体１２２をＹ軸方向に傾倒させる力の方向と大きさを検出でき、Ｃ３１とＣ３２との差から連結体１２３をＸ軸方向に傾倒させる力の方向と大きさを検出でき、Ｃ４１とＣ４２との差から連結体１２４をＸ軸方向に傾倒させる力の方向と大きさを検出できる。

Ｃ１１とＣ１２との和から連結体１２１をＺ軸方向に変位させる力の方向と大きさを検出でき、Ｃ２１とＣ２２との和から連結体１２２をＺ軸方向に変位させる力の方向と大きさを検出でき、Ｃ３１とＣ３２との和から連結体１２３をＺ軸方向に変位させる力の方向と大きさを検出でき、Ｃ４１とＣ４２との和から連結体１２４をＺ軸方向に変位させる力の方向と大きさを検出できる。

電極Ｅ１１、Ｅ１２と対向する可撓部１１１は、連結体１２１に作用するＹ軸方向の力の大きさと、Ｚ軸方向の力の大きさとを２つの成分を検出できる１組の検出器と見なすことができる。また、電極Ｅ２１、Ｅ２２と対向する可撓部１１２は、連結体１２２に作用するＹ軸方向の力の大きさと、Ｚ軸方向の力の大きさとを２つの成分を検出できる１組の検出器と見なすことができる。また、電極Ｅ３１、Ｅ３２と対向する可撓部１１３は、連結体１２３に作用するＸ軸方向の力の大きさと、Ｚ軸方向の力の大きさとを２つの成分を検出できる１組の検出器と見なすことができる。また、電極Ｅ４１、Ｅ４２と対向する可撓部１１４は、連結体１２４に作用するＸ軸方向の力の大きさと、Ｚ軸方向の力の大きさとを２つの成分を検出できる１組の検出器と見なすことができる。

従って、静電容量式センサ１は、電極の配置方向に平行な力と、電極に垂直な力とを検出できる２軸力覚センサを、等間隔で４個配置した構造であると考えることができる。

以上の性質を利用して、数式１の演算を後述するセンサ駆動回路５００が行うことにより各力およびモーメントを検出することができる。

図７は、図１に示した第１実施形態に係る静電容量式センサを駆動するセンサ駆動回路を示した回路図である。図８及び図９は、図７に示したセンサ駆動回路のシフト回路から出力されるクロック信号を示した図である。図１０は、図７に示したセンサ駆動回路の入力クロックと出力パルスとの関係を示した図である。図１１及び図１２は、図７に示したセンサ駆動回路のＯＲ回路及びローパスフィルタを示した回路図である。次に、上記した静電容量式センサ１に適用されるセンサ駆動回路５００について説明する。

図７のセンサ駆動回路５００は、上記した数式１に示されるＦｘ，Ｆｙ，Ｆｚ，Ｍｘ，Ｍｙ，Ｍｚに対応するアナログ出力電圧を出力する。このセンサ駆動回路５００は、図７に示すように、基準クロック発生部５１０と、シフト回路５２０と、８つの信号処理回路５３０ａ〜５３０ｈと、ＯＲ回路５４０と、ローパスフィルタ５５０とを備えている。

基準クロック発生部５１０は、周期とデューティー比とが安定したクロック信号ＣＬ（図８参照）を生成して、シフト回路５２０に供給する。なお、基準クロック発生部５１０から出力されるクロック信号ＣＬは、デューティー比５０％が好ましい。

シフト回路５２０は、シフトレジスタなどからなり、後段の８つの信号処理回路５３０ａ〜５３０ｈのそれぞれに、クロック信号ＣＬの周期Ｔの８周期分を１サイクルとする８つのクロック信号ＣＬＡ１〜ＣＬＨ１（図８参照）を供給する。なお、クロック信号ＣＬＡ１〜ＣＬＨ１の第１周期をＴａ、第２周期をＴｂ、・・・、第７周期をＴｇ、第８周期をＴｈとする。そして、信号処理回路５３０ａに入力されるクロック信号ＣＬＡ１は、第１周期Ｔａの所定期間だけハイレベルとなり、信号処理回路５３０ｂに入力されるクロック信号ＣＬＢ１は、第２周期Ｔｂの所定期間だけハイレベルとなる。以下、同様に、信号処理回路５３０ｃ〜５３０ｈに入力されるクロック信号ＣＬＣ１〜ＣＬＨ１は、それぞれ、第３周期Ｔｃ〜第８周期Ｔｈの所定期間だけハイレベルとなる。つまり、信号処理回路５３０ａ〜５３０ｈには、ハイレベルとなる期間が１周期ずつずれているクロック信号ＣＬＡ１〜ＣＬＨ１がそれぞれ入力される。

また、シフト回路５２０は、上記したクロック信号ＣＬＡ１〜ＣＬＨ１に加えて、８つの信号処理回路５３０ａ〜５３０ｈのそれぞれに、クロック信号ＣＬの周期Ｔの８周期分を１サイクルとする８つのクロック信号ＣＬＡ２〜ＣＬＨ２（図９参照）を供給する。そして、信号処理回路５３０ａに入力されるクロック信号ＣＬＡ２は、第１周期Ｔａの全期間だけがハイレベルとなり、信号処理回路５３０ｂに入力されるクロック信号ＣＬＢ２は、第２周期Ｔｂの全期間だけがハイレベルとなる。以下、同様に、信号処理回路５３０ｃ〜５３０ｈに入力されるクロック信号ＣＬＣ２〜ＣＬＨ２は、それぞれ、第３周期Ｔｃ〜第８周期Ｔｈの全期間だけハイレベルとなる。つまり、信号処理回路５３０ａ〜５３０ｈには、ハイレベルとなる周期が１周期ずつずれているクロック信号ＣＬＡ２〜ＣＬＨ２がそれぞれ入力される。

８つの信号処理回路５３０ａ〜５３０ｈのそれぞれは、上記した静電容量式センサ１の容量素子Ｃ１１〜Ｃ４２の静電容量の大きさに応じてデューティー比を変化させるＰＷＭ（Pulse Width Modulation）変調方式の回路である。そして、信号処理回路５３０ａ〜５３０ｈは、それぞれ、加算用信号Ａ〜Ｈを出力するとともに減算用信号（−Ａ）〜（−Ｈ）を出力する。この信号処理回路５３０ａ〜５３０ｈは、それぞれ、加算用信号Ａ〜Ｈを出力する加算用信号出力部５３１ａ〜５３１ｈと、減算用信号（−Ａ）〜（−Ｈ）を出力する減算用信号出力部５３２ａ〜５３２ｈとを備えている。

加算用信号出力部５３１ａ〜５３１ｈは、それぞれ、シフト回路５２０から出力されるクロック信号ＣＬＡ１〜ＣＬＨ１を入力として、容量素子Ｃ１１〜Ｃ４２のそれぞれの静電容量の大きさに対応するデューティ比を有する加算用信号Ａ〜Ｈを出力する。加算用信号出力部５３１ａは、所定の抵抗値を有する抵抗Ｒ及び容量素子Ｃ１１を含む遅延回路Ｌ１と、排他的論理和回路素子Ｘ−ＯＲとを備えている。そして、この排他的論理和回路素子Ｘ−ＯＲの一方の入力端子には、容量素子Ｃ１１の静電容量の大きさに応じて遅延した遅延クロック信号Ｐ１が入力されるとともに、他方の入力端子には、クロック信号ＣＬＡ１が入力される。これにより、図１０に示すように、排他的論理和回路素子Ｘ−ＯＲからクロック信号ＣＬＡ１と遅延クロック信号Ｐ１との位相差を示す加算用信号Ａが出力される。この加算用信号Ａは、容量素子Ｃ１１の静電容量が増加すれば、クロック信号ＣＬＡ１の遅延が大きくなるので、デューティ比も大きくなる。これに対して、容量素子Ｃ１１の静電容量が減少すれば、クロック信号ＣＬＡ１の遅延が小さくなるので、デューティ比も小さくなる。なお、加算用信号出力部５３１ｂ〜５３１ｈは、上記加算用信号出力部５３１ａと同様の構成を有しているので、その説明を省略する。そして、加算用信号出力部５３１ｂ〜５３１ｈのそれぞれから出力される加算用信号Ｂ〜Ｈも、上記した加算用信号Ａと同様に、静電容量の増加（減少）に伴ってデューティ比が大きく（小さく）なる。

また、減算用信号出力部５３２ａ〜５３２ｈは、それぞれ、シフト回路５２０から出力されるクロック信号ＣＬＡ２〜ＣＬＨ２及び上記した加算用信号出力部５３１ａ〜５３１ｈから出力される加算用信号Ａ〜Ｈを入力として、加算用信号Ａ〜Ｈのハイレベルとなる期間を含む周期だけハイレベルとローレベルとが反転した減算用信号（−Ａ）〜（−Ｈ）を出力する。減算用信号出力部５３２ａは、加算用信号出力部５３１ａから出力される加算用信号Ａのハイレベルとローレベルとが反転した反転信号Ａを出力するインバータ素子ＩＮＶと、論理積素子ＡＮＤとを備えている。そして、この論理積素子ＡＮＤの一方の入力端子には、インバータ素子から出力される反転信号Ａが入力されるとともに、他方の入力端子には、シフト回路５２０から出力されるクロック信号ＣＬＡ２が入力される。これにより、図１０に示すように、論理積素子ＡＮＤから加算用信号Ａの周期Ｔａだけハイレベルとローレベルとが反転した減算用信号（−Ａ）が出力される。この減算用信号（−Ａ）は、上記した加算用信号Ａと異なり、容量素子Ｃ１１の静電容量が増加すれば、デューティ比が小さくなり、容量素子Ｃ１１の静電容量が減少すれば、デューティ比が大きくなる。なお、減算用信号出力部５３２ｂ〜５３２ｈは、上記減算用信号出力部５３２ａと同様の構成を有しているので、その説明を省略する。そして、減算用信号出力部５３２ｂ〜５３２ｈのそれぞれから出力される減算用信号（−Ｂ）〜（−Ｈ）も、上記した減算用信号（−Ｂ）と同様に、静電容量の増加（減少）に伴ってデューティ比が小さく（大きく）なる。

上記加算用信号出力部５３１ａ〜５３１ｈから出力される加算用信号Ａ〜Ｈは、静電容量の増加（減少）に伴ってデューティ比が大きく（小さく）なるので、上述の数式１のＦｘ，Ｆｙ，Ｆｚ，Ｍｘ，Ｍｙ，Ｍｚの演算に用いられる演算子が＋の“＋Ｃ１１”〜“＋Ｃ４２”に対応する値として適用可能である。また、上記減算用信号出力部５３２ａ〜５３２ｈから出力される減算用信号（−Ａ）〜（−Ｈ）は、静電容量の増加（減少）に伴ってデューティ比が小さく（大きく）なるので、上述の数式１のＦｘ，Ｆｙ，Ｆｚ，Ｍｘ，Ｍｙ，Ｍｚの演算に用いられる演算子が−の“−Ｃ１１”〜“−Ｃ４２”に対応する値として適用可能である。すなわち、上記数式１は、下記数式２に書き直すことができる。

よって、上記数式２に示すように、Ｆｘ，Ｆｙ，Ｆｚ，Ｍｘ，Ｍｙ，Ｍｚは、加算用信号Ａ〜Ｈ及び減算用信号（−Ａ）〜（−Ｈ）のパルス列の加算として求めることが可能となる。

ＯＲ回路５４０は、加算用信号出力部５３１ａ〜５３１ｈから出力される加算用信号Ａ〜Ｈ及び減算用信号出力部５３２ａ〜５３２ｈから出力される減算用信号（−Ａ）〜（−Ｈ）の内から選択される信号の論理和を求めて、パルス列を生成する。具体的には、図１１及び図１２に示すように、ＯＲ回路５４０は、上記数式２に基づいて、Ｆｘ，Ｆｙ，Ｆｚ，Ｍｘ，Ｍｙ，Ｍｚを演算するのに必要な加算用信号Ａ〜Ｈ及び減算用信号（−Ａ）〜（−Ｈ）の論理和を求めて、パルス列を生成する。このＯＲ回路５４０に入力される加算用信号Ａ〜Ｈ及び減算用信号（−Ａ）〜（−Ｈ）は、図示しないマイクロプロセッサにより切り替えられて、上記演算が行われる。または、Ｆｘ、Ｆｙ、Ｆｚ、Ｍｘ、Ｍｙ、Ｍｚ専用のＯＲ回路５４０を用意して上記演算を行ってもよい。

ローパスフィルタ５５０は、ＯＲ回路５４０から出力されるパルス列を平滑化してアナログ出力電圧を出力するために設けられている。このローパスフィルタ５５０は、抵抗とコンデンサとから構成される所謂ＣＲローパスフィルタである。

第１実施形態では、上記のように、加算用信号出力部５３１ａ〜５３１ｈを設けることによって、静電容量式センサ１に加わる力及びモーメントの大きさに応じて容量素子Ｃ１１〜Ｃ４２の静電容量が増加すれば、デューティ比が増加し、容量素子Ｃ１１〜Ｃ４２の静電容量が減少すれば、デューティ比が減少する加算用信号Ａ〜Ｈを得ることができる。また、減算用信号出力部５３２ａ〜５３２ｈを設けることによって、静電容量式センサ１に加わる力及びモーメントの大きさに応じて容量素子Ｃ１１〜Ｃ４２の静電容量が増加すれば、デューティ比が減少し、容量素子Ｃ１１〜Ｃ４２の静電容量が減少すれば、デューティ比が増加する減算用信号（−Ａ）〜（−Ｈ）を得ることができる。したがって、数式１のように力及びモーメントの大きさを静電容量の差によって求める場合に、力及びモーメントの大きさに応じてデューティ比が増加する加算用信号Ａ〜Ｈとデューティ比が減少する減算用信号（−Ａ）〜（−Ｈ）とを論理演算してパルス列を生成するだけで、力及びモーメントの大きさを当該パルス列のデューティ比の大きさとして求めることができる。その結果、ＯＰアンプなどを用いることなく簡単な構成の回路で、力及びモーメントの大きさを求めることができる。

また、本実施形態では、シフト回路５２０が、ハイレベルとなる期間が一の周期の所定期間に限定され、且つ、そのハイレベルとなる期間が１周期分ずつずれているクロック信号ＣＬＡ１〜ＣＬＨ１を出力するため、加算用信号Ａ〜Ｈ及び減算用信号（−Ａ）〜（−Ｈ）が周期毎に時分割にされる。その結果、加算用信号Ａ〜Ｈと減算用信号（−Ａ）〜（−Ｈ）とを論理演算する場合でも、互いにハイレベルがオーバーラップしないパルス列を生成することができる。

また、本実施形態では、シフト回路５２０は、クロック信号ＣＬＡ１〜ＣＬＨ１に加えて、当該クロック信号ＣＬＡ１〜ＣＬＨ１のハイレベルとなる期間を含む周期の全期間だけがハイレベルとなるクロック信号ＣＬＡ２〜ＣＬＨ２を出力する。そして、減算用信号出力部５３２ａ〜５３２ｈは、加算用信号出力部５３１ａ〜５３１ｈから出力される加算用信号Ａ〜Ｈのハイレベルとローレベルとが反転した反転信号を出力するインバータ素子ＩＮＶと、シフト回路５２０から出力されるクロック信号ＣＬＡ２〜ＣＬＨ２及びインバータ素子ＩＮＶから出力される反転信号を論理演算して、減算用信号（−Ａ）〜（−Ｈ）を出力する論理積素子ＡＮＤとを含んでいる。このように構成すれば、加算用信号Ａ〜Ｈのハイレベルとなる期間を含む周期だけハイレベルとローレベルとが反転した減算用信号（−Ａ）〜（−Ｈ）を容易に得ることができる。

また、本実施形態では、加算用信号出力部５３１ａ〜５３１ｈは、シフト回路５２０から出力されるクロック信号ＣＬＡ１〜ＣＬＨ１を入力として、容量素子Ｃ１１〜Ｃ４２の静電容量の大きさに応じて遅延した遅延信号を出力する遅延回路と、遅延回路から出力される遅延信号とシフト回路５２０から出力されるクロック信号ＣＬＡ１〜ＣＬＨ１との位相差を示す加算用信号Ａ〜Ｈを出力する排他的論理和回路素子Ｘ−ＯＲとを含んでいる。このように構成すれば、容易に静電容量の大きさに対応するデューティ比を有する加算用信号Ａ〜Ｈを得ることができる。

また、本実施形態では、加算用信号出力部５３１ａ〜５３１ｈから出力される加算用信号Ａ〜Ｈ及び減算用信号出力部５３２ａ〜５３２ｈから出力される減算用信号（−Ａ）〜（−Ｈ）の内から選択される信号の論理和を求めて、パルス列を生成するＯＲ回路５４０を設けることによって、力及びモーメントの大きさとみなすことができるデューティ比を有するパルス列を容易に生成することができる。

また、本実施形態では、ＯＲ回路５４０から出力されるパルス列を平滑化してアナログ出力電圧を出力する平滑回路として、抵抗とコンデンサとからなるローパスフィルタ５５０を用いることによって、オペアンプを用いて平滑回路を構成する場合に比べて、簡単な構成でパルス列をアナログ出力電圧に変換することができる。

（第２実施形態）
図１３は、本発明の第２実施形態に係るセンサ駆動回路が適用可能な静電容量式センサの電極の配置を示す図である。図１４は、Ｙ軸方向の力Ｆｙを加えたときの静電容量式センサの状態を示す図である。この第２実施形態では、上記第１実施形態とは異なり、第１実施形態の容量素子Ｃ１１〜Ｃ４２の電極Ｅ１１〜Ｅ４２をそれぞれ分割したセンサ駆動回路について説明する。なお、この第２実施形態では、電極を分割したこと及びそれに伴って回路構成を変更したこと以外は、上記した第１実施形態と同様であるので、その説明を省略する。

固定部３００の上面には、図１３に示すように、分割された一組の電極Ｅ１１Ａ及びＥ１１Ｂ、Ｅ１２Ａ及びＥ１２Ｂ、Ｅ２１Ａ及びＥ２１Ｂ、Ｅ２２Ａ及びＥ２２Ｂ、Ｅ３１Ａ及びＥ３１Ｂ、Ｅ３２Ａ及びＥ３２Ｂ、Ｅ４１Ａ及びＥ４１Ｂ、Ｅ４２Ａ及びＥ４２Ｂが固定されている。そして、内側電極Ｅ１１Ａ〜Ｅ４２Ａは略半円状を有しており、外側電極Ｅ１１Ｂ〜Ｅ４２Ｂは、それぞれ内側電極Ｅ１１Ａ〜Ｅ４２Ａを覆う弓状を有している。そして、Ｘ軸上の正方向に配置された一組の電極Ｅ１１Ａ及びＥ１１Ｂ並びに一組の電極Ｅ１２Ａ及びＥ１２Ｂと、Ｘ軸上の負方向に配置された一組の電極Ｅ２１Ａ及びＥ２１Ｂ並びに一組の電極Ｅ２２Ａ及びＥ２２Ｂとは、それぞれ、Ｙ軸方向に離隔し且つＸ軸に対して線対称になっている。また、Ｙ軸上の正方向に配置された一組の電極Ｅ３１Ａ及びＥ３１Ｂ並びに一組の電極Ｅ３２Ａ及びＥ３２Ｂと、Ｙ軸上の負方向に配置された人組の電極Ｅ４１Ａ及びＥ４１Ｂ並びに一組の電極Ｅ４２Ａ及びＥ４２Ｂとは、それぞれ、Ｘ軸方向に離隔し且つＹ軸に対して線対称になっている。

また、各電極と第１フランジ１００の可撓部１１１〜１１４の下面とは離隔している。従って、電極Ｅ１１Ａ，Ｅ１１Ｂ，Ｅ１２Ａ，Ｅ１２Ｂ，Ｅ２１Ａ，Ｅ２１Ｂ，Ｅ２２Ａ，Ｅ２２Ｂ，Ｅ３１Ａ，Ｅ３１Ｂ，Ｅ３２Ａ，Ｅ３２Ｂ，Ｅ４１Ａ，Ｅ４１Ｂ，Ｅ４２Ａ，Ｅ４２Ｂと、第１フランジ１００の可撓部１１１〜１１４との間には、容量素子Ｃ１１Ａ，Ｃ１１Ｂ，Ｃ１２Ａ，Ｃ１２Ｂ，Ｃ２１Ａ，Ｃ２１Ｂ，Ｃ２２Ａ，Ｃ２２Ｂ，Ｃ３１Ａ，Ｃ３１Ｂ，Ｃ３２Ａ，Ｃ３２Ｂ，Ｃ４１Ａ，Ｃ４１Ｂ，Ｃ４２Ａ，Ｃ４２Ｂが形成される。

そして、Ｙ軸方向の力Ｆｙを加えたときは、図１４に示すように、第１フランジ１００の可撓部１１１及び第２フランジ２００の可撓部２１１は、変位する。第１フランジ１００の可撓部１１１のＹ軸正方向部分且つ中央部分は、電極Ｅ１１Ａに近づく方向に変位するが、Ｙ軸正方向部分且つ端部分は、ほぼ変位しない。そのため、容量素子Ｃ１１Ａの静電容量は大きくなるとともに、容量素子Ｃ１１Ｂの静電容量はほぼ変化しない。また、第１フランジ１００の可撓部１１１のＹ軸負方向部分且つ中央部分は、電極Ｅ１２Ａから離れる方向に変位するが、Ｙ軸負方向部分且つ端部分は、ほぼ変位しない。そのため、容量素子Ｃ１２Ａの静電容量は小さくなるとともに、容量素子Ｃ１２Ｂの静電容量はほぼ変化しない。

また、Ｙ軸方向の力Ｆｙを加えたときは、第１フランジ１００の可撓部１１２及び第２フランジ２００の可撓部２１２も、上記した第１フランジ１００の可撓部１１１及び第２フランジ２００の可撓部２１１と同様に変位する。そのため、容量素子Ｃ２１Ａの静電容量は大きくなるとともに、容量素子Ｃ２１Ｂの静電容量はほぼ変化しない。また、容量素子Ｃ２２Ａの静電容量は小さくなるとともに、容量素子Ｃ２２Ｂの静電容量はほぼ変化しない。

また、Ｆｘ，Ｆｙ，Ｍｘ、Ｍｙ、Ｍｚが静電容量式センサ２に加わった場合も同様にして考えればいいので、ここでは省略する。

図１５は、図１３に示した第２実施形態に係る静電容量式センサを駆動するセンサ駆動回路を示した回路図である。図１６は、図１５に示したセンサ駆動回路の入力クロックと出力パルスとの関係を示した図である。次に、上記した静電容量式センサ２に適用されるセンサ駆動回路６００について説明する。

図１５に示すように、信号処理部６３０ａ〜６３０ｈの加算用信号出力部６３１ａ〜６３１ｈは、それぞれ、シフト回路５２０から出力されるクロック信号ＣＬＡ１〜ＣＬＨ１を入力として、内側電極Ｅ１１Ａ〜Ｅ４２Ａが構成する容量素子Ｃ１１Ａ〜Ｃ４２Ａのそれぞれの静電容量の大きさに対応するデューティ比を有する加算用信号Ａ〜Ｈを出力する。加算用信号出力部６３１ａは、所定の抵抗値を有する抵抗Ｒ及び容量素子Ｃ１１Ａを含む遅延回路Ｌ２と、所定の抵抗値を有する抵抗Ｒ及び容量素子Ｃ１１Ｂを含む遅延回路Ｌ３と、排他的論理和回路素子Ｘ−ＯＲとを備えている。そして、この排他的論理和回路素子Ｘ−ＯＲの一方の入力端子には、容量素子Ｃ１１Ａの静電容量の大きさに応じて遅延した遅延クロック信号Ｐ２が入力されるとともに、他方の入力端子には、容量素子Ｃ１１Ｂの静電容量の大きさに応じて遅延した遅延クロック信号Ｐ３が入力される。これにより、図１６に示すように、排他的論理和回路素子Ｘ−ＯＲから遅延クロック信号Ｐ２と遅延クロック信号Ｐ３との位相差を示す加算用信号Ａが出力される。外側電極Ｅ１１Ｂが構成する容量素子Ｃ１１Ｂは、静電容量式センサ２に加わる力及びモーメントの大きさによらず、ほぼその静電容量の大きさが変化しないので、遅延回路Ｌ３から出力される遅延クロック信号Ｐ３は温度特性に起因する遅延であるとみなすことが可能である。また、内側電極Ｅ１１Ａが構成する容量素子Ｃ１１Ａは、静電容量式センサに加わる力及びモーメントの大きさに応じて、その静電容量の大きさを変化させるので、遅延回路Ｌ２から出力される遅延クロック信号Ｐ２は温度特性に起因する遅延及び静電容量の大きさの変化による遅延であるとみなすことが可能である。したがって、遅延クロック信号Ｐ２及びＰ３を入力とする排他的論理和回路素子Ｘ−ＯＲから温度特性に起因する遅延が打ち消された加算用信号Ａが出力される。この加算用信号Ａは、容量素子Ｃ１１Ａの静電容量が増加すれば、クロック信号ＣＬＡ１の遅延が大きくなるので、デューティ比も大きくなる。これに対して、容量素子Ｃ１１Ａの静電容量が減少すれば、クロック信号ＣＬＡ１の遅延が小さくなるので、デューティ比も小さくなる。なお、加算用信号出力部６３１ｂ〜６３１ｈは、上記加算用信号出力部６３１ａと同様の構成を有しているので、その説明を省略する。そして、加算用信号出力部６３１ｂ〜６３１ｈのそれぞれから出力される加算用信号Ｂ〜Ｈも、上記した加算用信号Ａと同様に、静電容量の増加（減少）に伴ってデューティ比が大きく（小さく）なる。

第２実施形態では、上記のように、電極が、力及びモーメントの大きさに関わらず電極間距離が実質的に変化しない外側電極Ｅ１１Ｂ〜Ｅ４２Ｂと、力及びモーメントの大きさに応じて電極間距離が変化する内側電極Ｅ１１Ａ〜Ｅ４２Ａとに分割されている。そして、加算用信号出力部６３１ａ〜６３１ｈは、シフト回路５２０から出力されるクロック信号ＣＬＡ１〜ＣＬＨ１を入力として、内側電極Ｅ１１Ａ〜Ｅ４２Ａが構成する静電容量の大きさに応じて遅延した遅延クロック信号Ｐ２を出力する遅延回路Ｌ２と、シフト回路５２０から出力されるクロック信号ＣＬＡ１〜ＣＬＨ１を入力として、外側電極Ｅ１１Ｂ〜Ｅ４２Ｂが構成する静電容量の大きさに応じて遅延した遅延クロック信号Ｐ３を出力する遅延回路Ｌ３と、遅延回路Ｌ２から出力される遅延クロック信号Ｐ２と遅延回路Ｌ３から出力される遅延クロック信号Ｐ３との位相差を示す加算用信号Ａ〜Ｈを出力する排他的論理和回路素子Ｘ−ＯＲとを含んでいる。このように構成すれば、遅延回路Ｌ２から出力される遅延クロック信号Ｐ２及び遅延回路Ｌ３から出力される遅延クロック信号Ｐ３に、容量素子の電極の温度特性による変動が加わる場合でも、排他的論理和回路素子Ｘ−ＯＲにおいて当該変動を打ち消すことができる。その結果、温度特性による変動の影響が抑制された加算用信号Ａ〜Ｈ及び減算用信号（−Ａ）〜（−Ｈ）を得ることができる。

また、この第２実施形態では、上記第１実施形態と同様の効果も得ることができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

例えば、上記実施形態では、ＯＲ回路５４０では、数式２に基づいて、Ｆｘ，Ｆｙ，Ｆｚ，Ｍｘ，Ｍｙ，Ｍｚを演算するのに必要な加算用信号Ａ〜Ｈ及び減算用信号（−Ａ）〜（−Ｈ）の論理和を求めて、パルス列を生成する例について説明したが、本発明はこれに限らず、図１７に示すように、Ｆｘ，Ｆｙ，Ｍｘ，Ｍｙを演算するのに必要な加算用信号Ａ〜Ｈ及び減算用信号（−Ａ）〜（−Ｈ）に加えて、シフト回路５２０から出力されるクロック信号ＣＬＡ１〜ＣＬＨ１の内で、演算するのに必要な信号がハイレベルとなる周期を除く周期にハイレベルとなるクロック信号ＣＬＡ１〜ＣＬＨ１をＯＲ回路５４０に入力させてもよい。一例として、図１８に示すように、Ｆｘを演算するのに必要となる加算用信号Ｅ、減算用信号（−Ｆ）、加算用信号（Ｇ）及び減算用信号（−Ｈ）の他に、加算用信号Ｅ、減算用信号（−Ｆ）、加算用信号（Ｇ）及び減算用信号（−Ｈ）がハイレベルとなる周期を除く周期にハイレベルとなるクロック信号ＣＬＡ１〜ＣＬＤ１をＯＲ回路５４０に入力させる。これにより、ＯＲ回路５４０から出力されるパルス列ＰＦＸＸのデューティ比を、加算用信号Ｅ、減算用信号（−Ｆ）、加算用信号（Ｇ）及び減算用信号（−Ｈ）のみからなるパルス列ＰＦＸより増加させることができる。これにより、パルス列のデューティ比を５０％にすれば、電源電圧の半分の電圧を基準にすることができる。なお、Ｆｚ及びＭｚは、全ての周期でハイレベルとなる信号を用いているので、当該信号に加えてクロック信号を入力させることができない。

また、上記実施形態では、数式２に示すように、Ｆｘ，Ｆｙ，Ｆｚ，Ｍｘ，Ｍｙ，Ｍｚを演算するのに必要な加算用信号Ａ〜Ｈ及び減算用信号（−Ａ）〜（−Ｈ）がパルス列のハイレベルとなる周期がパルス列の前半又は後半に偏っている。そこで、シフト回路５２０は、ＯＲ回路５４０から出力されたパルス列のハイレベルとなる周期が偏らないように、ハイレベルとなる期間が互いに少なくとも１周期分ずれているクロック信号を加算用信号出力部に出力させてもよい。例えば、容量素子Ｃ１１〜Ｃ４２のそれぞれに、クロック信号ＣＬＡ１及びＣＬＡ２、ＣＬＥ１及びＣＬＥ２、ＣＬＢ１及びＣＬＢ２、ＣＬＦ１及びＣＬＦ２、ＣＬＣ１及びＣＬＣ２、ＣＬＧ１及びＣＬＧ２、ＣＬＤ１及びＣＬＤ２、ＣＬＨ１及びＣＬＨ２を入力させれば、ＯＲ回路５４０から出力されるパルス列にデューティ比０％の周期が２周期に一度表れる。これにより、パルス列のハイレベルとなる周期が偏ってしまう場合と異なり、そのローパスフィルタのカットオフ周波数を小さくしなければ、出力波形に大きな脈動が表れて信号品質が低下してしまうという問題が解消される。そして、カットオフ周波数を小さくする必要がないので、センサの応答速度が低下してしまうという問題も解消される。

本発明の第１実施形態に係るセンサ駆動回路が適用可能な静電容量式センサの中央縦断面正面図である。 図１のＡ−Ａ線における断面図である。 電極の配置を示す図である。 Ｘ軸方向の力Ｆｘを加えたときの静電容量式センサの状態を示す図である。 Ｚ軸方向の力Ｆｚを加えたときの静電容量式センサの状態を示す図である。 Ｙ軸回りのモーメントＭｙを加えたときの静電容量式センサの状態を示す図である。 第１実施形態に係る静電容量式センサを駆動するセンサ駆動回路を示した回路図である。 センサ駆動回路のシフト回路から出力されるクロック信号を示した図である。 センサ駆動回路のシフト回路から出力されるクロック信号を示した図である。 センサ駆動回路の入力クロックと出力パルスとの関係を示した図である。 センサ駆動回路のＯＲ回路及びローパスフィルタを示した回路図である。 センサ駆動回路のＯＲ回路及びローパスフィルタを示した回路図である。 本発明の第２実施形態に係るセンサ駆動回路が適用可能な静電容量式センサの電極の配置を示す図である。 Ｙ軸方向の力Ｆｙを加えたときの静電容量式センサの状態を示す図である。 第２実施形態に係る静電容量式センサを駆動するセンサ駆動回路を示した回路図である。 センサ駆動回路の入力クロックと出力パルスとの関係を示した図である。 変形例に係るセンサ駆動回路のＯＲ回路及びローパスフィルタを示した回路図である。 変形例に係るセンサ駆動回路の入力クロックと出力パルスとの関係を示した図である。

符号の説明

５００、６００ センサ駆動回路
５１０ 基準クロック発生部
５２０ シフト回路
５３０ａ〜５３０ｈ 信号処理回路
５３１ａ〜５３１ｈ 加算用信号出力部
５３２ａ〜５３２ｈ 減算用信号出力部
５４０ ＯＲ回路
５５０ ローパスフィルタ
Ｃ１１〜Ｃ４１、Ｃ１１Ａ〜Ｃ４２Ａ、Ｃ１１Ｂ〜Ｃ４２Ｂ 容量素子
Ｌ１、Ｌ２、Ｌ３ 遅延回路
Ｘ−ＯＲ 排他的論理和回路素子
ＩＮＶ インバータ素子
ＡＮＤ 論理積素子
Ｅ１１〜Ｅ４２ 電極
Ｅ１１Ａ〜Ｅ４２Ａ 内側電極
Ｅ１１Ｂ〜Ｅ４２Ｂ 外側電極

Claims (8)

1. 負荷の方向及び大きさに応じて電極間距離が変化して静電容量がそれぞれ変化する第１〜第ｎ（ｎ：２以上の整数）可変静電容量素子を有するセンサ駆動回路であって、
   前記第１〜第ｎ可変静電容量素子のそれぞれに、周期Ｔ１〜周期Ｔｍ（ｍ：ｎ以上の整数）のｍ周期分を１サイクルとするクロック信号であって、ハイレベルとなる期間が一の周期の所定期間に限定され、且つ、そのハイレベルとなる期間が互いに少なくとも１周期分ずれている第１〜第ｎクロック信号を出力するシフト回路と、
   前記シフト回路から出力される第１〜第ｎクロック信号が入力される前記第１〜第ｎ可変静電容量素子を含み、前記第１〜第ｎ可変静電容量素子のそれぞれの静電容量の大きさに対応するデューティ比を有する第１〜第ｎ加算用信号を出力する加算用信号出力部と、
   前記加算用信号出力部から出力される第１〜第ｎ加算用信号が入力され、当該第１〜第ｎ加算用信号のハイレベルとなる期間を含む周期だけハイレベルとローレベルとが反転した第１〜第ｎ減算用信号を出力する減算用信号出力部とを備えることを特徴とするセンサ駆動回路。
2. 前記シフト回路は、
   前記第１〜第ｎクロック信号に加えて、当該第１〜第ｎクロック信号のハイレベルとなる期間を含む周期の全期間だけがハイレベルとなる第ｎ＋１〜第２ｎクロック信号を出力し、
   前記減算用信号出力部は、
   前記加算用信号出力部から出力される第１〜第ｎ加算用信号のハイレベルとローレベルとが反転した第１〜第ｎ反転信号を出力するインバータ素子と、
   前記シフト回路から出力される第ｎ＋１〜第２ｎクロック信号及び前記インバータ素子から出力される第１〜第ｎ反転信号を論理演算して、前記第１〜第ｎ減算用信号を出力する第１論理演算回路とを含むことを特徴とする請求項１に記載のセンサ駆動回路。
3. 前記加算用信号出力部は、
   前記シフト回路から出力される第１〜第ｎクロック信号を入力として、前記第１〜第ｎ可変静電容量素子の静電容量の大きさに応じて遅延した第１〜第ｎ遅延信号を出力する第１遅延回路と、
   前記第１遅延回路から出力される第１〜第ｎ遅延信号と、前記シフト回路から出力される第１〜第ｎクロック信号とを論理演算して、前記第１〜第ｎ加算用信号を出力する第２論理演算回路とを含むことを特徴とする請求項１又は２に記載のセンサ駆動回路。
4. 前記第１〜第ｎ可変静電容量素子のそれぞれの電極は、前記負荷の方向及び大きさに関わらず電極間距離が実質的に変化しない第１部分に対応する一方電極と、前記負荷の方向及び大きさに応じて電極間距離が変化する第２部分に対応する他方電極とに分割されており、
   前記加算用信号出力部は、
   前記シフト回路から出力される第１〜第ｎクロック信号を入力として、前記一方電極が構成する静電容量の大きさに応じて遅延した第１〜第ｎ一方電極側遅延信号を出力する第２遅延回路と、
   前記シフト回路から出力される第１〜第ｎクロック信号を入力として、前記他方電極が構成する静電容量の大きさに応じて遅延した第１〜第ｎ他方電極側遅延信号を出力する第３遅延回路と、
   前記第２遅延回路から出力される第１〜第ｎ一方電極側遅延信号と、前記第３遅延回路から出力される第１〜第ｎ他方電極側遅延信号とを論理演算して、前記第１〜第ｎ加算用信号を出力する第３論理演算回路とを含むことを特徴とする請求項１又は２に記載のセンサ駆動回路。
5. 前記加算用信号出力部から出力される第１〜第ｎ加算用信号及び前記減算用信号出力部から出力される第１〜第ｎ減算用信号から選択される信号を論理演算して、パルス列を生成して出力する第４論理演算回路をさらに備えることを特徴とする請求項１〜４のいずれか１項に記載のセンサ駆動回路。
6. 前記第４論理演算回路には、前記加算用信号出力部から出力される第１〜第ｎ加算用信号及び前記減算用信号出力部から出力される第１〜第ｎ減算用信号から選択される信号に加えて、前記シフト回路から出力される第１〜第ｎクロック信号の内で、前記選択される信号がハイレベルとなる周期を除く周期にハイレベルとなるクロック信号がさらに入力されることを特徴とする請求項５に記載のセンサ駆動回路。
7. 前記シフト回路は、前記第４論理演算回路から出力されたパルス列のハイレベルとなる周期が偏らないように、ハイレベルとなる期間が互いに少なくとも１周期分ずれている前記第１〜第ｎクロック信号を前記加算用信号出力部に出力することを特徴とする請求項５又は６に記載のセンサ駆動回路。
8. 前記第４論理演算回路から出力されるパルス列を平滑化してアナログ出力電圧を出力する平滑回路をさらに備え
   前記平滑回路は、抵抗とコンデンサとからなることを特徴とする請求項６又は７に記載のセンサ駆動回路。

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