JP2008235773A - インダクタ - Google Patents

Abstract

【課題】 電源要求値に応じられるインダクタンスと結合係数の調整幅が広い、カップリング方式を用いるＤＣ−ＤＣコンバータに好適なインダクタを提供する。
【解決手段】 Ｅ型磁性コア６ａの２つの外磁脚部６ｊ端面とＩ型磁性コア６ｄを、磁性接着剤６ｅもしくは磁性樹脂膜からなる磁性体層を介して接合し、Ｅ型磁性コア６ａの中磁脚部６ｉと対抗するＩ型磁性コア６ｄとの間には、絶縁体層ギャップまたはエアーギャップを形成し構成する。
【選択図】 図７

Description

本発明は、電子機器の電源回路を構成するインダクタに関し、特にＤＣ−ＤＣコンバータに好適なインダクタに関するものである。

近年、ＣＰＵなどの大規模集積回路（以下、ＬＳＩと表記）は、低電圧大電流化が進み、素子に必要となる所要電流が数十アンペアにまで達するようになるとともに、小型で低背の電源回路が求められている。大電流化により素子の大型化は避けられないため、電流を２系統に分散させた電力変換の後、合成することで出力を取り出すマルチフェーズ方式が電源方式の主流として使われてきた。

以下、マルチフェーズ方式について、出力２０Ａの２フェーズのＤＣ−ＤＣコンバータを用いた場合を例に説明する。

図１は、マルチフェーズ方式を説明する図で、図１（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図１（ｂ）はその波形図を示す。なお、波形図上段は電圧波形を示し、横軸は時間、縦軸は電圧を示している。また、波形図下段は電流波形を示し、横軸は時間、縦軸は電流を示している。また、波形１ｈは電界効果トランジスタ１ｃのゲート電圧の波形を示し、波形１ｉは電界効果トランジスタ１ｅのゲート電圧の波形を示し、波形１ｊは、インダクタ１ａの電流の波形を示し、波形１ｋはインダクタ１ｂの波形を示し、波形１ｌはマルチフェーズ方式における合成電流波形を示す。

入力された電流を２つに分流させ、１０Ａの容量を持つ電界効果トランジスタ（以下、ＦＥＴとも表記）１ｃ、１ｄ、およびインダクタ１ａで構成される第１の系統と、電界効果トランジスタ１ｅ、１ｆとインダクタ１ｂで構成される第２の系統の、２系統の回路によって各々電力変換を行い、変換された電流を合成し、平滑コンデンサ部１ｇに入力することで直流の出力を得る。

ここで波形図上段に示したように、各々のＦＥＴにおけるＯＮとＯＦＦのタイミングは互いに半周期ずらして行われるため、下段に示したように、波形１ｊと波形１ｋを合成することにより、平滑コンデンサにはスイッチング周波数の、２倍の三角波、すなわち波形１ｌが入力されることになる。

マルチフェーズ方式ではＦＥＴ、インダクタ、平滑コンデンサに流れる電流の負荷を各々低減させることができるが、平滑コンデンサ以外の部品点数がフェーズ数だけ増加することになるために実装面積が増大し、また製造コストも増大するという問題がある。また、近年は消費電力の低減も求められるようになり、軽負荷時には電流の軽減、即ち消費電力の抑制が図られるが、結果として軽負荷状態から高負荷状態への切り替わりに伴う電流変動への追従性であるトランジェントレスポンスが重要になってきた。

これに対応した電源方式として、カップリング方式がある。この方式に用いられるインダクタは、複数のコイルがある値で結合された１つのインダクタで駆動される。これに使用されるインダクタを特にカップリングインダクタと呼ぶ。

図２はカップリング方式を説明する図で、図２（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図２（ｂ）は、その波形図を示す。なお、波形図上段は電圧波形を示し、横軸は時間、縦軸は電圧を示している。また、波形図下段は電流波形を示し、横軸は時間、縦軸は電流を示している。また、波形２ｈは電界効果トランジスタ２ｃのゲート電圧の波形を示し、波形２ｉは電界効果トランジスタ２ｅのゲート電圧の波形を示し、波形２ｊは、インダクタ２ａの電流の波形を示し、波形２ｋはインダクタ２ｂの波形を示し、波形２ｌはカップリング方式における合成電流波形を示す。

出力２０Ａ、２フェーズのカップリングインダクタを用いたＤＣ−ＤＣコンバータを用いて説明する。入力された電流を２つに分流させ、１０Ａの容量を持つ電界効果トランジスタ２ｃ、２ｄ、インダクタ２ａに入力される第１の系統と、電界効果トランジスタ２ｅ、２ｆ、インダクタ２ｂに入力する第２の系統とする。ここで、インダクタ２ａおよび２ｂは便宜上、２つの異なるインダクタのように表記したが、実際は、２つのコイルを有する1つのインダクタ、すなわちカップリングインダクタである。該インダクタにおいて、分流された電流は合成され、平滑コンデンサ部２ｇを経由して直流の出力を得る。ここで波形図に波形２ｈおよび波形２ｉとして示したように、各々のＦＥＴにおけるＯＮとＯＦＦのタイミングは、マルチフェーズ方式と同じく互いに半周期ずらして行われる。

しかし、このように２つのコイルを持つカップリングインダクタは、各々のコイルが磁気的に特定の値で結合しているため、一方のコイルに電流が流れている際、他方のコイルにも相互誘導により電流が流れる。すなわち、波形２ｊで示した電流が流れると、波形２ｋで示した電流が流れる。その結果、カップリングインダクタを通過し、平滑コンデンサ２ｇに流れる電流波形２ｌが、スイッチング周波数の２倍となり平滑コンデンサ２ｇに入力される。このような電源方式は例えば、非特許文献１に開示されている。

このように、カップリング式ＤＣ−ＤＣコンバータに使われるインダクタは、平滑用途のインダクタのように単一のコイルではなく、分割数に応じた複数のコイルを内蔵し、各々のコイルを、電源要求に応じた結合係数に調整する必要がある。従って、自己インダクタンスだけではなく、相互インダクタンスやリーケージインダクタンスの調整が重要になる。

図３は、従来のインダクタを説明する図で、図３（ａ）は分解斜視図、図３（ｂ）は外観斜視図を示す。２つの導電巻コイル３ｂ、３ｅを、絶縁材３ｃを挟んで重ね合わせるように配置し、外層として、磁性コア３ａ、３ｆを装着し、インダクタを構成している。絶縁材３ｃの厚みを調整することにより、結合係数を調整している。このようなインダクタは、例えば、特許文献１に開示されている。

図４は、従来の他のインダクタを説明する断面図である。柱状の磁性コア４ａに貫通口を設けて導体４ｂを配置しインダクタを構成している。スリット４ｃのようにギャップを設けることにより、インダクタンスを調整する。

図５は、従来の他のインダクタを説明する断面図である。断面Ｅ型の磁性コア４ｆに貫通口を設けて導体４ｅを配置しインダクタを構成している。板状の低い透磁率を有する磁性体４ｄを取り付けることによりインダクタンスを調整する。これらのインダクタは、例えば、特許文献２に開示されている。

図６は、従来の他のインダクタを説明する断面図である。Ｅ型磁性コア５ａとＩ型磁性コア５ｂを組み合わせ、Ｅ型磁性コア５ａの磁脚の間を貫通するように導体５ｃを配置し、Ｅ型磁性コア５ａの脚部にギャップ５ｄを設けている。ギャップ５ｄを調整することによりインダクタンスと結合係数を調整する。このようなインダクタは例えば、非特許文献１に開示されている。

Pit-Leong Wong, Peng Xu, Bo Yang, and Fred C. Lee, IEEE TRANSACTIONS ON POWER ELECTRONICS,VOL.16 NO.4 P.499-507, 2001 ,Performance Improvements of Interleaving VRMs With Coupling Inductors 特開２００５−１２９５８８号公報 特開２００５−１８３９２８号公報

しかしながら、図３に示したインダクタは、導電巻コイルを使用しているため、大電流対応に求められる直流抵抗の低減が図れず、損失が大きい。また、結合係数が高くなりやすいのでリーケージインダクタンスが低くなり、その結果、急負荷の立ち上がり時における電流のオーバーシュートが大きくなる。さらに、カップリング動作の際、電流リップルが大きくなるといった問題も生じる。電流リップルを下げるためにはコイル間の絶縁材の厚みを増し、距離を離す必要があるが、インダクタ全体が大きくなり、実用上不可欠な低背化が実現できない。

図４に示したインダクタは磁性コア４ａに後加工でスリット４ｃを施す必要があるが、低背化により磁性コア４ａの肉厚は薄く、破損しやすいため、歩留まりが極めて悪くなり、結果としてコストが増加する。また、磁性コア４ａの外脚部にのみギャップを施すために、結合係数は低く、結果としてリーケージインダクタンスは高くなり、トランジェントレスポンスなどが悪くなる問題が生じる。

図５に示したインダクタも、同様に結合係数が低いという問題がある。

図６に示したインダクタは、中磁脚部のギャップを調整し、インダクタンスと結合係数を調整するが、電源の高周波数化が進み、求められるインダクタンスが低下してきているため、ギャップは１００μｍ以下と微小になっている。このように微小なギャップを形成するために、製造におけるバラツキが大きくなり、歩留まり悪化、コスト増加の問題が生じている。

従って、本発明の目的は、カップリング方式を用いるＤＣ−ＤＣコンバータに使用されるインダクタにおける上記の問題を解決し、インダクタンスと結合係数の調整幅を広くし、電源要求値に応じた安価なインダクタを提供することである。

本発明は、２つの外磁脚部と中磁脚部を有し、前記各磁脚部を連結する板状の胴部からなる断面がＥ字型のＥ型磁性コアと板状のＩ型磁性コアで構成されるカップリング方式のインダクタに関する。

Ｅ型磁性コアの２つの外磁脚部端面とＩ型磁性コアは、磁性粉末を含有してなる磁性接着剤もしくは磁性樹脂膜からなる磁性体層を介して接合し、Ｅ型磁性コアの中磁脚部と対抗するＩ型磁性コアとの間には、絶縁体層ギャップまたはエアーギャップを形成する。外磁脚部とＩ型磁性コアとの間に磁性接着剤を設ける場合は、磁性コア間の位置決めを容易かつ精度良く行うために、中磁脚部とＩ型磁性コア間に予め、所望のギャップ幅に相当する厚みの絶縁体層を、例えば樹脂成形により形成し、Ｅ型磁性コアとＩ型磁性コアを接合時もしくは接合後、少なくとも一方の外磁脚部とＩ型磁性コアとの隙間に、磁性接着剤を充填する。

外磁脚部とＩ型磁性コアとの間に、磁性樹脂膜を予め施した場合は、該磁性樹脂膜の厚さが、中磁脚部とＩ型磁性コア間のギャップとなる。

なお、製造効率を考慮して、本発明に用いるＥ型磁性コアの各磁脚部の長さは均一に設計製造する。すなわち、磁脚部の長さを変えることによるギャップの形成は行わない。

該磁性接着剤は、例えばエポキシ樹脂、フェノール樹脂、アクリル樹脂、シリコーン樹脂のような一般的に用いられる接着剤用の樹脂に、フェライト粉末、アモルファス粉末、Ｆｅ系磁性合金粉末などの軟磁性粉末を混練して得る。

該磁性樹脂膜は、ポリフェニレンサルファイド樹脂、液晶ポリマー、ポリアミドイミド樹脂、ポリエーテルイミド樹脂、フェノール樹脂、エポキシ樹脂、ポリイミド樹脂等のような一般的に用いられる成形用の樹脂に、フェライト粉末、アモルファス粉末、Ｆｅ系軟磁性合金粉末等の軟磁性粉末を混練して得る。

なお、該磁性接着剤および磁性樹脂膜は、外磁脚部とＩ型磁性コア間に充填されてカップリングの結合係数を調整するのに寄与する。従って、混入する磁性粉末の材質、磁気特性、混入量は、適宜選択して用いる。

本発明によれば、板状体に２つの外磁脚部と１つの中磁脚部からなる磁脚部を有するＥ型磁性コアと、板状のＩ型磁性コアと、導電体と、端子台を有するインダクタであって、前記Ｅ型磁性コアまたはＩ型磁性コアは前記端子台に包設され、少なくとも一方の前記外磁脚部と前記Ｉ型磁性コアは磁性体層を介して接合し、前記磁脚部と前記Ｉ型磁性コアによって形成された空隙に前記導電体が挿入されていることを特徴とするインダクタが得られる。

本発明によれば、前記磁性体層は、磁性粉末と樹脂を混入した磁性接着剤を塗布、硬化して形成してなることを特徴とする前記インダクタが得られる。

本発明によれば、前記磁性体層は、磁性粉末を成形樹脂に混練した磁性樹脂膜を端子台と一体成形で形成してなることを特徴とする前記インダクタが得られる。

本発明によれば、前記中磁脚部と前記Ｉ型磁性コアが対抗する部分に絶縁体層を端子台とともに一体成形してなることを特徴とする前記インダクタが得られる。

本発明によれば、前記磁性体層は、磁性粉末を全体の４０体積％以下（０を含まず）含有することを特徴とする前記インダクタが得られる。

上記構成とすることにより、Ｅ型磁性コアとＩ型磁性コア間に精度よく所望のギャップを形成することが可能となるとともに、磁性接着剤や磁性樹脂膜からなる磁性体層の磁気特性を調整することにより、所望のインダクタンスおよび結合係数を有するカップリング方式の電源に適したインダクタを提供することが可能となった。

本発明によるインダクタは、Ｅ型磁性コアの各磁脚部とＩ型磁性コアの突合せ面に絶縁体層またはエアーギャップを形成し、少なくとも１以上の磁脚部とＩ型磁性コアが樹脂と磁性粉からなる磁性体層を介して接合することにより結合係数を調整する。その際、Ｅ型磁性コアの各磁脚部の長さを均一とし、Ｅ型磁性コアに対してギャップ加工は施さない。従って、磁性コア製造の工数は削減され、微小なギャップを管理する等の検査工程が省略できるため、コストを削減することができる。

また、Ｅ型磁性コアにギャップ加工を施さないにもかかわらず、Ｅ型磁性コアとＩ型磁性コア間に配する、磁性粉末と樹脂からなる磁性接着剤または磁性樹脂膜の配合比率を調整し、絶縁体層やエアーギャップを併用することで、カップリング方式の電源要求に応じて幅広くインダクタンスや結合係数を調整することができる。

Ｉ型磁性コアまたはＥ型磁性コアには一般的な樹脂成形技術を用い端子台を一体成形する。高い飽和磁束密度と透磁率を持つＭｎ−Ｚｎフェライトのような材料を磁性コアとして用いる場合、コア自体の絶縁性が低く、導電部と直接接触させることができないために、絶縁部を付加する必要がある。本発明では、該絶縁部を台座部として、Ｉ型磁性コアまたはＥ型磁性コアとの一体成形によって形成する。これにより、部品全体の反りを防止し小型、低背化を実現することができるばかりでなく、端子台座の接着固定工程を削減できる。なお、製造効率を考慮すると、Ｉ型磁性コアに端子台を一体成形するのが好ましい。

さらに、前述の磁性樹脂膜をも、端子台の一体成形と同時に形成する。これによりＥ型磁性コアとＩ型磁性コアを突き合わせる際のギャップ量の調整を高精度で行うことが可能となり、ギャップ材などの別部材を挟み込む工程を省略できる。

コイルとなる導体部は巻線することなく磁性コア間の間隙に挿入し、端部を例えばコの字状に折り曲げて端子台に固定して直接実装端子とする構造を採用することにより、カップリングインダクタとして機能するため、大電流化に対応した低直流抵抗を実現し、電源効率に大きく寄与する。

本発明を実施するための最良の形態を、図面および実施例を用いて詳細に説明する。

図７は、本発明のインダクタを説明する図で、図７（ａ）は分解斜視図、図７（ｂ）は完成品の斜視図、図７（ｃ）は完成品の断面図であり、導体６ｂの長さ方向に直交する方向の断面を示す。２つの外磁脚部６ｊと、中磁脚部６ｉとそれを連結する胴部６ｈを有したＥ型磁性コア６ａと板状のＩ型磁性コア６ｄを対向させて一対になるように配置し、３つの磁脚部とＩ型磁性コア６ｄによって形成される２つの空隙部６ｋに、２本の導体６ｂを配しインダクタを構成する。

導体６ｂの両端は、実装端子として機能するよう、コの字状に予め曲げ加工を施しておく。Ｉ型磁性コア６ｄは絶縁樹脂を用いて、端子台６ｇと一体成形する。この際、同時に中磁脚部６ｉとＩ型磁性コア６ｄとの対向部近傍に所定の厚さの凸部を形成し、絶縁体層６ｃとする。この絶縁体層６ｃの厚みが、ギャップとして機能する。２つの外磁脚部６ｊとＩ型磁性コア６ｄとの対向部には該絶縁体層は形成しない。

つづいて、Ｉ型磁性コア６ｄの、外磁脚部６ｊとの当接面に、磁性接着剤６ｅを塗布し、導体６ｂを配した後、Ｅ型磁性コア６ａを載置して、インダクタ６ｆを得る。磁性接着剤６ｅは、接着剤と磁性粉末を混練した樹脂からなり、塗布、硬化させることで、Ｉ型磁性コア６ｄとＥ型磁性コア６ａを接合する。

図８は、本発明の他のインダクタを説明する図で、図８（ａ）は分解斜視図、図８（ｂ）は完成品の斜視図、図８（ｃ）は完成品の断面図であり、導体７ｂの長さ方向に直交する方向の断面を示す。２つの外磁脚部７ｊと、中磁脚部７ｉとそれを連結する胴部７ｈを有したＥ型磁性コア７ａと板状のＩ型磁性コア７ｄを対向させて一対になるように配置し、３つの磁脚部とＩ型磁性コア７ｄによって形成される２つの空隙部７ｋに、２本の導体７ｂを配しインダクタ７ｅを構成する。

導体７ｂの両端は、実装端子として機能するよう、コの字状に予め曲げ加工を施しておく。Ｉ型磁性コア７ｄは絶縁樹脂を用いて、端子台７ｇと一体成形する。この際、同時に磁性樹脂を用いて、２つの外磁脚部７ｊとＩ型磁性コア７ｄとの当接部近傍に所定の厚さの凸部を形成し、磁性樹脂膜７ｃとする。この磁性樹脂膜７ｃの厚みが、ギャップとして機能する。中磁脚部７ｉとＩ型磁性コア７ｄとの当接部には該磁性樹脂膜は形成しない。

つづいて、導体７ｂを配した後、Ｅ型磁性コア７ａを載置して、インダクタ７ｅを得る。磁性樹脂膜７ｃは、磁性粉末を混練した成形樹脂からなり、２つの外磁脚部７ｊとＩ型磁性コア７ｄの当接部に介在して、結合係数を調整する。また、中磁脚部７ｉとＩ型磁性コア７ｄの当接部には、空隙が形成され、エアーギャップを構成する。

Ｍｎ−Ｚｎ系フェライト粉末をプレス、焼結して得たＥ型磁性コアおよびＩ型磁性コア、および２本の導体を用意し、トランスファー成形によりＩ型磁性コアに端子台を一体成形することで、図７に示したインダクタを得た。なお、Ｅ型磁性コア６ａは、各磁脚部のＩ型磁性コアに当接する面積１９．２ｍｍ²、連結する胴部上面の面積１８ｍｍ²、Ｉ型磁性コア６ｄは実装面積１８ｍｍ²とした。

前述の磁性コアを６組用意し、各々に、４５、６５、８５、１０５、１２５μｍの絶縁体層６ｃを形成した。磁性接着剤６ｅとして、エポキシ樹脂に、平均粒径１２μｍのアモルファス系金属磁性粉末を２０ｖｏｌ％混入し、透磁率２．５の磁性樹脂を使用した。

また、比較例として、磁性接着剤のかわりに非磁性接着剤を用いて接合した、図６に示した従来構造のインダクタを、上記と同様のギャップ幅を形成して作製し、共に自己インダクタンスの変化を測定した。その結果を図９に示す。

図９は、インダクタのギャップ量に対する自己インダクタンスの変化を示すグラフであり、グラフ８ａは、本発明によるインダクタの測定値、グラフ８ｂは比較例の測定置を示す。なお、図中のＫ値は、測定した自己インダクタンスＬｓとリーケージインダクタンスＬｋから式（１）を用いて算出した結合係数を示す。

Ｋ＝（Ｌｓ−Ｌｋ）／Ｌｓ・・・・・・・・（１）

本発明によるインダクタは、ギャップ幅の変化によりインダクタンスを大きく変化させているにも関わらず、結合係数Ｋの値は、０．６５から０．６９と変化が少ない。それに対して、比較例は、インダクタンスが低いとともに、ギャップ量の変化に伴い、結合係数も０．４１〜０．６３と大きく変化する。

従って、比較例のインダクタでは、中磁脚部と外磁脚部のギャップを異なる設定にしなければ、電源要求を満たすことができず、製造上およびコスト上の大きな障害となる。

一方、本発明のインダクタは、磁性接着剤の磁気特性が寄与し、ギャップ量が変化しながらも結合係数の変動を抑制し、自己インダクタンスを任意に調整することが可能となるため、中磁脚部と外磁脚部のギャップを異なる設定にしなくとも電源要求に応じた幅広い調整が可能にできる。

Ｍｎ−Ｚｎ系フェライト粉末をプレス、焼結して得たＥ型磁性コアおよびＩ型磁性コア、および２本の導体を用意し、トランスファー成形によりＩ型コアに端子台を一体成形することで、図８に示したインダクタを得た。なお、Ｅ型磁性コア７ａは、各磁脚部の断面積１９．２ｍｍ²、連結する胴部上面面積１８ｍｍ²、板状のＩ型磁性コアの実装面積１８ｍｍ²とした。

前述の磁性コアを６組用意し、各々に８５μｍの磁性樹脂膜を形成した。また、磁性樹脂膜用の成形樹脂として、平均粒径１２μｍのアモルファス系金属粉末を混練したエポキシ樹脂の成形材料を用い、透磁率が１．５、２．０、２．５、３．０、３．５となるように配合量を調整し、結合係数を測定した。その結果を図１０に示す。

図１０は、磁性樹脂膜用磁性粉末の透磁率に対する結合係数の変化を示すグラフである。

グラフ９ａから磁性樹脂膜の透磁率の増加とともに結合係数も増加していることがわかる。すなわち、Ｅ型磁性コアとＩ型磁性コアの当接部に形成したギャップの透磁率を調整することにより、該ギャップを磁脚部の長さを変更することなく、結合係数を調整できることがわかる。

グラフ８ａによれば、Ｅ型磁性コアとＩ型磁性コアの当接部間の距離、すなわちギャップ幅により、結合係数の変化を抑えながらもインダクタンスが調整可能であることが明白である。また、グラフ９ａによれば、磁性樹脂膜の透磁率を変化させることにより、結合係数の調整が可能であることもまた明白である。

従って、グラフ８ａ、９ａからも明らかなように、これら２つの技術思想の組み合わせにより、磁脚長を物理的に変化させることなく、所望のインダクタンス値や結合係数を有するインダクタを提供することが可能となった。

以上、図面および実施例を用いて、この発明の実施の形態を説明したが、この発明は、これらに限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更があっても本発明に含まれる。すなわち、当業者であれば、当然なしえるであろう各種変形、修正もまた本発明に含まれる。

本発明のカップリングインダクタを用いることにより、カップリング方式を用いる、パーソナルコンピュータをはじめとする各種小型電子機器電源を低価格で提供することができる。

マルチフェーズ方式を示す図、図１（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図１（ｂ）は波形図。 カップリング方式を示す図、図２（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図２（ｂ）は波形図。 従来のインダクタを説明する図、図３（ａ）は分解斜視図、図３（ｂ）は外観斜視。 従来のインダクタを説明する断面図。 従来のインダクタを説明する断面図。 従来のインダクタを説明する断面図。 本発明のインダクタを説明する図、図７（ａ）は分解斜視図、図７（ｂ）は完成品の外観斜視図、図７（ｃ）は完成品の断面図。 本発明のインダクタを説明する図、図８（ａ）は分解斜視図、図８（ｂ）は完成品の外観斜視図、図８（ｃ）は完成品の断面図。 インダクタのギャップ量に対する自己インダクタンスの変化を示すグラフ。 磁性樹脂膜用磁性粉末の透磁率に対する結合係数の変化を示すグラフ。

符号の説明

１ａ、１ｂ、２ａ、２ｂ、３ｇ、６ｆ、７ｅ インダクタ
１ｃ、１ｄ、１ｅ、１ｆ、２ｃ、２ｄ、２ｅ、２ｆ 電界効果トランジスタ
１ｇ、２ｇ 平滑コンデンサ
１ｈ、１ｉ、１ｊ、１ｋ、１ｌ、２ｈ、２ｉ、２ｊ、２ｋ、２ｌ 波形
３ａ、３ｆ、４ａ、４ｆ 磁性コア
３ｂ、３ｅ 導電巻コイル
３ｃ 絶縁材
４ｂ、４ｅ、５ｃ、６ｂ、７ｂ 導体
４ｃ スリット
４ｄ 磁性体
５ａ、６ａ、７ａ Ｅ型磁性コア
５ｂ、６ｄ、７ｄ Ｉ型磁性コア
５ｄ ギャップ
６ｃ 絶縁体層
６ｅ 磁性接着剤
６ｇ、７ｇ 端子台
６ｈ、７ｈ 胴部
６ｉ、７ｉ 中磁脚部
６ｊ、７ｊ 外磁脚部
６ｋ、７ｋ 空隙部
７ｃ 磁性樹脂膜
８ａ、８ｂ、９ａ グラフ
Ｋ 結合係数

Claims (5)

1. 板状体に２つの外磁脚部と１つの中磁脚部からなる磁脚部を有するＥ型磁性コアと、板状のＩ型磁性コアと、導電体と、端子台を有するインダクタであって、前記Ｅ型磁性コアまたはＩ型磁性コアは前記端子台に包設され、少なくとも一方の前記外磁脚部と前記Ｉ型磁性コアは磁性体層を介して接合し、前記磁脚部と前記Ｉ型磁性コアによって形成された空隙に前記導電体が挿入されていることを特徴とするインダクタ。
2. 前記磁性体層は、磁性粉末と樹脂を混入した磁性接着剤を塗布、硬化して形成してなることを特徴とする請求項１記載のインダクタ。
3. 前記磁性体層は、磁性粉末を成形樹脂に混練した磁性樹脂膜を端子台と一体成形で形成してなることを特徴とする請求項１記載のインダクタ。
4. 前記中磁脚部と前記Ｉ型磁性コアが対抗する部分に絶縁体層を端子台とともに一体成形してなることを特徴とする請求項１ないし３のいずれかに記載のインダクタ。
5. 前記磁性体層は、磁性粉末を全体の４０体積％以下（０を含まず）含有することを特徴とする請求項１ないし４のいずれかに記載のインダクタ。

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