JP2008224398A - 半導体試験装置 - Google Patents

Abstract

【課題】可変遅延回路を用いることなく、基準クロックとは異なるクロックを発生する半導体試験装置を提供する。
【解決手段】所望のクロック周期を生成し、所定のパターンを被試験対象に供給する半導体試験装置であって、固定周期の基準クロックを固定周期以下の単位でシフトさせる位相シフト手段(12)と、固定周期以下の単位でシフトされた基準クロックと所望のクロック周期以下の単位とを組み合わせ、所望のクロック周期に合致した基準クロックを選択する索引手段(22)と、選択された基準クロックを用いて所望のクロック周期を生成する分周手段(16)とを含む。
【選択図】図１

Description

本発明は、ＩＣデバイス等の半導体デバイスを試験する半導体試験装置に関するものである。

この種の試験装置は被試験対象（ＤＵＴ）である半導体デバイスの製造ラインに配置され、ＤＵＴの機能動作等を試験し、このＤＵＴからの出力信号に応じてその良否を判定している（特許文献１参照）。
また、従来の試験装置はクロック発生回路を有しており、所望のクロック周期を生成してタイミングエッジを発生させ、このタイミングにて所定のパターンをＤＵＴに供給している。

このクロック発生回路には、任意の周波数を発生させる機能、及び、この周波数を試験中にリアルタイムで可変させる機能が要求されている。そして、図７に示されるように、この発生回路１００はタイミングデータ部１４０を有し、ユーザ所望のクロック周期が保持されている。カウンタ部１６０には、固定周期（Ｔ_ＰＥＲＩＯＤ）の基準クロック（ＲＣＬＫ）が入力されるとともに、データ部１４０のカウンタデータがロードされ、この基準クロック（ＲＣＬＫ）を整数倍の値に分周する。

一方、データ部１４０のデータは補正値演算回路１７０にもロードされ、固定周期（Ｔ_ＰＥＲＩＯＤ）と所望のクロック周期とを差分して遅延時間（Ｖ_ＤＡＴＡ）が求められており、この時間（Ｖ_ＤＡＴＡ）は可変遅延回路１９０に出力される。この遅延回路１９０は固定周期（Ｔ_ＰＥＲＩＯＤ）よりも小さな分解能を有して構成され、遅延時間（Ｖ_ＤＡＴＡ）に基づいてカウンタ部１６０からの基準クロック（ＲＣＬＫ）を逐次補正し、クロック（ＴＣＬＫ）を発生させる。

より具体的には、ユーザが２．２５×Ｔ_ＰＥＲＩＯＤのクロック周期を所望している場合には、ＲＣＬＫが１００ＭＨｚであれば、Ｔ_ＰＥＲＩＯＤは１０ｎｓであるので、所望のクロック周期は２２．５ｎｓとなる。この場合のデータ部１４０には分周比２．２５がセーブされることになるが、この分周比のうち整数部分２はカウンタ部１６０にロードされ、小数点部分０．２５は補正値演算回路１７０にロードされる。カウンタ部１６０では基準クロック（ＲＣＬＫ）を整数倍した値のみが出力可能だからである。

カウンタ部１６０では、前回のカウンタ値がゼロとなったときに整数部分２をロードして今回のダウンカウントを始める。すなわち、図８に示されるように、基準クロック（ＲＣＬＫ）に対して２分周クロックを発生させる。これに対し、演算回路１７０では固定周期（Ｔ_ＰＥＲＩＯＤ）以下の値、つまり、小数点部分０．２５から各差分値（＋０／４，＋１／４，＋２／４，＋３／４）が求められており、遅延回路１９０では、カウンタ部１６０の出力をこの差分値だけ遅延させる。

これにより、クロック（ＴＣＬＫ）は、２分周クロックに１／４倍のＴ_ＰＥＲＩＯＤを加えたクロック周期で連続して出力される。なお、演算回路１７０では、遅延時間が基準クロック（ＲＣＬＫ）の１周期分に達したときには、遅延回路１９０の２分周クロックをクリアし、また、カウンタ部１６０にて１周期余分にカウントさせる。
そして、上述したデータ部１４０に種々のデータをセーブすれば、基準クロック（ＲＣＬＫ）とは異なるクロック（ＴＣＬＫ）が発生可能になる。

特開平８−８２６５４号公報

ところで、従来では所望のクロック周期を生成するために可変遅延回路１９０を用いており、カウンタ部１６０の出力側にて、基準クロック（ＲＣＬＫ）を所望のクロック周期に合わせるべくリアルタイムで補正しなければならず、これでは、クロック発生回路が大規模になるとの問題がある。

例えば、図９に示される遅延回路１９０では、その内部に１０個のゲート１９１がカスケードに接続されており、各ゲート１９１が固定の遅延量を持ち、均等な段数差で所望の遅延量が得られるように構成されている。そして、入力クロックから出力クロックに向かう信号は、外部からの選択信号に応じて通過するゲート１９１の数が選択されている。つまり、各ゲートによる遅延時間をそれぞれＲＣＬＫ／１２とすれば、１／４倍のＴ_ＰＥＲＩＯＤは３つのゲート１９１を、２／４倍のＴ_ＰＥＲＩＯＤは６つのゲート１９１を、３／４倍のＴ_ＰＥＲＩＯＤは９つのゲート１９１をそれぞれ通過し、０／４倍のＴ_ＰＥＲＩＯＤはゲート１９１を全く通過しないことで得られる。

しかしながら、当該遅延回路を用いて大きな遅延時間を得たい場合には、何段にもカスケードに接続したゲート構成となり、クロック発生回路が大規模になるのである。
また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の集積回路でクロック発生装置を構成させる場合には、遅延機能はゲート自身の遅延時間を用いることが一般的であり、上述した遅延回路を用いることは得策ではない。仮に、上述した遅延回路を用いて大きな遅延時間を得たい場合には、やはり何段にもカスケードに接続したゲート構成となり、大きな場所（セル数）が必要になってしまう。

しかも、ユーザ所望のクロック周期が多くなるに連れて、この遅延回路も同数だけ増やす必要があり、ＡＳＩＣ等のチップを設計する場合には、遅延回路の占める面積が非常に大きくなることが懸念される。
そこで、本発明の目的は、上記課題を解消し、可変遅延回路を用いることなく、基準クロックとは異なるクロックを発生する半導体試験装置を提供することである。

上記目的を達成するための第１の発明は、所望のクロック周期を生成し、所定のパターンを被試験対象に供給する半導体試験装置であって、固定周期の基準クロックを固定周期以下の単位でシフトさせる位相シフト手段と、固定周期以下の単位でシフトされた基準クロックと所望のクロック周期以下の単位とを組み合わせ、所望のクロック周期に合致した基準クロックを選択する索引手段と、選択された基準クロックを用いて所望のクロック周期を生成する分周手段とを含む。

また、第２の発明は、所望のクロック周期を生成し、所定のパターンを被試験対象に供給する半導体試験装置であって、固定周期の基準クロックを発生させる基準クロック発生手段と、所望のクロック周期のデータを保持するデータ保持手段と、基準クロックを固定周期以下の単位でシフトさせる位相シフト手段と、所望のクロック周期以下のデータがロードされており、シフトされた基準クロックとデータとを組み合わせ、データのクロック周期に合致した基準クロックを選択する索引手段と、索引手段からの信号に基づいてシフトされた基準クロックを選定する選定手段と、所望のクロック周期のデータがロードされており、基準クロック発生手段からの基準クロックを分周するとともに、選定手段からの信号に基づいて前記所望のクロック周期を生成する分周手段とを具備する。

第１，２の発明によれば、位相シフト手段を備えており、固定周期の基準クロックがその固定周期以下の単位でシフトされている。索引手段では、シフトされた基準クロックと所望のクロック周期以下の単位とを組み合わせ、所望のクロック周期に合致した基準クロックが選択される。そして、分周手段では所望のクロック周期が生成されている。
つまり、ユーザ所望のクロック周期を生成する場合において、この生成に必要となる基準クロックを分周手段の入力側にて予め用意しているのである。よって、従来の如く、基準クロックを分周手段の出力側にて所望のクロック周期に合わせるべくリアルタイムで補正しなくて済む。この結果、可変遅延回路を用いることなく、基準クロックとは異なるクロックが発生可能になる。

第３の発明は、第２の発明の構成において、索引手段から選定手段への信号が入力されるとともに、この信号を記憶して索引手段に出力する記憶手段を備え、索引手段は、記憶された前回選択の基準クロックに、ロードされた所望の固定周期以下のデータを加味して今回の基準クロックを選択していることを特徴とする。
第３の発明によれば、第１の発明の作用に加えてさらに、索引手段では、前回選択の基準クロックとロードされた所望の固定周期以下のデータとから今回の基準クロックを選択しているので、所望のクロック周期が連続して生成可能となり、可変遅延回路を用いた場合に比して汎用なクロックの発生装置が構成される。

第４の発明は、第１から第３の発明の構成において、所望のクロック周期を生成する集積回路を有し、集積回路には、集積回路に既設された１つの位相シフト手段と、索引手段及び分周手段をそれぞれ有する複数のクロック発生手段とを備えることを特徴とする。
第４の発明によれば、第１から第３の発明の作用に加えてさらに、集積回路には１つの位相シフト手段が設けられ、この位相シフト手段は、集積回路自体の位相シフト機能と兼用されている。また、この１つの位相シフト手段を用いて複数の所望のクロック周期を生成すれば、集積回路の規模を小さくすることができる。

本発明によれば、可変遅延回路を用いない半導体試験装置を提供することができる。

以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は本実施例におけるＬＳＩテスタ（半導体試験装置）のブロック図であり、この装置は被試験対象（ＤＵＴ）であるＬＳＩ（大規模集積回路）の製造ラインに配置されている。

このテスタはクロック発生回路１０を有しており、ユーザ所望のクロック周期を生成してタイミングエッジを発生させる。そして、このタイミングにて所定のパターン、例えば読み出し（Ｒｅａｄ）、書き込み（Ｗｒｉｔｅ）及び消去（Ｅｒａｓｅ）等の各機能を動作させるパターンがＤＵＴに供給され、このＤＵＴからの出力信号を測定してその良否が判定されている。

この発生回路１０には、基準クロック発生部（基準クロック発生手段）８からの信号が入力されている。詳しくは、この発生部８では固定周期（Ｔ）の基準クロック（ＲＣＬＫ）が発生し、発生回路１０の位相シフト回路（位相シフト手段）１２に出力されている。
また、発生回路１０には任意の周波数を発生させる機能、及び、この周波数を試験中にリアルタイムで可変させる機能が備えられている。

具体的には、発生回路１０はタイミングデータ部１４を有し、ユーザ所望のクロック周期が保持されており、当該周期のクロック（ＴＣＬＫ）が発生回路１０から出力されることにより、任意の周波数が発生可能となる。そして、当該発生させたいクロック周期はカウンタ部（分周手段）１６及びルックアップテーブル（索引手段）２２にそれぞれ出力される。

例えば、ユーザが２．２５×Ｔのクロック周期を所望している場合には、データ部１４には分周比２．２５がセーブされており、この値のうち整数部分２がカウンタ部１６に出力され、小数点部分０．２５がテーブル２２に出力される。なお、上記Ｔは基準クロック（ＲＣＬＫ）の固定周期である。
一方、位相シフト回路１２では、データ部１４のセーブ内容に基づいて複数個の信号が出力可能に構成されている。本実施例の如くユーザが２．２５×Ｔのクロック周期を所望している場合には、回路１２に並設された４本のラインが用いられ、基準クロック（ＲＣＬＫ）の位相がその固定周期Ｔ以下の単位、本例では０．２５で遅延側に向けてシフトされている。

詳しくは、図２に示されるように、本実施例のシフト回路１２では、その内部に８個のゲート１８が接続されており、各ゲート１８が固定の遅延量（例えばＲＣＬＫ／８）を有している。そして、基準クロック（ＲＣＬＫ）がそれぞれ２つのゲート１８を通過することにより０．２５の位相差が得られ、基準クロック（ＲＣＬＫ）に対して９０°ずつ位相のずれたサブ基準クロック（ＣＬＫ_１，ＣＬＫ_２，ＣＬＫ_３，ＣＬＫ_４）が作成され（図３）、これら４種類のサブ基準クロックがマルチプレクサ（選定手段）２４に出力されている。なお、調整部２０では位相を比較してゲート遅延の調整が図られる。

上述したテーブル２２には、データ部１４から分周比２．２５の小数点部分０．２５が補正データとして入力され、シフトされた基準クロック、換言すれば、上記４種類のサブ基準クロックと小数点部分０．２５とを組み合わせてユーザ所望のクロック周期に合致したサブ基準クロックが選択されている。この選択されたサブ基準クロックはマルチプレクサ２４及び記憶回路（記憶手段）２６にそれぞれ出力される。

マルチプレクサ２４では、４種類のサブ基準クロックのうち、テーブル２２にて選択されたサブ基準クロックに合致する選定クロック（ＣＬＫ_５）がリアルタイムで選定され、カウンタ部１６に出力される。一方、記憶回路２６では、テーブル２２で選択されたサブ基準クロックが記憶され、このクロックがテーブル２２に出力されている。これにより、テーブル２２では次のサブ基準クロックが選択可能となる。

詳しくは、テーブル２２には、サブ基準クロックを選択するための参照データとして、前回の選択及び補正データの欄、並びに今回の選択の欄がそれぞれ設けられている。なお、この今回の選択では、前回の選択時点から少なくとも固定周期（Ｔ）経過後のサブ基準クロックが選択される。
そして、本実施例では、４種類のサブ基準クロック（ＣＬＫ_１，ＣＬＫ_２，ＣＬＫ_３，ＣＬＫ_４）と補正データ０．２５とがデータ部１４や記憶回路２６から入力されることにより、上述の各欄が埋められる（図４）。

すなわち、テーブル２２では、記憶回路２６からの前回の選択（例えばＣＬＫ_１）に、データ部１４からの補正データ（０．２５）を加味することにより、固定周期（Ｔ）経過後の今回の選択（ＣＬＫ_２）が決定され、マルチプレクサ２４に出力されている。なお、この補正データを変更すれば、このＣＬＫ_２以外のサブ基準クロックも選択可能であり、周波数が試験中にリアルタイムで変更可能となる。

カウンタ部１６では、前回のカウンタ値がゼロとなった場合には、データ部１４から分周比２．２５の整数部分２がカウンタデータとして入力され、今回のダウンカウントが開始される。そして、カウンタ値がゼロとなったときには、マルチプレクサ２４からの選定クロック（ＣＬＫ_５）を用いてクロック（ＴＣＬＫ）が出力される。

なお、カウンタ値がゼロとなるタイミングは、上述したデータ部１４、テーブル２２及び記憶回路２６に出力されており、これらテーブル２２及び記憶回路２６は当該タイミングでそれぞれ動作している。換言すれば、テーブル２２では当該タイミングでサブ基準クロックが選択され、記憶回路２６では当該選択されたサブ基準クロックが記憶される。なお、このテーブル２２では、サブ基準クロックが１度選択された場合には、所望のクロック（ＴＣＬＫ）が出力されるまでは、次のサブ基準クロックは選択されない。

このように、本実施例の如くユーザが２．２５×Ｔのクロック周期を所望している場合には、基準クロック（ＲＣＬＫ）が１００ＭＨｚであれば、所望のクロック周期は２２．５ｎｓとなり、図５に示されるように、固定周期（Ｔ）の基準クロック（ＲＣＬＫ）に対し、４種類のサブ基準クロック（ＣＬＫ_１，ＣＬＫ_２，ＣＬＫ_３，ＣＬＫ_４）が位相シフト回路１２から予め出力される。

カウンタ部１６では基準クロック（ＲＣＬＫ）と最初のクロック（ＴＣＬＫ）との一致時点でダウンカウントが開始され、テーブル２２ではサブ基準クロック（ＣＬＫ_１）が選択されている。この選択は記憶回路２６で記憶され、次いで、テーブル２２では、前回記憶されたサブ基準クロック（ＣＬＫ_１）と補正データ（０．２５）とから今回のサブ基準クロック（ＣＬＫ_２）が選択され、マルチプレクサ２４に出力される。

よって、マルチプレクサ２４では、上記サブ基準クロック（ＣＬＫ_１）から周期Ｔ＋１／４だけ離れたサブ基準クロック（ＣＬＫ_２）が選定され、カウンタ部１６のカウンタ値がゼロとなった時点にて今回所望のクロック（ＴＣＬＫ）が出力される。これにより、最初のクロック（ＴＣＬＫ）との間にはユーザ所望のクロック周期が得られる。

続いて、テーブル２２では、前の選択として記憶されたサブ基準クロック（ＣＬＫ_２）と補正データ（０．２５）とから次回のサブ基準クロック（ＣＬＫ_３）が選択され、カウンタ値がゼロとなった時点にて次回所望のクロック（ＴＣＬＫ）が出力されることになる。以降、ユーザ所望のクロック周期が連続して出力される。

以上のように、本発明は可変遅延回路を省略することに着目したものである。
そして、本実施例によれば、位相シフト回路１２を備えており、基準クロック（ＲＣＬＫ）の位相がその固定周期（Ｔ）以下の単位（０．２５）でシフトされている。そして、ルックアップテーブル２２では、４種類のサブ基準クロック（ＣＬＫ_１，ＣＬＫ_２，ＣＬＫ_３，ＣＬＫ_４）と小数点部分（０．２５）とを組み合わせ、所望のクロック周期に合致したサブ基準クロックを選択し、カウンタ部１６ではクロック（ＴＣＬＫ）を出力している。

つまり、ユーザ所望のクロック周期を生成する場合において、必要となる４個のサブ基準クロック（ＣＬＫ_１，ＣＬＫ_２，ＣＬＫ_３，ＣＬＫ_４）を、カウンタ部１６の入力側にて、固定値として予め用意している。そして、これらサブ基準クロックと小数点部分（０．２５）との組み合わせにより、所望のクロック周期に合致したサブ基準クロックを選択している。よって、従来の如く、基準クロック（ＲＣＬＫ）を、カウンタ部の出力側にて、所望のクロック周期に合わせるべくリアルタイムで補正しなくて済む。この結果、可変遅延回路を用いることなく、基準クロック（ＲＣＬＫ）とは異なる所望のクロック（ＴＣＬＫ）が発生可能になる。

また、テーブル２２では、前回選択のサブ基準クロックとロードされた小数点部分（０．２５）とから今回のサブ基準クロックを選択しているので、所望のクロック周期が連続して生成可能となり、可変遅延回路を用いた場合に比して汎用なクロック発生装置が構成される。
本発明は、上記実施の形態に限定されず、特許請求の範囲を逸脱しない範囲で種々の変更を行うことができる。

例えば、クロック発生装置はＦＰＧＡやＡＳＩＣを用いて構成されていても良い。一例としては、図６に示されるように、１つのＦＰＧＡ３０の内部には、１つの位相シフト回路１２と、３つのクロック発生回路１０Ａ，１０Ｂ，１０Ｃとが設けられている。このシフト回路１２は、例えば、ＤＬＬ（Ｄｉｇｉｔａｌ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路など、ＦＰＧＡ自体の位相シフト機能と兼用され、ＦＰＧＡベンダーによって既に提供されている回路である。

また、発生回路１０Ａ，１０Ｂ，１０Ｃには、上述したルックアップテーブル２２やカウンタ部１６等の発生回路１０に相当する構成がそれぞれ備えられており、回路１０Ａのデータ部１４、回路１０Ｂのデータ部１４及び回路１０Ｃのデータ部１４には、それぞれ異なる所望のクロック周期が保持されている。
そして、基準クロック（ＲＣＬＫ）がシフト回路１２に入力され、この１つのシフト回路１２を用いて３つの回路１０Ａ，１０Ｂ，１０Ｃにて基準クロック（ＲＣＬＫ）とは異なるクロック（ＴＣＬＫ）をそれぞれ出力すれば、可変遅延回路が省略されるし、ＦＰＧＡが少ない領域で構成可能になるとの効果を奏する。

さらに、上記実施例の位相シフト回路１２では４種類のサブ基準クロックをマルチプレクサに向けて出力しているが、必ずしもこの形態に限定されるものではなく、任意数のサブ基準クロックが出力可能である。また、上記実施例ではＬＳＩをＤＵＴの例として挙げているが、他の半導体デバイスを試験するテスタであっても良い。

本実施例におけるクロック発生回路のブロック図である。 図１の位相シフト回路のブロック図である。 図２の位相シフト回路のタイミングチャートである。 図１のルックアップテーブルの説明図である。 図２のクロック発生回路のタイミングチャートである。 他の実施例におけるクロック発生装置のブロック図である。 従来におけるクロック発生回路のブロック図である。 図７のクロック発生回路のタイミングチャートである。 図７の可変遅延回路の説明図である。

符号の説明

８ 基準クロック発生部（基準クロック発生手段）
１０，１０Ａ，１０Ｂ，１０Ｃ クロック発生回路
１２ 位相シフト回路（位相シフト手段）
１４ タイミングデータ部（データ保持手段）
１６ カウンタ部（分周手段）
２２ ルックアップテーブル（索引手段）
２４ マルチプレクサ（選定手段）
２６ 記憶回路（記憶手段）
３０ クロック発生装置

Claims (4)

1. 所望のクロック周期を生成し、所定のパターンを被試験対象に供給する半導体試験装置であって、
   固定周期の基準クロックを該固定周期以下の単位でシフトさせる位相シフト手段と、
   該固定周期以下の単位でシフトされた基準クロックと前記所望のクロック周期以下の単位とを組み合わせ、前記所望のクロック周期に合致した基準クロックを選択する索引手段と、
   該選択された基準クロックを用いて前記所望のクロック周期を生成する分周手段と
   を含むことを特徴とする半導体試験装置。
2. 所望のクロック周期を生成し、所定のパターンを被試験対象に供給する半導体試験装置であって、
   固定周期の基準クロックを発生させる基準クロック発生手段と、
   前記所望のクロック周期のデータを保持するデータ保持手段と、
   前記基準クロックを前記固定周期以下の単位でシフトさせる位相シフト手段と、
   前記所望のクロック周期以下のデータがロードされており、前記シフトされた基準クロックと該データとを組み合わせ、該データのクロック周期に合致した基準クロックを選択する索引手段と、
   該索引手段からの信号に基づいて前記シフトされた基準クロックを選定する選定手段と、
   前記所望のクロック周期のデータがロードされており、前記基準クロック発生手段からの基準クロックを分周するとともに、前記選定手段からの信号に基づいて前記所望のクロック周期を生成する分周手段と
   を具備することを特徴とする半導体試験装置。
3. 請求項２に記載の半導体試験装置において、
   前記索引手段から前記選定手段への信号が入力されるとともに、該信号を記憶して前記索引手段に出力する記憶手段を備え、
   前記索引手段は、前記記憶された前回選択の基準クロックに、前記ロードされた所望の固定周期以下のデータを加味して今回の基準クロックを選択していることを特徴とする半導体試験装置。
4. 請求項１から３のいずれか一項に記載の半導体試験装置において、
   前記所望のクロック周期を生成する集積回路を有し、
   該集積回路には、該集積回路に既設された１つの前記位相シフト手段と、前記索引手段及び前記分周手段をそれぞれ有する複数のクロック発生手段とを備えることを特徴とする半導体試験装置。

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