JP2008217914A - Nonvolatile semiconductor memory device - Google Patents

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Takahiro Nakauchi
孝浩 中内
Minoru Aoki
実 青木
Toshiyuki Kondo
敏行 近藤
Norimasa Hara
徳正 原
Kiyomi Naruge
清実 成毛
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory device capable of reducing the deterioration amount of a tunnel oxide film and data erasure time. <P>SOLUTION: This nonvolatile semiconductor memory device 100 is provided with: a nonvolatile memory cell 201 having a charge storage part on a tunnel insulating film; and a voltage adjusting circuit 203 for adjusting a writing voltage on the basis of the composite resistance value of a composite resistance element 401 which serially connects a first resistance element R404 of negative temperature characteristics where a resistance value declines with a temperature increase and a second resistance element R405 of positive temperature characteristics where a resistance value increases with a temperature increase to supply it to the drain electrode of the nonvolatile memory cell. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、不揮発性半導体記憶装置に関し、特にＨＣＩ（Hot Carrier Injection：ホットキャリア注入）方式を用いてデータの書き込みを行う不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device that writes data using an HCI (Hot Carrier Injection) method.

ＨＣＩ方式を用いる不揮発性半導体記憶装置において、メモリセルに対して、レギュレータ回路により調整された温度変化に対して一定電圧となるような書き込み（Ｐｒｏｇｒａｍ）電圧を供給するものがある。 Some nonvolatile semiconductor memory devices using the HCI method supply a memory cell with a write voltage that is a constant voltage with respect to a temperature change adjusted by a regulator circuit.

このような不揮発性半導体記憶装置においては、メモリセルの微細化が進み、ゲート長がシュリンク（Ｓｈｒｉｎｋ）されると、ドレイン電圧が世代と共に変わらない場合には、ドレイン拡散層の電界は高くなり、メモリセルのフローティングゲート電極（電荷蓄積層）へ注入されるＨＣＩ量が増加する。この場合、書き込み（Ｐｒｏｇｒａｍ）特性は良くなるが、ＨＣＩ量が大きくなるためトンネル酸化膜の劣化量が増加する。その結果、基板とコントロールゲート電極（制御電極）に高電圧を与えてトンネル消去する消去（Ｅｒａｓｅ）方式によりデータ消去動作を行う場合、データの消去時間は増加する。すなわち、酸化膜の劣化はＨＣＩ量と相関があるため、書き込み特性が良い場合には、電子のトラップ量が増加するので消去時間の増加に繋がる。特に、この消去時間の増加は、書き込み及び消去回数が増加するに従って顕著に現れる。 In such a nonvolatile semiconductor memory device, when the miniaturization of the memory cell is advanced and the gate length is shrunk, if the drain voltage does not change with the generation, the electric field of the drain diffusion layer becomes high, The amount of HCI injected into the floating gate electrode (charge storage layer) of the memory cell increases. In this case, the write characteristics are improved, but the amount of degradation of the tunnel oxide film increases because the amount of HCI increases. As a result, when a data erasing operation is performed by an erasing method in which a high voltage is applied to the substrate and the control gate electrode (control electrode) to erase the tunnel, the data erasing time increases. That is, since the deterioration of the oxide film has a correlation with the amount of HCI, if the write characteristics are good, the amount of trapped electrons increases, leading to an increase in erasing time. In particular, this increase in the erase time becomes more prominent as the number of write and erase operations increases.

一方、ＨＣＩ量を低下する方法として、書き込みが可能な限りにドレイン電圧を低下させる方法がある。しかし、この方法を用いた場合でも、書き込み時の温度領域、つまり、高温から低温のすべてを満足するようなＨＣＩ量にすることは難しい。具体的には、例えば８５℃の高温時（ＨＴ）のＨＣＩ量は、酸化膜劣化を生じない程度のＨＣＩ量であるが、−４０℃の低温時（ＬＴ）のＨＣＩ量は、高温時よりも増加する。 On the other hand, as a method of reducing the amount of HCI, there is a method of reducing the drain voltage as much as possible for writing. However, even when this method is used, it is difficult to achieve an HCI amount that satisfies the temperature range at the time of writing, that is, all of high temperature to low temperature. Specifically, for example, the HCI amount at a high temperature (HT) of 85 ° C. is an HCI amount that does not cause deterioration of the oxide film, but the HCI amount at a low temperature of −40 ° C. (LT) is higher than that at a high temperature. Will also increase.

また、温度検出回路を備えた不揮発性半導体記憶装置については、例えば下記特許文献１乃至特許文献３に記載がある。
特開２００２−１８４１９２号公報 特開２００２−２１５２５８号公報 特開２００６−６５９４５号公報 Non-volatile semiconductor memory devices including a temperature detection circuit are described in, for example, Patent Documents 1 to 3 listed below.
JP 2002-184192 A JP 2002-215258 A JP 2006-65945 A

本発明は、トンネル酸化膜の劣化量を減少させることができ、かつ、データ消去時間を減少させることができる不揮発性半導体記憶装置を提供する。 The present invention provides a nonvolatile semiconductor memory device that can reduce the amount of degradation of a tunnel oxide film and can reduce the data erasing time.

本発明の第１の態様は、不揮発性半導体記憶装置において、トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセルと、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいて書き込み電圧を調整して不揮発性メモリセルのドレイン電極に供給する電圧調整回路と、を備える。 According to a first aspect of the present invention, there is provided a nonvolatile semiconductor memory device including a nonvolatile memory cell having a charge storage portion on a tunnel insulating film, and a first resistance having a negative temperature characteristic in which a resistance value decreases with increasing temperature. A write voltage is adjusted on the drain electrode of the nonvolatile memory cell based on a combined resistance value of a combined resistance element that serially connects the element and a second resistance element having a positive temperature characteristic whose resistance value increases as the temperature rises. A voltage adjusting circuit to be supplied.

本発明の第２の態様は、不揮発性半導体記憶装置において、トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセルと、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいてゲート電圧を調整して不揮発性メモリセルのコントロールゲート電極に供給する電圧調整回路と、を備える。 According to a second aspect of the present invention, there is provided a nonvolatile semiconductor memory device including a nonvolatile memory cell having a charge storage portion on a tunnel insulating film, and a first resistor having a negative temperature characteristic in which a resistance value decreases with increasing temperature. A control gate electrode of a nonvolatile memory cell by adjusting a gate voltage based on a combined resistance value of a combined resistance element in which the element and a second resistance element having a positive temperature characteristic whose resistance value increases as the temperature rises are connected in series And a voltage adjusting circuit to be supplied.

本発明の一実施形態によれば、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいて書き込み電圧を調整するため、トンネル酸化膜の劣化量を減少させることができ、かつ、データ消去時間を減少させることができる。 According to one embodiment of the present invention, a first resistance element having a negative temperature characteristic whose resistance value decreases as the temperature rises, and a second resistance element having a positive temperature characteristic whose resistance value increases as the temperature rises, Since the write voltage is adjusted based on the combined resistance value of the combined resistance elements connected in series, the deterioration amount of the tunnel oxide film can be reduced and the data erasing time can be decreased.

以下、本発明の実施の形態について、図面を参照して詳細に説明する。本実施の形態は、本発明をＮＯＲ型フラッシュメモリ装置（ＮＯＲ型ＥＥＰＲＯＭ）に適用した例を示すものである。なお、本発明は、これらの実施の形態に限定されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. This embodiment shows an example in which the present invention is applied to a NOR type flash memory device (NOR type EEPROM). The present invention is not limited to these embodiments.

（実施の形態１）
図１は、本発明の実施の形態１に係るＮＯＲ型フラッシュメモリ装置（不揮発性半導体記憶装置）１００の構成を示すブロック図である。図１に示すように、ＮＯＲ型フラッシュメモリ装置１００は、メモリセルアレイ１０１、電源回路１０２、主制御回路１０３、ロウデコーダ１０４、カラムデコーダ１０５、書込読出部１０６、電圧調整回路１０７、インターフェイス回路１０８及びデータレジスタ１０９を具備している。 (Embodiment 1)
FIG. 1 is a block diagram showing a configuration of a NOR type flash memory device (nonvolatile semiconductor memory device) 100 according to Embodiment 1 of the present invention. As shown in FIG. 1, a NOR flash memory device 100 includes a memory cell array 101, a power supply circuit 102, a main control circuit 103, a row decoder 104, a column decoder 105, a write / read unit 106, a voltage adjustment circuit 107, and an interface circuit 108. And a data register 109.

メモリセルアレイ１０１は、ビット線とワード線との交差部に配置される電気的に書き換え可能な複数の（不揮発性）メモリセルを有している。これらのメモリセルは、行列状に配列されている。 The memory cell array 101 has a plurality of electrically rewritable (nonvolatile) memory cells arranged at the intersections between the bit lines and the word lines. These memory cells are arranged in a matrix.

電源回路１０２は、主制御回路１０３、ロウデコーダ１０４、カラムデコーダ１０５、書込読出部１０６、電圧調整回路１０７、インターフェイス回路１０８及びデータレジスタ１０９に接続され、これらに電力を供給している。 The power supply circuit 102 is connected to and supplies power to the main control circuit 103, the row decoder 104, the column decoder 105, the write / read unit 106, the voltage adjustment circuit 107, the interface circuit 108, and the data register 109.

主制御回路１０３は、インターフェイス回路１０８からの制御信号に基づいて、電源回路１０２、ロウデコーダ１０４、カラムデコーダ１０５、書込読出部１０６及びデータレジスタ１０９を制御する。 The main control circuit 103 controls the power supply circuit 102, row decoder 104, column decoder 105, write / read unit 106, and data register 109 based on a control signal from the interface circuit 108.

主制御回路１０３は、ロウデコーダ１０４及びカラムデコーダ１０５にメモリセルアレイ１０１のメモリセルに対するアクセス情報を与える。ロウデコーダ１０４及びカラムデコーダ１０５は、このアクセス情報及びデータに基づいて書込読出部１０６を制御してメモリセルに対してデータの読出、書込又は消去を行う。 The main control circuit 103 gives access information for the memory cells of the memory cell array 101 to the row decoder 104 and the column decoder 105. The row decoder 104 and the column decoder 105 control the write / read unit 106 based on the access information and data to read, write, or erase data from the memory cells.

電圧調整回路１０７は、温度変化に応じてＨＣＩ量がほぼ一定になるように書き込み電圧を調整してメモリセルアレイ１０１のメモリセルへ供給する。 The voltage adjustment circuit 107 adjusts the write voltage so as to make the HCI amount substantially constant according to the temperature change, and supplies it to the memory cells of the memory cell array 101.

インターフェイス回路１０８は、外部機器とデータ及び制御信号（メモリセルへのアクセス情報等）の送受信を行う。インターフェイス回路１０８は、外部機器からのデータ及び制御信号を受けて所定の処理をして主制御回路１０３及びデータレジスタ１０９に与える。 The interface circuit 108 transmits and receives data and control signals (such as access information to memory cells) with an external device. The interface circuit 108 receives data and a control signal from an external device, performs predetermined processing, and supplies the processed data to the main control circuit 103 and the data register 109.

図２は、本実施の形態１に係るＮＯＲ型フラッシュメモリ装置１００の一部を示す回路図である。メモリセルアレイ１０１は、複数のメモリセル２０１及び複数のカラムゲートトランジスタ（Column Gate Transistor）２０２を具備している。メモリセルアレイ１０１は、抵抗Ｒ２（配線抵抗または制御トランジスタ（カラムゲートトランジスタ２０２及び電圧供給トランジスタ２０４）の寄生抵抗）を介して電圧調整回路１０７に接続されている。図２においては、１つのメモリセル２０１及びカラムゲートトランジスタ２０２のみが示されている。電圧調整回路１０７は、レギュレータ回路２０３及び複数の電圧供給トランジスタ２０４を具備している。レギュレータ回路２０３の出力端子（ＶＳＷＢＳ）は、複数の電圧供給トランジスタ２０４のゲート電極にそれぞれ接続されている。電圧調整回路１０７は、レギュレータ回路２０３の合成抵抗素子の合成抵抗値に基づいて電圧供給トランジスタ２０４に供給されるビット線からの書き込み電圧を調整して、カラムゲートトランジスタ２０２を介してメモリセル２０１のドレイン電極に供給する。 FIG. 2 is a circuit diagram showing a part of the NOR flash memory device 100 according to the first embodiment. The memory cell array 101 includes a plurality of memory cells 201 and a plurality of column gate transistors 202. The memory cell array 101 is connected to the voltage adjustment circuit 107 via a resistor R2 (wiring resistance or control transistor (parasitic resistance of the column gate transistor 202 and the voltage supply transistor 204)). In FIG. 2, only one memory cell 201 and column gate transistor 202 are shown. The voltage adjustment circuit 107 includes a regulator circuit 203 and a plurality of voltage supply transistors 204. The output terminal (VSWBS) of the regulator circuit 203 is connected to the gate electrodes of the plurality of voltage supply transistors 204, respectively. The voltage adjustment circuit 107 adjusts the write voltage from the bit line supplied to the voltage supply transistor 204 based on the combined resistance value of the combined resistance element of the regulator circuit 203, and adjusts the write voltage of the memory cell 201 via the column gate transistor 202. Supply to the drain electrode.

メモリセル２０１のドレイン電極は、抵抗Ｒ１（配線抵抗または制御トランジスタ（
カラムゲートトランジスタ２０２）の寄生抵抗）を介してカラムゲートトランジスタ２０２のソース電極に接続されている。メモリセル２０１のゲート電極にはワード線（ＷＬ）が電気的に接続され、メモリセル２０１のソース電極は接地されている。 The drain electrode of the memory cell 201 has a resistance R1 (wiring resistance or control transistor (
It is connected to the source electrode of the column gate transistor 202 via the parasitic resistance of the column gate transistor 202). A word line (WL) is electrically connected to the gate electrode of the memory cell 201, and the source electrode of the memory cell 201 is grounded.

具体的には、図３に示すように、メモリセル２０１は、実用的には、フローティングゲート電極（電荷蓄積部）３０１及びコントロール電極（制御電極）３０２を有する導電型電界効果トランジスタで構成される。フローティングゲート電極部３０１は、多結晶シリコン（ポリシリコン）で構成され、基板（ｓｕｂ）上にトンネル絶縁膜３０３を介在して配設されている。コントロールゲート電極３０２は、多結晶シリコン（ポリシリコン）とシリサイド層（例えばＷＳｉ２）で構成され、フローティングゲート電極３０１上に絶縁膜３０４を介在して配設されている。ビット線は、電圧調整回路１０７を介してメモリセル２０１のドレイン領域（Ｄ）に接続されている。メモリセル２０１のソース領域（Ｓ）には、ソース線（基準電源Ｖｓｓ）が接続されている。メモリセル２０１のドレイン領域及びソース領域は拡散層で構成される。 Specifically, as shown in FIG. 3, the memory cell 201 is practically configured by a conductive field effect transistor having a floating gate electrode (charge storage unit) 301 and a control electrode (control electrode) 302. . The floating gate electrode portion 301 is made of polycrystalline silicon (polysilicon), and is disposed on a substrate (sub) with a tunnel insulating film 303 interposed therebetween. The control gate electrode 302 is composed of polycrystalline silicon (polysilicon) and a silicide layer (for example, WSi 2 ), and is disposed on the floating gate electrode 301 with an insulating film 304 interposed therebetween. The bit line is connected to the drain region (D) of the memory cell 201 via the voltage adjustment circuit 107. A source line (reference power supply Vss) is connected to the source region (S) of the memory cell 201. The drain region and the source region of the memory cell 201 are formed of a diffusion layer.

カラムゲートトランジスタ２０２のコントロールゲート電極には選択ゲート線が電気的に接続され、カラムゲートトランジスタ２０２のソース電極は抵抗Ｒ１（配線抵抗または制御トランジスタの寄生抵抗）を介してメモリセル２０１のドレイン電極に接続されている。カラムゲートトランジスタ２０２のドレイン電極は、抵抗Ｒ２（配線抵抗または制御トランジスタのチャネル寄生抵抗）を介して電圧供給トランジスタのソース電極に接続されている。カラムゲートトランジスタ２０２は、コントロールゲート電極への印加電圧に基づいて、書き込み、読み出し及び消去電圧をメモリセル２０１のドレイン電極に供給する。 A selection gate line is electrically connected to the control gate electrode of the column gate transistor 202, and the source electrode of the column gate transistor 202 is connected to the drain electrode of the memory cell 201 via a resistor R1 (wiring resistance or parasitic resistance of the control transistor). It is connected. The drain electrode of the column gate transistor 202 is connected to the source electrode of the voltage supply transistor via a resistor R2 (wiring resistance or channel parasitic resistance of the control transistor). The column gate transistor 202 supplies write, read and erase voltages to the drain electrode of the memory cell 201 based on the voltage applied to the control gate electrode.

レギュレータ回路２０３の２つの入力端子は、電源回路１０２とそれぞれ接続されている。レギュレータ回路２０３の入力端子の１つには電圧（ＶＤＤＰ２）が入力され、レギュレータ回路２０３の入力端子の他のものには基準電圧（ＶＲＥＦ）が入力される。また、レギュレータ回路２０３の出力端子（ＶＳＷＢＳ）は、電圧供給トランジスタ２０４のコントロールゲート電極に接続されている。また、レギュレータ回路２０３の一端は、接地されている。 Two input terminals of the regulator circuit 203 are connected to the power supply circuit 102, respectively. The voltage (VDDP2) is input to one of the input terminals of the regulator circuit 203, and the reference voltage (VREF) is input to the other input terminal of the regulator circuit 203. Further, the output terminal (VSWBS) of the regulator circuit 203 is connected to the control gate electrode of the voltage supply transistor 204. One end of the regulator circuit 203 is grounded.

電圧供給トランジスタ２０４のドレイン電極はビット線（ＢＬ）に接続され、電圧供給トランジスタ２０４のゲート電極はレギュレータ回路２０３の出力端子（ＶＳＷＢＳ）に接続されている。電圧供給トランジスタ２０４のソース電極は、抵抗Ｒ２（配線抵抗または制御トランジスタのチャネル寄生抵抗）を介してカラムゲートトランジスタ２０２のドレイン電極に接続されている。 The drain electrode of the voltage supply transistor 204 is connected to the bit line (BL), and the gate electrode of the voltage supply transistor 204 is connected to the output terminal (VSWBS) of the regulator circuit 203. The source electrode of the voltage supply transistor 204 is connected to the drain electrode of the column gate transistor 202 via a resistor R2 (wiring resistance or channel parasitic resistance of the control transistor).

次に、レギュレータ回路２０３について、図４を用いて説明する。図４は、レギュレータ回路２０３を示す回路図である。レギュレータ回路２０３は、合成抵抗素子４０１、オペアンプ４０２及びトランジスタ４０３を具備している。レギュレータ回路２０３は、温度変化に応じてメモリセル２０１のフローティングゲート電極（電荷蓄積部）へのＨＣＩ量がほぼ一定になるように書き込み電圧を調整する。 Next, the regulator circuit 203 will be described with reference to FIG. FIG. 4 is a circuit diagram showing the regulator circuit 203. The regulator circuit 203 includes a combined resistance element 401, an operational amplifier 402, and a transistor 403. The regulator circuit 203 adjusts the write voltage so that the amount of HCI to the floating gate electrode (charge storage unit) of the memory cell 201 becomes substantially constant according to the temperature change.

合成抵抗素子４０１は、第１の抵抗素子Ｒ４０４及び第２の抵抗素子Ｒ４０５を具備している。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５とは直列に接続され合成抵抗素子４０１を構成している。合成抵抗素子４０１の一端は、レギュレータ回路２０３の出力端子（ＶＳＷＢＳ）を介して電圧供給トランジスタ２０４に接続され、合成抵抗素子４０１の他端は接地されている。 The combined resistance element 401 includes a first resistance element R404 and a second resistance element R405. The first resistance element R404 and the second resistance element R405 are connected in series to form a combined resistance element 401. One end of the combined resistance element 401 is connected to the voltage supply transistor 204 via the output terminal (VSWBS) of the regulator circuit 203, and the other end of the combined resistance element 401 is grounded.

具体的には、第１の抵抗素子Ｒ４０４の一端は、レギュレータ回路２０３の出力端子（ＶＳＷＢＳ）を介して電圧供給トランジスタ２０４に接続され、かつ、トランジスタ４０３のソース電極に接続されている。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５とは直列に接続されている。第２の抵抗素子Ｒ４０５の他端は、接地されている。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡは、オペアンプ４０２の入力端子の１つに接続されている。 Specifically, one end of the first resistance element R404 is connected to the voltage supply transistor 204 via the output terminal (VSWBS) of the regulator circuit 203, and is connected to the source electrode of the transistor 403. The first resistance element R404 and the second resistance element R405 are connected in series. The other end of the second resistance element R405 is grounded. The node A of the first resistance element R404 and the second resistance element R405 is connected to one of the input terminals of the operational amplifier 402.

合成抵抗素子４０１において、第１の抵抗素子Ｒ４０４は、温度上昇に伴い抵抗値が減少する負の温度特性を有している。第１の抵抗素子Ｒ４０４は、例えば、ポリシリコン抵抗素子（例えば、Ｎ型ポリシリコン抵抗素子）で構成される。一方、第２の抵抗素子Ｒ４０５は、温度上昇に伴い抵抗値が増加する正の温度特性を有している。例えば、拡散層抵抗素子（例えば、Ｎ型拡散層抵抗素子やＰ型拡散層抵抗素子）で構成される。 In the combined resistance element 401, the first resistance element R404 has a negative temperature characteristic in which the resistance value decreases as the temperature rises. The first resistance element R404 is constituted by, for example, a polysilicon resistance element (for example, an N-type polysilicon resistance element). On the other hand, the second resistance element R405 has a positive temperature characteristic in which the resistance value increases as the temperature rises. For example, it is composed of a diffusion layer resistance element (for example, an N-type diffusion layer resistance element or a P-type diffusion layer resistance element).

オペアンプ４０２の入力端子の１つは、合成抵抗素子４０１における第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡと接続されている。オペアンプ４０２の入力端子の他のものは、電源回路１０２と接続されている。オペアンプ４０２の入力端子の１つには第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡからの出力電圧が入力され、オペアンプ４０２の入力端子の他のものには電源回路１０２からの基準電圧（ＶＲＥＦ）が入力される。このオペアンプ４０２は、第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡからの出力電圧及び電源回路１０２からの基準電圧に基づいて、一定電圧をトランジスタ４０３のゲート電極に供給する。 One input terminal of the operational amplifier 402 is connected to the first resistance element R404 and the node A of the second resistance element R405 in the combined resistance element 401. The other input terminal of the operational amplifier 402 is connected to the power supply circuit 102. The output voltage from the node A of the first resistor element R404 and the second resistor element R405 is input to one input terminal of the operational amplifier 402, and the other input terminal of the operational amplifier 402 is supplied from the power supply circuit 102. A reference voltage (VREF) is input. The operational amplifier 402 supplies a constant voltage to the gate electrode of the transistor 403 based on the output voltage from the node A of the first resistance element R 404 and the second resistance element R 405 and the reference voltage from the power supply circuit 102.

トランジスタ４０３のドレイン電極は電源回路１０２に接続され、電圧（ＶＤＤＰ２）を受ける。トランジスタ４０３のゲート電極はオペアンプ４０２の出力端子に接続され、トランジスタ４０３のソース電極はレギュレータ回路２０３の出力端子（ＶＳＷＢＳ）に接続されている。このトランジスタ４０３は、ドレイン電極に入力される電圧（ＶＤＤＰ２）及びゲート電極に入力されるオペアンプ４０２の出力電圧によりＯＮ状態となり、電圧供給トランジスタ２０４のゲート電極及び合成抵抗素子４０１に電圧を供給する。 The drain electrode of the transistor 403 is connected to the power supply circuit 102 and receives a voltage (VDDP2). The gate electrode of the transistor 403 is connected to the output terminal of the operational amplifier 402, and the source electrode of the transistor 403 is connected to the output terminal (VSWBS) of the regulator circuit 203. The transistor 403 is turned on by the voltage (VDDP2) input to the drain electrode and the output voltage of the operational amplifier 402 input to the gate electrode, and supplies a voltage to the gate electrode and the combined resistance element 401 of the voltage supply transistor 204.

次に、合成抵抗素子４０１の電流−電圧特性について、図５を用いて説明する。図５は、合成抵抗素子４０１のノードＡにおける第１の抵抗素子Ｒ４０４及び第２の抵抗素子Ｒ４０５の電流−電圧特性を示す図である。この場合に、第１の抵抗素子Ｒ４０４はポリシリコン抵抗素子で構成され、かつ、第２の抵抗素子Ｒ４０５は拡散層抵抗素子で構成されている。 Next, the current-voltage characteristics of the combined resistance element 401 will be described with reference to FIG. FIG. 5 is a diagram showing current-voltage characteristics of the first resistance element R404 and the second resistance element R405 at the node A of the combined resistance element 401. In FIG. In this case, the first resistance element R404 is composed of a polysilicon resistance element, and the second resistance element R405 is composed of a diffusion layer resistance element.

図５に示す実線５０１はポリシリコン抵抗素子Ｒ４０４の低温時（ＬＴ）の電流−電圧特性を示し、実線５０２は拡散層抵抗素子Ｒ４０５の低温時の電流−電圧特性を示している。また、一点鎖線５０３はポリシリコン抵抗素子Ｒ４０４の高温時（ＨＴ）の電流−電圧特性を示し、一点鎖線５０４は拡散層抵抗素子Ｒ４０５の高温時の電流−電圧特性を示している。 A solid line 501 shown in FIG. 5 indicates a current-voltage characteristic of the polysilicon resistance element R404 at a low temperature (LT), and a solid line 502 indicates a current-voltage characteristic of the diffusion layer resistance element R405 at a low temperature. A one-dot chain line 503 indicates a current-voltage characteristic of the polysilicon resistance element R404 at a high temperature (HT), and a one-dot chain line 504 indicates a current-voltage characteristic of the diffusion layer resistance element R405 at a high temperature.

低温の場合、実線５０１に示すように、ポリシリコン抵抗素子Ｒ４０４は、温度上昇に伴い抵抗値が減少する負の温度特性を有しているので、印加される電圧が大きくなると電流は小さくなる。一方、実線５０２で示すように、拡散層抵抗素子Ｒ４０５は、温度上昇に伴い抵抗値が増加する正の温度特性を有しているので、印加される電圧が大きくなると電流は大きくなる。そして、ポリシリコン抵抗素子Ｒ４０４と拡散層抵抗素子Ｒ４０５が直列接続され合成抵抗素子４０１となることにより、合成抵抗素子４０１の合成抵抗値は互いの抵抗素子の抵抗値の中間値となる。具体的には、ポリシリコン抵抗素子Ｒ４０４と拡散層抵抗素子Ｒ４０５のノードＡにおける低温時の電流−電圧特性は、実線５０１及び５０２の動作点（交点）５０５で示される。 When the temperature is low, as indicated by a solid line 501, the polysilicon resistance element R404 has a negative temperature characteristic in which the resistance value decreases as the temperature rises, so that the current decreases as the applied voltage increases. On the other hand, as indicated by the solid line 502, the diffusion layer resistance element R405 has a positive temperature characteristic in which the resistance value increases as the temperature rises, so that the current increases as the applied voltage increases. Then, the polysilicon resistance element R404 and the diffusion layer resistance element R405 are connected in series to form the combined resistance element 401, so that the combined resistance value of the combined resistance element 401 is an intermediate value between the resistance values of the respective resistance elements. Specifically, the current-voltage characteristics at low temperatures at the node A of the polysilicon resistance element R404 and the diffusion layer resistance element R405 are indicated by operating points (intersection points) 505 of solid lines 501 and 502.

また、高温の場合、一点鎖線５０３に示すように、ポリシリコン抵抗素子Ｒ４０４は、温度上昇に伴い抵抗値が減少する負の温度特性を有しているので、印加される電圧が大きくなると電流は小さくなる。一点鎖線５０４で示すように、拡散層抵抗素子Ｒ４０５は、温度上昇に伴い抵抗値が増加する正の温度特性を有しているので、印加される電圧が大きくなると電流は大きくなる。そして、ポリシリコン抵抗素子Ｒ４０４と拡散層抵抗素子Ｒ４０５とが直列に接続されて合成抵抗素子４０１となることにより、この合成抵抗素子４０１の合成抵抗値は互いの抵抗素子の抵抗値の中間値となる。具体的には、ポリシリコン抵抗素子Ｒ４０４と拡散層抵抗素子Ｒ４０５のノードＡにおける低温時の電流−電圧特性は、一点鎖線５０３及び５０４の動作点（交点）５０６で示される。 In the case of a high temperature, as indicated by a one-dot chain line 503, the polysilicon resistance element R404 has a negative temperature characteristic in which the resistance value decreases as the temperature rises. Get smaller. As indicated by an alternate long and short dash line 504, the diffusion layer resistance element R405 has a positive temperature characteristic in which the resistance value increases as the temperature rises, so that the current increases as the applied voltage increases. Then, the polysilicon resistance element R404 and the diffusion layer resistance element R405 are connected in series to form the combined resistance element 401, whereby the combined resistance value of the combined resistance element 401 is an intermediate value of the resistance values of the mutual resistance elements. Become. Specifically, current-voltage characteristics at low temperatures at the node A of the polysilicon resistance element R404 and the diffusion layer resistance element R405 are indicated by operating points (intersection points) 506 of alternate long and short dash lines 503 and 504.

そして、レギュレータ回路２０３は、ポリシリコン抵抗素子Ｒ４０４と拡散層抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいて調整した調整電圧を、出力端子（ＶＳＷＢＳ）に供給する。例えば、低温時には図５に示す交点５０５からの矢印で示す電圧（VSWBS_LT）が調整電圧となり、高温時には図５に示す交点５０６からの矢印で示す電圧（VSWBS_HT）が調整電圧となる。この調整電圧は、本実施の形態に係る先行技術であるレギュレータ回路から供給される一定電圧とは異なり、温度特性を有している。 The regulator circuit 203 supplies an adjustment voltage adjusted based on the combined resistance value of the combined resistance element 401 connecting the polysilicon resistance element R404 and the diffusion layer resistance element R405 in series to the output terminal (VSWBS). For example, when the temperature is low, the voltage (VSWBS_LT) indicated by the arrow from the intersection 505 shown in FIG. 5 becomes the adjustment voltage, and when the temperature is high, the voltage (VSWBS_HT) indicated by the arrow from the intersection 506 shown in FIG. Unlike the constant voltage supplied from the regulator circuit of the prior art according to the present embodiment, this adjustment voltage has temperature characteristics.

そして、カラムゲートトランジスタ２０２で選択されたメモリセル２０１のドレイン電極に供給される電圧（ドレイン電圧）は、図６に示すように、本実施の形態に係る先行技術と比較した場合、逆の温度−電圧特性を持つことになる。具体的には、図６（Ａ）に示すように、本発明に係る先行技術のレギュレータ回路を用いた場合、メモリセルの低温時のドレイン電圧（Vd2_cell_LT）は、高温時のドレイン電圧（Ｖｄ＿ｃｅｌｌ＿ＨＴ）より大きい。一方、図６（Ｂ）に示すように、本実施の形態１に係るレギュレータ回路１０７を用いた場合、メモリセル２０１の低温時のドレイン電圧（Vd2_cell_LT）は、高温時のドレイン電圧（Ｖｄ＿ｃｅｌｌ＿ＨＴ）より小さい。 As shown in FIG. 6, the voltage (drain voltage) supplied to the drain electrode of the memory cell 201 selected by the column gate transistor 202 is opposite to that of the prior art according to this embodiment. -It will have voltage characteristics. Specifically, as shown in FIG. 6A, when the prior art regulator circuit according to the present invention is used, the drain voltage (Vd2_cell_LT) at the low temperature of the memory cell is the drain voltage (Vd_cell_HT) at the high temperature. Greater than. On the other hand, as shown in FIG. 6B, when the regulator circuit 107 according to the first embodiment is used, the drain voltage (Vd2_cell_LT) at the low temperature of the memory cell 201 is higher than the drain voltage (Vd_cell_HT) at the high temperature. small.

その結果、図７の電流−電圧（Ｉｄ−Ｖｄ）特性図に示すように、低温時のメモリセル２０１へのドレイン電圧を高温時とほぼ同じ電圧か、又はそれ以下の電圧とすることができるので、低温時の書き込み電流（Ｉｐｒｏｇ＿ＬＴ）を小さくすることができる。すなわち、低温時のＨＣＩ量は、温度変化があった場合でも、高温時のＨＣＩ量とほぼ一定となるので、トンネル酸化膜の劣化量を減少させることができる。 As a result, as shown in the current-voltage (Id-Vd) characteristic diagram of FIG. 7, the drain voltage to the memory cell 201 at a low temperature can be set to a voltage substantially equal to or lower than that at a high temperature. Therefore, the write current (Iprog_LT) at a low temperature can be reduced. That is, the amount of HCI at a low temperature is substantially the same as the amount of HCI at a high temperature even when there is a temperature change, so that the deterioration amount of the tunnel oxide film can be reduced.

次に、上述した構成を有するＮＯＲ型フラッシュメモリ装置１００の書き込み動作について説明する。 Next, a write operation of the NOR flash memory device 100 having the above-described configuration will be described.

電圧供給トランジスタ２０４のドレイン電極に印加されるビット線からの書き込み電圧（ＶＤＤＰ）は、負の温度特性の第１の抵抗素子Ｒ４０４と正の温度特性の第２の抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいて調整された調整電圧が電圧供給トランジスタ２０４のコントロールゲート電極に印加されることにより調整される。この調整された書き込み電圧は、温度特性を有する書き込み電圧であり、高温時に比べて低温時の方が小さい。 The write voltage (VDDP) from the bit line applied to the drain electrode of the voltage supply transistor 204 connects the first resistance element R404 having a negative temperature characteristic and the second resistance element R405 having a positive temperature characteristic in series. The adjustment voltage adjusted based on the combined resistance value of the combined resistance element 401 is adjusted by being applied to the control gate electrode of the voltage supply transistor 204. The adjusted write voltage is a write voltage having temperature characteristics, and is smaller at a low temperature than at a high temperature.

電圧供給トランジスタ２０４から出力される調整後の書き込み電圧は、抵抗Ｒ２（配線抵抗及び制御トランジスタのチャネル抵抗）を介してカラムゲートトランジスタ２０２のドレイン電極に入力される。カラムゲートトランジスタ２０２は、ゲート電極に供給される電圧によりＯＮ状態となり、抵抗素子Ｒ１を介してメモリセル２０１のドレイン電極に調整後の書き込み電圧を供給する。 The adjusted write voltage output from the voltage supply transistor 204 is input to the drain electrode of the column gate transistor 202 via the resistor R2 (wiring resistance and control transistor channel resistance). The column gate transistor 202 is turned on by the voltage supplied to the gate electrode, and supplies the adjusted write voltage to the drain electrode of the memory cell 201 via the resistance element R1.

そして、メモリセル２０１のドレイン電極に供給される調整後の書き込み電圧とワード線に供給されるゲート電圧（Ｖｇ）とにより、チャネル領域とワード線との間に高電圧が発生し、チャネル領域からトンネル絶縁膜を通してフローティングゲート電極（電荷蓄積部）にデータとしての電子が注入され、データが書き込まれる。 Then, a high voltage is generated between the channel region and the word line due to the adjusted write voltage supplied to the drain electrode of the memory cell 201 and the gate voltage (Vg) supplied to the word line. Electrons as data are injected into the floating gate electrode (charge storage part) through the tunnel insulating film, and data is written.

このように、本実施の形態１に係る不揮発性半導体記憶装置１００は、トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセル２０１と、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子Ｒ４０４と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいてビット線からの書き込み電圧を調整して不揮発性メモリセル２０１のドレイン電極に供給する電圧調整回路１０７と、を備える。 As described above, the nonvolatile semiconductor memory device 100 according to the first embodiment includes the nonvolatile memory cell 201 having the charge storage portion on the tunnel insulating film and the negative temperature characteristic in which the resistance value decreases as the temperature rises. The write voltage from the bit line is determined based on the combined resistance value of the combined resistance element 401 that connects the first resistance element R404 and the second resistance element R405 having a positive temperature characteristic whose resistance value increases as the temperature rises. A voltage adjusting circuit 107 that adjusts and supplies the drain electrode of the nonvolatile memory cell 201 to the drain electrode.

その結果、本実施の形態１によれば、温度変化があった場合でもメモリセルの電荷蓄積部に注入されるＨＣＩ量がほぼ一定となるように書き込み電圧が調整されてメモリセルのドレイン電極に供給されるので、トンネル酸化膜の劣化量を減少させることができ、かつ、データ消去時間を減少させることができる。 As a result, according to the first embodiment, even when there is a temperature change, the write voltage is adjusted so that the amount of HCI injected into the charge storage portion of the memory cell is substantially constant, and the drain electrode of the memory cell is applied. Since it is supplied, the deterioration amount of the tunnel oxide film can be reduced, and the data erasing time can be reduced.

また、本実施の形態１によれば、メモリセルのソース領域及びドレイン領域を構成する拡散層により第１の抵抗素子を構成することができるので、同一の製造工程において製造することができる。さらに、本実施の形態１によれば、メモリセルのフローティングゲート電極（電荷蓄積部）及びコントロールゲート電極を構成するポリシリコンにより第２の抵抗素子を構成することができるので、同一の製造工程において製造することができる。 Further, according to the first embodiment, since the first resistance element can be configured by the diffusion layers that configure the source region and the drain region of the memory cell, it can be manufactured in the same manufacturing process. Furthermore, according to the first embodiment, since the second resistance element can be constituted by the polysilicon constituting the floating gate electrode (charge storage portion) and the control gate electrode of the memory cell, in the same manufacturing process Can be manufactured.

（実施の形態２）
上述の実施の形態１では、温度調整回路は、温度変化に応じて不揮発性メモリセルのドレイン電極へ供給される書き込み電圧を調整した。本発明の実施の形態２では、温度調整回路は、温度変化に応じて不揮発性メモリセルのコントロールゲート電極へ供給されるゲート電圧を調整する。 (Embodiment 2)
In the first embodiment described above, the temperature adjustment circuit adjusts the write voltage supplied to the drain electrode of the nonvolatile memory cell in accordance with the temperature change. In the second embodiment of the present invention, the temperature adjustment circuit adjusts the gate voltage supplied to the control gate electrode of the nonvolatile memory cell according to the temperature change.

図８は、本発明の実施の形態２に係るＮＯＲ型フラッシュメモリ装置（不揮発性半導体記憶装置）１０００の構成を示すブロック図である。図８に示すＮＯＲ型フラッシュメモリ装置１０００は、メモリセルアレイ１０１、電源回路１０２、主制御回路１０３、ロウデコーダ１０４、カラムデコーダ１０５、書込読出部１０６、インターフェイス回路１０８、データレジスタ１０９、電圧供給回路１００１及び電圧調整回路１００２を具備している。なお、図８に示すＮＯＲ型フラッシュメモリ装置１０００において、図１のＮＯＲ型フラッシュメモリ装置１００と同じ構成については同じ符号を付し、それらの説明を省略する。 FIG. 8 is a block diagram showing a configuration of a NOR type flash memory device (nonvolatile semiconductor memory device) 1000 according to the second embodiment of the present invention. A NOR flash memory device 1000 shown in FIG. 8 includes a memory cell array 101, a power supply circuit 102, a main control circuit 103, a row decoder 104, a column decoder 105, a write / read unit 106, an interface circuit 108, a data register 109, and a voltage supply circuit. 1001 and a voltage adjustment circuit 1002. In the NOR flash memory device 1000 shown in FIG. 8, the same components as those in the NOR flash memory device 100 of FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.

ロウデコーダ１０４は、主制御回路１０３からのアクセス情報に基づいて書込制御部１０６を制御してメモリセルに対してデータの読出又は消去を行う。また、ロウデコーダ１０４は、主制御回路１０３からのアクセス情報に基づいて、電圧調整回路１００１にメモリセルのコントロールゲート電極へゲート電圧を供給する。 The row decoder 104 controls the write control unit 106 based on access information from the main control circuit 103 to read or erase data from the memory cell. The row decoder 104 supplies a gate voltage to the control gate electrode of the memory cell to the voltage adjustment circuit 1001 based on access information from the main control circuit 103.

電圧供給回路１００１は、電源回路１０２からの電圧を受けて、温度変化に対して一定電圧となる書き込み電圧を生成して、メモリセルアレイ１０１のメモリセルへ供給する。 The voltage supply circuit 1001 receives a voltage from the power supply circuit 102, generates a write voltage that becomes a constant voltage with respect to a temperature change, and supplies the write voltage to the memory cell of the memory cell array 101.

電圧調整回路１００２は、ロウデコーダ１０４からのゲート電圧を受けて、温度変化に応じてＨＣＩ量がほぼ一定になるようにゲート電圧を調整して、メモリセルアレイ１０１のメモリセルへ供給する。 The voltage adjustment circuit 1002 receives the gate voltage from the row decoder 104, adjusts the gate voltage so that the amount of HCI becomes substantially constant according to the temperature change, and supplies the adjusted gate voltage to the memory cells of the memory cell array 101.

図９は、本実施の形態２に係るＮＯＲ型フラッシュメモリ装置１０００の一部を示す回路図である。図９に示すＮＯＲ型フラッシュメモリ装置１０００において、図２に示すＮＯＲ型フラッシュメモリ装置１００と同じ構成については同じ符号を付し、それらの説明を省略する。 FIG. 9 is a circuit diagram showing a part of the NOR type flash memory device 1000 according to the second embodiment. In the NOR flash memory device 1000 shown in FIG. 9, the same components as those in the NOR flash memory device 100 shown in FIG.

メモリセルアレイ１０１は、複数のメモリセル２０１及び複数のカラムゲートトランジスタ２０２を具備している。メモリセルアレイ１０１の一端は抵抗素子Ｒ２を介して電圧供給回路１００１に接続され、メモリセルアレイ１０１の他端は電圧調整回路１００２に接続されている。図９においては、１つのメモリセル２０１及びカラムゲートトランジスタ２０２のみが示されている。電圧供給回路１００１は、レギュレータ回路１１００及び複数の電圧供給トランジスタ２０４を具備している。レギュレータ回路１１００の出力端子（ＶＳＷＢＳ２）は、複数の電圧供給トランジスタ２０４のコントロールゲート電極にそれぞれ接続されている。図９においては、１つの電圧供給トランジスタ２０４のみが示されている。電圧調整回路１００２は、例えば、レギュレータ回路１１０１により構成される。このレギュレータ回路１１０１の合成抵抗素子の合成抵抗値に基づいてロウデコーダ１０４から供給されるゲート電圧を調整して、メモリセル２０１のコントロールゲート電極に供給する。 The memory cell array 101 includes a plurality of memory cells 201 and a plurality of column gate transistors 202. One end of the memory cell array 101 is connected to the voltage supply circuit 1001 through the resistance element R2, and the other end of the memory cell array 101 is connected to the voltage adjustment circuit 1002. In FIG. 9, only one memory cell 201 and column gate transistor 202 are shown. The voltage supply circuit 1001 includes a regulator circuit 1100 and a plurality of voltage supply transistors 204. The output terminal (VSWBS2) of the regulator circuit 1100 is connected to the control gate electrodes of the plurality of voltage supply transistors 204, respectively. In FIG. 9, only one voltage supply transistor 204 is shown. The voltage adjustment circuit 1002 is configured by a regulator circuit 1101, for example. Based on the combined resistance value of the combined resistance element of the regulator circuit 1101, the gate voltage supplied from the row decoder 104 is adjusted and supplied to the control gate electrode of the memory cell 201.

メモリセル２０１のドレイン電極は、抵抗Ｒ１（配線抵抗及び制御トランジスタ（カラムゲートトランジスタ２０２）のチャネル寄生抵抗）を介してカラムゲートトランジスタ２０２のソース電極に接続されている。メモリセル２０１のコントロールゲート電極は、レギュレータ回路１１０１の出力端子（ＶＳＷＢＳ３）に接続され、メモリセル２０１のソース電極は接地されている。 The drain electrode of the memory cell 201 is connected to the source electrode of the column gate transistor 202 via a resistor R1 (wiring resistance and channel parasitic resistance of the control transistor (column gate transistor 202)). The control gate electrode of the memory cell 201 is connected to the output terminal (VSWBS3) of the regulator circuit 1101, and the source electrode of the memory cell 201 is grounded.

レギュレータ回路１１００の入力端子は電源回路１０２と接続され、電圧（ＶＤＤＰ２）を受ける。また、レギュレータ回路１１００の出力端子（ＶＳＷＢＳ２）は電圧供給トランジスタ２０４のコントロールゲート電極に接続されている。また、レギュレータ回路１１００の一端は、接地されている。 The input terminal of the regulator circuit 1100 is connected to the power supply circuit 102 and receives a voltage (VDDP2). The output terminal (VSWBS2) of the regulator circuit 1100 is connected to the control gate electrode of the voltage supply transistor 204. One end of the regulator circuit 1100 is grounded.

電圧供給トランジスタ２０４のドレイン電極はビット線（ＢＬ）に接続され、電圧供給トランジスタ２０４のコントロールゲート電極はレギュレータ回路１１００の出力端子（ＶＳＷＢＳ２）に接続されている。電圧供給トランジスタ２０４のソース電極は、抵抗Ｒ２（配線抵抗及び制御トランジスタ（電圧供給トランジスタ２０４及びカラムゲートトランジスタ２０２）のチャネル寄生抵抗）を介してカラムゲートトランジスタ２０２のドレイン電極に接続されている。 The drain electrode of the voltage supply transistor 204 is connected to the bit line (BL), and the control gate electrode of the voltage supply transistor 204 is connected to the output terminal (VSWBS2) of the regulator circuit 1100. The source electrode of the voltage supply transistor 204 is connected to the drain electrode of the column gate transistor 202 via a resistor R2 (wiring resistance and channel parasitic resistance of the control transistor (voltage supply transistor 204 and column gate transistor 202)).

レギュレータ回路１１０１の２つの入力端子の１つはワード線を介してロウデコーダ１０４に接続され、レギュレータ回路１１０１の入力端子の他のものは電源回路１０２に接続されている。また、レギュレータ回路１１０１の出力端子（ＶＳＷＢＳ３）は、メモリセル２０１のコントロールゲート電極に接続されている。また、レギュレータ回路１１０１の一端は、接地されている。レギュレータ回路１１０１の入力端子の１つには、ロウデコーダ１０４からのメモリセル２０１のコントロールゲート電極へのゲート電圧（Ｖｇ）が入力される。レギュレータ回路１１０１の入力端子の他のものには、電源回路１０２からの基準電圧（ＶＲＥＦ）が入力される。 One of the two input terminals of the regulator circuit 1101 is connected to the row decoder 104 via a word line, and the other input terminal of the regulator circuit 1101 is connected to the power supply circuit 102. The output terminal (VSWBS3) of the regulator circuit 1101 is connected to the control gate electrode of the memory cell 201. One end of the regulator circuit 1101 is grounded. The gate voltage (Vg) from the row decoder 104 to the control gate electrode of the memory cell 201 is input to one of the input terminals of the regulator circuit 1101. The reference voltage (VREF) from the power supply circuit 102 is input to the other input terminal of the regulator circuit 1101.

次に、レギュレータ回路１１０１について、図１０を用いて説明する。図１０は、レギュレータ回路１１０１を示す回路図である。レギュレータ回路１１０１は、合成抵抗素子４０１、オペアンプ４０２及びトランジスタ４０３を具備している。レギュレータ回路１１０１は、温度変化に応じてメモリセル２０１のフローティングゲート電極（電荷蓄積部）へのＨＣＩ量がほぼ一定になるようにゲート電圧を調整する。なお、図１０に示すレギュレータ回路１１０１において、図４に示すレギュレータ回路２０３と同じ構成については同じ符号を付し、それらの説明を省略する。 Next, the regulator circuit 1101 will be described with reference to FIG. FIG. 10 is a circuit diagram showing the regulator circuit 1101. The regulator circuit 1101 includes a combined resistance element 401, an operational amplifier 402, and a transistor 403. The regulator circuit 1101 adjusts the gate voltage so that the amount of HCI to the floating gate electrode (charge storage unit) of the memory cell 201 becomes substantially constant according to the temperature change. In the regulator circuit 1101 shown in FIG. 10, the same components as those of the regulator circuit 203 shown in FIG.

合成抵抗素子４０１は、第１の抵抗素子Ｒ４０４及び第２の抵抗素子Ｒ４０５を具備している。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５とは直列に接続され合成抵抗素子４０１を構成している。合成抵抗素子４０１の一端はレギュレータ回路１１０１の出力端子（ＶＳＷＢＳ３）を介してメモリセル２０１のコントロールゲート電極に接続され、合成抵抗素子４０１の他端は接地されている。 The combined resistance element 401 includes a first resistance element R404 and a second resistance element R405. The first resistance element R404 and the second resistance element R405 are connected in series to form a combined resistance element 401. One end of the combined resistance element 401 is connected to the control gate electrode of the memory cell 201 via the output terminal (VSWBS3) of the regulator circuit 1101, and the other end of the combined resistance element 401 is grounded.

具体的には、第１の抵抗素子Ｒ４０４の一端は、レギュレータ回路１１０１の出力端子（ＶＳＷＢＳ３）を介してメモリセル２０１のコントロールゲート電極に接続され、かつ、トランジスタ４０３のソース電極に接続されている。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５とは直列に接続されている。第２の抵抗素子Ｒ４０５の他端は、接地されている。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡは、オペアンプ４０２の入力端子の１つに接続されている。 Specifically, one end of the first resistance element R404 is connected to the control gate electrode of the memory cell 201 via the output terminal (VSWBS3) of the regulator circuit 1101 and to the source electrode of the transistor 403. . The first resistance element R404 and the second resistance element R405 are connected in series. The other end of the second resistance element R405 is grounded. The node A of the first resistance element R404 and the second resistance element R405 is connected to one of the input terminals of the operational amplifier 402.

オペアンプ４０２の入力端子の１つは、合成抵抗素子４０１における第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡと接続されている。オペアンプ４０２の入力端子の他のものは、電源回路１０２と接続されている。オペアンプ４０２の入力端子の１つには第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡからの出力電圧が入力され、オペアンプ４０２の入力端子の他のものには電源回路１０２からの基準電圧（ＶＲＥＦ）が入力される。このオペアンプ４０２は、第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡからの出力電圧及び電源回路１０２からの基準電圧に基づいて、一定電圧をトランジスタ４０３のコントロールゲート電極に供給する。 One input terminal of the operational amplifier 402 is connected to the first resistance element R404 and the node A of the second resistance element R405 in the combined resistance element 401. The other input terminal of the operational amplifier 402 is connected to the power supply circuit 102. The output voltage from the node A of the first resistor element R404 and the second resistor element R405 is input to one input terminal of the operational amplifier 402, and the other input terminal of the operational amplifier 402 is supplied from the power supply circuit 102. A reference voltage (VREF) is input. The operational amplifier 402 supplies a constant voltage to the control gate electrode of the transistor 403 based on the output voltage from the node A of the first resistance element R 404 and the second resistance element R 405 and the reference voltage from the power supply circuit 102.

トランジスタ４０３のドレイン電極はロウデコーダ１０４に接続され、ゲート電圧（Ｖｇ）を受ける。トランジスタ４０３のコントロールゲート電極はオペアンプ４０２の出力端子に接続され、トランジスタ１２００のソース電極はレギュレータ回路１１０１の出力端子（ＶＳＷＢＳ３）に接続されている。このトランジスタ４０３は、ドレイン電極に入力されるゲート電圧（Ｖｇ）及びコントロールゲート電極に入力されるオペアンプ４０２の出力電圧によりＯＮ状態となり、合成抵抗素子４０１に電圧を供給する。 The drain electrode of the transistor 403 is connected to the row decoder 104 and receives a gate voltage (Vg). The control gate electrode of the transistor 403 is connected to the output terminal of the operational amplifier 402, and the source electrode of the transistor 1200 is connected to the output terminal (VSWBS3) of the regulator circuit 1101. The transistor 403 is turned on by the gate voltage (Vg) input to the drain electrode and the output voltage of the operational amplifier 402 input to the control gate electrode, and supplies a voltage to the combined resistance element 401.

そして、レギュレータ回路１１０１は、第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいて調整した調整電圧を、出力端子（ＶＳＷＢＳ３）に供給する。例えば、低温時には図５に示す交点５０５からの矢印で示す電圧（ＶＳＷＢＳ＿ＨＴ）が調整電圧となり、低温時には図５に示す交点５０６からの矢印で示す電圧（ＶＳＷＢＳ＿ＬＴ）が調整電圧となる。この調整電圧は、本実施の形態に係る先行技術のレギュレータ回路から供給される一定電圧とは異なり、温度特性を有している。 Then, the regulator circuit 1101 supplies an adjustment voltage adjusted based on the combined resistance value of the combined resistance element 401 that connects the first resistance element R404 and the second resistance element R405 in series to the output terminal (VSWBS3). . For example, when the temperature is low, the voltage (VSWBS_HT) indicated by the arrow from the intersection 505 shown in FIG. 5 becomes the adjustment voltage, and when the temperature is low, the voltage (VSWBS_LT) indicated by the arrow from the intersection 506 shown in FIG. Unlike the constant voltage supplied from the prior art regulator circuit according to the present embodiment, this adjustment voltage has temperature characteristics.

その結果、メモリセル２０１のコントロールゲート電極に供給される調整後のゲート電圧は、図１１に示すように、本実施の形態に係る先行技術と比較した場合、逆の温度−電圧特性を持つことになる。具体的には、図１１（Ａ）に示すように、本実施の形態に係る先行技術のレギュレータ回路を用いた場合、メモリセルの低温時のゲート電圧（Ｖｇ２＿ｃｅｌｌ＿ＬＴ）は、高温時のゲート電圧（Ｖｇ＿ｃｅｌｌ＿ＨＴ）より大きい。一方、図１１（Ｂ）に示すように、本実施の形態２に係るレギュレータ回路１１０１を用いた場合、メモリセル２０１の低温時のゲート電圧（Ｖｇ２＿ｃｅｌｌ＿ＬＴ）は、高温時のゲート電圧（Ｖｇ＿ｃｅｌｌ＿ＨＴ）より小さい。 As a result, the adjusted gate voltage supplied to the control gate electrode of the memory cell 201 has reverse temperature-voltage characteristics when compared with the prior art according to the present embodiment, as shown in FIG. become. Specifically, as shown in FIG. 11A, when the regulator circuit of the prior art according to the present embodiment is used, the gate voltage (Vg2_cell_LT) at the low temperature of the memory cell is the gate voltage (Vg2_cell_LT) at the high temperature. Vg_cell_HT). On the other hand, as shown in FIG. 11B, when the regulator circuit 1101 according to the second embodiment is used, the gate voltage (Vg2_cell_LT) at the low temperature of the memory cell 201 is higher than the gate voltage (Vg_cell_HT) at the high temperature. small.

その結果、図１２の電流−電圧（Ｉｇ−Ｖｇ）特性図に示すように、低温時のメモリセル２０１へのゲート電圧を高温時とほぼ同じ電圧か、又はそれ以下の電圧とすることができるので、低温時の書き込み電流（Ｉｐｒｏｇ＿ＬＴ）を、従来と比べて小さくすることができる。すなわち、低温時のＨＣＩ量は、温度変化があった場合でも、高温時のＨＣＩ量とほぼ一定となるので、トンネル酸化膜の劣化量を減少させることができる。 As a result, as shown in the current-voltage (Ig-Vg) characteristic diagram of FIG. 12, the gate voltage to the memory cell 201 at a low temperature can be set to a voltage substantially equal to or lower than that at a high temperature. Therefore, the write current (Iprog_LT) at a low temperature can be reduced as compared with the conventional case. That is, the amount of HCI at a low temperature is substantially the same as the amount of HCI at a high temperature even when there is a temperature change, so that the deterioration amount of the tunnel oxide film can be reduced.

次に、上述した構成を有するＮＯＲ型フラッシュメモリ装置１０００の書き込み動作について説明する。 Next, a write operation of the NOR flash memory device 1000 having the above-described configuration will be described.

レギュレータ回路１１００から出力される一定電圧により、電圧供給トランジスタ２０４はＯＮ状態となり、ドレイン電極に印加されるビット線からの書き込み電圧（ＶＤＤＰ）を、抵抗素子Ｒ１を介してカラムゲートトランジスタ２０２のドレイン電極に出力する。カラムゲートトランジスタ２０２は、コントロールゲート電極に供給される電圧によりＯＮ状態となり、抵抗素子Ｒ１を介してメモリセル２０１のドレイン電極に書き込み電圧を供給する。 The voltage supply transistor 204 is turned on by the constant voltage output from the regulator circuit 1100, and the write voltage (VDDP) from the bit line applied to the drain electrode is applied to the drain electrode of the column gate transistor 202 via the resistance element R1. Output to. The column gate transistor 202 is turned on by a voltage supplied to the control gate electrode, and supplies a write voltage to the drain electrode of the memory cell 201 via the resistance element R1.

メモリセル２０１のコントロールゲート電極には、負の温度特性の第１の抵抗素子Ｒ４０４と正の温度特性の第２の抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいて調整されたゲート電圧がレギュレータ回路１１０１から入力される。この調整後のゲート電圧は、温度特性を有するゲート電圧であり、高温時に比べて低温時の方が小さい電圧となる。 The control gate electrode of the memory cell 201 is adjusted based on a combined resistance value of a combined resistance element 401 in which a first resistance element R404 having a negative temperature characteristic and a second resistance element R405 having a positive temperature characteristic are connected in series. The gate voltage thus inputted is inputted from the regulator circuit 1101. The gate voltage after this adjustment is a gate voltage having temperature characteristics, and becomes a smaller voltage at a low temperature than at a high temperature.

そして、メモリセル２０１のドレイン電極に入力される書き込み電圧は、コントロールゲート電極に入力される調整後のゲート電圧により調整され、チャネル領域とワード線との間に高電圧が発生し、チャネル領域からトンネル絶縁膜を通してフローティングゲート電極（電荷蓄積部）にデータとしての電子が注入され、データが書き込まれる。 The write voltage input to the drain electrode of the memory cell 201 is adjusted by the adjusted gate voltage input to the control gate electrode, and a high voltage is generated between the channel region and the word line. Electrons as data are injected into the floating gate electrode (charge storage part) through the tunnel insulating film, and data is written.

このように、本実施の形態２に係る不揮発性半導体記憶装置は、トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセルと、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が上昇する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいてゲート電圧を調整して不揮発性メモリセルのコントロールゲート電極に供給する電圧調整回路と、を備える。 As described above, the nonvolatile semiconductor memory device according to the second embodiment includes the nonvolatile memory cell having the charge storage portion on the tunnel insulating film, and the first negative temperature characteristic in which the resistance value decreases as the temperature rises. Control of a nonvolatile memory cell by adjusting a gate voltage based on a combined resistance value of a combined resistance element in which a resistance element having a positive temperature characteristic whose resistance value increases as the temperature rises is connected in series A voltage adjusting circuit for supplying to the gate electrode.

その結果、本実施の形態２によれば、温度変化があった場合でもメモリセルの電荷蓄積部に注入されるＨＣＩ量がほぼ一定となるようにゲート電圧が調整されてメモリセルのコントロールゲート電極に供給されるので、トンネル酸化膜の劣化量を減少させることができ、かつ、データ消去時間を減少させることができる。 As a result, according to the second embodiment, the gate voltage is adjusted so that the amount of HCI injected into the charge storage portion of the memory cell is substantially constant even when the temperature changes, and the control gate electrode of the memory cell is adjusted. Therefore, the deterioration amount of the tunnel oxide film can be reduced, and the data erasing time can be reduced.

また、本実施の形態２によれば、メモリセルのソース領域及びドレイン領域を構成する拡散層により第２の抵抗素子を構成することができるので、同一の製造工程において製造することができる。さらに、本実施の形態２によれば、メモリセルのフローティングゲート電極（電荷蓄積部）及びコントロールゲート電極を構成するポリシリコンにより第１の抵抗素子を構成することができるので、同一の製造工程において製造することができる。 Further, according to the second embodiment, the second resistance element can be constituted by the diffusion layers constituting the source region and the drain region of the memory cell, and therefore can be manufactured in the same manufacturing process. Furthermore, according to the second embodiment, since the first resistance element can be constituted by the polysilicon constituting the floating gate electrode (charge storage portion) and the control gate electrode of the memory cell, in the same manufacturing process Can be manufactured.

なお、本発明の実施の形態１及び２を組み合わせても良い。すなわち、メモリセルのドレイン電極及びコントロールゲート電極に、温度特性を有する書き込み電圧及びゲート電圧を供給しても良い。これにより、上記実施の形態１及び２で述べた効果に加えて、さらに高温時と低温時の書き込み特性をほぼ同じにすることが可能となる。 Note that Embodiments 1 and 2 of the present invention may be combined. That is, a write voltage and a gate voltage having temperature characteristics may be supplied to the drain electrode and the control gate electrode of the memory cell. As a result, in addition to the effects described in the first and second embodiments, it is possible to make the writing characteristics at higher temperatures and lower temperatures substantially the same.

また、本発明の実施の形態１及び２において、メモリセルがフローティングゲート電極（電荷蓄積電極）及びコントロールゲート電極を有する所謂フローティングゲート型ＥＥＰＲＯＭを例に説明したが、これに限定されるものではない。すなわち、本発明は、トンネル絶縁膜上に電荷蓄積部を有するものに適用可能であり、例えば、ＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＥＥＰＲＯＭでも適用可能である。 In the first and second embodiments of the present invention, a so-called floating gate type EEPROM in which the memory cell has a floating gate electrode (charge storage electrode) and a control gate electrode has been described as an example. However, the present invention is not limited to this. . That is, the present invention can be applied to those having a charge storage portion on a tunnel insulating film, and can be applied to, for example, an MNOS (Metal Nitride Oxide Semiconductor) type EEPROM.

本発明の実施の形態１に係る不揮発性半導体記憶装置の構成を示すブロック図である。1 is a block diagram showing a configuration of a nonvolatile semiconductor memory device according to a first embodiment of the present invention. 本実施の形態１に係る不揮発性半導体記憶装置の一部を示す回路図である。1 is a circuit diagram showing a part of a nonvolatile semiconductor memory device according to a first embodiment. 本実施の形態１に係る不揮発性メモリセルを説明するための図である。FIG. 6 is a diagram for explaining a nonvolatile memory cell according to the first embodiment. 本実施の形態１に係るレギュレータ回路を示す回路図である。2 is a circuit diagram showing a regulator circuit according to the first embodiment. FIG. 本実施の形態１に係るレギュレータ回路の合成抵抗素子のノードＡにおける第１の抵抗素子及び第２の抵抗素子の電流−電圧特性を示す図である。It is a figure which shows the current-voltage characteristic of the 1st resistance element in the node A of the synthetic | combination resistance element of the regulator circuit which concerns on this Embodiment 1, and a 2nd resistance element. 本実施の形態１に係る不揮発性半導体記憶装置の電圧−温度特性を示す図である。FIG. 3 is a diagram showing voltage-temperature characteristics of the nonvolatile semiconductor memory device according to the first embodiment. 本実施の形態１に係る不揮発性半導体記憶装置の低温時の電流−電圧特性を示す図である。FIG. 4 is a diagram showing current-voltage characteristics at a low temperature of the nonvolatile semiconductor memory device according to the first embodiment. 本発明の実施の形態２に係る不揮発性半導体記憶装置の構成を示すブロック図である。It is a block diagram which shows the structure of the non-volatile semiconductor memory device concerning Embodiment 2 of this invention. 本実施の形態２に係る不揮発性半導体記憶装置の一部を示す回路図である。FIG. 6 is a circuit diagram showing a part of a nonvolatile semiconductor memory device according to a second embodiment. 本実施の形態２に係るレギュレータ回路を示す回路図である。FIG. 5 is a circuit diagram showing a regulator circuit according to a second embodiment. 本実施の形態２に係る不揮発性半導体記憶装置の電圧−温度特性を示す図である。It is a figure which shows the voltage-temperature characteristic of the non-volatile semiconductor memory device concerning this Embodiment 2. FIG. 本実施の形態２に係る不揮発性半導体記憶装置の低温時の電流−電圧特性を示す図である。It is a figure which shows the current-voltage characteristic at the time of the low temperature of the non-volatile semiconductor memory device concerning this Embodiment 2. FIG.

符号の説明Explanation of symbols

１００、８００、１０００、１５００ ＮＯＲ型フラッシュメモリ装置（不揮発性半導体記憶装置）
１０１ メモリセルアレイ
１０２ 電源回路
１０３ 主制御回路
１０４ ロウデコーダ
１０５ カラムデコーダ
１０６ 書込読出部
１０７、１００２ 電圧調整回路
２０１ 不揮発性メモリセル
２０２ カラムゲートトランジスタ
２０３、８０１、１１０１、１５０１ レギュレータ回路
２０４ 電圧供給トランジスタ
３０１ フローティングゲート電極（電荷蓄積部）
３０２ コントロールゲート電極
３０３ トンネル絶縁膜
４０１、８０２ 合成抵抗素子
４０２ オペアンプ
４０３ トランジスタ
Ｒ４０４ 第１の抵抗素子
Ｒ４０５ 第２の抵抗素子
Ｔ８０３ トランジスタ 100, 800, 1000, 1500 NOR type flash memory device (nonvolatile semiconductor memory device)
DESCRIPTION OF SYMBOLS 101 Memory cell array 102 Power supply circuit 103 Main control circuit 104 Row decoder 105 Column decoder 106 Write / read unit 107, 1002 Voltage adjustment circuit 201 Non-volatile memory cell 202 Column gate transistor 203, 801, 1101, 1501 Regulator circuit 204 Voltage supply transistor 301 Floating gate electrode (charge storage part)
302 Control gate electrode 303 Tunnel insulating films 401 and 802 Composite resistance element 402 Operational amplifier 403 Transistor R404 First resistance element R405 Second resistance element T803 Transistor

Claims (5)

トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセルと、
温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいて書き込み電圧を調整して前記不揮発性メモリセルのドレイン電極に供給する電圧調整回路と、
を備えることを特徴とする不揮発性半導体記憶装置。 A non-volatile memory cell having a charge storage portion on the tunnel insulating film;
A combined resistance of a combined resistance element in which a first resistance element having a negative temperature characteristic whose resistance value decreases with an increase in temperature and a second resistance element having a positive temperature characteristic whose resistance value increases with an increase in temperature are connected in series A voltage adjusting circuit for adjusting a write voltage based on the value and supplying the write voltage to the drain electrode of the nonvolatile memory cell;
A non-volatile semiconductor memory device comprising: 前記電圧調整回路は、レギュレータ回路と電圧供給トランジスタとを有し、
前記レギュレータ回路は、
前記第１の抵抗素子と前記第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいて調整した調整電圧を前記電圧供給トランジスタのゲート電極に供給し、
前記電圧供給トランジスタは、
前記コントロールゲート電極に供給されるレギュレータ回路からの前記調整電圧に基づいてドレイン電極に供給される前記書き込み電圧を調整して前記不揮発性メモリセルの前記ドレイン電極に供給することを特徴とする請求項１記載の不揮発性半導体記憶装置。 The voltage adjustment circuit includes a regulator circuit and a voltage supply transistor,
The regulator circuit is:
Supplying an adjustment voltage adjusted based on a combined resistance value of a combined resistance element connecting the first resistance element and the second resistance element in series to the gate electrode of the voltage supply transistor;
The voltage supply transistor is:
The write voltage supplied to the drain electrode is adjusted based on the adjustment voltage supplied from the regulator circuit supplied to the control gate electrode and supplied to the drain electrode of the nonvolatile memory cell. 1. The nonvolatile semiconductor memory device according to 1. 前記レギュレータ回路は、
入力端子の１つに基準電圧が入力され、前記入力端子の他のものに前記合成抵抗素子における前記第１及び第２の抵抗素子のノードからの電圧が入力されるオペアンプと、
ドレイン電極に入力される電圧及びコントロールゲート電極に入力される前記オペアンプの出力電圧に基づいて前記電圧供給トランジスタのゲート電極に電圧を供給するトランジスタと、
を備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。 The regulator circuit is:
An operational amplifier in which a reference voltage is input to one of the input terminals and a voltage from a node of the first and second resistance elements in the combined resistance element is input to the other input terminal;
A transistor for supplying a voltage to the gate electrode of the voltage supply transistor based on a voltage input to the drain electrode and an output voltage of the operational amplifier input to the control gate electrode;
The nonvolatile semiconductor memory device according to claim 2, further comprising: トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセルと、
温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいてゲート電圧を調整して前記不揮発性メモリセルのゲート電極に供給する電圧調整回路と、
を備えることを特徴とする不揮発性半導体記憶装置。 A non-volatile memory cell having a charge storage portion on the tunnel insulating film;
A combined resistance of a combined resistance element in which a first resistance element having a negative temperature characteristic whose resistance value decreases with an increase in temperature and a second resistance element having a positive temperature characteristic whose resistance value increases with an increase in temperature are connected in series A voltage adjusting circuit that adjusts a gate voltage based on the value and supplies the gate voltage to the gate electrode of the nonvolatile memory cell;
A non-volatile semiconductor memory device comprising: 前記電圧調整回路は、
前記第１の抵抗素子と前記第２の抵抗素子とを直列接続する前記合成抵抗素子の合成抵抗値に基づいて前記不揮発性メモリセルの前記ゲート電極の前記ゲート電圧を調整するレギュレータ回路を有し、
前記レギュレータ回路は、
入力端子の１つに基準電圧が入力され、前記入力端子の他のものに前記合成抵抗素子における前記第１及び第２の抵抗素子のノードからの電圧が入力されるオペアンプと、
ドレイン電極に入力される電圧及びコントロールゲート電極に入力される前記オペアンプの出力電圧に基づいて前記不揮発性メモリセルの前記ゲート電極に電圧を供給するトランジスタと、
を備えることを特徴とする請求項４記載の不揮発性半導体記憶装置。 The voltage adjustment circuit includes:
A regulator circuit that adjusts the gate voltage of the gate electrode of the nonvolatile memory cell based on a combined resistance value of the combined resistance element that connects the first resistance element and the second resistance element in series; ,
The regulator circuit is:
An operational amplifier in which a reference voltage is input to one of the input terminals and a voltage from a node of the first and second resistance elements in the combined resistance element is input to the other input terminal;
A transistor for supplying a voltage to the gate electrode of the nonvolatile memory cell based on a voltage input to the drain electrode and an output voltage of the operational amplifier input to the control gate electrode;
The nonvolatile semiconductor memory device according to claim 4, further comprising:
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