JP2008216662A - Display panel defect checker and its method, and display - Google Patents

Display panel defect checker and its method, and display Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To easily check a display panel without exclusive wiring to the checker. <P>SOLUTION: The check method of a display panel having a matrix-like pixel circuits arranged at the crossing areas of various scanning lines and signal lines and containing inner capacitors with their one ends connected to the write transistor and the other ends connected to the fixed potential, keeps the signal lines at a certain potential, turns on the write transistor, resets the inner capacitors by setting the voltages to zero across them, supplies write signals of a certain potential to the signal lines, sequentially supplies a certain writing scanning signals to the scanning lines so that the potential becomes a high level at the same timing and stores the charges in the inner capacitors, turns on the write transistor, and reads the charges stored in the inner capacitors through the signal lines, then checks whether the pixel circuit is defective or not based on the stored charge amount. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、走査線とデータ線との交差部分に配設された画素回路にデータ信号に応じて輝度が変化する電気光学素子を形成する前の表示用基板の欠陥検査方法に関し、詳しくは、表示用基板の欠陥検査を欠陥検査専用の配線を設けることなく容易に実施可能とする表示用基板の欠陥検査方法及び欠陥検査装置並びに表示装置に係るものである。   The present invention relates to a defect inspection method for a display substrate before forming an electro-optic element whose luminance changes according to a data signal in a pixel circuit arranged at an intersection of a scanning line and a data line. The present invention relates to a display substrate defect inspection method, a defect inspection device, and a display device, which can easily perform defect inspection of a display substrate without providing wiring dedicated for defect inspection.

液晶表示パネルや有機ＥＬ（Organic Light Emitting diode：ＯＬＥＤ）表示パネルが大型化、高精細化するにつれ、画素や配線不良による歩留低下とそれによるコストの上昇が問題となっている。このような問題に対処するためには、表示パネルの製造工程に欠陥検査工程を設けて上記不良箇所を発見し、不良を修正することによって歩留りを向上させることが考えられる。   As liquid crystal display panels and organic EL (Organic Light Emitting Diode: OLED) display panels increase in size and definition, there is a problem of yield reduction due to pixel and wiring defects and cost increase due thereto. In order to deal with such a problem, it is conceivable to improve the yield by providing a defect inspection process in the manufacturing process of the display panel to find the defective portion and correcting the defect.

しかし、表示パネルの製造工程の最終工程において、完成した表示パネルを使用して行なう点灯試験による欠陥検査の場合には、発見される欠陥に修正不可能なものも存在することがある。このような欠陥が存在するときには、表示パネルの製造費用が無駄となる。そこで、製造工程の途中で表示パネルが未完成の状態において欠陥検査を行うことが望ましい。この場合、欠陥検査の手法として、パネル表面をＣＣＤカメラ等で撮影し、異物や回路欠陥などをパターンマッチングにより検出する手法があるが、配線や素子が積層構造となっているときには、積層構造の内部の欠陥は検出することができない。したがって、この場合、通電による検査も必要となる。   However, in the case of a defect inspection by a lighting test performed using a completed display panel in the final process of the display panel manufacturing process, there may be a defect that cannot be corrected. When such a defect exists, the manufacturing cost of the display panel is wasted. Therefore, it is desirable to perform defect inspection while the display panel is not completed during the manufacturing process. In this case, as a defect inspection method, there is a method in which the panel surface is photographed with a CCD camera or the like, and a foreign object or a circuit defect is detected by pattern matching. Internal defects cannot be detected. Therefore, in this case, inspection by energization is also necessary.

従来の表示パネルの通電による欠陥検査方法において、データ信号に応じて輝度が制御される電気光学素子である有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」という）が未実装の表示用基板の欠陥検査方法は、表示用基板の画素回路に、有機ＥＬ素子が未実装の状態においても該有機ＥＬ素子の駆動ＴＦＴ（Thin Film Transistor）に対して電流経路を与えることができるスイッチ用ＴＦＴを追加し、欠陥検査時に、このスイッチ用ＴＦＴをオンさせて駆動ＴＦＴを流れる駆動電流を観測することによって欠陥を検査するようになっていた（例えば、特許文献１参照）。   In a conventional defect inspection method for energizing a display panel, an organic electroluminescence element (hereinafter referred to as an “organic EL element”), which is an electro-optical element whose luminance is controlled according to a data signal, is a defect in a display substrate that is not mounted. In the inspection method, a switching TFT capable of providing a current path to the driving TFT (Thin Film Transistor) of the organic EL element is added to the pixel circuit of the display substrate even when the organic EL element is not mounted. At the time of defect inspection, the defect is inspected by turning on the switching TFT and observing the drive current flowing through the drive TFT (for example, see Patent Document 1).

また、他の表示用基板の欠陥検査方法は、有機ＥＬ素子を駆動するドライブトランジスタのゲート・ソース間に接続される保持容量と、ドライブトランジスタのゲート・ドレイン間に形成される寄生容量とに対して電荷の書込みを行なった後、該電荷を読み出してその検出出力により欠陥を検出するようになっていた（例えば、特許文献２参照）。
特開２００５−１０７１２９号公報 特許第３７０１９２４号公報 Another defect inspection method for a display substrate is that a storage capacitor connected between the gate and source of a drive transistor that drives an organic EL element and a parasitic capacitance formed between the gate and drain of the drive transistor are used. After writing the charge, the charge is read and a defect is detected by the detection output (see, for example, Patent Document 2).
JP 2005-107129 A Japanese Patent No. 3701924

しかし、このような従来の表示用基板の欠陥検査方法において、特に、特許文献１に記載の欠陥検査方法は、画素回路に欠陥検査専用のスイッチ用ＴＦＴやそれに対する配線を設ける必要があり、配線やＴＦＴ素子が混み合って新たな欠陥を発生させるおそれがある。   However, in such a conventional defect inspection method for a display substrate, in particular, the defect inspection method described in Patent Document 1 requires that a switch TFT dedicated to defect inspection and a wiring corresponding thereto be provided in the pixel circuit. In addition, there is a possibility that the TFT elements are crowded and a new defect is generated.

また、特許文献２に記載の欠陥検査方法においては、寄生容量が小さいためにノイズ等の影響を受け易く、書き込まれた電荷を正確に測定することが困難であった。特に、有機ＥＬ表示パネルの画素回路は、液晶表示パネルの画素回路に比べて複雑であるため寄生容量の発生数や発生箇所等の特定が困難であり、しかもそれらが測定結果に如何なる影響をもたらすのか予測が難しい。したがって、画素回路の欠陥の判断が困難となるおそれがあった。   Further, in the defect inspection method described in Patent Document 2, since the parasitic capacitance is small, it is easily affected by noise and the like, and it is difficult to accurately measure the written charge. In particular, since the pixel circuit of the organic EL display panel is more complicated than the pixel circuit of the liquid crystal display panel, it is difficult to specify the number of parasitic capacitances and the location where they occur, and they have any influence on the measurement results. It is difficult to predict. Therefore, it may be difficult to determine the defect of the pixel circuit.

そこで、本発明は、このような問題点に対処し、表示用基板の欠陥検査を欠陥検査専用の配線を設けることなく容易に実施可能とする表示用基板の欠陥検査方法及び欠陥検査装置並びに表示装置を提供することを目的とする。   Therefore, the present invention addresses such problems and enables a display substrate defect inspection method, a defect inspection apparatus, and a display that can easily perform defect inspection of a display substrate without providing wiring dedicated for defect inspection. An object is to provide an apparatus.

上記目的を達成するために、第１の発明による表示用基板の欠陥検査方法は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査方法であって、前記複数種の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットするリセット段階と、前記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積する書込み段階と、前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出す読出し段階と、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする判定段階と、を行うものである。   In order to achieve the above object, a display substrate defect inspection method according to a first aspect of the present invention is an electro-optic that is arranged at an intersection of a plurality of types of scanning lines and signal lines and changes in luminance according to a data signal. A pixel transistor that drives an element; a write transistor that is connected between the signal line and the pixel transistor and is driven by one of the plurality of types of scan lines; and a connection end of the pixel transistor and the write transistor; A defect inspection method for a display substrate having a pixel circuit having an internal capacitor connected between a fixed potential and a matrix, wherein the plurality of types of scanning lines are scanned in the same direction as an image display, The potential of the signal line is kept at a predetermined value, and a predetermined reset scanning signal is supplied to the plurality of types of scanning lines to turn on the write transistor, and the potential across the internal capacitor A reset stage in which the charge is reset to zero at the same level, and a write signal having a predetermined potential is supplied to the signal line, and a predetermined write scan signal is simultaneously applied to the plurality of types of scanning lines. A write stage for sequentially supplying the internal capacitors to store charges so as to exist, and supplying a predetermined read scanning signal to the plurality of types of scanning lines to drive the write transistor on, A reading step of reading out the accumulated charge amount held in the internal capacitor via the signal line, and a determination step of determining the presence or absence of a defect in the pixel circuit based on the read accumulated charge amount. Is what you do.

このような構成により、複数種の走査線を映像表示と同方向に走査しながら、信号線の電位を所定値に保つと共に、複数種の走査線に所定のリセット用走査信号を供給して信号線と画素トランジスタとの間に接続した書込トランジスタをオン駆動し、画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量の両端電位を同レベルにして電荷をゼロにリセットし、信号線に所定電位の書込み信号を供給すると共に、複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、複数種の走査線に所定の読出し用走査信号を供給して書込トランジスタをオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線を介して読み出し、読み出された蓄積電荷量に基づいて表示用基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。   With such a configuration, while scanning a plurality of types of scanning lines in the same direction as the video display, the potential of the signal lines is maintained at a predetermined value, and a predetermined reset scanning signal is supplied to the plurality of types of scanning lines. The write transistor connected between the line and the pixel transistor is turned on, and the electric potential at both ends of the internal capacitor connected between the connection end of the pixel transistor and the write transistor and the fixed potential is set to the same level to reset the charge to zero. In addition, a write signal having a predetermined potential is supplied to the signal line, and a predetermined write scan signal is sequentially supplied to a plurality of types of scanning lines so that there is a timing at which the potential simultaneously becomes a high level. Charge is stored in the capacitor, a predetermined scanning signal is supplied to a plurality of scanning lines to turn on the writing transistor, and the amount of stored charge held in the internal capacitor is calculated. Line read through to the determination of the presence or absence of a defect of a pixel circuit provided in a matrix on the display substrate based on the accumulated charge amount read out.

また、第２の発明による表示用基板の欠陥検査方法は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査方法であって、前記複数種の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットするリセット段階と、前記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積する書込み段階と、前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出す読出し段階と、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする判定段階と、を行うものである。   According to a second aspect of the present invention, there is provided a defect inspection method for a display substrate, wherein a pixel transistor is disposed at an intersection of a plurality of types of scanning lines and signal lines and drives an electro-optical element whose luminance changes according to a data signal. A write transistor connected between the signal line and the pixel transistor and driven by one of the plurality of scanning lines, and connected between the pixel transistor and a fixed potential. A pixel circuit comprising: a switching transistor driven by another scanning line among scanning lines; and an internal capacitor connected between a connection end of the pixel transistor and the writing transistor and a connection end of the pixel transistor and the switching transistor. A defect inspection method for a display substrate provided in a matrix, wherein the plurality of types of scanning lines are scanned in the same direction as an image display. The potential of the signal line is maintained at a predetermined value, and a predetermined reset scanning signal is supplied to the plurality of types of scanning lines to simultaneously turn on the writing transistor and the switching transistor. A reset stage in which the charge is reset to zero at the same level, and a write signal having a predetermined potential is supplied to the signal line, and a predetermined write scan signal is simultaneously applied to the plurality of types of scanning lines. A write stage in which charges are accumulated in the internal capacitor so as to exist at a certain timing, and a predetermined read scanning signal is supplied to the plurality of types of scanning lines to simultaneously connect the write transistor and the switching transistor. A reading step of driving on and reading the amount of accumulated charge held in the internal capacitor through the signal line; and A determining step of determining the presence or absence of a defect of the pixel circuit based on the accumulated amount of charge, and performs.

このような構成により、複数種の走査線を映像表示と同方向に走査しながら、信号線の電位を所定値に保つと共に、複数種の走査線に所定のリセット用走査信号を供給して、信号線と画素トランジスタとの間に接続した書込トランジスタ及び画素トランジスタと固定電位との間に接続したスイッチングトランジスタを同時にオン駆動し、画素トランジスタ及び書込みトランジスタの接続端と画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量の両端電位を同レベルにして電荷をゼロにリセットし、信号線に所定電位の書込み信号を供給すると共に、複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、複数種の走査線に所定の読出し用走査信号を供給して書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線を介して読み出し、読み出された蓄積電荷量に基づいて表示用基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。   With such a configuration, while scanning a plurality of types of scanning lines in the same direction as the video display, the potential of the signal lines is maintained at a predetermined value, and a predetermined reset scanning signal is supplied to the plurality of types of scanning lines, The writing transistor connected between the signal line and the pixel transistor and the switching transistor connected between the pixel transistor and the fixed potential are simultaneously turned on, and the connection ends of the pixel transistor and the writing transistor are connected to the pixel transistor and the switching transistor. The electric potential of both ends of the internal capacitor connected to the end is set to the same level to reset the charge to zero, and a write signal having a predetermined potential is supplied to the signal line, and a predetermined write scan is applied to each of the plurality of types of scanning lines. Charge is stored in the internal capacitor by sequentially supplying signals so that there is a timing at which the potentials simultaneously become high. , Supplying a predetermined read scanning signal to a plurality of types of scanning lines to simultaneously turn on the writing transistor and the switching transistor, and reading out and reading out the accumulated charge held in the internal capacitor via the signal line Based on the stored charge amount, it is determined whether or not there is a defect in the pixel circuit provided in a matrix on the display substrate.

さらに、第３の発明による欠陥検査装置は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査装置であって、前記複数種の走査線を映像表示と同方向又は逆方向に走査すると共に、前記複数種の走査線に対して、リセット段階に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動する走査手段と、リセット段階に前記信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して前記内部容量に電荷を保持させる共に、読出し段階に前記内部容量に保持されている蓄積電荷量を前記信号線を介して検出する書込み読出し手段と、前記各構成要素の駆動を制御する共に、前記書込み読出し手段で読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする制御手段と、を備えたものである。   Furthermore, a defect inspection apparatus according to a third aspect of the present invention is a pixel transistor that is disposed at an intersection of a plurality of types of scanning lines and signal lines and that drives an electro-optical element whose luminance changes according to a data signal, and the signal A write transistor connected between a line and a pixel transistor and driven by one of the plurality of scan lines, and an internal capacitor connected between a connection end of the pixel transistor and the write transistor and a fixed potential A display substrate defect inspection apparatus including a pixel circuit having a matrix shape, wherein the plurality of types of scanning lines are scanned in the same direction as or in the opposite direction to the video display, and the plurality of types of scanning lines are scanned. On the other hand, a predetermined reset scanning signal is supplied in the reset stage to turn on the write transistor, and the predetermined write scan signal has the same potential in the write stage. Are sequentially supplied so that there is a high level timing, and a scanning means for supplying a predetermined readout scanning signal in the readout stage to turn on the write transistor, and a potential of the signal line in the reset stage is predetermined. The value is maintained, and a write signal having a predetermined potential is supplied in the write stage to hold the charge in the internal capacitor, and in the read stage, the stored charge amount held in the internal capacitor is detected via the signal line. A reading unit; and a control unit that controls driving of each of the components and determines whether or not the pixel circuit is defective based on an accumulated charge amount read by the writing and reading unit. is there.

このような構成により、走査手段で複数種の走査線を映像表示と同方向又は逆方向に走査すると共に、複数種の走査線に対して、リセット段階に所定のリセット用走査信号を供給して信号線と画素トランジスタとの間に接続した書込トランジスタをオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して書込トランジスタをオン駆動し、書込み読出し手段でリセット段階に信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量に電荷を保持させる共に、読出し段階に上記内部容量に保持されている蓄積電荷量を信号線を介して検出し、制御手段で上記各構成要素の駆動を制御する共に、書込み読出し手段で読み出された蓄積電荷量に基づいて表示用基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。   With such a configuration, the scanning unit scans a plurality of types of scanning lines in the same direction or in the opposite direction to the video display, and supplies a predetermined reset scanning signal to the plurality of types of scanning lines at a reset stage. The writing transistor connected between the signal line and the pixel transistor is turned on, and a predetermined scanning signal is sequentially supplied to the writing stage so that there is a timing at which the potential simultaneously becomes a high level, and the reading stage The pixel transistor is supplied with a predetermined scanning signal to turn on the write transistor, and the write / read means maintains the signal line potential at a predetermined value at the reset stage and supplies the write signal with the predetermined potential at the write stage. In addition, the internal capacitor connected between the connection end of the write transistor and the fixed potential holds the charge, and is held in the internal capacitor in the reading stage. The accumulated charge amount is detected via a signal line, and the drive of each of the above components is controlled by the control means, and the display substrate is provided in a matrix based on the accumulated charge amount read by the writing / reading means. It is determined whether there is a defect in the pixel circuit.

また、第４の発明による欠陥検査装置は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査装置であって、前記複数種の走査線を映像表示と同方向に走査すると共に、前記複数種の走査線に対して、リセット段階に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動する走査手段と、リセット段階に前記信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して前記内部容量に電荷を保持させる共に、読出し段階に前記内部容量に保持されている蓄積電荷量を前記信号線を介して検出する書込み読出し手段と、前記各構成要素の駆動を制御する共に、前記書込み読出し手段で読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする制御手段と、を備えたものである。   According to a fourth aspect of the present invention, there is provided a defect inspection apparatus including a pixel transistor which is disposed at an intersection of a plurality of types of scanning lines and signal lines and which drives an electro-optical element whose luminance changes according to a data signal, and the signal A write transistor connected between a line and a pixel transistor and driven by one of the plurality of scan lines; and a write transistor connected between the pixel transistor and a fixed potential. A pixel circuit having a switching transistor driven by another scanning line, and an internal capacitor connected between a connection end of the pixel transistor and the write transistor and a connection end of the pixel transistor and the switching transistor is provided in a matrix. A display substrate defect inspection apparatus that scans the plurality of types of scanning lines in the same direction as the video display, and A predetermined reset scanning signal is supplied to a scanning line of a certain type at a reset stage to simultaneously turn on the write transistor and the switching transistor, and the potential of the predetermined write scan signal is simultaneously increased at a writing stage. Sequentially supplied so that there is a level timing, scanning means for supplying a predetermined readout scanning signal in the readout stage to simultaneously drive the write transistor and the switching transistor on, and the potential of the signal line in the reset stage Is maintained at a predetermined value, a write signal having a predetermined potential is supplied in the write stage to hold the charge in the internal capacitor, and the amount of accumulated charge held in the internal capacitor is detected through the signal line in the read stage. The read / write means for controlling the drive of each component and the read / write means for reading. And control means for the determination of the presence or absence of a defect of the pixel circuit based on the accumulated charge amount, those having a.

このような構成により、走査手段で複数種の走査線を映像表示と同方向に走査すると共に、複数種の走査線に対して、リセット段階に所定のリセット用走査信号を供給して信号線と画素トランジスタとの間に接続した書込トランジスタ及び画素トランジスタと固定電位との間に接続したスイッチングトランジスタを同時にオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、書込み読出し手段でリセット段階に信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して画素トランジスタ及び書込みトランジスタの接続端と画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量に電荷を保持させる共に、読出し段階に内部容量に保持されている蓄積電荷量を信号線を介して検出し、制御手段で上記各構成要素の駆動を制御する共に、書込み読出し手段で読み出された蓄積電荷量に基づいて表示用基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。   With such a configuration, the scanning unit scans a plurality of types of scanning lines in the same direction as the video display, and supplies a predetermined reset scanning signal to the plurality of types of scanning lines at a reset stage. The writing transistor connected between the pixel transistor and the switching transistor connected between the pixel transistor and a fixed potential are simultaneously turned on, and a predetermined writing scanning signal is simultaneously set to the high level in the writing stage. Sequentially supplied so that the timing exists, a predetermined scanning signal is supplied to the read stage to simultaneously turn on the write transistor and the switching transistor, and the potential of the signal line is set to a predetermined value at the reset stage by the write / read means. The write transistor of a predetermined potential is supplied during the write stage to connect the pixel transistor and the write transistor. The charge is held in the internal capacitor connected between the end and the connection end of the pixel transistor and the switching transistor, and the amount of accumulated charge held in the internal capacitor is detected via the signal line in the reading stage, and the control means In addition to controlling the driving of each of the above components, it is determined whether or not there is a defect in a pixel circuit provided in a matrix on the display substrate based on the amount of accumulated charge read by the writing / reading means.

さらに、第５の発明による表示装置は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置であって、前記複数種の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットし、記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積し、前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出し、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする欠陥検査装置を備えたものである。   Further, a display device according to a fifth aspect of the present invention is a pixel transistor that is disposed at an intersection of a plurality of types of scanning lines and signal lines and that drives an electro-optical element whose luminance changes according to a data signal, and the signal lines A write transistor connected between the pixel transistor and the pixel transistor and driven by one of the plurality of types of scan lines, and an internal capacitor connected between a connection end of the pixel transistor and the write transistor and a fixed potential A pixel circuit having a matrix circuit on a substrate, the potential of the signal line is kept at a predetermined value while scanning the plurality of types of scanning lines in the same direction as the video display, and A predetermined reset scanning signal is supplied to a plurality of types of scanning lines to turn on the writing transistor, the potentials at both ends of the internal capacitor are set to the same level, and the charge is reset to zero. A write signal having a predetermined potential is supplied to the signal line, and a predetermined write scan signal is sequentially supplied to the plurality of types of scanning lines so that there is a timing at which the potential simultaneously becomes a high level. Accumulate charges, supply a predetermined readout scanning signal to the plurality of types of scanning lines to drive the write transistor on, and read out the accumulated charge amount held in the internal capacitor via the signal line And a defect inspection device for determining the presence or absence of a defect in the pixel circuit based on the read accumulated charge amount.

このような構成により、欠陥検査装置で複数種の走査線を映像表示と同方向に走査しながら、信号線の電位を所定値に保つと共に、複数種の走査線に所定のリセット用走査信号を供給して信号線と画素トランジスタとの間に接続した書込トランジスタをオン駆動し、画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量の両端電位を同レベルにして電荷をゼロにリセットし、信号線に所定電位の書込み信号を供給すると共に、複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、複数種の走査線に所定の読出し用走査信号を供給して書込トランジスタをオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線を介して読み出し、読み出された蓄積電荷量に基づいて基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。   With such a configuration, the defect inspection apparatus scans a plurality of types of scanning lines in the same direction as the video display, while maintaining the potential of the signal lines at a predetermined value, and a predetermined reset scanning signal is applied to the plurality of types of scanning lines. Supply and turn on the write transistor connected between the signal line and the pixel transistor, and charge the both ends of the internal capacitor connected between the connection end of the pixel transistor and the write transistor and the fixed potential at the same level. Is reset to zero, and a write signal having a predetermined potential is supplied to the signal line, and a predetermined write scan signal is sequentially supplied to the plurality of types of scanning lines so that there is a timing at which the potential simultaneously becomes a high level. Then, electric charges are accumulated in the internal capacitor, a predetermined read scanning signal is supplied to a plurality of types of scanning lines to turn on the writing transistor, and the internal capacitance is held in the internal capacitor. It reads the amount of accumulated charge via the signal line, to the determination of the presence or absence of a defect of a pixel circuit provided in a matrix on the substrate based on the read accumulated charge amount.

そして、第６の発明による表示装置は、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置であって、前記複数種の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットし、前記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積し、前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出し、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする欠陥検査装置を備えたものである。   According to a sixth aspect of the present invention, there is provided a display device including a pixel transistor which is disposed at an intersection of a plurality of types of scanning lines and signal lines and which drives an electro-optical element whose luminance changes according to a data signal, and the signal lines. A write transistor connected between the pixel transistor and the pixel transistor and driven by one of the plurality of types of scanning lines, and another of the plurality of types of scanning lines connected between the pixel transistor and a fixed potential. A pixel circuit having a switching transistor driven by a scanning line, and an internal capacitor connected between a connection end of the pixel transistor and the write transistor and a connection end of the pixel transistor and the switching transistor on a substrate. A plurality of types of scanning lines are scanned in the same direction as the video display, and the potentials of the signal lines are set. While maintaining a constant value, a predetermined reset scanning signal is supplied to the plurality of types of scanning lines to simultaneously turn on the writing transistor and the switching transistor, so that the potentials at both ends of the internal capacitance are at the same level and the charge is reduced to zero. Reset and supply a write signal with a predetermined potential to the signal line, and sequentially supply a predetermined write scan signal to each of the plurality of types of scanning lines so that there is a timing at which the potential simultaneously becomes a high level. The charge stored in the internal capacitor is stored in the internal capacitor by supplying predetermined scanning signals to the plurality of types of scanning lines to simultaneously turn on the write transistor and the switching transistor. The amount is read through the signal line, and the presence or absence of a defect in the pixel circuit is determined based on the read accumulated charge amount. Recessed those having a testing device.

このような構成により、欠陥検査装置で複数種の走査線を映像表示と同方向に走査しながら、信号線の電位を所定値に保つと共に、複数種の走査線に所定のリセット用走査信号を供給して信号線と画素トランジスタとの間に接続した書込トランジスタ及び画素トランジスタと固定電位との間に接続したスイッチングトランジスタを同時にオン駆動し、画素トランジスタ及び書込みトランジスタの接続端と画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量の両端電位を同レベルにして電荷をゼロにリセットし、信号線に所定電位の書込み信号を供給すると共に、複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、複数種の走査線に所定の読出し用走査信号を供給して書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線を介して読み出し、読み出された蓄積電荷量に基づいて基板にマトリクス状に備えられた画素回路の欠陥の有無の判定をする。   With such a configuration, the defect inspection apparatus scans a plurality of types of scanning lines in the same direction as the video display, while maintaining the potential of the signal lines at a predetermined value, and a predetermined reset scanning signal is applied to the plurality of types of scanning lines. The writing transistor connected between the signal line and the pixel transistor and the switching transistor connected between the pixel transistor and the fixed potential are simultaneously turned on, and the connection end of the pixel transistor and the writing transistor, the pixel transistor and the switching are connected. The electric potential of both ends of the internal capacitor connected between the connection ends of the transistors is set to the same level to reset the charge to zero, and a write signal having a predetermined potential is supplied to the signal line. The internal capacitance is supplied by sequentially supplying the write scanning signal so that there is a timing at which the potential simultaneously becomes a high level. Charge is accumulated, a predetermined scanning signal is supplied to a plurality of types of scanning lines to simultaneously turn on the writing transistor and the switching transistor, and the amount of accumulated charge held in the internal capacitor is obtained via the signal line. Based on the read-out stored charge amount, the presence / absence of a defect in a pixel circuit provided in a matrix on the substrate is determined.

請求項１，９に係る発明によれば、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、信号線と画素トランジスタとの間に接続し複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査を欠陥検査専用の配線を設けることなく容易に実施することができる。したがって、表示用基板が完成する前に欠陥を検出することができるので、表示用基板の製造費用を削減することができる。   According to the first and ninth aspects of the invention, the pixel transistor that drives the electro-optic element that is arranged at the intersection of the plurality of types of scanning lines and the signal line and changes the luminance according to the data signal, and the signal line A write transistor connected between the pixel transistor and the pixel transistor and driven by one of the plurality of scan lines, and an internal capacitor connected between the pixel transistor and the connection end of the write transistor and a fixed potential. The defect inspection of the display substrate having the pixel circuits arranged in a matrix can be easily performed without providing a dedicated wiring for defect inspection. Therefore, since the defect can be detected before the display substrate is completed, the manufacturing cost of the display substrate can be reduced.

また、請求項２に係る発明によれば、複数種の走査線を映像表示と同方向に走査したときには検出できない欠陥も、逆方向に走査することにより検出することができる。したがって、欠陥検査をより厳密に行なうことができる。   According to the second aspect of the present invention, defects that cannot be detected when a plurality of types of scanning lines are scanned in the same direction as the video display can be detected by scanning in the reverse direction. Therefore, the defect inspection can be performed more strictly.

さらに、請求項３に係る発明によれば、複数種の走査線を走査しながらリセット段階、書込み段階、読出し段階を実行する際に、読出し用走査信号を次の走査のリセット用走査信号として使用することができる。したがって、読出し段階と次の走査のリセット段階とを同時に実行することができ、測定時間を短縮することができる。   Furthermore, according to the invention of claim 3, when the reset stage, the write stage, and the read stage are executed while scanning a plurality of types of scanning lines, the readout scanning signal is used as a reset scanning signal for the next scan. can do. Therefore, the readout stage and the reset stage of the next scan can be performed simultaneously, and the measurement time can be shortened.

さらにまた、請求項４，１０に係る発明によれば、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査を欠陥検査専用の配線を設けることなく容易に実施することができる。したがって、表示用基板が完成する前に欠陥を検出することができるので、表示用基板の製造費用を削減することができる。   Furthermore, according to the inventions according to claims 4 and 10, the pixel transistor that is disposed at the intersection of the plurality of types of scanning lines and the signal line and that drives the electro-optical element whose luminance changes according to the data signal, The write transistor connected between the signal line and the pixel transistor and driven by one of the plurality of types of scanning lines, and the plurality of types of scanning connected between the pixel transistor and a fixed potential. A pixel circuit including a switching transistor driven by another scanning line of the lines, and an internal capacitor connected between a connection end of the pixel transistor and the write transistor and a connection end of the pixel transistor and the switching transistor It is possible to easily carry out the defect inspection of the display substrate provided in the shape without providing a dedicated wiring for defect inspection. Therefore, since the defect can be detected before the display substrate is completed, the manufacturing cost of the display substrate can be reduced.

そして、請求項５に係る発明によれば、スイッチングトランジスタを駆動する走査線の走査信号を書込みトランジスタを駆動する走査線の走査信号とイネーブル信号とを論理演算して生成することができる。   According to the fifth aspect of the present invention, the scanning signal for the scanning line for driving the switching transistor can be generated by performing a logical operation on the scanning signal for the scanning line for driving the writing transistor and the enable signal.

また、請求項６に係る発明によれば、スイッチングトランジスタを駆動する走査線の走査信号を書込みトランジスタを駆動する走査線のｎ本前の走査線により生成することができる。したがって、回路構成が簡単となる。   According to the sixth aspect of the present invention, the scanning signal of the scanning line that drives the switching transistor can be generated by the scanning line n lines before the scanning line that drives the writing transistor. Therefore, the circuit configuration is simplified.

さらにまた、請求項７，１２に係る発明よれば、有機エレクトロルミネッセンス表示用基板の欠陥検査を行なうことができる。   Further, according to the inventions according to claims 7 and 12, it is possible to perform a defect inspection of the organic electroluminescence display substrate.

そして、請求項８，１１に係る発明によれば、欠陥の有無の判定だけでなく、不良モードも特定することができる。したがって、特定された不良モードから欠陥がリペア可能なものであれば、リペアして製造歩留を向上することができる。   According to the inventions according to claims 8 and 11, not only the determination of the presence / absence of a defect but also the failure mode can be specified. Therefore, if the defect can be repaired from the specified failure mode, it can be repaired to improve the manufacturing yield.

また、請求項１３に係る発明によれば、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置に欠陥検査機能を備えることができる。   According to the thirteenth aspect of the present invention, a pixel transistor that drives an electro-optic element that is arranged at an intersection of a plurality of types of scanning lines and signal lines and whose luminance changes according to a data signal, and a signal line A write transistor connected between the pixel transistor and the pixel transistor and driven by one of the plurality of types of scan lines, and an internal capacitor connected between the connection end of the pixel transistor and the write transistor and a fixed potential. A display device provided with the pixel circuits provided in a matrix on a substrate can be provided with a defect inspection function.

さらに、請求項１４に係る発明によれば、複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、信号線と画素トランジスタとの間に接続し複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、画素トランジスタと固定電位との間に接続し複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、画素トランジスタ及び書込みトランジスタの接続端と画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置に欠陥検査機能を備えることができる。   According to the fourteenth aspect of the present invention, the pixel transistor disposed at the intersection of the plurality of types of scanning lines and the signal line and driving the electro-optical element whose luminance changes according to the data signal, and the signal line And a write transistor connected between the pixel transistor and driven by one of the plurality of types of scanning lines, and another scanning line of the plurality of types of scanning lines connected between the pixel transistor and a fixed potential. A display device comprising a pixel circuit having a switching circuit driven by the gate electrode, a pixel circuit including a connection terminal between the pixel transistor and the writing transistor and an internal capacitor connected between the connection terminal of the pixel transistor and the switching transistor in a matrix on the substrate Can be provided with a defect inspection function.

さらにまた、請求項１５に係る発明によれば、欠陥により輝度が低下してもデータ信号のレベルを上げて電気光学素子の輝度を上げることができ、欠陥を目立たなくさせることができる。   Further, according to the fifteenth aspect of the present invention, even if the luminance is lowered due to a defect, the level of the data signal can be increased to increase the luminance of the electro-optic element, and the defect can be made inconspicuous.

そして、請求項１６に係る発明によれば、有機エレクトロルミネッセンス表示装置に欠陥検査機能を備えることができる。   According to the sixteenth aspect of the present invention, the organic electroluminescence display device can be provided with a defect inspection function.

以下、本発明の実施形態を添付図面に基づいて詳細に説明する。図１は本発明による表示用基板の欠陥検査装置の第１の実施形態を示すブロック図である。この欠陥検査装置は、走査線と信号線との交差部分に配設された画素回路にデータ信号に応じて輝度が制御される電気光学素子を形成する前の表示用基板の欠陥検査を実施可能とするもので、走査手段１と、書込み読出し手段２と、制御手段３と、電源４とを備えている。なお、以下の説明においては、表示用基板が有機ＥＬ表示用基板５である場合について述べる。   Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 is a block diagram showing a first embodiment of a defect inspection apparatus for a display substrate according to the present invention. This defect inspection apparatus can perform a defect inspection of a display substrate before forming an electro-optic element whose luminance is controlled according to a data signal in a pixel circuit arranged at the intersection of a scanning line and a signal line The scanning means 1, the writing / reading means 2, the control means 3, and the power supply 4 are provided. In the following description, the case where the display substrate is the organic EL display substrate 5 will be described.

ここで、上記有機ＥＬ表示用基板５の画素回路６は、基板にｍ×ｎのマトリクス状に配置された多数の画素から１行分の画素を選択するための２種の走査線ＷＳ１，ＷＳ２…ＷＳｎ，ＤＳ１，ＤＳ２…ＤＳｎとデータ信号を供給するための信号線ＳＧ１，ＳＧ２…ＳＧｍとが交差する部分に配設され、図２に示すように、データ信号を保持する保持容量Ｃｓ及び後述の画素トランジスタ８のバラツキを制御するためのサブ容量Ｃｓｕｂと上記２種の走査線のうち走査線ＷＳ１〜ＷＳｎによって駆動されデータ信号を上記保持容量Ｃｓに保持させるＮ−ＭＯＳ型の書込みトランジスタ７と、有機ＥＬ素子に電流を供給するＮ−ＭＯＳ型の画素トランジスタ８と、を有して構成されている。 Here, the pixel circuit 6 of the organic EL display substrate 5 includes two types of scanning lines WS 1 , WS 1 , for selecting one row of pixels from a large number of pixels arranged in an m × n matrix on the substrate. WS 2 ... WS n , DS 1 , DS 2 ... DS n and signal lines SG 1 , SG 2 ... SG m for supplying data signals are arranged at the intersections, and as shown in FIG. retention capacitor C s and the storage capacitor driven data signal by the scanning line WS 1 to WS n of the sub capacitor C sub and the two scanning line for controlling the variation below the pixel transistor 8 holds a signal and N-MOS-type writing transistor 7 to be held in the C s, and is configured to have an N-MOS type pixel transistor 8 supplies a current to the organic EL element.

より具体的には、上記書込みトランジスタ７は、ゲートを走査線ＷＳｎに接続し、ソースを信号線ＳＧｍに接続し、ドレインを画素トランジスタ８のゲートに接続している。また、上記画素トランジスタ８は、ドレインを走査線ＤＳｎに接続しており、ソースが有機ＥＬ素子のアノードに接続されるようになっている。さらに、保持容量Ｃｓは画素トランジスタ８のゲート・ソース間に設けられ、サブ容量Ｃｓｕｂは画素トランジスタ８のソースと走査線ＤＳ（ｎ−１）間に設けられている。このように上記有機ＥＬ表示用基板５の画素回路６は、上記サブ容量Ｃｓｕｂの一端が常に所定の電位に固定されるようになっている。なお、この場合、上記走査線ＤＳ１〜ＤＳｎは有機ＥＬ素子に電流を流すための電源４の供給線として機能するだけでなく、欠陥検査時には上記保持容量Ｃｓ及びサブ容量Ｃｓｕｂに蓄積された電荷の放電、及び保持容量Ｃｓ及びサブ容量Ｃｓｕｂへの電荷の書込み（蓄積）動作、並びに保持容量Ｃｓ及びサブ容量Ｃｓｕｂに書き込まれた電荷量の読出し動作をさせる駆動信号の供給線としても機能し、走査線ＷＳ１〜ＷＳｎと同様にライン毎に独立している。そして、上記保持容量Ｃｓ及びサブ容量Ｃｓｕｂが画素回路６の内部容量となる。 More specifically, the write transistor 7 has a gate connected to the scanning line WS n, a source connected to the signal line SG m, and a drain connected to the gate of the pixel transistor 8. Also, the pixel transistor 8 has a drain connected to the scan line DS n, so that the source is connected to the anode of the organic EL element. Further, the storage capacitor C s is provided between the gate and the source of the pixel transistor 8, and the sub capacitor C sub is provided between the source of the pixel transistor 8 and the scanning line DS (n−1) . Thus, in the pixel circuit 6 of the organic EL display substrate 5, one end of the sub-capacitance C sub is always fixed at a predetermined potential. In this case, the scanning lines DS 1 to DS n not only function as supply lines for the power supply 4 for flowing current to the organic EL elements, but also accumulate in the holding capacitor C s and sub-capacitor C sub at the time of defect inspection. has been discharged electric charge, and the charge of the storage capacitor C s and the sub-capacitor C sub writing (storage) operation, and the storage capacitor C s and the sub-capacitor C sub written driving signal for the amount of charge read operation It also functions as a supply line, and is independent for each line, like the scanning lines WS 1 to WS n . The holding capacitor C s and the sub capacitor C sub are internal capacitors of the pixel circuit 6.

本発明による第１の実施形態の欠陥検査装置において、上記走査手段１は、有機ＥＬ表示用基板５の２種の走査線ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎを映像表示と同方向又は逆方向に走査すると共に、走査線ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎに対して、リセット段階に所定のリセット用走査信号を供給して上記書込みトランジスタ７をオン駆動し、書込み段階に所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して上記書込みトランジスタ７をオン駆動するものであり、ゲートドライバ制御回路９と、ゲートドライバＩＣ１０と、バッファ１１と、複数のプローブ１２とを備えている。 In the defect inspection apparatus of the first embodiment according to the present invention, the scanning means 1, two scanning lines of the organic EL display substrate 5 WS 1 ~WS n, DS 1 ~DS n image display in the same direction or In addition to scanning in the reverse direction, a predetermined reset scanning signal is supplied to the scanning lines WS 1 to WS n and DS 1 to DS n at the reset stage to drive the write transistor 7 on, and at the write stage to the predetermined stage. Are sequentially supplied so that there is a timing at which the potential simultaneously becomes a high level, and a predetermined read scan signal is supplied in the read stage to drive the write transistor 7 on. A driver control circuit 9, a gate driver IC 10, a buffer 11, and a plurality of probes 12 are provided.

上記ゲートドライバ制御回路９は、測定対象となる走査線を選択するための制御信号、例えばクロック信号、パル幅制御信号、出力イネーブル制御信号、後述のゲートドライバＩＣ１０に備える図示省略のシフトレジスタのシフト方向制御信号等を生成してゲートドライバＩＣ１０に供給するようになっている。   The gate driver control circuit 9 is a control signal for selecting a scanning line to be measured, for example, a clock signal, a pulse width control signal, an output enable control signal, and a shift of a shift register (not shown) provided in the gate driver IC 10 described later. A direction control signal or the like is generated and supplied to the gate driver IC 10.

また、上記ゲートドライバ制御回路９の出力端には、ゲートドライバＩＣ１０が結線されている。このゲートドライバＩＣ１０は、ゲートドライバ制御回路９の制御信号によって制御されて、図３に示すように２種の走査線ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎに供給される１クロックのリセット用走査信号、２クロック分のパルス幅を有する書込み用走査信号、１クロックの読出し用走査信号を順次生成して出力するものであり、上記出力イネーブル制御信号によって制御されてリセット段階及び読出し段階には走査線ＤＳ１〜ＤＳ２にリセット用走査信号及び読出し用走査信号を出力しないように設定できるようになっている。また、上記シフト方向制御信号によって制御されて２種の走査線ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎの線順次走査を通常の映像表示を行なうときと同じ順方向（同図（ａ）参照）及びその逆方向（同図（ｂ）参照）に行なわせることができるようになっている。 A gate driver IC 10 is connected to the output terminal of the gate driver control circuit 9. The gate driver IC10 is controlled by a control signal of the gate driver control circuit 9, two scan lines WS 1 to WS n as shown in FIG. 3, one clock reset supplied to DS 1 to DS n A scanning signal for writing, a writing scanning signal having a pulse width of 2 clocks, and a scanning clock for reading of 1 clock are sequentially generated and output, and controlled by the output enable control signal in the reset stage and reading stage. The scanning lines DS 1 to DS 2 can be set not to output the reset scanning signal and the readout scanning signal. Further, the shift direction control signal the two scan lines are controlled by WS 1 ~WS n, DS 1 ~DS same forward and when n line-sequential scanning of performing the normal image display (see Fig. (A) ) And in the opposite direction (see FIG. 5B).

さらに、ゲートドライバＩＣ１０の出力端には、バッファ１１が結線されている。このバッファ１１は、有機ＥＬ表示用基板５とゲートドライバＩＣ１０との間を中継するものであり、ゲートドライバＩＣ１０の出力電圧や出力電流に仕様との不整合が生じた場合に、電圧変換や電流の増減等を行なって仕様に合わせることができるようになっている。   Further, a buffer 11 is connected to the output terminal of the gate driver IC 10. This buffer 11 relays between the organic EL display substrate 5 and the gate driver IC 10, and when the output voltage or output current of the gate driver IC 10 is inconsistent with the specifications, voltage conversion or current It is possible to adjust to the specifications by increasing or decreasing the number.

そして、上記バッファ１１の出力端には、複数のプローブ１２が設けられている。この複数のプローブ１２は、バッファ１１から出力される上記各走査信号を有機ＥＬ表示用基板５の２種の走査線ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎに供給可能とするためのものであり、上下動し、有機ＥＬ表示用基板５の縁部に形成された２種の走査線ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎの各端子電極に対してそれぞれ接触するように２種の走査線ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎと同数備えられている。 A plurality of probes 12 are provided at the output end of the buffer 11. The plurality of probes 12 is for enabling supplying the scanning signal output from the buffer 11 two scan lines of the organic EL display substrate 5 WS 1 to WS n, the DS 1 to DS n There, it moved up and down, the organic EL display substrate 5 two scanning lines WS 1 to WS n that is formed at the edge, DS 1 to DS n two so as to contact each respective terminal electrodes of the The same number of scanning lines WS 1 to WS n and DS 1 to DS n are provided.

上記書込み読出し手段２は、リセット段階に有機ＥＬ表示用基板５の信号線ＳＧ１〜ＳＧｍをローレベルに保持し、書込み段階に信号線ＳＧ１〜ＳＧｍに対して所定電位の書込み信号Visgを供給すると共に、読出し段階に上記保持容量Ｃｓ及びサブ容量Ｃｓｕｂに蓄積されている蓄積電荷量を信号線ＳＧ１〜ＳＧｍを介して読み出すものであり、書込み回路１３と、切換スイッチ１４と、読出し回路１５と、複数のプローブ１６と、を備えている。 It said writing and reading means 2, a signal line SG 1 to SG m organic EL display substrate 5 retained at a low level in the reset step, write signal having a predetermined potential to the signal line SG 1 to SG m in write phase Visg Are read out via the signal lines SG 1 to SG m in the readout stage, and the write circuit 13 and the change-over switch 14 are read out from the storage capacitor C s and the sub-capacitor C sub. A readout circuit 15 and a plurality of probes 16.

上記書込み回路１３は、後述の制御手段３から供給される矩形波状の書込み信号を所定レベルまで増幅するものであり、電圧増幅回路である。   The write circuit 13 amplifies a rectangular wave-like write signal supplied from the control means 3 described later to a predetermined level, and is a voltage amplification circuit.

上記書込み回路１３の出力端には、切換スイッチ１４が設けられている。この切換スイッチ１４は、上記保持容量Ｃｓ及びサブ容量Ｃｓｕｂに対する電荷の書込み及び該書き込まれた電荷量の読出し動作を切り換えるスイッチであり、制御手段３によって制御されて動作するようになっている。そして、この切換スイッチ１４は、書込み段階には有機ＥＬ表示用基板５の信号線ＳＧ１〜ＳＧｍと書込み回路１３とを接続させ、読出し段階には信号線ＳＧ１〜ＳＧｍと後述の読出し回路１５とを接続させる第１のスイッチ１７と、リセット段階には信号線ＳＧ１〜ＳＧｍを接地させ、書込み及び読出し段階には信号線ＳＧ１〜ＳＧｍと書込み回路１３及び読出し回路１５と接続させる第２のスイッチ１８とを有している。 A changeover switch 14 is provided at the output end of the writing circuit 13. The change-over switch 14 is a switch for switching between writing of charges to the holding capacitor C s and sub-capacitor C sub and reading of the amount of written charges, and is controlled by the control means 3 to operate. . The changeover switch 14 connects the signal lines SG 1 to SG m of the organic EL display substrate 5 and the writing circuit 13 in the writing stage, and the signal lines SG 1 to SG m and the reading to be described later in the reading stage. a first switch 17 for connecting the circuit 15, to ground the signal line SG 1 to SG m is the reset phase, the write and read out the signal line SG 1 to SG m and the write circuit 13 and read circuit 15 And a second switch 18 to be connected.

上記切換スイッチ１４には、読出し回路１５が結線されている。この読出し回路１５は、上記保持容量Ｃｓ及びサブ容量Ｃｓｕｂに保持されている蓄積電荷量を信号線ＳＧ１〜ＳＧｍを介して読み出すものであり、積分回路１９と、Ａ／Ｄ変換器２０とを有している。 A read circuit 15 is connected to the changeover switch 14. The readout circuit 15 reads out the stored charge amount held in the storage capacitor C s and the sub-capacitance C sub through the signal lines SG 1 to SG m , and integrates the integration circuit 19 and the A / D converter. 20.

ここで、上記積分回路１９は、読出し段階に上記信号線ＳＧ１〜ＳＧｍを介して入力する電位の変化を積分して、保持容量Ｃｓ及びサブ容量Ｃｓｕｂに蓄積されている電荷の総量を検出するものである。また、Ａ／Ｄ変換器２０は、上記積分回路１９の出力電圧をＡ／Ｄ変換して後述の制御手段３において画素回路６の欠陥の有無の判定及び不良モードの特定ができるようにするためのものである。 Here, the integration circuit 19 integrates the change in potential input via the signal lines SG 1 to SG m in the read stage, and the total amount of charges accumulated in the storage capacitor C s and the sub-capacitance C sub. Is detected. Further, the A / D converter 20 performs A / D conversion on the output voltage of the integration circuit 19 so that the control means 3 described later can determine the presence or absence of a defect in the pixel circuit 6 and specify the failure mode. belongs to.

上記切換スイッチ１４には、複数のプローブ１６が結線されている。この複数のプローブ１６は、書込み回路１３から出力される書込み信号Vsigを有機ＥＬ表示用基板５の信号線ＳＧ１〜ＳＧｍに供給可能とするためのものであり、上下動し、有機ＥＬ表示用基板５の縁部に形成された信号線ＳＧ１〜ＳＧｍの各端子電極にそれぞれ接触するように信号線ＳＧ１〜ＳＧｍと同数備えられている。 A plurality of probes 16 are connected to the changeover switch 14. The plurality of probes 16 are for allowing the write signal Vsig output from the write circuit 13 to be supplied to the signal lines SG 1 to SG m of the organic EL display substrate 5, and move up and down to display the organic EL display. The signal lines SG 1 to SG m are provided in the same number as the signal lines SG 1 to SG m so as to be in contact with the terminal electrodes of the signal lines SG 1 to SG m formed on the edge of the substrate 5.

上記走査手段１及び書込み読出し手段２には、制御手段３が結線されている。この制御手段３は、走査手段１による各種走査信号の供給を制御し、書込み読出し手段２による書込み信号の供給及び該書込み読出し手段２の書込み動作及び読出し動作を制御すると共に、書込み読出し手段２で読み出された蓄積電荷量に基づいて画素回路６の欠陥の有無の判定及び不良モードの特定をするものであり、例えばパーソナルコンピュータである。   A control means 3 is connected to the scanning means 1 and the writing / reading means 2. The control unit 3 controls the supply of various scanning signals by the scanning unit 1, controls the supply of the write signal by the writing / reading unit 2, and the writing operation and reading operation of the writing / reading unit 2. For example, a personal computer is used to determine the presence / absence of a defect in the pixel circuit 6 and specify a failure mode based on the read accumulated charge amount.

具体的には、制御手段３は、走査手段１に対してリセット段階に走査線ＷＳ１〜ＷＳｎに１クロックのリセット用走査信号を供給させると共に走査線ＤＳ１〜ＤＳｎをローレベルに保持させ、書込み段階に２種の走査線ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎに２クロック分のパルス幅を有する書込み用走査信号を各パルスの１クロック分が互いに重なるようにタイムシフトして順次供給させ、読出し段階に走査線ＷＳ１〜ＷＳｎに１クロックのリセット用走査信号を供給させると共に走査線ＤＳ１〜ＤＳｎをローレベルに保持させるように制御する。 Specifically, the control unit 3 causes the scanning unit 1 to supply a scanning signal for resetting one clock to the scanning lines WS 1 to WS n at the reset stage and hold the scanning lines DS 1 to DS n at a low level. is, by the time shift as two scan lines WS 1 to WS n to the write step, DS 1 to DS n to one clock of each pulse of the write scan signal having a pulse width of two clocks overlap each other Control is performed so that the scanning lines WS 1 to WS n are supplied with a reset scanning signal of one clock and the scanning lines DS 1 to DS n are held at a low level while being sequentially supplied.

また、制御手段３は、書込み読出し手段２に対しては、リセット段階に切換スイッチ１４を駆動して信号線ＳＧ１〜ＳＧｍをローレベルに保持させ、書込み段階に書込み回路１３に書込み信号を供給すると共に切換スイッチ１４を切換操作して信号線ＳＧ１〜ＳＧｍに書込み信号を供給させ、読出し段階に切換スイッチ１４を切換操作して表示用基板５の保持容量Ｃｓ及びサブ容量Ｃｓｕｂに蓄積された電荷量を読み出させるように制御する。 Further, the control means 3 drives the changeover switch 14 at the reset stage to hold the signal lines SG 1 to SG m at the low level, and sends a write signal to the write circuit 13 at the write stage. At the same time, the switching switch 14 is switched to supply a write signal to the signal lines SG 1 to SG m , and the switching switch 14 is switched to the reading stage to switch the holding capacitor C s and subcapacitance C sub of the display substrate 5. Control is performed to read out the amount of charge accumulated in the.

そして、制御手段３は、上記読み出された蓄積電荷量を書込み読出し手段２から入力し、該蓄積容量と、図示省略の記憶部に予め作成して記憶されている無欠陥及び各種不良モードとそれらに対応する蓄積電荷量とを関係付けたルックアップテーブル（以下「ＬＵＴ」という）の蓄積電荷量とを比較して欠陥の有無の判定及び不良モードの特定をすると共に、欠陥の発生した画素回路６のアドレス情報を例えば記憶媒体等に記憶する。   Then, the control means 3 inputs the read accumulated charge amount from the writing / reading means 2, and the accumulation capacity and the defect-free and various failure modes previously created and stored in a storage unit (not shown). Compared with the stored charge amount of a lookup table (hereinafter referred to as “LUT”) that correlates with the corresponding stored charge amount, the presence / absence of a defect is determined and the defective mode is specified, and the defective pixel is also detected. The address information of the circuit 6 is stored in, for example, a storage medium.

上記走査手段１及び書込み読出し手段２には、電源４が結線されている。この電源４は、走査手段１及び書込み読出し手段２に駆動電圧を供給する供給源となるものである。なお、上記制御手段３から上記走査手段１及び書込み読出し手段２に対して駆動電圧が供給可能であるときには、上記電源４は無くてもよい。   A power supply 4 is connected to the scanning means 1 and the writing / reading means 2. The power source 4 serves as a supply source for supplying a driving voltage to the scanning unit 1 and the writing / reading unit 2. When the drive voltage can be supplied from the control unit 3 to the scanning unit 1 and the writing / reading unit 2, the power source 4 may be omitted.

次に、このように構成された第１の実施形態の欠陥検査装置を使用して行なう欠陥検査方法を図４のフローチャートを参照して説明する。
先ず、測定対象の有機ＥＬ表示用基板５が所定位置に設置され、該有機ＥＬ表示用基板５の走査線ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎの端子電極に走査手段１の複数のプローブ１２が取り付けられ、有機ＥＬ表示用基板５の信号線ＳＧ１〜ＳＧｎの端子電極に書込み読出し手段２の複数のプローブ１６が取り付けられる。 Next, a defect inspection method performed using the defect inspection apparatus according to the first embodiment configured as described above will be described with reference to the flowchart of FIG.
First, an organic EL display substrate 5 to be measured is installed at a predetermined position, the scan line of the organic EL display substrate 5 WS 1 ~WS n, DS 1 ~DS n multiple probes of the scanning means 1 to the terminal electrode of the 12 is mounted, a plurality of probes 16 of the writing reading means 2 is attached to the terminal electrode of the signal line SG 1 to SG n organic EL display substrate 5.

次に、電源４が投入されて、欠陥検査が開始される。
先ず、ステップＳ１においては、制御手段３であるパーソナルコンピュータを操作して、欠陥を検査するために有機ＥＬ表示用基板５の線順次走査方向が選択される。この場合、通常の映像表示を行なうときと同じ順方向の一方向走査と、順方向及びその逆方向の双方向走査のいずれかを選択することができる。ただし、いずれの場合にもステップＳ１においては、先ず、順方向走査が選択されて欠陥検査が実行される。なお、後述するように、順方向走査のみでは、検出できない不良モードがあるため、不良検出をより厳密に行なうためには双方向走査が選択される。 Next, the power supply 4 is turned on and defect inspection is started.
First, in step S1, the line sequential scanning direction of the organic EL display substrate 5 is selected in order to inspect defects by operating a personal computer which is the control means 3. In this case, it is possible to select one of the same one-way scanning in the forward direction as in normal video display and two-way scanning in the forward direction and the opposite direction. However, in any case, in step S1, first, forward scanning is selected and defect inspection is performed. As will be described later, since there is a failure mode that cannot be detected only by forward scanning, bi-directional scanning is selected to perform failure detection more strictly.

ステップＳ２においては、リセット段階が実行される。このリセット段階においては、制御手段３によって書込み読出し手段２の切換スイッチ１４が駆動制御されて第２のスイッチ１８が接地側１８ａに切り換えられ、信号線ＳＧ１〜ＳＧｎが接地される。また、制御手段３から線順次走査を順方向に行わせる指令が走査手段１に出力される。この指令を受けると、走査手段１からは、１クロックのリセット用走査信号が、例えば図３（ａ）に示すように、走査線ＤＳ（ｎ−１），走査線ＷＳｎ，走査線ＤＳｎに対してそれぞれ１クロック分タイムシフトして供給され、表示用基板５の走査線の全ラインが順方向に走査される。このようにして、全画素回路６の保持容量Ｃｓ及びサブ容量Ｃｓｕｂの両端がローレベルに固定されてリセットされる。 In step S2, a reset stage is executed. In this reset phase, the second switch 18 by the control means 3 changeover switch 14 of the writing reading means 2 is controlled drive is switched to the ground side 18a, the signal line SG 1 to SG n are grounded. In addition, a command to perform line sequential scanning in the forward direction is output from the control unit 3 to the scanning unit 1. When this command is received, a scanning signal for reset of one clock is sent from the scanning means 1 as shown in FIG. 3A, for example, scanning line DS (n−1) , scanning line WS n , scanning line DS n. Are supplied with a time shift of one clock, and all the scanning lines of the display substrate 5 are scanned in the forward direction. In this way, both ends of the holding capacitor C s and the sub capacitor C sub of all the pixel circuits 6 are fixed to the low level and reset.

なお、以下の説明においては、リセット段階及び後述の読出し段階には、図３に斜線を付して示しているように、走査手段１のゲートドライバＩＣ１０が有するイネーブル機能により、走査線ＤＳ１〜ＤＳｎの信号がゼロとされ、この走査線ＤＳ１〜ＤＳｎの電位がローレベルに保たれる場合について述べる。 In the following description, at the reset stage and the read stage described later, as shown by hatching in FIG. 3, the enable function of the gate driver IC 10 of the scanning unit 1 allows the scanning lines DS 1 to A case where the signal of DS n is set to zero and the potentials of the scanning lines DS 1 to DS n are kept at a low level will be described.

この場合、図５に示す期間Iにおいては、同図（ａ）に示すように、走査線ＤＳ（ｎ−１），ＤＳｎの電位はローレベルに保持され、走査線ＷＳｎには１クロックのリセット用走査信号が供給される。これにより、図２に示す画素回路６の端子Ｃの電位はローレベルに固定される。また、図２に示す書込みトランジスタ７は、そのゲートに走査線ＷＳｎを通じて１クロックのリセット用信号が供給されてオンする。このとき、上述したように信号線ＳＧ１〜ＳＧｍは接地されているため書込みトランジスタ７のソースの電位はローレベルである。したがって、書込みトランジスタ７のドレイン、即ち端子Ａの電位はローレベルに固定される（図５（ｂ）参照）。これにより、画素回路６の保持容量Ｃｓ及びサブ容量Ｃｓｕｂの両端の電位がローレベルに固定されてリセットが完了する。このとき、端子Ｂの電位は、容量結合により略ローレベルとなる。 In this case, in a period I shown in FIG. 5, as shown in FIG. 6 (a), the scanning lines DS (n-1), the potential of the DS n is held at a low level, the scan line WS n 1 clock The reset scanning signal is supplied. As a result, the potential of the terminal C of the pixel circuit 6 shown in FIG. 2 is fixed at a low level. The write transistor 7 shown in FIG. 2, one clock of the reset signal is turned on is supplied through its gate to the scanning line WS n. At this time, since the signal lines SG 1 to SG m are grounded as described above, the potential of the source of the write transistor 7 is at a low level. Therefore, the drain of the write transistor 7, that is, the potential of the terminal A is fixed at a low level (see FIG. 5B). As a result, the potentials at both ends of the storage capacitor C s and the sub capacitor C sub of the pixel circuit 6 are fixed to the low level, and the reset is completed. At this time, the potential of the terminal B becomes substantially low level due to capacitive coupling.

ステップＳ２のリセット段階が終了すると、ステップＳ３に進む。
ステップＳ３においては、書込み段階が実行される。この書込み段階においては、図１に示すように、制御手段３によって書込み読出し手段２の切換スイッチ１４が駆動制御されて、第１のスイッチ１７が書込み側１７ａに切り換えられ、同時に第２のスイッチ１８が書込み読出し側１８ｂに切り換えられる。そして、制御手段３から書込み読出し手段２に供給された書込み信号が書込み読出し手段２の書込み回路１３によって所定レベルまで増幅されて信号線ＳＧ１〜ＳＧｍに供給される。また、２種の走査線ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎには、制御手段３により制御されて走査手段１から所定のパルス幅を有する書込み用走査信号が順次供給され、有機ＥＬ表示用基板５の走査線の全ラインが順方向に走査され、全画素回路６の保持容量Ｃｓ及びサブ容量Ｃｓｕｂに電荷が蓄積される。 When the reset phase of step S2 ends, the process proceeds to step S3.
In step S3, the writing stage is executed. In this writing stage, as shown in FIG. 1, the control means 3 drives and controls the changeover switch 14 of the writing / reading means 2 so that the first switch 17 is switched to the writing side 17a and at the same time the second switch 18 is switched. Is switched to the writing / reading side 18b. Then, the write signal supplied from the control means 3 to the write / read means 2 is amplified to a predetermined level by the write circuit 13 of the write / read means 2 and supplied to the signal lines SG 1 to SG m . In addition, a scanning signal for writing having a predetermined pulse width is sequentially supplied from the scanning unit 1 to the two types of scanning lines WS 1 to WS n and DS 1 to DS n to control the organic EL display. All the scanning lines of the substrate 5 are scanned in the forward direction, and charges are accumulated in the holding capacitors C s and sub capacitors C sub of all the pixel circuits 6.

具体的には、この書込み段階に走査手段１から出力される書込み用走査信号は、例えば図３（ａ）に示すように、２クロック分のパルス幅を有する信号であり、走査線ＤＳ（ｎ−１），走査線ＷＳｎ，走査線ＤＳｎに対してそれぞれ１クロック分が互いに重なるようにタイムシフトして順次供給される。 Specifically, the writing scanning signal output from the scanning unit 1 in this writing stage is a signal having a pulse width of two clocks as shown in FIG. 3A, for example, and the scanning line DS (n -1) , sequentially supplied to the scanning lines WS n and the scanning lines DS n while being time-shifted so that one clock overlaps each other.

ここで、図５に示す書込み段階の期間IIにおいては、同図（ａ）に示すように信号線ＳＧｍを介して書込みトランジスタ７のドレインに電位Vsigの書込み信号が供給され、走査線ＷＳｎ及び走査線ＤＳ（ｎ−１），ＤＳｎの電位がローレベルにされている。したがって、有機ＥＬ表示用基板５の画素回路６に欠陥がない場合には、書込みトランジスタ７はオフしており、端子Ａ〜Ｃの電位はリセット段階の電位が保たれ、いずれもローレベルとなる。 Here, in the period II of the write stage shown in FIG. 5, the write signal potential Vsig to the drain of the write transistor 7 through the signal line SG m as shown in the diagram (a) is supplied, the scan line WS n In addition, the potentials of the scanning lines DS (n−1) and DS n are set to the low level. Therefore, when there is no defect in the pixel circuit 6 of the organic EL display substrate 5, the write transistor 7 is turned off, and the potentials of the terminals A to C are maintained at the reset stage, and all are at a low level. .

次に、期間IIIにおいては、図５（ａ）に示すように走査線ＤＳ（ｎ−１）の電位がハイレベルとなるため図２に示すサブ容量Ｃｓｕｂの端子Ｃに走査線ＤＳ（ｎ−１）を通じて電源電圧Vccが印加される。これにより、同図（ｂ）に示すように端子Ｃの電位は、Vccまで上昇する。このとき、同図（ｂ）に示すように、走査線ＷＳｎの電位はローレベルであるため書込みトランジスタ７及び画素トランジスタ８はオフしており、端子Ａ及び端子Ｂは浮いた状態となっている。したがって、端子Ａ及び端子Ｂの電位は、保持容量Ｃｓ及びサブ容量Ｃｓｕｂの容量結合により端子Ｃの電位に引っ張られて所定レベルまで上昇する。この場合、端子Ａの電位が上昇すると画素トランジスタ８がオンされ、端子Ｂの電位は、走査線ＤＳｎのローレベルの電位に引かれて降下する。それに伴って、端子Ａの電位も降下する。ここで、端子Ａの電位が画素トランジスタ８のオン／オフの閾値電位を越えて降下すると、画素トランジスタ８がオフし、端子Ａの電位は上昇しようとする。同時に端子Ｂの電位も上昇しようとする。これにより、画素トランジスタ８が再びオンして端子Ａ，Ｂの電位が降下する。このような動作が繰り返されることにより、端子Ａ，Ｂの電位は、画素トランジスタ８の閾値電位付近に停滞する。 Then, in the period III, 5 scan lines to the terminal C of the sub-capacitance C sub shown in Figure 2 the potential becomes high level of the scanning lines DS (n-1) as shown in (a) DS (n The power supply voltage Vcc is applied through -1) . As a result, the potential at the terminal C rises to Vcc as shown in FIG. At this time, as shown in FIG. (B), the write transistor 7 and the pixel transistor 8 for the potential of the scanning line WS n is at a low level is off, the terminal A and terminal B becomes floating state Yes. Accordingly, the potentials of the terminals A and B are pulled up to the potential of the terminal C by the capacitive coupling of the storage capacitor C s and the sub capacitor C sub and rise to a predetermined level. In this case, the pixel transistor 8 when the potential of the terminal A is raised is turned on, the potential of the terminal B drops are drawn to the low level of the potential of the scan line DS n. Along with this, the potential at the terminal A also drops. Here, when the potential of the terminal A drops below the on / off threshold potential of the pixel transistor 8, the pixel transistor 8 is turned off and the potential of the terminal A tends to rise. At the same time, the potential at the terminal B is going to rise. As a result, the pixel transistor 8 is turned on again, and the potentials of the terminals A and B drop. By repeating such an operation, the potentials of the terminals A and B stagnate in the vicinity of the threshold potential of the pixel transistor 8.

また、期間IVにおいては、図５（ａ）に示すように走査線ＤＳ（ｎ−１）の電位がハイレベルであるため、端子Ｃの電位はVccが維持される（同図（ｂ）参照）。また、走査線ＷＳｎの電位がハイレベルとなるため書込みトランジスタ７がオンし、書込み信号が信号線ＳＧ１〜ＳＧｍを介して端子Ａに供給され、同図（ｂ）示すように端子Ａの電位がVsigまで上昇する。これにより、画素トランジスタ８がオンする。このとき、同図（ａ）に示すように、走査線ＤＳｎの電位はローレベルであるため、画素トランジスタ８のドレインの電位はローレベルとなっており、画素トランジスタ８のオン動作と共に端子Ｂの電位はローレベルまで降下する（同図（ｂ）参照）。 Further, in the period IV, since the potential of the scanning line DS (n−1) is at a high level as shown in FIG. 5A, the potential of the terminal C is maintained at Vcc (see FIG. 5B). ). The potential of the scanning line WS n is writing transistor 7 is turned on to become a high level is supplied to the terminal A write signal via the signal line SG 1 to SG m, terminal A as shown FIG. (B) Increases to Vsig. Thereby, the pixel transistor 8 is turned on. At this time, as shown in FIG. 6 (a), the potential of the scan line DS n is at a low level, the potential of the drain of the pixel transistor 8 is at the low level and the terminal B with the ON operation of the pixel transistor 8 The potential drops to a low level (see (b) in the figure).

さらに、期間Vにおいては、図５（ａ）に示すように走査線ＤＳ（ｎ−１）の電位がローレベルとなるため、端子Ｃの電位はローレベルまで降下する（同図（ｂ）参照）。また、走査線ＷＳｎの電位はハイレベルのままであるため書込みトランジスタ７のオン状態は維持され、端子Ａの電位はVsigがそのまま維持される（同図（ｂ）参照）。したがって、画素トランジスタ８はオン状態のままである。このとき、走査線ＤＳｎの電位がハイレベルに変化するので、画素トランジスタ８のドレインにはVccの電位が印加され、端子Ｂの電位は所定値まで上昇する（同図（ｂ）参照）。 Further, in the period V, the potential of the scanning line DS (n−1) is at a low level as shown in FIG. 5A, so that the potential of the terminal C drops to a low level (see FIG. 5B). ). The potential of the scanning line WS n on state of the write transistor 7 in which for remains high is maintained, the potential of the terminal A is Vsig is maintained (see FIG. (B)). Accordingly, the pixel transistor 8 remains on. At this time, since the potential of the scan line DS n is changed to the high level, the drain of the pixel transistor 8 is the potential of Vcc is applied, the potential of the terminal B rises to the predetermined value (see FIG. (B)).

また、期間VIにおいては、図５（ａ）に示すように走査線ＤＳ（ｎ−１）の電位はローレベルであるため、端子Ｃの電位はローレベルのままである（同図（ｂ）参照）。また、走査線ＷＳｎの電位はローレベルに変化するため書込みトランジスタ７がオフし、端子Ａは浮いた状態となる。これにより、端子Ａの電位はVsigが維持される（同図（ｂ）参照）。したがって、画素トランジスタ８はオン状態のままとなる。このとき、走査線ＤＳｎの電位はハイレベルの状態が維持されているので、画素トランジスタ８のドレイン電位はVccのままであり、端子Ｂの電位は上記所定値が維持される（同図（ｂ）参照）。 Further, in the period VI, the potential of the scanning line DS (n−1) is at a low level as shown in FIG. 5A, and therefore the potential of the terminal C remains at a low level (FIG. 5B). reference). The potential of the scanning line WS n is writing transistor 7 is turned off to change to the low level, the state terminal A of floating. As a result, the potential of the terminal A is maintained at Vsig (see FIG. 5B). Accordingly, the pixel transistor 8 remains on. At this time, since the potential of the scan line DS n has the high level is maintained, the drain potential of the pixel transistor 8 remains Vcc, the potential of the terminal B is the predetermined value is maintained (Fig. ( b)).

そして、期間VIIにおいては、図５（ａ）に示すように、走査線ＤＳ（ｎ−１），走査線ＷＳｎ、走査線ＤＳｎの全ての電位がローレベルとなる。これにより、画素トランジスタ８のドレイン電位がローレベルとなるため、端子Ｂの電位がローレベルに向かって降下しようとする。ここで、書込みトランジスタ７はオフしているため、端子Ａは浮いた状態にあり、端子Ａの電位は、期間VIにおける端子ＡＢ間の電位差を維持したまま、容量結合により端子Ｂの電位の降下に伴って降下する（同図（ｂ）参照）。この場合、上記端子ＡＢ間の電位差が画素トランジスタ８のオン状態を保つのに十分であれば、端子Ｂの電位は走査線ＤＳｎのローレベルまで降下して停止する。したがって、保持容量Ｃｓ及びサブ容量Ｃｓｕｂに蓄積（書込み）される各電荷量QCs，QCsubは、各端子Ａ，Ｂ，Ｃに最終的に保持される電位VA，VB，VCにより、QCs= Cs(VA-VB)及びQCsub= Csub(VB-VC)となる。 In the period VII, as shown in FIG. 5A, all potentials of the scanning line DS (n-1) , the scanning line WS n , and the scanning line DS n are at a low level. Thereby, since the drain potential of the pixel transistor 8 becomes low level, the potential of the terminal B tends to drop toward the low level. Here, since the writing transistor 7 is off, the terminal A is in a floating state, and the potential of the terminal A is lowered by the capacitive coupling while maintaining the potential difference between the terminals AB in the period VI. (See (b) of the same figure). In this case, the potential difference between the terminals AB is equal sufficient to maintain the ON state of the pixel transistor 8, the potential of the terminal B stops by drops to the low level of the scan line DS n. Therefore, the charge amounts QCs and QCsub stored (written) in the holding capacitor C s and the sub capacitor C sub are determined by the potentials VA, VB, and VC finally held in the terminals A, B, and C, respectively. Cs (VA-VB) and QCsub = Csub (VB-VC).

例えば、走査線ＷＳｎにより供給される信号の電位をハイレベルが25V、ローレベルが0V、走査線ＤＳ（ｎ−１）及びＤＳｎにより供給される信号の電位のハイレベルが25V、ローレベルが0V、信号線ＳＧｍにより供給される信号の電位をハイレベルが10V、ローレベルが0Vとして、各端子Ａ，Ｂ，Ｃに最終的に保持される電位をシミュレーションすると、VA=5V、VB=8V、VC=0Vとなる。したがって、画素回路６が無欠陥の場合、順方向走査により、保持容量Ｃｓ及びサブ容量Ｃｓｕｂに蓄積される電荷量は、QCs=Cs(VA-VB)=-3Cs、QCsub =Csub(VB-VC)=8Csubである。こうして、書込み段階が終了すると、ステップＳ４に進む。 For example, the potential of the signal supplied from the scanning line WS n is high level 25 V, the low level is 0 V, and the high level of the potential of signals supplied from the scanning lines DS (n−1) and DS n is 25 V, low level. There 0V, the signal line SG m 10V potential and high level of the signal supplied by, the low level is 0V, the terminals a, B, When simulating a potential that is ultimately held in C, VA = 5V, VB = 8V, VC = 0V. Therefore, when the pixel circuit 6 is defect-free, the amount of charge accumulated in the storage capacitor C s and the sub capacitor C sub by forward scanning is QCs = Cs (VA−VB) = − 3Cs, QCsub = Csub (VB -VC) = 8Csub. Thus, when the writing stage is completed, the process proceeds to step S4.

ステップＳ４においては、読出し段階が実行される。この読出し段階においては、図１に示すように、制御手段３によって書込み読出し手段２の切換スイッチ１４が駆動制御されて、第１のスイッチ１７が読出し側１７ｂに切り換えられ、第２のスイッチ１８の書込み読出し状態は維持される。また、図３（ａ）に示すように、走査手段１のゲートドライバＩＣ１０が有するイネーブル機能により走査線ＤＳ（ｎ−１），ＤＳｎへの走査手段１からの信号出力がゼロとされ、図５に示すVIII期間に走査線ＷＳｎに対してのみ１クロックの読出し用走査信号が供給される。そして、有機ＥＬ表示用基板５の走査線の全ラインが順方向に走査され、全画素回路６の各保持容量Ｃｓ及びサブ容量Ｃｓｕｂに蓄積された蓄積電荷量(QCs+QCsub)が信号線ＳＧｍを介して読み出されて、制御手段３の図示省略の記憶部に保存される。 In step S4, a read stage is performed. In this reading stage, as shown in FIG. 1, the changeover switch 14 of the writing / reading means 2 is driven and controlled by the control means 3, the first switch 17 is switched to the reading side 17b, and the second switch 18 The write / read state is maintained. Further, as shown in FIG. 3A, the signal output from the scanning unit 1 to the scanning lines DS (n−1) and DS n is made zero by the enable function of the gate driver IC 10 of the scanning unit 1. 5 only one clock read scanning signal to the scanning lines WS n to VIII period shown in is supplied. Then, all the scanning lines of the organic EL display substrate 5 are scanned in the forward direction, and the accumulated charge amount (QCs + QCsub) accumulated in each holding capacitor C s and sub capacitor C sub of all the pixel circuits 6 is a signal. The data is read out via the line SG m and stored in a storage unit (not shown) of the control means 3.

有機ＥＬ表示用基板５の画素回路６に欠陥が無い場合は、読み出される蓄積電荷量(QCs+QCsub)は、(Cs(VA-VB)+ Csub(VB-VC))であり、上記シミュレーションによれば(-3Cs+8Csub)となる（図２６参照）。   When there is no defect in the pixel circuit 6 of the organic EL display substrate 5, the stored charge amount (QCs + QCsub) to be read is (Cs (VA-VB) + Csub (VB-VC)). (−3Cs + 8Csub) (see FIG. 26).

ステップＳ５においては、欠陥検査のための走査方向が順方向の一方向走査のみか否かが判定される。この場合、検査開始時にパーソナルコンピュータを操作して一方向走査のみが選択されていたときには、“YES”判定となってステップＳ６に進む。   In step S5, it is determined whether the scanning direction for defect inspection is only one-way scanning in the forward direction. In this case, when only one-way scanning is selected by operating the personal computer at the start of the inspection, the determination is “YES” and the process proceeds to step S6.

ステップＳ６においては、読み出された全画素回路６の各保持容量Ｃｓ及びサブ容量Ｃｓｕｂの蓄積電荷量が制御手段３の記憶部に予め記憶された例えば図２６に示すＬＵＴと比較される。 In step S6, the stored charge amounts of the storage capacitors C s and sub capacitors C sub of all the pixel circuits 6 that are read out are compared with, for example, the LUT shown in FIG. .

そして、ステップＳ７においては、制御手段３で画素回路６に欠陥があるか否が判定される。この場合、読み出された蓄積電荷量がＬＵＴにおける「無欠陥」の蓄積電荷量、例えば(-3Cs+8Csub)と所定の許容値内で一致したときには、画素回路６に欠陥がなく、“NO”判定となって表示用基板５の欠陥検査は終了する。   In step S7, the control unit 3 determines whether the pixel circuit 6 is defective. In this case, when the read accumulated charge amount matches the “non-defect” accumulated charge amount in the LUT, for example, (−3Cs + 8Csub) within a predetermined allowable value, the pixel circuit 6 has no defect and “NO” "It becomes a determination and the defect inspection of the display substrate 5 is completed.

一方、ステップＳ７において、読み出された蓄積電荷量がＬＵＴの「無欠陥」の値と所定の許容値内で一致しなかったときには、画素回路６に欠陥が存在することを意味し、この場合は“YES”判定となってステップＳ８に進む。   On the other hand, if the read accumulated charge amount does not coincide with the “no defect” value of the LUT within a predetermined allowable value in step S7, it means that the pixel circuit 6 has a defect. "YES" determination, the process proceeds to step S8.

ステップＳ８においては、不良モードの解析が行なわれる。この解析は、読み出された蓄積電荷量と、ＬＵＴにおける各種不良モードを示す全蓄積電荷量とを比較することによって行なわれる。   In step S8, failure mode analysis is performed. This analysis is performed by comparing the read accumulated charge amount with the total accumulated charge amount indicating various failure modes in the LUT.

ステップＳ９においては、不良モードの特定が行なわれる。ここでは、ステップＳ８における不良モードの解析結果に基づいて、蓄積電荷量が所定の許容値内で一致した不良モードを、欠陥が検出された画素回路６の不良モードとして特定する。そして、欠陥が検出された各画素回路６のアドレス情報と不良モードとが例えば記憶媒体等に保存され、検査が終了する。   In step S9, the failure mode is specified. Here, based on the analysis result of the failure mode in step S8, the failure mode in which the accumulated charge amount matches within a predetermined allowable value is specified as the failure mode of the pixel circuit 6 in which the defect is detected. Then, the address information and the failure mode of each pixel circuit 6 in which a defect is detected are stored in, for example, a storage medium, and the inspection ends.

一方、欠陥検査の線順次走査方向として、双方向走査が選択されている場合には、ステップＳ５は、“NO”判定となってステップＳ１０に進む。
ステップＳ１０においては、制御手段３から逆方向走査指令が走査手段１に出力され、逆方向走査が選択される。そして、図３（ｂ）に示すように、上記ステップＳ２〜Ｓ４と同様の各走査信号が２種類の走査線ＤＳ１〜ＤＳｎ及び走査線ＷＳ１〜ＷＳｎに対して逆方向に供給され、ステップＳ１１のリセット段階、ステップＳ１２の書込み段階及びステップＳ１３の読み出し段階が実行される。 On the other hand, if bi-directional scanning is selected as the line sequential scanning direction for defect inspection, step S5 is “NO” and the process proceeds to step S10.
In step S10, a reverse scanning command is output from the control means 3 to the scanning means 1, and reverse scanning is selected. Then, as shown in FIG. 3 (b), the scanning signals similar to the step S2~S4 is supplied in the opposite direction to the two scanning lines DS 1 to DS n and the scan line WS 1 to WS n The reset stage in step S11, the write stage in step S12, and the read stage in step S13 are executed.

ここで、ステップＳ１１のリセット段階においては、図６（ａ）に示すように、走査線ＤＳｎ，ＤＳ（ｎ−１）の電位がローレベルに保持され、走査線ＷＳｎに１クロックのリセット用走査信号が供給される。これにより、端子Ｃの電位はローレベルに固定される。一方、図２に示す書込みトランジスタ７のゲートには走査線ＷＳｎを通じて１クロックのリセット用信号が供給されて書込みトランジスタ７がオンする。このとき、リセット段階においては、信号線ＳＧ１〜ＳＧｍは接地されているため書込みトランジスタ７のソースの電位はローレベルである（図６（ｂ）参照）。したがって、書込みトランジスタ７のドレイン、即ち端子Ａの電位はローレベルに固定される。これにより、画素回路６の保持容量Ｃｓ及びサブ容量Ｃｓｕｂの両端の電位がローレベルに固定されてリセットが完了する。 Here, in the reset stage of step S11, as shown in FIG. 6A , the potentials of the scanning lines DS n and DS (n−1) are held at the low level, and the scanning line WS n is reset by one clock. A scanning signal is supplied. Thereby, the potential of the terminal C is fixed at a low level. On the other hand, the write transistor 7 to the gate is supplied with one clock of the reset signal through the scanning line WS n of the write transistor 7 shown in FIG. 2 is turned on. At this time, since the signal lines SG 1 to SG m are grounded in the reset stage, the potential of the source of the write transistor 7 is at a low level (see FIG. 6B). Therefore, the drain of the write transistor 7, that is, the potential of the terminal A is fixed at a low level. As a result, the potentials at both ends of the storage capacitor C s and the sub capacitor C sub of the pixel circuit 6 are fixed to the low level, and the reset is completed.

ステップＳ１２の書込み段階においては、端子Ａ〜Ｃの電位は、図６（ｂ）に示すように変化する。そして、例えば上記順方向走査の場合と同じ条件でシミュレーションし、各端子Ａ〜Ｃに最終的に保持される電位を求めると、端子Ａが14V、端子Ｂが0V、端子Ｃが0Vであり、保持容量Ｃｓに書き込まれる電荷QCsは14Csとなり、サブ容量Ｃｓｕｂの電荷QCsubは0となる。 In the writing stage of step S12, the potentials of the terminals A to C change as shown in FIG. For example, when simulation is performed under the same conditions as in the case of the forward scanning and the potentials finally held in the terminals A to C are obtained, the terminal A is 14V, the terminal B is 0V, and the terminal C is 0V. The charge QCs written to the storage capacitor C s is 14 Cs, and the charge QC sub of the sub capacitor C sub is 0.

したがって、ステップＳ１３の読出し段階で読み出される蓄積電荷量(QCs+QCsub)は14Csとなり、順方向走査において、無欠陥時に読み出される蓄積電荷量の(-3Cs+8Csub)と異なったものとなる（図２６参照）。   Accordingly, the accumulated charge amount (QCs + QCsub) read in the reading stage of step S13 is 14 Cs, which is different from the accumulated charge amount (−3 Cs + 8 Csub) read in the forward scan when there is no defect (FIG. 26).

以下、前述と同様にしてステップＳ６〜Ｓ９が実行され、欠陥の有無の判定及び欠陥がある場合には、その不良モードの解析及び不良モードの特定がなされる。そして、特定された不良モードがリペア可能なものであるときには、リペア工程に回され不良箇所をリペアした後に、上記ステップＳ１〜Ｓ９が再度実行される。これにより、表示用基板５の製造歩留が改善される。   Thereafter, steps S6 to S9 are executed in the same manner as described above, and the presence / absence of a defect is determined and if there is a defect, the failure mode is analyzed and the failure mode is identified. Then, when the specified failure mode is one that can be repaired, the above steps S1 to S9 are executed again after being sent to the repair process to repair the defective portion. Thereby, the manufacturing yield of the display substrate 5 is improved.

図７〜図２５は各種不良モードにおけるリセット段階、書込み段階及び読出し段階における端子Ａ〜Ｃの電位の変化を示したものである。また、図２６は各不良フォードについて、無欠陥時と同条件でシミュレーションして得られた各端子Ａ〜Ｃの最終的な保持電位及び読み出される蓄積電荷量を示したものであり、制御手段３の記憶部に予め記憶されるＬＵＴとなるものである。   7 to 25 show changes in the potentials of the terminals A to C in the reset stage, the write stage, and the read stage in various failure modes. FIG. 26 shows the final holding potential of each terminal A to C obtained by simulation under the same conditions as in the case of no defect for each defective Ford and the stored charge amount to be read. The LUT is stored in advance in the storage unit.

ここで、図７は信号線ＳＧｍと走査線ＤＳｎとの間が短絡した不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが16V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は16Csとなる。 Here, FIG. 7 shows an example of a failure mode between the short-circuited between the signal line SG m and the scan line DS n, shows a change in potential of the terminal A~C by forward scan. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 16V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is 16Cs.

図８は信号線ＳＧｍと走査線ＤＳ（ｎ−１）との間が短絡した不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが7V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は7Csとなる。 Figure 8 shows an example of failure mode shorted between the signal line SG m and the scanning lines DS (n-1), it shows a change in potential of the terminal A~C by forward scan. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 7V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is 7Cs.

図９は信号線ＳＧｍと走査線ＷＳｍとの間が短絡した不良モードの例であり、書込み信号Vsigにより書込みトランジスタ７がオンする場合を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが24V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は24Csとなる。 Figure 9 is an example of a failure mode shorted between the signal line SG m and the scan line WS m, shows a case where the write signal Vsig writing transistor 7 is turned on, by the forward scan of the pin A~C The change in potential is shown. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 24V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is 24Cs.

図１０は信号線ＳＧｍと走査線ＷＳｍとの間が短絡した不良モードの例であり、書込み信号Vsigにより書込みトランジスタ７がオンしない場合を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが30V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は30Csとなる。 Figure 10 is an example of a failure mode is short-circuited between the signal line SG m and the scan line WS m, shows a case where write transistor 7 by the write signal Vsig is not turned on, due to the forward scanning of the terminal A~C The change in potential is shown. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 30V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is 30Cs.

図１１は走査線ＷＳｎと走査線ＤＳｎとの間が短絡した不良モードの例であり、電源電圧Vccで書込みトランジスタ７がオンする場合を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが8V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は8Csとなる。 FIG. 11 shows an example of a failure mode in which the scanning line WS n and the scanning line DS n are short-circuited, and shows a case where the write transistor 7 is turned on by the power supply voltage Vcc. The change in potential is shown. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 8V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the stored charge amount to be read is 8Cs.

図１２は走査線ＷＳｎと走査線ＤＳ（ｎ−１）との間が短絡した不良モードの例であり、電源電圧Vccで書込みトランジスタ７がオンする場合を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが14V、端子Ｂが8V、端子Ｃが10Vであり、読み出される蓄積電荷量は(6Cs-2Csub)となる。 FIG. 12 shows an example of a failure mode in which the scanning line WS n and the scanning line DS (n−1) are short-circuited, and shows a case where the writing transistor 7 is turned on by the power supply voltage Vcc. The change of the electric potential of AC is shown. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 14V for the terminal A, 8V for the terminal B, and 10V for the terminal C, and the accumulated charge amount to be read is (6Cs-2Csub).

図１３は走査線ＤＳｎと走査線ＤＳ（ｎ−１）との間が短絡した不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが1V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量はCsとなる。 Figure 13 shows an example of a failure mode between the short-circuited between the scanning lines DS n and the scanning line DS (n-1), it shows a change in potential of the terminal A~C by forward scan. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 1V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is Cs.

図１４は書込みトランジスタ７のゲート・ソース間が短絡した不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが0V、端子Ｂが16V、端子Ｃが0Vであり、読み出される蓄積電荷量は(-16Cs+16Csub)となる。   FIG. 14 shows an example of a failure mode in which the gate and source of the write transistor 7 are short-circuited, and shows changes in the potentials of the terminals A to C due to forward scanning. According to this, as shown in FIG. 26, the potential finally held at each of the terminals A to C is 0V for the terminal A, 16V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is (-16Cs + 16Csub).

図１５は書込みトランジスタ７のソース・ドレイン間が短絡した不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが0V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は0となる。   FIG. 15 shows an example of a failure mode in which the source and drain of the write transistor 7 are short-circuited, and shows changes in the potentials of the terminals A to C due to forward scanning. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 0V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is 0.

図１６は画素トランジスタ８のゲート・ソース間が短絡した不良モード、又は保持容量Ｃｓがリークした不良モードの例を示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが5V、端子Ｂが5V、端子Ｃが0Vであり、読み出される蓄積電荷量は5Csubとなる。 Figure 16 shows an example of a failure mode failure modes between the gate and the source are short-circuited, or the holding capacitor C s leaked pixel transistor 8 shows a change in potential of the terminal A~C by forward scan . According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 5V for the terminal A, 5V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is 5Csub.

図１７は画素トランジスタ８のゲート・ドレイン間が短絡した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが0V、端子Ｂが13V、端子Ｃが0Vであり、読み出される蓄積電荷量は(-13Cs+13Csub)となる。   FIG. 17 shows a failure mode in which the gate and drain of the pixel transistor 8 are short-circuited, and shows changes in the potentials of the terminals A to C due to forward scanning. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 0V for the terminal A, 13V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is (-13Cs + 13Csub).

図１８は画素トランジスタ８のドレイン・ソース間が短絡した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが-2V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は-2Csとなる。   FIG. 18 shows a failure mode in which the drain and source of the pixel transistor 8 are short-circuited, and shows changes in the potentials of the terminals A to C due to forward scanning. According to this, as shown in FIG. 26, the potential finally held at each of the terminals A to C is -2V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the amount of stored charge to be read out. Becomes -2Cs.

図１９は信号線ＳＧｍと書込みトランジスタ７のドレインとの間が開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが5V、端子Ｂが8V、端子Ｃが0Vであり、読み出される蓄積電荷量は(-3Cs+8Csub)となる。そして、この値は、順方向走査において「無欠陥」のときに読み出される蓄積電荷量と同じである。したがって、順方向走査だけでは、上記不良モードを検出することができない。一方、図２６に示すように、逆方向走査において各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが10V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は10Csとなる。この値は、「無欠陥」の場合の逆方向走査において読み出される蓄積電荷量14Csと異なったものである。このように、順方向走査では検出できない不良モードも逆方向走査を追加して実行すれば、容易に検出することができる。 Figure 19 shows a defect mode in which while is opened with the drain signal line SG m and the write transistor 7 shows a change in the potential of the terminal A~C by forward scan. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 5V for the terminal A, 8V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is (-3Cs + 8Csub). This value is the same as the accumulated charge amount read when “no defect” in forward scanning. Therefore, the failure mode cannot be detected only by forward scanning. On the other hand, as shown in FIG. 26, the potential finally held in each of the terminals A to C in the backward scanning is 10V for the terminal A, 0V for the terminal B, and 0V for the terminal C. Is 10Cs. This value is different from the accumulated charge amount 14Cs read in the backward scanning in the case of “no defect”. As described above, a failure mode that cannot be detected by the forward scanning can be easily detected by additionally executing the backward scanning.

図２０は走査線ＷＳｍ又は書込みトランジスタ７が開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが5V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は5Csとなる。 Figure 20 shows a defect mode scanning lines WS m or the write transistor 7 is open, shows a change in potential of the terminal A~C by forward scan. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 5V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is 5Cs.

図２１は走査線ＤＳｎ又は画素トランジスタ８が開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが13V、端子Ｂが0V、端子Ｃが-1Vであり、読み出される蓄積電荷量は(13Cs+Csub)となる。 Figure 21 shows a defect mode scanning lines DS n or the pixel transistor 8 is open, shows a change in potential of the terminal A~C by forward scan. According to this, as shown in FIG. 26, the potential finally held at each of the terminals A to C is 13V for the terminal A, 0V for the terminal B, -1V for the terminal C, Becomes (13Cs + Csub).

図２２は走査線ＤＳ（ｎ−１）とサブ容量Ｃｓｕｂとの間が開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが8V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は8Csとなる。 FIG. 22 shows a failure mode in which the space between the scanning line DS (n−1) and the sub-capacitance C sub is open, and shows changes in the potentials of the terminals A to C due to forward scanning. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 8V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the stored charge amount to be read is 8Cs.

図２３はサブ容量Ｃｓｕｂが開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが4V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は4Csとなる。 FIG. 23 shows a failure mode in which the sub-capacitor C sub is opened, and shows changes in the potentials of the terminals A to C due to forward scanning. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 4V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is 4Cs.

図２４はサブ容量Ｃｓｕｂがリークした不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが12V、端子Ｂが0V、端子Ｃが0Vであり、読み出される蓄積電荷量は12Csとなる。 FIG. 24 shows a failure mode in which the sub-capacitor C sub leaks, and shows changes in the potentials of the terminals A to C due to forward scanning. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 12V for the terminal A, 0V for the terminal B, and 0V for the terminal C, and the accumulated charge amount to be read is 12Cs.

図２５は保持容量Ｃｓが開放した不良モードを示しており、順方向走査による端子Ａ〜Ｃの電位の変化を示している。これによれば、図２６に示すように、各端子Ａ〜Ｃに最終的に保持される電位は、端子Ａが0V、端子Ｂが-7V、端子Ｃが0Vであり、読み出される蓄積電荷量は(-7Cs-7Csub)となる。 Figure 25 shows a defect mode in which the holding capacitor C s is open, shows a change in potential of the terminal A~C by forward scan. According to this, as shown in FIG. 26, the potential finally held in each of the terminals A to C is 0V for the terminal A, -7V for the terminal B, and 0V for the terminal C, and the accumulated charge read out. Becomes (-7Cs-7Csub).

このように、順方向走査及び逆方向走査により読み出された蓄積電荷量を例えば図２６に示すＬＵＴと比較することにより、読み出された蓄積電荷量と所定の許容範囲内で一致したＬＵＴの蓄積電荷量から該当する不良モードを特定することができる。   In this way, by comparing the accumulated charge amount read by the forward scan and the reverse scan with, for example, the LUT shown in FIG. 26, the read accumulated charge amount matches the LUT within a predetermined allowable range. The corresponding failure mode can be specified from the accumulated charge amount.

なお、以上の説明において、リセット段階及び読出しには、走査線ＤＳ（ｎ−１），ＤＳｎのリセット用走査信号の出力をゼロとし、走査線ＷＳｎに対してのみ１クロックのリセット用走査信号が供給される場合について述べたが、本発明はこれに限定されず、各走査線に１クロックのリセット用走査信号をそれぞれ１クロック分タイムシフトさせて順次供給してもよい。この場合、読出し段階においては、上記とは別系統により走査線ＷＳｎに対してのみ１クロックの In the above description, the reset phase and read, the scanning lines DS (n-1), the output of the reset scan signal DS n is zero, only one clock of the reset scan to the scanning lines WS n Although the case where a signal is supplied has been described, the present invention is not limited to this, and a reset scanning signal of one clock may be sequentially shifted to each scanning line by one clock and sequentially supplied. In this case, in the reading stage, only one clock is supplied to the scanning line WS n by a system different from the above.

図２７は本発明による表示用基板５の欠陥検査装置の第２の実施形態を示すブロック図である。第１の実施形態と異なるところは、検査対象である有機ＥＬ表示用基板５が具備する独立して制御可能な３種類の走査線ＤＳ１〜ＤＳｎ，ＷＳ１〜ＷＳｎ，ＡＺ１〜ＡＺｎに対して、それぞれリセット用走査用信号、書込み用走査信号及び読出し用走査信号を順次供給可能にしたものであり、走査手段１が上記走査線と同数のバッファ１１及ぶプローブ１２を有している。また、図２８に示すようにゲートドライバＩＣ１０の出力がバッファ１１を介して一本おきに交互に走査線ＷＳ１〜ＷＳｎと走査線ＤＳ１〜ＤＳｎに接続されるようになっている。さらに、走査線ＷＳ１〜ＷＳｎに向かうゲートドライバＩＣ１０の出力は途中で分岐されて論理和回路２１に繋がり、走査線ＷＳ１〜ＷＳｎの走査信号とイネーブル信号とを論理和演算して走査線ＡＺ１〜ＡＺｎの走査信号が生成できるようになっている。したがって、走査線ＷＳ１〜ＷＳｎ及び走査線ＡＺ１〜ＡＺｎには、走査信号として同一のパルス信号が出力されるが（図２９参照）、走査線ＡＺ１〜ＡＺｎの走査信号は、走査線ＷＳ１〜ＷＳｎの走査信号をイネーブル信号によってオン／オフ制御して走査線ＷＳ１〜ＷＳｎの走査信号と異なるものとすることができる（図３０参照）。 FIG. 27 is a block diagram showing a second embodiment of the defect inspection apparatus for the display substrate 5 according to the present invention. The difference from the first embodiment is that three types of independently controllable scanning lines DS 1 to DS n , WS 1 to WS n , AZ 1 to AZ included in the organic EL display substrate 5 to be inspected are provided. The reset scanning signal, the writing scanning signal, and the reading scanning signal can be sequentially supplied to n , and the scanning means 1 has the same number of buffers 11 and probes 12 as the scanning lines. Yes. Moreover, so that the output of the gate driver IC10 is connected scan line alternately to one every other via a buffer 11 WS 1 to WS n and the scan line DS 1 to DS n as shown in FIG. 28. Further, the output of the gate driver IC 10 directed to the scanning lines WS 1 to WS n is branched in the middle and connected to the OR circuit 21, and scanning is performed by performing an OR operation on the scanning signals and enable signals of the scanning lines WS 1 to WS n. Scan signals for the lines AZ 1 to AZ n can be generated. Therefore, although the same pulse signal is output as the scanning signal to the scanning lines WS 1 to WS n and the scanning lines AZ 1 to AZ n (see FIG. 29), the scanning signals of the scanning lines AZ 1 to AZ n are It may be a scanning signal of the scanning line WS 1 to WS n by an enable signal on / off control to differ from the scanning signal of the scanning line WS 1 to WS n that (see FIG. 30).

この第２の実施形態の欠陥検査装置で検査可能な有機ＥＬ表示用基板５の画素回路６は、データ信号を保持する保持容量Ｃｓと上記３種の走査線のうち走査線ＷＳ１〜ＷＳｎによって駆動されデータ信号を上記保持容量Ｃｓに保持させる書込みトランジスタ７と、有機ＥＬ素子に電流を供給する画素トランジスタ８と、走査線ＤＳ１〜ＤＳｎによって駆動されて画素トランジスタ８及び有機ＥＬ素子への駆動電流の供給をオン／オフして有機ＥＬ素子の発光時間を制御する第１のスイッチングトランジスタ２２と、走査線ＡＺ１〜ＡＺｎによって駆動されて画素トランジスタ８のソースを固定電位に接続する第２のスイッチングトランジスタ２３とを有して構成されている。そして、上記各トランジスタは、いずれも例えばＮ−ＭＯＳ型トランジスタである。 The pixel circuit of the second embodiment of the substrate for inspection acceptable organic EL display in the defect inspection apparatus 5 6, the scanning line WS 1 to WS of the storage capacitor C s and the three scan lines for holding data signals a write transistor 7 for holding the driven data signal by n in the storage capacitor C s, and the pixel transistor 8 supplies a current to the organic EL element is driven by the scan line DS 1 to DS n and the pixel transistor 8 and the organic EL The first switching transistor 22 that controls the light emission time of the organic EL element by turning on / off the supply of drive current to the element, and the source of the pixel transistor 8 driven to the scanning lines AZ 1 to AZ n to a fixed potential And a second switching transistor 23 to be connected. Each of the transistors is, for example, an N-MOS transistor.

より具体的には、図２９に示すように、上記書込みトランジスタ７は、ゲートを走査線ＷＳｎに接続し、ソースを信号線ＳＧｍに接続し、ドレインを画素トランジスタ８のゲートに接続している。また、上記画素トランジスタ８は、ドレインを第１のスイッチングトランジスタ２２のソースに接続し、ソースを第２のスイッチングトランジスタ２３のドレインに接続している。さらに、上記第１のスイッチングトランジスタ２２は、ゲートを走査線ＤＳｎに接続し、ドレインを電源Vccに接続している。さらにまた、第２のスイッチングトランジスタ２３は、ゲートを走査線ＡＺｎに接続し、ソースを固定電位Viniに接続している。そして、上記画素トランジスタ８のゲート・ソース間に保持容量Ｃｓが設けられ、そのゲート側を端子Ａとしソース側を端子Ｂとしている。また、有機ＥＬ素子のアノードが画素トランジスタ８のソースに接続されるようになっている。 More specifically, as shown in FIG. 29, the write transistor 7 has a gate connected to the scanning line WS n, a source connected to the signal line SG m, a drain connected to the gate of the pixel transistor 8 Yes. The pixel transistor 8 has a drain connected to the source of the first switching transistor 22 and a source connected to the drain of the second switching transistor 23. Furthermore, the first switching transistor 22 has a gate connected to the scanning line DS n, and a drain connected to the power supply Vcc. Furthermore, the second switching transistor 23 has a gate connected to the scanning line AZ n and a source connected to the fixed potential Vini. The holding capacitor C s between the gate and source of the pixel transistor 8 is provided, and the source side with its gate-side terminal A and the terminal B. The anode of the organic EL element is connected to the source of the pixel transistor 8.

図３０は上記第２の実施形態の欠陥検査装置において、リセット段階に各走査線に供給されるリセット用走査信号のタイミングチャートであ。同図に示すように、各走査線に供給されるリセット用走査信号は、クロック信号CLKの立ち上がりに同期してスタート信号STRをラッチして生成される。この場合、イネーブル信号AZOEは、リセット期間中オンしているため、走査線ＷＳ１〜ＷＳｎのリセット用走査信号とイネーブル信号AZOEとを論理和演算して生成される走査線ＡＺ１〜ＡＺｎのリセット用走査信号は、走査線ＷＳ１〜ＷＳｎの走査信号と同じものとなる。したがって、リセット段階においては、図２９に示す画素回路６の書込みトランジスタ７が走査線ＷＳｎのリセット用走査信号によってオンされ、端子Ａと信号線ＳＧｍとが電気的に繋がる。同時に、第２のスイッチングトランジスタ２３が走査線ＡＺｎのリセット用走査信号によってオンされ、端子Ｂが第２のスイッチングトランジスタ２３を介して固定電位Viniに接続される。このとき、信号線ＳＧｍ、Vini及びVccを共通電位、例えばローレベルにしておけば、端子Ａ，Ｂが共にローレベルとなり保持容量Ｃｓの電荷が0にリセットされる。次のタイミングにおいては、走査線ＤＳｎにのみリセット用走査信号が供給されるため、第１のスイッチングトランジスタ２２がオンするものの、書込みトランジスタ７、画素トランジスタ８及び第２のスイッチングトランジスタ２３はオフする。したがって、保持容量Ｃｓのリセット状態は維持される。 FIG. 30 is a timing chart of the reset scanning signal supplied to each scanning line in the reset stage in the defect inspection apparatus of the second embodiment. As shown in the figure, the reset scanning signal supplied to each scanning line is generated by latching the start signal STR in synchronization with the rising edge of the clock signal CLK. In this case, since the enable signal AZOE is on during the reset period, the scan lines AZ 1 to AZ n generated by performing an OR operation on the reset scan signal of the scan lines WS 1 to WS n and the enable signal AZOE. The reset scanning signal is the same as the scanning signal of the scanning lines WS 1 to WS n . Therefore, in the reset step, write transistor 7 of the pixel circuit 6 shown in FIG. 29 is turned on by the reset scan signal of the scan line WS n, and the terminal A and the signal line SG m lead to electrical. At the same time, the second switching transistor 23 is turned on by the reset scan signal of the scan line AZ n, the terminal B is connected to a fixed potential Vini via the second switching transistor 23. At this time, the signal line SG m, the common potential Vini and Vcc, for example if in the low level, the charge of the terminals A, B are both at a low level holding capacitor C s is reset to 0. In the next timing, the reset scan signal is supplied only to the scan line DS n, although the first switching transistor 22 is turned on, the writing transistor 7, the pixel transistor 8 and the second switching transistor 23 is turned off . Thus, the reset state of the storage capacitor C s is maintained.

図３１は上記第２の実施形態の欠陥検査装置において、書込み段階に各走査線に供給される書込み用走査信号のタイミングチャートであ。同図に示すように、図２９に示す画素回路６の複数のトランジスタのうち、二つのトランジスタの組み合わせ（書込みトランジスタ７と第２のスイッチングトランジスタ２３、書込みトランジスタ７と第１のスイッチングトランジスタ２２）を同時にオンできるように、スタート信号STRのパルス幅を２クロック分として、生成される走査線ＷＳ１〜ＷＳｎ及び走査線ＤＳ１〜ＤＳｎの書込み用走査信号が２クロック分のパルス幅を有するようにしている。また、１クロック分のイネーブル信号AZOEにより走査線ＷＳ１〜ＷＳｎの書込み用走査信号を制御して、生成される走査線ＡＺ１〜ＡＺｎの書込み用走査信号が１クロック分のパルス幅を有するようにしている。これにより、同一の画素回路６に繋がる３種類の走査線から供給される書込み用走査信号により、先ず書込みトランジスタ７と第２のスイッチングトランジスタ２３とがオンされて保持容量Ｃｓの両端に所定の電位が印加され、次に書込みトランジスタ７と第１のスイッチングトランジスタ２２とがオンされて、保持容量Ｃｓに対して所定の電荷が書き込まれる（蓄積される）ことになる。この場合、画素回路６に欠陥があるときには、端子Ａ，Ｂの印加電圧及び印加の順番が変化し、後述するように保持容量Ｃｓに書き込まれる蓄積電荷量が不良モードに応じて異なる。従って、この蓄積電荷量を検出することにより欠陥の有無の判定と不良モードの特定が可能となる。なお、読出し段階においては、図３０のリセット用走査信号と同じ読出し用走査信号が各走査線に供給される。 FIG. 31 is a timing chart of the scanning signal for writing supplied to each scanning line in the writing stage in the defect inspection apparatus of the second embodiment. As shown in FIG. 29, the combination of two transistors (the write transistor 7 and the second switching transistor 23, the write transistor 7 and the first switching transistor 22) among the plurality of transistors of the pixel circuit 6 shown in FIG. as can be turned on simultaneously, a pulse width of the start signal STR as two clocks, the writing scanning signal of the scanning line WS 1 to WS n and the scan line DS 1 to DS n to be generated having a pulse width of two clocks I am doing so. Further, the write scanning signals of the scanning lines WS 1 to WS n are controlled by the enable signal AZOE for one clock, and the writing scanning signals of the generated scanning lines AZ 1 to AZ n have a pulse width of one clock. To have. Accordingly, the write scan signal supplied from the three scan lines connected to the same pixel circuit 6, first write transistor 7 and the second switching transistor 23 is turned-on by the holding capacitor C s both ends of a given potential is applied, then the write transistor 7 and is turned on and the first switching transistor 22, so that predetermined charge is written (stored) to the holding capacitor C s. In this case, when there is a defect in the pixel circuit 6, the terminal A, and changes in the applied voltage and the order of application of B, the accumulated charge amount to be written in the storage capacitor C s as will be described later are different depending on the failure mode. Therefore, it is possible to determine the presence / absence of a defect and specify the failure mode by detecting the amount of accumulated charge. In the reading stage, the same scanning signal as the reset scanning signal in FIG. 30 is supplied to each scanning line.

図３２〜３４は上記第２の実施形態の欠陥検査装置に適用される他の走査信号の構成例を示した図であり、走査線ＡＺ１〜ＡＺｎがｋ本前（図においては２本前）の走査線ＷＳ１〜ＷＳｎに接続されている場合を示している。これにより、走査線の各走査信号は走査線から供給されるため、図２８に示すような論理演算回路やイネーブル信号AZOEの供給が不要となり、回路構成が簡単となる。 FIGS. 32 to 34 are diagrams showing a configuration example of another scanning signal applied to the defect inspection apparatus of the second embodiment, and the scanning lines AZ 1 to AZ n are k lines before (two lines in the figure). A case is shown in which the scanning lines WS 1 to WS n are connected to the previous one . Thereby, since each scanning signal of the scanning line is supplied from the scanning line, it is not necessary to supply the logic operation circuit and the enable signal AZOE as shown in FIG. 28, and the circuit configuration is simplified.

図３２はリセット段階において各走査線に供給されるリセット用走査信号のタイミングチャートである。同図に示すように、各走査線に供給されるリセット用走査信号は、クロック信号CLKの立ち上がりに同期してスタート信号STRをラッチして生成される１クロックのパルスであり、１クロックのシフトレジスタ動作をするようになっている。そして、走査線ＡＺ１〜ＡＺｎには２本前の走査線ＷＳ１〜ＷＳｎと同じリセット用走査信号が供給される。即ち、走査線ＡＺｉには走査線ＷＳ（ｉ−２）から信号が供給される。 FIG. 32 is a timing chart of a reset scanning signal supplied to each scanning line in the reset stage. As shown in the figure, the reset scanning signal supplied to each scanning line is a one-clock pulse generated by latching the start signal STR in synchronization with the rising edge of the clock signal CLK, and is shifted by one clock. Register operation is performed. Then, the same reset scanning signal as that of the two previous scanning lines WS 1 to WS n is supplied to the scanning lines AZ 1 to AZ n . That is, a signal is supplied to the scanning line AZ i from the scanning line WS (i−2) .

図３３は書込み段階において各走査線に供給される書込み用走査信号のタイミングチャートである。同図に示すように、各走査線に供給される書込み用走査信号は、２クロック分のパルス幅を有する波形と、この波形の立ち上がりから４クロック遅れて立ち上がる１クロック分のパルス幅を有する波形とを組み合わせたスタート信号STRを使用して生成され、２クロック分のパルスと４クロック遅れて立ち上がる１クロック分のパルスを組み合わせた信号波形となっている。そして、それぞれ１クロックのシフトレジスタ動作をするようになっている。これにより、最初の２クロック分のパルスにより走査線ＷＳ１の走査信号と走査線ＤＳ１の走査信号とが同時にオンしているタイミングを作ることができる。また、次の１クロック分のパルスにより走査線ＷＳ１の走査信号がオンすると同時に２本前の走査線ＷＳ−２の走査信号（即ち、走査線ＡＺ１の走査信号）がオンするタイミングを作ることができる。これにより、同一の画素回路６に繋がる３種類の走査線から供給される書込み用走査信号により、先ず書込みトランジスタ７と第２のスイッチングトランジスタ２３とがオンされて保持容量Ｃｓの両端に所定の電位が印加され、次に書込みトランジスタ７と第１のスイッチングトランジスタ２２とがオンされて、保持容量Ｃｓに対して所定の電荷が書き込まれる（蓄積される）ことになる。 FIG. 33 is a timing chart of the writing scanning signal supplied to each scanning line in the writing stage. As shown in the figure, the write scanning signal supplied to each scanning line has a waveform having a pulse width of 2 clocks and a waveform having a pulse width of 1 clock that rises with a delay of 4 clocks from the rise of this waveform. The signal waveform is generated by using a start signal STR that is a combination of and a pulse of 2 clocks and a pulse of 1 clock that rises with a delay of 4 clocks. Each shift register operates for one clock. Accordingly, it is possible to create a timing at which the scanning signal of the scanning line WS 1 and the scanning signal of the scanning line DS 1 are simultaneously turned on by the first two clock pulses. Additionally, the following one clock pulse by the scanning signal of the scanning line WS 1 are turned on simultaneously two previous scan signal of the scanning line WS -2 (i.e., the scanning signal of the scanning lines AZ 1) make the timing is turned on be able to. Accordingly, the write scan signal supplied from the three scan lines connected to the same pixel circuit 6, first write transistor 7 and the second switching transistor 23 is turned-on by the holding capacitor C s both ends of a given potential is applied, then the write transistor 7 and is turned on and the first switching transistor 22, so that predetermined charge is written (stored) to the holding capacitor C s.

図３４は読出し段階において各走査線に供給される読出し用走査信号のタイミングチャートである。同図に示すように、各走査線に供給される読出し用走査信号は、１クロック分のパルス幅を有する波形とこの波形の立ち上がりから４クロック遅れて立ち上がる１クロック分のパルス幅を有する波形とを組み合わせたものであり、１クロックのシフトレジスタ動作をするようになっている。これにより、走査線ＷＳ１の走査信号がオンすると同時に２本前の走査線ＷＳ−２の走査信号（即ち、走査線ＡＺ１の走査信号）をオンさせることができ、書込みトランジスタ７と第２のスイッチングトランジスタ２３とを同時にオンさせて保持容量Ｃｓに書き込まれた蓄積容量の読出しを可能としている。 FIG. 34 is a timing chart of the scanning signal for reading supplied to each scanning line in the reading stage. As shown in the figure, the scanning signal for reading supplied to each scanning line has a waveform having a pulse width of one clock and a waveform having a pulse width of one clock that rises with a delay of four clocks from the rise of this waveform. And a shift register operation of 1 clock. Accordingly, when the scanning signal of the scanning line WS 1 are turned on simultaneously two previous scan signal of the scanning line WS -2 (i.e., the scanning signal of the scanning lines AZ 1) can be turned on, the writing transistor 7 and the second The storage transistor written in the storage capacitor Cs can be read by simultaneously turning on the switching transistor 23 of the storage capacitor Cs.

図３５〜図４６は上記第２の実施形態の欠陥検査装置を使用した表示用基板５の欠陥検査において、画素回路６の端子Ａ，Ｂの電位の変化を示した説明図であり、不良モード毎に示している。なお、このとき適用される各信号波形及びその供給タイミングは、図３５（ａ）に示すものである。即ち、リセット段階には、各走査線に１クロックのパルス信号がクロック信号CLKの１周期分シフトして順次供給され、信号線ＳＧｍの電位Vsig、第１のスイッチングトランジスタ２２のドレイン電位Vcc、第２のスイッチングトランジスタ２３のソース電位Viniが共にローレベルに固定される。 FIGS. 35 to 46 are explanatory diagrams showing changes in the potentials of the terminals A and B of the pixel circuit 6 in the defect inspection of the display substrate 5 using the defect inspection apparatus of the second embodiment. Shown for each. Each signal waveform applied at this time and its supply timing are as shown in FIG. That is, the reset phase, the pulse signal of one clock to the respective scanning lines are sequentially supplied with one cycle shift of the clock signal CLK, the potential Vsig of the signal line SG m, drain potential Vcc of the first switching transistor 22, The source potential Vini of the second switching transistor 23 is both fixed at a low level.

また、書込み段階には、各走査線に２クロック分を二分割した２パルスの信号が同時にオンするタイミングが存在するようにロック信号CLKの１周期分シフトして順次供給され、信号線ＳＧｍの電位Vsig、第１のスイッチングトランジスタ２２のドレイン電位Vcc、第２のスイッチングトランジスタ２３のソース電位Viniがそれぞれ所定のハイレベルの電位となるようにされる。 Further, at the writing stage, the lock signal CLK is sequentially supplied by being shifted by one period so that there is a timing at which two pulses of two clocks divided into two are simultaneously turned on in each scanning line, and the signal line SG m The potential Vsig, the drain potential Vcc of the first switching transistor 22, and the source potential Vini of the second switching transistor 23 are set to predetermined high level potentials, respectively.

そして、読出し段階には、各走査線に２クロック分を二分割した２パルスの信号が同時にオンするタイミングが存在するようにロック信号CLKの１周期分シフトして順次供給され、信号線ＳＧｍの電位Vsig、第１のスイッチングトランジスタ２２のドレイン電位Vcc、第２のスイッチングトランジスタ２３のソース電位Viniが共にローレベルに固定される。 Then, in the reading stage, each scanning line is sequentially supplied with a shift of one period of the lock signal CLK so that there is a timing at which two pulses divided into two clocks are simultaneously turned on, and the signal line SG m The potential Vsig, the drain potential Vcc of the first switching transistor 22, and the source potential Vini of the second switching transistor 23 are all fixed at a low level.

なお、上記シミュレーションにおいては、ゲートドライバＩＣ１０の出力をイネーブル信号で制御して各走査線に供給される信号のパルス幅を制御する場合を想定して、２クロック分を二分割した２パルスの信号を用いて行っているが、図３１，３３に示すように２クロック分のパルス幅を有するものであってもよい。   In the above simulation, assuming that the output of the gate driver IC 10 is controlled by an enable signal and the pulse width of the signal supplied to each scanning line is controlled, a two-pulse signal obtained by dividing two clocks into two However, it may have a pulse width of 2 clocks as shown in FIGS.

図３５は表示用基板５に欠陥が無い場合であり、画素回路６の端子Ａ，Ｂに最終的に保持される電位の電位差(VA-VB)により保持容量Ｃｓに電荷が書き込まれる。ここで、例えば、各走査線ＷＳｎ，ＤＳｎ，ＡＺｎにより供給される信号の電位をハイレベルが35V、ローレベルが-5V、第１のスイッチングトランジスタ２２のドレインに供給される電位Vccをハイレベルが30V、ローレベルが0V、第２のスイッチングトランジスタ２３のソースに供給される電位Viniをハイレベルが0V、ローレベルが-3V、信号線ＳＧｍに供給される電位Vsigをハイレベルが20V、ローレベルが0Vとして各端子Ａ，Ｂに最終的に保持される電位をシミュレーションすると、図４７に示すようにVA=8V、VB=-5Vとなる。したがって、画素回路６が無欠陥の場合、保持容量Ｃｓに蓄積される電荷量は、Qs=Cs(VA-VB)=-13Csである。 Figure 35 is a case where there is no defect in the display substrate 5, the terminal A of the pixel circuit 6, the charge in the storage capacitor C s by finally difference between the potential to be retained (VA-VB) to B is written. Here, for example, the potentials of the signals supplied by the scanning lines WS n , DS n , and AZ n are set to the high level of 35 V, the low level of −5 V, and the potential Vcc supplied to the drain of the first switching transistor 22. The high level is 30V, the low level is 0V, the potential Vini supplied to the source of the second switching transistor 23 is 0V, the low level is -3V, and the potential Vsig supplied to the signal line SGm is 20V. When simulating the potential finally held at the terminals A and B when the low level is 0V, VA = 8V and VB = −5V are obtained as shown in FIG. Therefore, when the pixel circuit 6 is defect-free, the amount of charge accumulated in the storage capacitor C s is, Qs = Cs (VA-VB ) = - a 13Cs.

図３６は第１のスイッチングトランジスタ２２のゲートと信号線とが短絡した不良モードの例を示したものである。この場合、上述の無欠陥時と同一の条件でシミュレーションすると、端子Ａには7Vの電位が、端子Ｂには-3Vの電位が保持され、その結果、読み出される蓄積電荷量は10Csとなる。   FIG. 36 shows an example of a failure mode in which the gate of the first switching transistor 22 and the signal line are short-circuited. In this case, if a simulation is performed under the same conditions as in the case of no defect described above, a potential of 7 V is held at the terminal A and a potential of −3 V is held at the terminal B. As a result, the amount of stored charge to be read is 10 Cs.

図３７は第１のスイッチングトランジスタ２２のゲートと第２のスイッチングトランジスタ２３のソースとが短絡した不良モードの例を示したものである。この場合、端子Ａには12Vの電位が、端子Ｂには-3Vの電位が保持され、その結果、読み出される蓄積電荷量は15Csとなる。   FIG. 37 shows an example of a failure mode in which the gate of the first switching transistor 22 and the source of the second switching transistor 23 are short-circuited. In this case, a potential of 12V is held at the terminal A and a potential of −3V is held at the terminal B. As a result, the stored charge amount to be read is 15 Cs.

図３８は第２のスイッチングトランジスタ２３のゲート・ソース間が短絡した不良モードの例を示したものである。この場合、端子Ａには6Vの電位が、端子Ｂには6Vの電位が保持され、その結果、読み出される蓄積電荷量は0となる。   FIG. 38 shows an example of a failure mode in which the gate and source of the second switching transistor 23 are short-circuited. In this case, a potential of 6V is held at the terminal A and a potential of 6V is held at the terminal B, and as a result, the amount of stored charge to be read is zero.

図３９は第２のスイッチングトランジスタ２３のゲートと信号線との間が短絡した不良モードの例を示したものである。この場合、端子Ａには4Vの電位が、端子Ｂには-3Vの電位が保持され、その結果、読み出される蓄積電荷量は7Csとなる。   FIG. 39 shows an example of a failure mode in which the gate of the second switching transistor 23 and the signal line are short-circuited. In this case, a potential of 4V is held at the terminal A and a potential of −3V is held at the terminal B. As a result, the stored charge amount to be read is 7 Cs.

図４０は書込みトランジスタ７のゲートと第１のスイッチングトランジスタ２２のドレインとの間が短絡した不良モードの例を示したものである。この場合、端子Ａには7Vの電位が、端子Ｂには-5Vの電位が保持され、その結果、読み出される蓄積電荷量は12Csとなる。   FIG. 40 shows an example of a failure mode in which the gate of the write transistor 7 and the drain of the first switching transistor 22 are short-circuited. In this case, a potential of 7V is held at the terminal A and a potential of -5V is held at the terminal B. As a result, the stored charge amount to be read is 12Cs.

図４１は書込みトランジスタ７のゲートと第２のスイッチングトランジスタ２３のソースとの間が短絡した不良モードの例を示したものである。この場合、端子Ａには12Vの電位が、端子Ｂには12Vの電位が保持され、その結果、読み出される蓄積電荷量は0となる。   FIG. 41 shows an example of a failure mode in which the gate of the write transistor 7 and the source of the second switching transistor 23 are short-circuited. In this case, a potential of 12V is held at the terminal A and a potential of 12V is held at the terminal B, and as a result, the amount of stored charge to be read is zero.

図４２は書込みトランジスタ７のゲートと信号線との間が短絡した不良モードの例を示したものである。この場合、端子Ａには12Vの電位が、端子Ｂには6Vの電位が保持され、その結果、読み出される蓄積電荷量は18Csとなる。   FIG. 42 shows an example of a failure mode in which the gate of the write transistor 7 and the signal line are short-circuited. In this case, a potential of 12V is held at the terminal A and a potential of 6V is held at the terminal B, and as a result, the amount of accumulated charge to be read is 18 Cs.

図４３は第１のスイッチングトランジスタ２２のゲートと第２のスイッチングトランジスタ２３のゲートとの間が短絡した不良モードの例を示したものである。この場合、端子Ａには10Vの電位が、端子Ｂには-5Vの電位が保持され、その結果、読み出される蓄積電荷量は15Csとなる。   FIG. 43 shows an example of a failure mode in which the gate of the first switching transistor 22 and the gate of the second switching transistor 23 are short-circuited. In this case, the terminal A holds a potential of 10 V and the terminal B holds a potential of -5 V, and as a result, the amount of stored charge to be read is 15 Cs.

図４４は書込みトランジスタ７のゲートと第２のスイッチングトランジスタ２３のゲートとの間が短絡した不良モードの例を示したものである。この場合、端子Ａには10Vの電位が、端子Ｂには-5Vの電位が保持され、その結果、読み出される蓄積電荷量は15Csとなる。   FIG. 44 shows an example of a failure mode in which the gate of the write transistor 7 and the gate of the second switching transistor 23 are short-circuited. In this case, the terminal A holds a potential of 10 V and the terminal B holds a potential of -5 V, and as a result, the amount of stored charge to be read is 15 Cs.

図４５は書込みトランジスタ７のゲートと第１のスイッチングトランジスタ２２のゲートとの間が短絡した不良モードの例を示したものである。この場合、端子Ａには2Vの電位が、端子Ｂには-6Vの電位が保持され、その結果、読み出される蓄積電荷量は8Csとなる。   FIG. 45 shows an example of a failure mode in which the gate of the write transistor 7 and the gate of the first switching transistor 22 are short-circuited. In this case, a potential of 2V is held at the terminal A and a potential of −6V is held at the terminal B. As a result, the stored charge amount to be read is 8 Cs.

そして、上記演算結果は、各不良モードと関連付けて図４６に示すようにテーブル化され、ＬＵＴとして検査装置の制御手段３に保存される。なお、図３６〜４５は、一部の不良モードについて示したものであり、他の不良モードについても同様に蓄積電荷量をシミュレーションして求めることができる。したがって、これら他の不良モードも含めて蓄積電荷量を求め、それらをテーブル（ＬＵＴ）化して保存しておけば、欠陥検査により読み出された蓄積電荷量と上記ＬＵＴとを比較して、所定の許容値内で一致した蓄積電荷量から不良モードを特定することができる。   Then, the calculation results are tabulated as shown in FIG. 46 in association with each failure mode, and are stored in the control means 3 of the inspection apparatus as an LUT. Note that FIGS. 36 to 45 show some defective modes, and the accumulated charge amount can be similarly obtained for other defective modes by simulating. Therefore, if the accumulated charge amount including these other failure modes is obtained and stored in a table (LUT), the accumulated charge amount read by the defect inspection is compared with the LUT, and the predetermined amount is stored. The failure mode can be specified from the accumulated charge amount that is matched within the allowable value.

本発明の第３の実施形態は、図２に示す画素回路６を基板上にマトリクス状に備えた表示装置であって、２種の走査線ＳＷ１〜ＳＷｎ，ＤＳ１〜ＤＳｎを映像表示と同方向に走査しながら、信号線ＳＧ１〜ＳＧｍの電位を所定値に保つと共に、２種の走査線ＳＷ１〜ＳＷｎ，ＤＳ１〜ＤＳｎに所定のリセット用走査信号を供給して書込トランジスタ７をオン駆動し、内部容量（保持容量Ｃｓ及びサブ容量Ｃｓｕｂ）の両端電位を同レベルにして電荷をゼロにリセットし、信号線ＳＧ１〜ＳＧｍに所定電位の書込み信号を供給すると共に、２種の走査線ＳＷ１〜ＳＷｎ，ＤＳ１〜ＤＳｎに、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、２種の走査線ＳＷ１〜ＳＷｎ，ＤＳ１〜ＤＳｎに所定の読出し用走査信号を供給して書込トランジスタ７をオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線ＳＧ１〜ＳＧｍを介して読み出し、読み出された蓄積電荷量に基づいて画素回路６の欠陥の有無の判定をする欠陥検査装置を備えたものである。 The third embodiment of the present invention is a display device in which the pixel circuits 6 shown in FIG. 2 are provided in a matrix on a substrate, and two types of scanning lines SW 1 to SW n and DS 1 to DS n are displayed as images. while scanning the display in the same direction, supplied with keeping the potential of the signal line SG 1 to SG m to a predetermined value, the two scanning lines SW 1 to SW n, the DS 1 to DS n predetermined reset scanning signals Then, the writing transistor 7 is turned on, the potentials at both ends of the internal capacitor (the holding capacitor C s and the sub capacitor C sub ) are set to the same level, the charge is reset to zero, and a predetermined potential is applied to the signal lines SG 1 to SG m . A write signal is supplied, and a predetermined write scan signal is sequentially supplied to the two types of scanning lines SW 1 to SW n and DS 1 to DS n so that there is a timing at which the potential simultaneously becomes a high level. To the internal capacity Accumulated, two scanning lines SW 1 to SW n, the write transistor 7 turns on driving by supplying a scanning signal for a predetermined read DS 1 to DS n, accumulated charge held in the internal volume The apparatus includes a defect inspection device that reads out the quantity via the signal lines SG 1 to SG m and determines the presence or absence of a defect in the pixel circuit 6 based on the read accumulated charge quantity.

また、本発明の第４の実施形態は、図２８に示す画素回路を基板上にマトリクス状に備えた表示装置であって、３種の走査線ＳＷ１〜ＳＷｎ，ＤＳ１〜ＤＳｎ，ＡＺ１〜ＡＺｎを映像表示と同方向に走査しながら、信号線ＳＧ１〜ＳＧｍの電位を所定値に保つと共に、３種の走査線ＳＷ１〜ＳＷｎ，ＤＳ１〜ＤＳｎ，ＡＺ１〜ＡＺｎに所定のリセット用走査信号を供給して書込トランジスタ８及び第２のスイッチングトランジスタ２３を同時にオン駆動し、内部容量（保持容量Ｃｓ）の両端電位を同レベルにして電荷をゼロにリセットし、信号線ＳＧ１〜ＳＧｍに所定電位の書込み信号を供給すると共に、３種の走査線ＳＷ１〜ＳＷｎ，ＤＳ１〜ＤＳｎ，ＡＺ１〜ＡＺｎに、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して上記内部容量に電荷を蓄積し、３種の走査線ＳＷ１〜ＳＷｎ，ＤＳ１〜ＤＳｎ，ＡＺ１〜ＡＺｎに所定の読出し用走査信号を供給して書込トランジスタ７及び第２のスイッチングトランジスタ２３を同時にオン駆動し、上記内部容量に保持されている蓄積電荷量を信号線ＳＧ１〜ＳＧｍを介して読み出し、読み出された蓄積電荷量に基づいて画素回路６の欠陥の有無の判定をする欠陥検査装置を備えたものである。 The fourth embodiment of the present invention is a display device in which the pixel circuit shown in FIG. 28 is provided in a matrix on a substrate, and includes three types of scanning lines SW 1 to SW n , DS 1 to DS n , While scanning AZ 1 to AZ n in the same direction as the video display, the potentials of the signal lines SG 1 to SG m are maintained at predetermined values, and the three types of scanning lines SW 1 to SW n , DS 1 to DS n , AZ are maintained. 1 is supplied to ～AZ n predetermined reset scanning signal simultaneously turns on driving the write transistor 8 and the second switching transistor 23, the charge potential across internal capacitance (holding capacitance C s) in the same level Reset to zero, supply a write signal having a predetermined potential to the signal lines SG 1 to SG m, and apply predetermined signals to the three scanning lines SW 1 to SW n , DS 1 to DS n , and AZ 1 to AZ n respectively. Scan signal for writing Potential is sequentially supplied so that there is a timing at which a high level at the same time to accumulate a charge in the internal volume, three scanning lines SW 1 ~SW n, DS 1 ~DS n, the AZ 1 ~AZ n By supplying a predetermined scanning signal for reading, the writing transistor 7 and the second switching transistor 23 are simultaneously turned on, and the accumulated charge amount held in the internal capacitance is read through the signal lines SG 1 to SG m. A defect inspection device is provided that determines the presence or absence of a defect in the pixel circuit 6 based on the read accumulated charge amount.

上記第３及び第４の実施形態において、上記欠陥検査装置は、画素回路６の不良モードが有機ＥＬ素子の輝度を低下させるものであるとき、有機ＥＬ素子に対応するデータ信号のレベルを上げて該有機ＥＬ素子の輝度を上げるように制御するようになっている。これにより、表示装置に欠陥部の輝度の低下を補償して均一な表示をさせることができる。   In the third and fourth embodiments, the defect inspection apparatus increases the level of the data signal corresponding to the organic EL element when the failure mode of the pixel circuit 6 reduces the luminance of the organic EL element. Control is performed to increase the luminance of the organic EL element. As a result, the display device can compensate for a decrease in the luminance of the defective portion and display a uniform display.

なお、以上の説明においては、表示用基板が有機ＥＬ表示用基板５である場合について述べたが、本発明はこれに限られず、液晶表示用基板等、電気光学素子の輝度がデータ信号に応じて変化するものであれば如何なるものであってもよい。   In the above description, the case where the display substrate is the organic EL display substrate 5 has been described. However, the present invention is not limited to this, and the luminance of the electro-optical element such as a liquid crystal display substrate corresponds to the data signal. As long as it changes, it may be anything.

本発明による表示用基板の欠陥検査装置の第１の実施形態を示すブロック図である。1 is a block diagram showing a first embodiment of a display substrate defect inspection apparatus according to the present invention; FIG. 上記第１の実施形態において使用される表示用基板の画素回路の一構成例を示すブロック図である。It is a block diagram which shows the example of 1 structure of the pixel circuit of the display substrate used in the said 1st Embodiment. 上記欠陥検査装置に適用される走査信号及び書込み信号の例を示すタイミングチャートで、（ａ）は順方向走査時、（ｂ）は逆方向走査時のタイミングチャートである。5 is a timing chart showing examples of scanning signals and writing signals applied to the defect inspection apparatus, where (a) is a timing chart during forward scanning and (b) is a timing chart during backward scanning. 上記第１の実施形態の欠陥検査装置を使用して行なう欠陥検査方法の手順を示すフローチャートである。It is a flowchart which shows the procedure of the defect inspection method performed using the defect inspection apparatus of the said 1st Embodiment. 無欠陥の表示用基板の順方向走査による検査において、保持容量及びサブ容量の両端電位の変化を示す説明図である。It is explanatory drawing which shows the change of the both-ends potential of a storage capacity | capacitance and a subcapacitance in the test | inspection by the forward scan of a defect-free display board | substrate. 無欠陥の表示用基板の逆方向走査による検査において、保持容量及びサブ容量の両端電位の変化を示す説明図である。It is explanatory drawing which shows the change of the both-ends potential of a storage capacity | capacitance and a sub capacity | capacitance in the test | inspection by reverse scanning of a defect-free display substrate. 上記第１の実施形態に適用される表示用基板の信号線ＳＧｍと走査線ＤＳｎとの間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。In defective mode between the short-circuited between the signal line SG m of the display substrate that is applied to the first embodiment and the scanning line DS n, explanation showing changes in potential across the holding capacitor and the sub-volume by forward scan FIG. 上記第１の実施形態に適用される表示用基板の信号線ＳＧｍと走査線ＤＳ（ｎ−１）との間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。In the failure mode in which the signal line SG m and the scanning line DS (n−1) of the display substrate applied to the first embodiment are short-circuited, the potentials at both ends of the storage capacitor and the sub-capacitance by the forward scanning are It is explanatory drawing which shows a change. 上記第１の実施形態に適用される表示用基板の信号線ＳＧｍと走査線ＷＳｍとの間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図であり、書込み信号により書込みトランジスタがオンする場合を示している。Description showing changes in both-end potentials of the storage capacitor and the sub-capacitance due to the forward scanning in the failure mode in which the signal line SG m and the scanning line WS m of the display substrate applied to the first embodiment are short-circuited. It is a figure and shows the case where a write transistor is turned on by a write signal. 上記第１の実施形態に適用される表示用基板の信号線ＳＧｍと走査線ＷＳｍとの間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図であり、書込み信号により書込みトランジスタがオンしない場合を示している。Description showing changes in both-end potentials of the storage capacitor and the sub-capacitance due to the forward scanning in the failure mode in which the signal line SG m and the scanning line WS m of the display substrate applied to the first embodiment are short-circuited. It is a figure and shows the case where a write transistor is not turned on by a write signal. 上記第１の実施形態に適用される表示用基板の走査線ＷＳｎと走査線ＤＳｎとの間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図であり、電源電圧で書込みトランジスタがオンする場合を示している。Description showing changes in both-end potentials of the storage capacitor and the sub-capacitance due to the forward scanning in the failure mode in which the scanning line WS n and the scanning line DS n of the display substrate applied to the first embodiment are short-circuited. It is a figure and the case where a writing transistor turns on with a power supply voltage is shown. 上記第１の実施形態に適用される表示用基板の走査線ＷＳｎと走査線ＤＳ（ｎ−１）との間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図であり、電源電圧で書込みトランジスタがオンする場合を示している。In the failure mode in which the scanning line WS n and the scanning line DS (n−1) of the display substrate applied to the first embodiment are short-circuited, the potentials at both ends of the storage capacitor and the sub capacitor by the forward scanning It is explanatory drawing which shows a change, and has shown the case where a writing transistor turns on with a power supply voltage. 上記第１の実施形態に適用される表示用基板の走査線ＤＳｎと走査線ＤＳ（ｎ−１）との間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。In the failure mode in which the scanning line DS n and the scanning line DS (n−1) of the display substrate applied to the first embodiment are short-circuited, the potentials of both ends of the storage capacitor and the sub capacitor by the forward scanning are It is explanatory drawing which shows a change. 上記第１の実施形態に適用される表示用基板の書込みトランジスタのゲート・ソース間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。FIG. 7 is an explanatory diagram showing changes in potentials at both ends of a storage capacitor and a sub capacitor due to forward scanning in a failure mode in which a gate and a source of a writing transistor of a display substrate applied to the first embodiment are short-circuited. 上記第１の実施形態に適用される表示用基板の書込みトランジスタのソース・ドレイン間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。FIG. 5 is an explanatory diagram showing changes in potentials at both ends of a storage capacitor and a sub capacitor due to forward scanning in a failure mode in which a source and a drain of a writing transistor of a display substrate applied to the first embodiment are short-circuited. 上記第１の実施形態に適用される表示用基板の画素トランジスタのゲート・ソース間が短絡した不良モード、又は保持容量がリークした不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。In the failure mode in which the gate and the source of the pixel transistor of the display substrate applied to the first embodiment are short-circuited or in the failure mode in which the storage capacitor leaks, the potentials at both ends of the storage capacitor and the sub-capacitor by forward scanning are It is explanatory drawing which shows a change. 上記第１の実施形態に適用される表示用基板の画素トランジスタのゲート・ドレイン間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。FIG. 7 is an explanatory diagram showing changes in potentials at both ends of a storage capacitor and a sub-capacitance due to forward scanning in a failure mode in which a gate transistor and a drain of a pixel transistor of a display substrate applied to the first embodiment are short-circuited. 上記第１の実施形態に適用される表示用基板の画素トランジスタのドレイン・ソース間が短絡した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。FIG. 6 is an explanatory diagram showing changes in potentials at both ends of a storage capacitor and a sub-capacitance due to forward scanning in a failure mode in which a drain and a source of a pixel transistor of a display substrate applied to the first embodiment are short-circuited. 上記第１の実施形態に適用される表示用基板の信号線ＳＧｍと書込みトランジスタのドレインとの間が開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。A defect mode while is opened with the drain signal line SG m and the write transistor of the display substrate that is applied to the first embodiment, explanation showing changes in potential across the holding capacitor and the sub-volume by forward scan FIG. 上記第１の実施形態に適用される表示用基板の走査線ＷＳｍ又は書込みトランジスタが開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。FIG. 6 is an explanatory diagram showing changes in potentials at both ends of a storage capacitor and a sub capacitor due to forward scanning in a failure mode in which a scanning line WS m or a writing transistor of a display substrate applied to the first embodiment is opened. 上記第１の実施形態に適用される表示用基板の走査線ＤＳｎ又は画素トランジスタが開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。In the first embodiment the applied defect mode scanning lines DS n or the pixel transistor is open for display substrate of an explanatory view showing changes in potential across the holding capacitor and the sub-volume by forward scan. 上記第１の実施形態に適用される表示用基板の走査線ＤＳ（ｎ−１）とサブ容量との間が開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。In the defective mode in which the space between the scanning line DS (n−1) of the display substrate and the sub-capacitor applied to the first embodiment is opened, changes in the potentials at both ends of the storage capacitor and the sub-capacitance due to the forward scanning are performed. It is explanatory drawing shown. 上記第１の実施形態に適用される表示用基板のサブ容量が開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。FIG. 6 is an explanatory diagram showing changes in potentials at both ends of a storage capacitor and a sub-capacitance due to forward scanning in a failure mode in which the sub-capacitance of the display substrate applied to the first embodiment is opened. 上記第１の実施形態に適用される表示用基板のサブ容量がリークした不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。FIG. 6 is an explanatory diagram showing changes in potentials at both ends of a storage capacitor and a sub-capacitance due to forward scanning in a failure mode in which a sub-capacitance of a display substrate applied to the first embodiment leaks. 上記第１の実施形態に適用される表示用基板の保持容量が開放した不良モードにおいて、順方向走査による保持容量及びサブ容量の両端電位の変化を示す説明図である。FIG. 6 is an explanatory diagram showing changes in potentials at both ends of a storage capacitor and a sub-capacitance due to forward scanning in a failure mode in which a storage capacitor of a display substrate applied to the first embodiment is opened. 上記第１の実施形態における欠陥の有無の判定及び不良フォードの特定に使用するルックアップテーブルである。It is a look-up table used for determination of the presence or absence of a defect and identification of a defective Ford in the first embodiment. 本発明による表示用基板の欠陥検査装置の第２の実施形態を示すブロック図である。It is a block diagram which shows 2nd Embodiment of the defect inspection apparatus of the display board | substrate by this invention. 上記第２の実施形態において使用される表示用基板の画素回路の一構成例を示すブロック図である。It is a block diagram which shows one structural example of the pixel circuit of the display substrate used in the said 2nd Embodiment. 走査線ＷＳｎの走査信号を用いて走査線ＡＺｎの走査信号を生成する回路の一構成例を示すブロック図である。Using a scanning signal of the scanning line WS n is a block diagram showing a configuration example of a circuit for generating a scan signal of the scan line AZ n. 上記第２の実施形態においてリセット段階に適用されるリセット用走査信号の一構成例を示すタイミングチャートである。It is a timing chart which shows one structural example of the scanning signal for reset applied to the reset stage in the said 2nd Embodiment. 上記第２の実施形態において書込み段階に適用される書込み用走査信号の一構成例を示すタイミングチャートである。It is a timing chart which shows one structural example of the scanning signal for a writing applied to the writing step in the said 2nd Embodiment. 上記第２の実施形態においてリセット段階に適用されるリセット用走査信号の他の構成例を示すタイミングチャートである。It is a timing chart which shows the other structural example of the scanning signal for reset applied to the reset stage in the said 2nd Embodiment. 上記第２の実施形態において書込み段階に適用される書込み用走査信号の他の構成例を示すタイミングチャートである。It is a timing chart which shows the other structural example of the scanning signal for a writing applied to the writing step in the said 2nd Embodiment. 上記第２の実施形態において読出し段階に適用される読出し用走査信号の一構成例を示すタイミングチャートである。10 is a timing chart illustrating an example of a configuration of a scanning signal for reading applied to a reading stage in the second embodiment. 上記第２の実施形態に適用される表示用基板の検査において、無欠陥時の保持容量の両端電位の変化を示す説明図である。It is explanatory drawing which shows the change of the both-ends potential of the storage capacity at the time of a defect-free in the test | inspection of the display substrate applied to the said 2nd Embodiment. 上記第２の実施形態に適用される表示用基板の第１のスイッチングトランジスタのゲートと信号線とが短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。It is explanatory drawing which shows the change of the electric potential of both ends of the storage capacity by forward scanning in the failure mode in which the gate and signal line of the first switching transistor of the display substrate applied to the second embodiment are short-circuited. 上記第２の実施形態に適用される表示用基板の第１のスイッチングトランジスタのゲートと第２のスイッチングトランジスタのソースとが短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。FIG. 6 shows a change in potential at both ends of the storage capacitor due to forward scanning in a failure mode in which the gate of the first switching transistor and the source of the second switching transistor of the display substrate applied to the second embodiment are short-circuited. It is explanatory drawing. 第２のスイッチングトランジスタのゲート・ソース間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。It is explanatory drawing which shows the change of the electric potential of both ends of the storage capacity by forward scanning in the failure mode where the gate and source of the second switching transistor are short-circuited. 上記第２の実施形態に適用される表示用基板の第２のスイッチングトランジスタ２３のゲートと信号線との間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。Explanatory drawing which shows the change of the both-ends potential of the storage capacity by forward scanning in the failure mode in which the gate and the signal line of the second switching transistor 23 of the display substrate applied to the second embodiment are short-circuited. It is. 上記第２の実施形態に適用される表示用基板の書込みトランジスタのゲートと第１のスイッチングトランジスタのドレインとの間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。Explanation of change in potential of both ends of the storage capacitor due to forward scanning in a failure mode in which the gate of the writing transistor and the drain of the first switching transistor of the display substrate applied to the second embodiment are short-circuited FIG. 上記第２の実施形態に適用される表示用基板の書込みトランジスタのゲートと第２のスイッチングトランジスタのソースとの間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。Explanation of change in potential between both ends of the storage capacitor due to forward scanning in a failure mode in which the gate of the writing transistor and the source of the second switching transistor of the display substrate applied to the second embodiment are short-circuited FIG. 上記第２の実施形態に適用される表示用基板の書込みトランジスタのゲートと信号線との間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。It is explanatory drawing which shows the change of the electric potential of both ends of the storage capacity by a forward scan in the failure mode in which the gate and signal line of the writing transistor of the display substrate applied to the second embodiment are short-circuited. 上記第２の実施形態に適用される表示用基板の第１のスイッチングトランジスタのゲートと第２のスイッチングトランジスタのゲートとの間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。In the failure mode in which the gate of the first switching transistor and the gate of the second switching transistor of the display substrate applied to the second embodiment are short-circuited, the change in the potential across the storage capacitor due to the forward scanning It is explanatory drawing which shows. 上記第２の実施形態に適用される表示用基板の書込みトランジスタのゲートと第２のスイッチングトランジスタのゲートとの間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。Explanation of change in potential at both ends of the storage capacitor due to forward scanning in a failure mode in which the gate of the writing transistor and the gate of the second switching transistor of the display substrate applied to the second embodiment are short-circuited FIG. 上記第２の実施形態に適用される表示用基板の書込みトランジスタのゲートと第１のスイッチングトランジスタのゲートとの間が短絡した不良モードにおいて、順方向走査による保持容量の両端電位の変化を示す説明図である。Explanation of change in potential across the storage capacitor due to forward scanning in a failure mode in which the gate of the writing transistor and the gate of the first switching transistor of the display substrate applied to the second embodiment are short-circuited FIG. 上記第２の実施形態における欠陥の有無の判定及び不良フォードの特定に使用するルックアップテーブルである。It is the look-up table used for determination of the presence or absence of a defect in the said 2nd Embodiment, and identification of defective Ford.

符号の説明Explanation of symbols

１…走査手段
２…書込み読出し手段
３…制御手段
５…有機ＥＬ表示用基板
６…画素回路
７…書込みトランジスタ
８…画素トランジスタ
２２…第１のスイッチングトランジスタ
２３…第２のスイッチングトランジスタ（スイッチングトランジスタ）
ＷＳ１〜ＷＳｎ，ＤＳ１〜ＤＳｎ，ＡＺ１〜ＡＺｎ…走査線
ＳＧ１〜ＳＧｍ…信号線
Ｃｓ…保持容量（内部容量）
Ｃｓｕｂ…サブ容量（内部容量） DESCRIPTION OF SYMBOLS 1 ... Scanning means 2 ... Write-out reading means 3 ... Control means 5 ... Organic EL display substrate 6 ... Pixel circuit 7 ... Write transistor 8 ... Pixel transistor 22 ... 1st switching transistor 23 ... 2nd switching transistor (switching transistor)
WS 1 to WS n , DS 1 to DS n , AZ 1 to AZ n ... Scanning line SG 1 to SG m ... Signal line C s ... holding capacity (internal capacity)
C sub ... sub capacity (internal capacity)

Claims (16)

複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査方法であって、
前記複数種の走査線を映像表示と同方向に走査しながら、
前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットするリセット段階と、
前記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積する書込み段階と、
前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出す読出し段階と、
前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする判定段階と、
を行うことを特徴とする表示用基板の欠陥検査方法。 A pixel transistor that is disposed at an intersection between a plurality of types of scanning lines and signal lines and that drives an electro-optic element whose luminance changes according to a data signal, and is connected between the signal lines and the pixel transistors. A pixel circuit having a writing transistor driven by one of the scanning lines of the kind and an internal capacitor connected between the pixel transistor and a connection end of the writing transistor and a fixed potential is provided in a matrix. A display substrate defect inspection method,
While scanning the plurality of types of scanning lines in the same direction as the video display,
The potential of the signal line is kept at a predetermined value, and a predetermined reset scanning signal is supplied to the plurality of types of scanning lines to turn on the writing transistor, so that the potentials at both ends of the internal capacitor are set to the same level. Reset phase to reset to zero,
A write signal having a predetermined potential is supplied to the signal line, and a predetermined write scan signal is sequentially supplied to the plurality of types of scanning lines so that there is a timing at which the potential simultaneously becomes a high level. A writing stage for accumulating charge in the capacitor;
A read step of supplying a predetermined readout scanning signal to the plurality of types of scanning lines to drive the write transistor on, and reading out the accumulated charge amount held in the internal capacitor via the signal line;
A determination step of determining whether there is a defect in the pixel circuit based on the read accumulated charge amount;
A defect inspection method for a display substrate, characterized in that: 前記リセット段階、書込み段階、読出し段階、判定段階の各段階を実行した後に、前記複数種の走査線を映像表示と逆方向に走査しながら、前記各段階を再度実行することを特徴とする請求項１記載の表示用基板の欠陥検査方法。   The step is performed again after the reset step, the write step, the read step, and the determination step are performed while the plurality of types of scanning lines are scanned in a direction opposite to the video display. Item 3. A display substrate defect inspection method according to Item 1. 前記リセット段階及び読出し段階においては、前記複数種の走査線のうち前記書込みトランジスタを駆動する走査線のみに走査信号を出力することを特徴とする請求項１記載の表示用基板の欠陥検査方法。   2. The display substrate defect inspection method according to claim 1, wherein, in the reset stage and the read stage, a scanning signal is output only to a scanning line that drives the write transistor among the plurality of types of scanning lines. 複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査方法であって、
前記複数種の走査線を映像表示と同方向に走査しながら、
前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットするリセット段階と、
前記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積する書込み段階と、
前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出す読出し段階と、
前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする判定段階と、
を行うことを特徴とする表示用基板の欠陥検査方法。 A pixel transistor that is disposed at an intersection between a plurality of types of scanning lines and signal lines and that drives an electro-optic element whose luminance changes according to a data signal, and is connected between the signal lines and the pixel transistors. A writing transistor driven by one scanning line among the scanning lines; a switching transistor connected between the pixel transistor and a fixed potential and driven by another scanning line among the plurality of scanning lines; A display substrate defect inspection method comprising a pixel circuit having a matrix circuit connected between a connection end of the pixel transistor and the write transistor and an internal capacitor connected between the connection end of the pixel transistor and the switching transistor,
While scanning the plurality of types of scanning lines in the same direction as the video display,
The potential of the signal line is kept at a predetermined value, and a predetermined reset scanning signal is supplied to the plurality of types of scanning lines to simultaneously turn on the write transistor and the switching transistor, so that the potentials at both ends of the internal capacitor are the same. Resetting the level to reset the charge to zero, and
A write signal having a predetermined potential is supplied to the signal line, and a predetermined write scan signal is sequentially supplied to the plurality of types of scanning lines so that there is a timing at which the potential simultaneously becomes a high level. A writing stage for accumulating charge in the capacitor;
A read signal for supplying a predetermined read signal is supplied to the plurality of types of scan lines to simultaneously turn on the write transistor and the switching transistor, and the read-out amount stored in the internal capacitor is read out via the signal line. Stages,
A determination step of determining whether there is a defect in the pixel circuit based on the read accumulated charge amount;
A defect inspection method for a display substrate, characterized in that: 前記スイッチングトランジスタを駆動する走査線の走査信号は、前記書込みトランジスタを駆動する走査線の走査信号とイネーブル信号とを論理演算して生成されることを特徴とする請求項４記載の表示用基板の欠陥検査方法。   5. The display substrate according to claim 4, wherein the scanning signal for the scanning line for driving the switching transistor is generated by performing a logical operation on the scanning signal for the scanning line for driving the write transistor and an enable signal. Defect inspection method. 前記スイッチングトランジスタを駆動する走査線は、前記書込みトランジスタを駆動する走査線のｎ本前の走査線に接続されていることを特徴とする請求項４記載の表示用基板の欠陥検査方法。   5. The defect inspection method for a display substrate according to claim 4, wherein the scanning line for driving the switching transistor is connected to the scanning line n lines before the scanning line for driving the write transistor. 前記電気光学素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１又は４記載の表示用基板の欠陥検査方法。   The display substrate defect inspection method according to claim 1, wherein the electro-optic element is an organic electroluminescence element. 前記判定段階は、前記読み出された蓄積電荷量を、無欠陥及び各種不良モードとそれらに対応する蓄積電荷量とを予め関連付けて記憶された参照テーブルと比較して欠陥の有無の判定及び不良モードの特定をすることを特徴とする請求項１又は４記載の表示用基板の欠陥検査方法。   In the determination step, the read accumulated charge amount is compared with a reference table stored in advance in association with the defect-free and various defect modes and the corresponding accumulated charge amounts, and the presence / absence of defect is determined. 5. The display substrate defect inspection method according to claim 1, wherein a mode is specified. 複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査装置であって、
前記複数種の走査線を映像表示と同方向又は逆方向に走査すると共に、前記複数種の走査線に対して、リセット段階に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動する走査手段と、
リセット段階に前記信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して前記内部容量に電荷を保持させる共に、読出し段階に前記内部容量に保持されている蓄積電荷量を前記信号線を介して検出する書込み読出し手段と、
前記各構成要素の駆動を制御する共に、前記書込み読出し手段で読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする制御手段と、
を備えたことを特徴とする表示用基板の欠陥検査装置。 A pixel transistor that is disposed at an intersection between a plurality of types of scanning lines and signal lines and that drives an electro-optic element whose luminance changes according to a data signal, and is connected between the signal lines and the pixel transistors. A pixel circuit having a writing transistor driven by one of the scanning lines of the kind and an internal capacitor connected between the pixel transistor and a connection end of the writing transistor and a fixed potential is provided in a matrix. A defect inspection apparatus for a display substrate,
The plurality of types of scanning lines are scanned in the same direction or in the opposite direction to the video display, and a predetermined reset scanning signal is supplied to the plurality of types of scanning lines in a reset stage to drive the writing transistor on. Then, a predetermined scanning signal is sequentially supplied so that there is a timing when the potential simultaneously becomes a high level in the writing stage, and a predetermined scanning signal is supplied in the reading stage to turn on the writing transistor. Scanning means for driving;
In the reset stage, the potential of the signal line is kept at a predetermined value, and in the write stage, a write signal having a predetermined potential is supplied to hold the charge in the internal capacitor, and the stored charge amount held in the internal capacitor in the read stage Writing / reading means for detecting via the signal line;
Control means for controlling the driving of each of the constituent elements, and for determining the presence or absence of a defect in the pixel circuit based on the accumulated charge amount read by the writing and reading means;
A defect inspection apparatus for a display substrate, comprising: 複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路をマトリクス状に備えた表示用基板の欠陥検査装置であって、
前記複数種の走査線を映像表示と同方向に走査すると共に、前記複数種の走査線に対して、リセット段階に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、書込み段階にそれぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給し、読出し段階に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動する走査手段と、
リセット段階に前記信号線の電位を所定値に保ち、書込み段階に所定電位の書込み信号を供給して前記内部容量に電荷を保持させる共に、読出し段階に前記内部容量に保持されている蓄積電荷量を前記信号線を介して検出する書込み読出し手段と、
前記各構成要素の駆動を制御する共に、前記書込み読出し手段で読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする制御手段と、
を備えたことを特徴とする表示用基板の欠陥検査装置。 A pixel transistor that is disposed at an intersection between a plurality of types of scanning lines and signal lines and that drives an electro-optic element whose luminance changes according to a data signal, and is connected between the signal lines and the pixel transistors. A writing transistor driven by one scanning line among the scanning lines; a switching transistor connected between the pixel transistor and a fixed potential and driven by another scanning line among the plurality of scanning lines; A display substrate defect inspection apparatus comprising a pixel circuit having a matrix circuit connected between a connection end of the pixel transistor and the write transistor and an internal capacitance connected between the connection end of the pixel transistor and the switching transistor,
The plurality of types of scanning lines are scanned in the same direction as the video display, and a predetermined reset scanning signal is supplied to the plurality of types of scanning lines at a reset stage to simultaneously turn on the writing transistor and the switching transistor. And sequentially supplying a predetermined scanning signal for writing so that there is a timing at which the potential simultaneously becomes a high level in the writing stage, and supplying a predetermined scanning signal for reading in the reading stage. Scanning means for simultaneously driving the switching transistors on;
In the reset stage, the potential of the signal line is kept at a predetermined value, and in the write stage, a write signal having a predetermined potential is supplied to hold the charge in the internal capacitor, and the stored charge amount held in the internal capacitor in the read stage Writing / reading means for detecting via the signal line;
Control means for controlling the driving of each of the constituent elements, and for determining the presence or absence of a defect in the pixel circuit based on the accumulated charge amount read by the writing and reading means;
A defect inspection apparatus for a display substrate, comprising: 前記制御手段は、無欠陥及び各種不良モードとそれらに対応する蓄積電荷量とを関連付けた参照テーブルを予め記憶する記憶部を備え、該参照テーブルの蓄積電荷量と前記書込み読出し手段により読み出された蓄積電荷量とを比較して欠陥の有無の判定及び不良モードの特定をすることを特徴とする請求項９又は１０記載の表示用基板の欠陥検査装置。   The control unit includes a storage unit that stores in advance a reference table in which the defect-free and various failure modes are associated with the stored charge amount corresponding thereto, and the stored charge amount of the reference table is read by the writing / reading unit. 11. The display substrate defect inspection apparatus according to claim 9, wherein the stored charge amount is compared to determine the presence or absence of a defect and to specify a failure mode. 前記電気光学素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項９又は１０記載の表示用基板の欠陥検査装置。   11. The display substrate defect inspection apparatus according to claim 9, wherein the electro-optical element is an organic electroluminescence element. 複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と固定電位との間に接続した内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置であって、
前記複数種の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットし、記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積し、前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタをオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出し、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする欠陥検査装置を備えたことを特徴とする表示装置。 A pixel transistor that is disposed at an intersection between a plurality of types of scanning lines and signal lines and that drives an electro-optic element whose luminance changes according to a data signal, and is connected between the signal lines and the pixel transistors. A pixel circuit comprising a writing transistor driven by one scanning line of the scanning lines, and an internal capacitor connected between the pixel transistor and a connection end of the writing transistor and a fixed potential on a substrate. A display device for
While scanning the plurality of types of scanning lines in the same direction as the video display, the potential of the signal lines is maintained at a predetermined value, and a predetermined reset scanning signal is supplied to the plurality of types of scanning lines to thereby write the write transistor. Is turned on, the potentials at both ends of the internal capacitor are set to the same level, the charge is reset to zero, a write signal having a predetermined potential is supplied to the signal lines, and each of the plurality of types of scanning lines has a predetermined write address. The scanning signals are sequentially supplied so that there is a timing at which the potentials simultaneously become high levels, charges are accumulated in the internal capacitors, and predetermined scanning signals are supplied to the plurality of types of scanning lines to perform the writing. The transistor is turned on, the amount of accumulated charge held in the internal capacitor is read through the signal line, and the presence or absence of a defect in the pixel circuit is determined based on the read amount of accumulated charge. Display apparatus comprising the Recessed inspection device. 複数種の走査線と信号線との交差部分に配設され、データ信号に応じて輝度が変化する電気光学素子を駆動する画素トランジスタと、前記信号線と画素トランジスタとの間に接続し前記複数種の走査線のうち一の走査線によって駆動される書込みトランジスタと、前記画素トランジスタと固定電位との間に接続し前記複数種の走査線のうち他の走査線によって駆動されるスイッチングトランジスタと、前記画素トランジスタ及び書込みトランジスタの接続端と前記画素トランジスタ及びスイッチングトランジスタの接続端との間に接続した内部容量とを具備した画素回路を基板上にマトリクス状に備えた表示装置であって、
前記複数種の走査線を映像表示と同方向に走査しながら、前記信号線の電位を所定値に保つと共に、前記複数種の走査線に所定のリセット用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量の両端電位を同レベルにして電荷をゼロにリセットし、前記信号線に所定電位の書込み信号を供給すると共に、前記複数種の走査線に、それぞれ所定の書込み用走査信号をその電位が同時にハイレベルとなるタイミングが存在するように順次供給して前記内部容量に電荷を蓄積し、前記複数種の走査線に所定の読出し用走査信号を供給して前記書込トランジスタ及びスイッチングトランジスタを同時にオン駆動し、前記内部容量に保持されている蓄積電荷量を前記信号線を介して読み出し、前記読み出された蓄積電荷量に基づいて前記画素回路の欠陥の有無の判定をする欠陥検査装置を備えたことを特徴とする表示装置。 A pixel transistor that is disposed at an intersection between a plurality of types of scanning lines and signal lines and that drives an electro-optic element whose luminance changes according to a data signal, and is connected between the signal lines and the pixel transistors. A writing transistor driven by one scanning line among the scanning lines; a switching transistor connected between the pixel transistor and a fixed potential and driven by another scanning line among the plurality of scanning lines; A display device comprising a pixel circuit having a matrix circuit on a substrate, the pixel circuit having an internal capacitor connected between a connection end of the pixel transistor and the write transistor and a connection end of the pixel transistor and the switching transistor,
While scanning the plurality of types of scanning lines in the same direction as the video display, the potential of the signal lines is maintained at a predetermined value, and a predetermined reset scanning signal is supplied to the plurality of types of scanning lines to thereby write the write transistor. And the switching transistor are simultaneously turned on, the electric potentials at both ends of the internal capacitor are set to the same level, the electric charge is reset to zero, a write signal having a predetermined electric potential is supplied to the signal line, and A predetermined write scan signal is sequentially supplied so that there is a timing at which the potential simultaneously becomes a high level, charges are accumulated in the internal capacitor, and a predetermined read scan signal is supplied to the plurality of types of scan lines. The write transistor and the switching transistor are simultaneously turned on, and the accumulated charge held in the internal capacitor is read through the signal line. Display apparatus comprising the defect inspection apparatus for the determination of the presence or absence of a defect of the pixel circuit based on the read accumulated charge amount. 前記欠陥検査装置は、前記画素回路の不良モードが前記電気光学素子の輝度を低下させるものであるとき、前記電気光学素子に対応するデータ信号のレベルを上げて該電気光学素子の輝度を上げるように制御することを特徴とする請求項１３又は１４記載の表示装置。   The defect inspection apparatus increases the level of the data signal corresponding to the electro-optical element to increase the luminance of the electro-optical element when the defective mode of the pixel circuit reduces the luminance of the electro-optical element. The display device according to claim 13 or 14, wherein the display device is controlled as follows. 前記電気光学素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１３又は１４記載の表示装置。   The display device according to claim 13, wherein the electro-optical element is an organic electroluminescence element.
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