JP2008204555A

JP2008204555A - Semiconductor device and inspecting method of semiconductor device

Info

Publication number: JP2008204555A
Application number: JP2007040111A
Authority: JP
Inventors: Yoshihiko Sumimoto; 善彦住本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-02-21
Filing date: 2007-02-21
Publication date: 2008-09-04

Abstract

<P>PROBLEM TO BE SOLVED: To reduce an inspecting time of a semiconductor device with a plurality of semiconductor storage devices mounted thereon. <P>SOLUTION: The semiconductor device with the plurality of semiconductor storage devices mounted thereon for using test input data for inspection having a bit length of the divided data bit width, and the inspecting method thereof are constituted so that memory selection signals can be enabled for the all of the semiconductor storage devices or the arbitrary plurality of semiconductor storage devices, to write the plurality of semiconductor storage device simultaneously by one write operation. Further, test output data having the bit length of the divided data bit width, are read out simultaneously from the plurality of semiconductor storage devices to decide the quality by comparing these data. By such constitution, the time required for reading/writing the test data is shortened, and the inspecting time of the semiconductor device is reduced. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明はＤＲＡＭ（ダイナミックランダムアクセスメモリ）などのような大容量メモリとロジックとを同一のチップ内に混載してなる半導体装置、およびその検査方法に関する。 The present invention relates to a semiconductor device in which a large-capacity memory such as a DRAM (Dynamic Random Access Memory) and a logic are mounted together in the same chip, and an inspection method thereof.

半導体集積回路装置の高密度化や高集積化の要求から、複数の機能ブロックを単一のチップ内に集積した構成のシステムＬＳＩが進展してきており、ＤＲＡＭなどのような大容量メモリとロジックとを同一のチップ内に混載してなる混載ＬＳＩも多くなってきている。ＤＲＡＭ混載ＬＳＩなどにおいては、混載の特徴を活かし多ビットバス幅でのデータアクセスを可能にし、性能の向上を行っている。 Due to demands for higher density and higher integration of semiconductor integrated circuit devices, system LSIs having a configuration in which a plurality of functional blocks are integrated in a single chip have been developed. There is also an increasing number of embedded LSIs that are embedded in the same chip. In DRAM-embedded LSIs and the like, the multi-bit bus width is made accessible by taking advantage of the features of the embedded, and performance is improved.

しかしながら、混載ＬＳＩにおいてＤＲＡＭなどのメモリアレイを単体検査する場合、メモリアレイを構成するメモリブロックへ直接多ビットバス幅でのデータの入出力を行うための端子数が不足することが多いため、通常は、数ビットのデータ入出力端子を使って前記数ビットにメモリブロックを分割して順番に全領域のメモリ検査を行う。 However, when a single memory array such as a DRAM is inspected in a mixed LSI, the number of terminals for directly inputting / outputting data with a multi-bit bus width to a memory block constituting the memory array is often insufficient. Uses a data input / output terminal of several bits to divide the memory block into the several bits and inspect the memory in all areas in order.

また、混載ＬＳＩに複数のメモリアレイを搭載した場合、通常メモリアレイ毎に順番に検査を行う。
以下、図１０，図１１，図１２を用いて従来の半導体装置およびその検査方法について説明する。 When a plurality of memory arrays are mounted on the embedded LSI, the inspection is performed in order for each normal memory array.
Hereinafter, a conventional semiconductor device and its inspection method will be described with reference to FIGS.

図１０は従来の半導体記憶装置が搭載される半導体装置のブロック図を示している。
図１０において、１は本発明に係る半導体装置、２はロジック部、３−１及び３−２及び３−ｎはｎ個の半導体記憶装置を示す。ｎ個の半導体記憶装置３−１、３−２、３−ｎには、それぞれメモリアレイ４とそれを制御する制御回路部５及び、通常動作時にロジック部２とデータのやり取りを行い、テスト動作時に外部端子とデータのやり取りを行い、メモリアレイ４にデータを入出力するデータ入出力回路部６で構成されている。 FIG. 10 is a block diagram of a semiconductor device on which a conventional semiconductor memory device is mounted.
In FIG. 10, 1 is a semiconductor device according to the present invention, 2 is a logic section, 3-1, 3-2 and 3-n are n semiconductor memory devices. Each of the n semiconductor memory devices 3-1, 3-2, and 3-n performs a test operation by exchanging data with the memory array 4, the control circuit unit 5 that controls the memory array 4, and the logic unit 2 during normal operation. A data input / output circuit unit 6 is sometimes used to exchange data with external terminals and input / output data to / from the memory array 4.

次に、上記のように構成される半導体装置１において、半導体記憶装置の検査時における書き込み及び読み出しの動作シーケンスを図１１及び図１２を用いて説明する。
図１１は従来の半導体装置の検査時における書き込み時の動作シーケンスを示す図を示している。 Next, in the semiconductor device 1 configured as described above, the write and read operation sequences at the time of testing the semiconductor memory device will be described with reference to FIGS.
FIG. 11 is a diagram showing an operation sequence at the time of writing in the inspection of a conventional semiconductor device.

図１１において、ｎ個の半導体記憶装置からなる半導体装置において、書き込み時は１つの半導体記憶装置が備える複数（ｍ個）のメモリセルブロックに対し、あるデータビット幅（図１１では例として４ビット）で一括して書き込み動作を行い、例えば、全ての半導体記憶装置におけるそれぞれのメモリセルブロック毎の書き込みには、ライト１→ライト２→ライトｎというようにｎ回の書き込み動作が必要になっていた。 11, in a semiconductor device composed of n semiconductor memory devices, a certain data bit width (4 bits as an example in FIG. 11) is applied to a plurality (m) of memory cell blocks included in one semiconductor memory device at the time of writing. For example, writing for each memory cell block in all semiconductor memory devices requires n writing operations such as write 1 → write 2 → write n. It was.

また、図１２は従来の半導体装置の検査時における読み出し時の動作シーケンスを示す図を示している。
図１２において、ｎ個の半導体記憶装置からなる半導体装置において、読み出し時は１つの半導体記憶装置に対し、同時に複数のメモリセルブロックのデータを読み出し、一致検出回路７でメモリセル毎に読み出したデータを比較し、その結果をデータ圧縮回路８で判定し、データを圧縮して読み出す。この動作をｎ個の半導体記憶装置でそれぞれ行い、セレクタ７０で切り替えて検査を行うため、例えば、全ての半導体記憶装置におけるそれぞれのメモリセルブロック毎の読み出しにはｎ回の読み出し動作が必要になる（例えば、特許文献１参照）。
特開平５−１０１６９９号公報 FIG. 12 is a diagram showing an operation sequence at the time of reading in the inspection of the conventional semiconductor device.
In FIG. 12, in a semiconductor device composed of n semiconductor memory devices, at the time of reading, data of a plurality of memory cell blocks are simultaneously read from one semiconductor memory device, and the data read for each memory cell by the coincidence detection circuit 7 The data compression circuit 8 determines the result and compresses and reads the data. Since this operation is performed in each of the n semiconductor memory devices, and the inspection is performed by switching with the selector 70, for example, the read operation for each memory cell block in all the semiconductor memory devices requires n read operations. (For example, refer to Patent Document 1).
JP-A-5-101699

上記ｎ個の半導体記憶装置が搭載された従来の半導体装置の検査時において、通常動作時に半導体装置内のロジック部とのデータのやり取りが行われるデータビット幅でのデータの入出力を行うための端子数が確保できないため、数ビットから十数ビット程度のデータバス幅での検査を行う必要があり、また、半導体記憶装置毎にｎ回の検査を行う必要がり検査工数が長大になるという問題点があった。 During inspection of a conventional semiconductor device having the n semiconductor memory devices mounted thereon, data can be input / output with a data bit width in which data is exchanged with a logic unit in the semiconductor device during normal operation. Since the number of terminals cannot be secured, it is necessary to perform an inspection with a data bus width of several bits to several tens of bits, and it is necessary to perform an inspection n times for each semiconductor memory device, resulting in a long inspection man-hour. There was a point.

そこで本発明は、複数個の半導体記憶装置が搭載された半導体装置の検査時間短縮を目的とする。 Accordingly, an object of the present invention is to shorten the inspection time of a semiconductor device on which a plurality of semiconductor memory devices are mounted.

この目的を達成するため本発明の請求項１に記載の半導体装置は、ロジック部と複数の半導体記憶装置が同一チップ内に混載される半導体装置であって、外部制御によりテストモード時にはテスト制御信号及びメモリ選択信号を出力するメモリ選択回路と、前記半導体記憶装置には、複数のメモリセルブロックで構成されるメモリアレイと、通常動作時は前記ロジック部からの通常制御信号を選択しテストモード時にはメモリ選択信号及びテスト制御信号を選択し前記メモリアレイを制御する内部制御信号を出力し、動作モードにより入出力データを切り替える入出力選択信号及びテストデータ出力を切り替えるテストデータ出力選択信号を出力する制御回路部と、前記内部動作制御信号を入力して通常動作時には通常データを任意のメモリセルに読み書きしテストモード時には任意のデータ幅からなるテストデータを外部から入力して同一ロウアドレスの前記メモリセルブロックの全ビットに対して一括して書き込みし書き込まれた前記テストデータを前記メモリセルブロックから順に読み出す制御を行うデータ入出力回路とを有し、テストモード時には、全ての前記半導体記憶装置の同一ロウアドレスのメモリセルブロックの全ビットに対して一括して書き込むことを特徴とする。 In order to achieve this object, a semiconductor device according to claim 1 of the present invention is a semiconductor device in which a logic unit and a plurality of semiconductor memory devices are mixedly mounted in the same chip, and a test control signal in a test mode by external control. And a memory selection circuit that outputs a memory selection signal, a memory array that includes a plurality of memory cell blocks in the semiconductor memory device, and a normal control signal from the logic unit during normal operation and a test mode. Control for selecting a memory selection signal and a test control signal, outputting an internal control signal for controlling the memory array, and outputting an input / output selection signal for switching input / output data according to an operation mode and a test data output selection signal for switching test data output A circuit unit and the internal operation control signal are input, and normal data is stored in an arbitrary memory during normal operation. In the test mode, the test data having an arbitrary data width is inputted from the outside, and all the bits of the memory cell block having the same row address are written and written in the memory cell in the test mode. And a data input / output circuit that controls reading sequentially from the block, and in the test mode, all the bits of the memory cell block of the same row address of all the semiconductor memory devices are collectively written.

請求項２に記載の半導体装置は、ロジック部と複数の半導体記憶装置が同一チップ内に混載される半導体装置であって、外部制御によりテストモード時にはテスト制御信号及びメモリ選択信号を出力するメモリ選択回路と、前記半導体記憶装置には、複数のメモリセルブロックで構成されるメモリアレイと、通常動作時は前記ロジック部からの通常制御信号を選択しテストモード時にはメモリ選択信号及びテスト制御信号を選択し前記メモリアレイを制御する内部制御信号を出力し、動作モードにより入出力データを切り替える入出力選択信号及びテストデータ出力を切り替えるテストデータ出力選択信号を出力する制御回路部と、前記内部動作制御信号を入力して通常動作時には通常データを任意のメモリセルに読み書きしテストモード時にはある特定のデータ幅からなるテストデータを外部から入力して前記メモリセルブロックに書き込み前記テストデータを前記メモリセルブロックの全ビットデータをある特定のデータ幅に分割して一括で読み出す制御を行うデータ入出力回路と、前記データ入出力回路の制御により読み出した同一ロウアドレスの前記メモリセルブロックの全ビットデータを読み出しある特定のデータ幅毎に互いに比較して一致する場合には一致検出信号を出力する一致検出回路と、前記一致検出信号が一致を示す場合には前記メモリセルブロックから読み出したある特定のデータ幅のテストデータを出力し不一致を示す場合にはあらかじめ定めた所定のデータを出力するデータ圧縮回路とを有し、全ての前記半導体記憶装置から読み出したテストデータが一致しているかどうかを示す一致判定結果を出力し一致する場合には前記データ圧縮回路から出力されたデータを一致しない場合にはあらかじめ定めた所定のデータを外部に出力する一括判定回路を有し、テストモード時には、全ての前記半導体記憶装置の同一ロウアドレスのメモリセルブロックの全ビットデータを一括して読み出すと共に、読み出したデータの一致判定結果を出力することを特徴とする。 The semiconductor device according to claim 2 is a semiconductor device in which a logic unit and a plurality of semiconductor memory devices are mixedly mounted in the same chip, and outputs a test control signal and a memory selection signal in a test mode by external control. In the circuit, the semiconductor memory device includes a memory array composed of a plurality of memory cell blocks, a normal control signal from the logic unit is selected during normal operation, and a memory selection signal and a test control signal are selected during a test mode. A control circuit unit that outputs an internal control signal for controlling the memory array, outputs an input / output selection signal for switching input / output data according to an operation mode, and a test data output selection signal for switching test data output; and the internal operation control signal In normal operation, read / write normal data to / from any memory cell and in test mode The test data having a specific data width is inputted from the outside, written to the memory cell block, and the test data is controlled to be read at once by dividing all the bit data of the memory cell block into a specific data width. When all the bit data of the memory cell block of the same row address read by the control of the data input / output circuit and the data input / output circuit are read and compared with each other for each specific data width, a coincidence detection signal is output. When the coincidence detection signal indicates coincidence, the test data having a specific data width read from the memory cell block is output. When the disagreement is indicated, predetermined predetermined data is output. A test data read out from all the semiconductor memory devices. A match determination circuit that outputs whether or not a match determination result indicates whether or not the data output from the data compression circuit does not match, and a batch determination circuit that outputs predetermined predetermined data to the outside; In the test mode, all the bit data of the memory cell block of the same row address of all the semiconductor memory devices are read out at the same time, and the coincidence determination result of the read data is output.

請求項３に記載の半導体装置は、ロジック部と複数の半導体記憶装置が同一チップ内に混載される半導体装置であって、外部制御によりテストモード時にはテスト制御信号及びメモリ選択信号を出力するメモリ選択回路と、前記半導体記憶装置には、複数のメモリセルブロックで構成されるメモリアレイと、通常動作時は前記ロジック部からの通常制御信号を選択しテストモード時にはメモリ選択信号及びテスト制御信号を選択し前記メモリアレイを制御する内部制御信号を出力し、動作モードにより入出力データを切り替える入出力選択信号及びテストデータ出力を切り替えるテストデータ出力選択信号を出力する制御回路部と、前記内部動作制御信号を入力して通常動作時には通常データを任意のメモリセルに読み書きしテストモード時にはある特定のデータ幅からなるテストデータを外部から入力して同一ロウアドレスの前記メモリセルブロックの全ビットに対して一括して書き込みし書き込まれた前記テストデータを前記メモリセルブロックから順に読み出す制御を行うデータ入出力回路と、前記データ入出力回路の制御により読み出した同一ロウアドレスの前記メモリセルブロックの全ビットデータを読み出しある特定のデータ幅毎に互いに比較して一致する場合には一致検出信号を出力する一致検出回路と、前記一致検出信号が一致を示す場合には前記メモリセルブロックから読み出したある特定のデータ幅のテストデータを出力し不一致を示す場合にはあらかじめ定めた所定のデータを出力するデータ圧縮回路とを有し、全ての前記半導体記憶装置から読み出したテストデータが一致しているかどうかを示す一致判定結果を出力しおよび一致する場合には前記データ圧縮回路から出力されたデータを一致しない場合にはあらかじめ定めた所定のデータを外部に出力する一括判定回路を有し、テストモード時には、全ての前記半導体記憶装置の同一ロウアドレスのメモリセルブロックの全ビットデータを一括して読み書きすることを特徴とする。 The semiconductor device according to claim 3 is a semiconductor device in which a logic unit and a plurality of semiconductor memory devices are mixedly mounted in the same chip, and outputs a test control signal and a memory selection signal in a test mode by external control. In the circuit, the semiconductor memory device includes a memory array composed of a plurality of memory cell blocks, a normal control signal from the logic unit is selected during normal operation, and a memory selection signal and a test control signal are selected during a test mode. A control circuit unit that outputs an internal control signal for controlling the memory array, outputs an input / output selection signal for switching input / output data according to an operation mode, and a test data output selection signal for switching test data output; and the internal operation control signal In normal operation, read / write normal data to / from any memory cell and in test mode Control to read test data written in order from the memory cell block by inputting test data having a specific data width from the outside and writing to all bits of the memory cell block at the same row address in batch. The data input / output circuit that performs the data read and all the bit data of the memory cell block of the same row address read by the control of the data input / output circuit are read and compared with each other for each specific data width, and coincidence detection is performed A coincidence detection circuit for outputting a signal, and when the coincidence detection signal indicates coincidence, test data having a specific data width read from the memory cell block is output and when disagreement is indicated, predetermined predetermined data And a data compression circuit for outputting the data read from all the semiconductor memory devices. A batch determination circuit for outputting a predetermined determination data to the outside when the data output from the data compression circuit does not match if they match, In the test mode, all the bit data of the memory cell block at the same row address of all the semiconductor memory devices is read and written at a time.

請求項４に記載の半導体装置は、請求項１記載の半導体装置において、前記制御回路にて、テストモード時に全ての半導体記憶装置の前記メモリセルブロックに対しての一括書き込みの要否を選択可能とすることを特徴とする。 According to a fourth aspect of the present invention, in the semiconductor device according to the first aspect, the control circuit can select whether or not batch writing to the memory cell blocks of all the semiconductor memory devices is necessary in the test mode. It is characterized by.

請求項５に記載の半導体装置は、請求項２記載の半導体装置において、前記制御回路にて、前記制御回路にて、テストモード時に全ての半導体記憶装置の前記メモリセルブロックからの一括読み出しの要否を選択可能とすることを特徴とする。 According to a fifth aspect of the present invention, there is provided a semiconductor device according to the second aspect, wherein the control circuit and the control circuit require batch reading from the memory cell blocks of all semiconductor memory devices in a test mode. It is possible to select no.

請求項６に記載の半導体装置は、請求項３記載の半導体装置において、前記制御回路にて、テストモード時に全ての半導体記憶装置の前記メモリセルブロックに対しての一括読み書きの要否を選択可能とすることを特徴とする。 According to a sixth aspect of the present invention, in the semiconductor device of the third aspect, the control circuit can select whether or not batch reading / writing is required for the memory cell blocks of all the semiconductor memory devices in the test mode. It is characterized by.

請求項７に記載の半導体装置は、請求項６記載の半導体装置において、前記一括判定回路から出力される一致判定結果をテストデータ出力端子に割り付けて出力することを特徴とする。 According to a seventh aspect of the present invention, in the semiconductor device of the sixth aspect, the coincidence determination result output from the collective determination circuit is assigned to a test data output terminal and output.

請求項８に記載の半導体装置の検査方法は、ロジック部と複数の半導体記憶装置が同一チップ内に混載される半導体装置の前記半導体記憶装置の検査を行うに際し、任意のデータ幅からなるテストデータを外部から入力して全ての前記半導体記憶装置の同一ロウアドレスのメモリセルブロックの全ビットに対して一括して書き込む工程と、書き込んだ前記テストデータを前記半導体記憶装置から読み出す工程とを有することを特徴とする。 The method for inspecting a semiconductor device according to claim 8, wherein when testing the semiconductor memory device of a semiconductor device in which a logic unit and a plurality of semiconductor memory devices are mixedly mounted in the same chip, test data having an arbitrary data width And externally inputting all the bits of the memory cell block of the same row address of all the semiconductor memory devices, and reading the written test data from the semiconductor memory device. It is characterized by.

請求項９に記載の半導体装置の検査方法は、ロジック部と複数の半導体記憶装置が同一チップ内に混載される半導体装置の前記半導体記憶装置の検査を行うに際し、テストデータを前記半導体記憶装置に書き込む工程と、前記テストデータを全ての前記半導体記憶装置の同一ロウアドレスのメモリセルブロックから任意のデータ幅に分割して一括で読み出す工程と、読み出した前記半導体記憶装置毎に前記格納された各テストデータを互いに比較して一致する場合には一致検出信号を出力する工程と、前記一致検出信号が一致を示す場合には前記半導体記憶装置から読み出した前記テストデータを出力し不一致を示す場合にはあらかじめ定めた所定のデータを出力すると共に全ての前記半導体記憶装置から読み出したテストデータが一致しているかどうかを示す一致判定結果を出力する工程とを有することを特徴とする。 The method for inspecting a semiconductor device according to claim 9, wherein when testing the semiconductor memory device of a semiconductor device in which a logic unit and a plurality of semiconductor memory devices are mixedly mounted in the same chip, test data is stored in the semiconductor memory device. A step of writing, a step of dividing the test data into arbitrary data widths from memory cell blocks of the same row address of all the semiconductor memory devices, and reading the data in batches; and each of the stored data for each of the read semiconductor memory devices A step of outputting a coincidence detection signal when the test data are compared with each other, and a case of outputting the test data read from the semiconductor memory device when the coincidence detection signal indicates coincidence and indicating a disagreement Outputs predetermined predetermined data and the test data read from all the semiconductor memory devices match. Characterized by a step of outputting a coincidence determination result indicating whether.

請求項１０に記載の半導体装置の検査方法は、ロジック部と複数の半導体記憶装置が同一チップ内に混載される半導体装置の前記半導体記憶装置の検査を行うに際し、任意のデータ幅からなるテストデータを外部から入力して全ての前記半導体記憶装置の同一ロウアドレスのメモリセルブロックの全ビットに対して一括して書き込む工程と、前記テストデータを全ての前記半導体記憶装置の同一ロウアドレスのメモリセルブロックから任意のデータ幅に分割して一括で読み出す工程と、読み出した前記半導体記憶装置毎に前記格納された各テストデータを互いに比較して一致する場合には一致検出信号を出力する工程と、
前記一致検出信号が一致を示す場合には前記半導体記憶装置から読み出した前記テストデータを出力し不一致を示す場合にはあらかじめ定めた所定のデータを出力すると共に全ての前記半導体記憶装置から読み出したテストデータが一致しているかどうかを示す一致判定結果を出力する工程とを有することを特徴とする。 The method for inspecting a semiconductor device according to claim 10, wherein when testing the semiconductor memory device of a semiconductor device in which a logic unit and a plurality of semiconductor memory devices are mixedly mounted in the same chip, test data having an arbitrary data width And externally input to all bits of the memory cell block of the same row address of all the semiconductor memory devices, and the test data to the memory cells of the same row address of all the semiconductor memory devices A step of dividing the block into arbitrary data widths and reading them in a batch, and a step of outputting a coincidence detection signal when the stored test data are compared with each other for each of the read semiconductor memory devices, and
When the coincidence detection signal indicates coincidence, the test data read from the semiconductor memory device is output. When the coincidence detection signal indicates non-coincidence, predetermined predetermined data is output and the test is read from all the semiconductor memory devices. And a step of outputting a match determination result indicating whether or not the data match.

請求項１１に記載の半導体装置の検査方法は、請求項８記載の半導体装置の検査方法において、テストモード時に全ての前記半導体記憶装置に対しての一括書き込みの要否を選択可能とすることを特徴とする。 The method for inspecting a semiconductor device according to claim 11 is the method for inspecting a semiconductor device according to claim 8, wherein it is possible to select whether or not collective writing to all the semiconductor memory devices is required in a test mode. Features.

請求項１２に記載の半導体装置の検査方法は、請求項９記載の半導体装置の検査方法において、テストモード時に全ての前記半導体記憶装置からの一括読み出しの要否を選択可能とすることを特徴とする。 A semiconductor device inspection method according to a twelfth aspect is characterized in that in the semiconductor device inspection method according to the ninth aspect, it is possible to select necessity of batch reading from all the semiconductor memory devices in a test mode. To do.

請求項１３に記載の半導体装置の検査方法は、請求項１０記載の半導体装置の検査方法において、テストモード時に全ての前記半導体記憶装置に対しての一括読み書きの要否を選択可能とすることを特徴とする。 A semiconductor device inspection method according to a thirteenth aspect of the present invention is the semiconductor device inspection method according to the tenth aspect, wherein it is possible to select whether or not batch reading / writing is required for all the semiconductor memory devices in a test mode. Features.

請求項１４に記載の半導体装置の検査方法は、請求項１０記載の半導体装置の検査方法において、前記出力される一致判定結果をテストデータ出力端子に割り付けて出力することを特徴とする。 A semiconductor device inspection method according to a fourteenth aspect is the semiconductor device inspection method according to the tenth aspect, wherein the output coincidence determination result is assigned to a test data output terminal and output.

以上により、半導体装置の検査時間短縮が可能となる。 Thus, the inspection time of the semiconductor device can be shortened.

以上のように、本発明は、複数の半導体記憶装置を搭載し、データビット幅を分割したビット長のテスト入力データを用いて検査を行う半導体装置およびその検査方法であって、メモリ選択信号を全ての半導体記憶装置あるいは任意の複数の半導体記憶装置に対してイネーブルにすることが可能な構成にし、１度の書き込み動作で、同時に複数の半導体記憶装置に書き込みを可能とするものである。さらに、同時に複数の半導体記憶装置からデータビット幅を分割したビット長のテスト出力データの読み出しを行い、それらのデータを比較して良否判定を行うことが可能な構成とするものである。これらの構成により、テストデータの読み書きに要する時間が短縮され、半導体装置の検査時間短縮が可能となる。 As described above, the present invention is a semiconductor device that includes a plurality of semiconductor memory devices and performs inspection using test input data having a bit length obtained by dividing the data bit width, and its inspection method. The semiconductor memory device can be enabled for all semiconductor memory devices or a plurality of arbitrary semiconductor memory devices, and can be simultaneously written to a plurality of semiconductor memory devices by one write operation. Furthermore, the test output data having a bit length obtained by dividing the data bit width from a plurality of semiconductor memory devices can be simultaneously read, and the quality can be determined by comparing the data. With these configurations, the time required for reading and writing the test data is shortened, and the inspection time of the semiconductor device can be shortened.

以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は本発明の実施の形態１に係る半導体装置の構成図、図２は本発明の半導体装置の検査時における書き込み時の動作シーケンスを示す図、図３は本発明の半導体装置の検査時における読み出し時の動作シーケンスを示す図、図４は本発明の制御回路部におけるリード／ライトイネーブル制御回路を示す図、図５は本発明のデータ入出力回路部の構成を示す図、図６は本発明の一致検出回路部の構成を示す図、図７は本発明のデータ圧縮回路部の構成を示す図、図８は本発明の一括判定回路部の構成を示す図であり、図１で示す一括判定回路部６０の回路図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a configuration diagram of a semiconductor device according to the first embodiment of the present invention, FIG. 2 is a diagram showing an operation sequence at the time of writing in the inspection of the semiconductor device of the present invention, and FIG. 3 is at the time of inspection of the semiconductor device of the present invention. FIG. 4 is a diagram showing the read / write enable control circuit in the control circuit unit of the present invention, FIG. 5 is a diagram showing the configuration of the data input / output circuit unit of the present invention, and FIG. 7 is a diagram showing the configuration of the coincidence detection circuit unit of the present invention, FIG. 7 is a diagram showing the configuration of the data compression circuit unit of the present invention, and FIG. 8 is a diagram showing the configuration of the collective decision circuit unit of the present invention. It is a circuit diagram of the collective determination circuit unit 60 shown.

図１で示すように、本発明の実施の形態１に係る半導体装置１は、ｎ個の半導体記憶装置３−１、３−２及び３−ｎと、ロジック部２、ｎ個の半導体記憶装置のメモリ選択信号及びテスト制御信号を生成するメモリ選択回路６１が同一のチップ内に混載して構成されており、半導体記憶装置３−１、３−２及び３−ｎは、外部のテスト制御端子からそれぞれのテスト制御信号及びメモリ選択信号を生成するメモリ選択回路６１とロジック部２からの通常制御信号を通常動作時と検査時で制御入力を切り替え、内部ロウアドレスストローブ信号や内部ライト動作制御信号、内部リードアドレス制御信号、及び内部ロウアドレス信号、内部カラムアドレス信号などの内部制御信号を生成し、テストモード時にはメモリ選択信号及びテスト制御信号を選択して内部制御信号を生成し、全てのメモリアレイ４に設けられたメモリセルブロックに対して書き込みあるいは読み出しもしくはその両方を許可する制御を行い、動作モードによりデータの入出力を切り替える入出力選択信号を出力し、テストデータの出力を切り替えるテストデータ出力選択信号を出力する制御回路部５と、複数のメモリセルブロックからなるメモリアレイ４と、通常データ入出力とテストデータ入出力を切り替え、メモリアレイ４と内部データ入出力のやり取りを行うデータ入出力回路部６と、半導体記憶装置毎の複数のメモリセルブロック全てに対して、メモリセルブロック毎に内部テストデータ出力の比較を行う一致検出回路部７と、一致検出回路部７からの比較結果を受けて一致の場合はテストデータ出力を出力し、不一致の場合にはあらかじめ定められた任意のデータを出力するデータ圧縮回路部８と、テストモードにより非同時読み出しされたテストデータ出力とデータ圧縮回路部８から出力される同時読み出しされたテストデータ出力を切り替えるセレクタ９で構成されており、ｎ個の半導体記憶装置それぞれからのテストデータ出力を互いに比較する一括判定回路部６０で合否の一括判定を行い、テストデータと一括判定結果を出力する構成となっている。 As shown in FIG. 1, the semiconductor device 1 according to the first embodiment of the present invention includes n semiconductor memory devices 3-1, 3-2 and 3-n, a logic unit 2, and n semiconductor memory devices. The memory selection circuit 61 for generating the memory selection signal and the test control signal is mixedly mounted in the same chip, and the semiconductor memory devices 3-1, 3-2 and 3-n are external test control terminals. The memory selection circuit 61 for generating the respective test control signals and memory selection signals and the normal control signals from the logic unit 2 are switched between the control inputs for the normal operation and the test, and the internal row address strobe signal and the internal write operation control signal are switched. Generates an internal control signal such as an internal read address control signal, an internal row address signal, and an internal column address signal, and a memory selection signal and a test control signal in the test mode. Selects and generates internal control signal, performs control to allow writing and / or reading to / from memory cell blocks provided in all memory arrays 4 and switches input / output of data according to operation mode A control circuit unit 5 for outputting a signal and outputting a test data output selection signal for switching test data output, a memory array 4 composed of a plurality of memory cell blocks, and switching between normal data input / output and test data input / output A data input / output circuit unit 6 for exchanging internal data with the array 4 and a coincidence detection circuit for comparing internal test data output for each memory cell block with respect to all the plurality of memory cell blocks for each semiconductor memory device If the comparison result is received from the unit 7 and the coincidence detection circuit unit 7, the test data output is If the data does not match, the data compression circuit unit 8 outputs any predetermined data, the test data output read non-simultaneously in the test mode, and the data compression circuit unit 8 outputs the data simultaneously. It is composed of a selector 9 for switching test data output, and a batch judgment circuit unit 60 that compares test data outputs from n semiconductor memory devices with each other performs batch judgment of pass / fail and outputs test data and a batch judgment result. It is the composition to do.

以上のように構成された半導体装置１でのｎ個それぞれの半導体記憶装置における同時書き込み動作のシーケンスを模式化した図が図２である。図２において、テストデータ入力のデータバス幅は簡略化のため４ビットで示してあるが、他のビット幅アクセスの場合も容易に実現できることはもちろんである。複数のメモリセルブロックからなるメモリアレイ１、メモリアレイ２及びメモリアレイｎにおいて、同一ロウアドレスの全てのメモリセルブロックのライトイネーブル信号を同時にイネーブルにすることにより、テストデータ入力のデータバス幅で同時に複数のメモリセルへ書き込むことができ、１回のライト動作で書き込むメモリセルの数を増やし、メモリアレイ全体にデータを書き込むのに要するライト動作の回数を減らすことができ、検査時間を短縮し、検査コストを削減することができる。 FIG. 2 schematically shows the sequence of the simultaneous write operation in each of the n semiconductor memory devices in the semiconductor device 1 configured as described above. In FIG. 2, the data bus width of the test data input is shown as 4 bits for simplification, but it is needless to say that other bit width accesses can be easily realized. In the memory array 1, the memory array 2, and the memory array n composed of a plurality of memory cell blocks, by simultaneously enabling the write enable signals of all the memory cell blocks having the same row address, the data bus width of the test data input is simultaneously set. Write to multiple memory cells, increase the number of memory cells to be written in one write operation, reduce the number of write operations required to write data to the entire memory array, shorten the inspection time, Inspection costs can be reduced.

また、半導体装置１でのｎ個それぞれの半導体記憶装置における同時読み出し動作のシーケンスを模式化した図が図３である。図３において、テストデータ入力のデータバス幅は簡略化のため４ビットで示してあるが、他のビット幅アクセスの場合も容易に実現できることはもちろんである。複数のメモリセルブロックからなるメモリアレイ１、メモリアレイ２、及びメモリアレイｎにおいて、テストデータ出力のデータバス幅で同時に複数のメモリアレイからのデータを読み出すことにより、１回のリード動作で読み出すメモリセルの数を増やし、メモリアレイ全体からデータを読み出すのに要するリード動作の回数を減らすことができ、検査時間を短縮し、検査コストを削減することができる。同時に複数のメモリアレイからデータを読み出す方法としては、あらかじめ、メモリアレイの読み出しビット単位毎に同一データが読み出されるようなデータを書き込んでおき、他の同一データとの比較を行うための一致検出回路部７にデータを出力する。一致検出回路部７により、同一ロウアドレスで選択されるメモリセルブロックの全データを４ビット毎のデータに分けて、例えば隣同士の４ビットづつでそれぞれ対応するビット同士でＥｘ−ＮＯＲで比較して一致／不一致の判定を行い、その結果をデータ圧縮回路部８へ出力する。データ圧縮回路部８では、一致検出回路７での判定結果をもとに、全て一致していた場合は、ある特定のメモリセルのデータを出力する。１つでも不一致の場合はデータ圧縮回路部８において任意のデータに置き換えて出力する。例えば、“１００１”というような固定データを出力するようにしておくことでメモリセルの欠陥を判別できる。これらｎ個の半導体記憶装置の出力データを一括判定回路部６０において、さらに比較判定を行い、全て一致していた場合は、任意のメモリセルのデータを出力する。１つでも不一致の場合は前記と同様に、例えば、“１００１”というような固定データを出力するようにしておくことでｎ個の半導体記憶装置の欠陥を同時に判別でき、かつどの半導体記憶装置に欠陥があるかというマクロ情報信号も同時に出力する。 FIG. 3 is a diagram schematically showing the sequence of the simultaneous read operation in each of the n semiconductor memory devices in the semiconductor device 1. In FIG. 3, the data bus width of the test data input is shown as 4 bits for simplification, but it is needless to say that other bit width accesses can be easily realized. Memory that is read out in a single read operation by simultaneously reading out data from the plurality of memory arrays with the data bus width of the test data output in the memory array 1, the memory array 2, and the memory array n including the plurality of memory cell blocks The number of cells can be increased, the number of read operations required to read data from the entire memory array can be reduced, the inspection time can be shortened, and the inspection cost can be reduced. As a method of reading data from a plurality of memory arrays at the same time, a coincidence detection circuit for writing in advance data that reads the same data for each read bit unit of the memory array and comparing it with other same data Data is output to the unit 7. The coincidence detection circuit unit 7 divides all data of the memory cell block selected by the same row address into data of every 4 bits, for example, the adjacent 4 bits are compared by Ex-NOR between corresponding bits. The match / mismatch determination is performed, and the result is output to the data compression circuit unit 8. The data compression circuit unit 8 outputs the data of a specific memory cell if all match based on the determination result in the match detection circuit 7. If even one does not match, the data compression circuit unit 8 replaces it with arbitrary data and outputs it. For example, a defect of a memory cell can be determined by outputting fixed data such as “1001”. The batch determination circuit unit 60 further compares and determines the output data of these n semiconductor memory devices, and if all match, outputs data of an arbitrary memory cell. If even one of the data does not match, for example, by outputting fixed data such as “1001”, defects in n semiconductor memory devices can be simultaneously determined, and to which semiconductor memory device A macro information signal indicating whether there is a defect is also output at the same time.

図４において、通常ライト制御信号とテストライト制御信号をテスト切り替え信号により選択するセレクタ１０と、セレクタ１０の出力信号をクロックＣＬＫでラッチするラッチ１３と、通常カラムアドレス信号とテストカラムアドレス信号をテスト切り替え信号により選択するセレクタ１１と、セレクタ１１の出力信号をクロックＣＬＫでラッチするラッチ１４と、通常リード制御信号とテストリード制御信号をテスト切り替え信号により選択するセレクタ１２と、セレクタ１２の出力信号をクロックＣＬＫでラッチするラッチ１５と、ラッチ１４からの出力である内部カラムアドレス信号をデコードするカラムデコーダ１６と、ラッチ１３からの出力である内部ライト制御信号とカラムデコーダ１６からの出力である内部カラムデコード信号と同時ライト動作で書き込みを行うテスト信号であるＭＬＴＷＴＴＥＳＴ信号及びメモリ選択信号ＰＣＳＷを受けてライトイネーブル信号ＷＥ（ｉ：０）を生成するライトイネーブル発生回路１７と、ラッチ１５からの出力である内部リード制御信号とカラムデコーダ１６からの出力である内部カラムデコード信号と同時リード動作で読み出しを行うテスト信号であるＣＭＰＴＥＳＴ信号及びメモリ選択信号ＰＣＳＲを受けてテストリードイネーブル信号ＰＯＥＡ（ｋ）〜ＰＯＥＤ（ｋ）、ＰＯＥ（ｌ）、通常リードイネーブル信号ＯＥＡ〜ＯＥＤを生成するリードイネーブル発生回路１８で構成され、同時書き込み、同時読み出しを別々に行えるような構成となっている。 In FIG. 4, a selector 10 that selects a normal write control signal and a test write control signal by a test switching signal, a latch 13 that latches an output signal of the selector 10 with a clock CLK, and a normal column address signal and a test column address signal are tested. The selector 11 selected by the switching signal, the latch 14 that latches the output signal of the selector 11 with the clock CLK, the selector 12 that selects the normal read control signal and the test read control signal by the test switching signal, and the output signal of the selector 12 The latch 15 latched by the clock CLK, the column decoder 16 that decodes the internal column address signal that is output from the latch 14, the internal write control signal that is output from the latch 13, and the internal column that is the output from the column decoder 16 Decode The write enable generation circuit 17 that generates the write enable signal WE (i: 0) in response to the MLTWTTEST signal and the memory selection signal PCSW, which are test signals for writing in the simultaneous write operation with the signal, and the output from the latch 15 The test read enable signals POEA (k) to POED (k) are received in response to the CMPTEST signal and the memory selection signal PCSR which are the test signals for reading by the simultaneous read operation and the internal column decode signal which is output from the column decoder 16 and the read control signal. ), POE (l), and a read enable generation circuit 18 for generating normal read enable signals OEA to OED, and can perform simultaneous writing and simultaneous reading separately.

また、半導体記憶装置３でのデータ入出力回路部６を示した図が図５である。
図５は通常データアクセスビット幅が２５６ビット、テストデータアクセスビット幅が８ビットの場合の基本単位構成を示しており、この基本構成を６４個配置することで２５６ビット幅を実現している。また、他のビット幅アクセスの場合も容易に実現できることはもちろんである。 FIG. 5 shows the data input / output circuit unit 6 in the semiconductor memory device 3.
FIG. 5 shows a basic unit configuration when the normal data access bit width is 256 bits and the test data access bit width is 8 bits. A 256-bit width is realized by arranging 64 basic configurations. Of course, other bit width accesses can be easily realized.

図５において、書き込み時のデータ経路は、テストデータ入力ＰＤＩ＿０と通常データ入力ＤＩ（８ｋ＋ｌ）、ＤＩ（８ｋ＋ｌ＋１２８）、ＤＩ（８ｋ＋ｌ＋６４）、及びＤＩ（８ｋ＋ｌ＋１９２）（ビット番号：ｋ＝０〜７、ｌ＝０〜７）を、通常動作時には“１”、テスト動作時には“０”となるモード切り替え信号ＭＮＯＲＭＡＬにより選択するセレクタ３１〜３４と、その出力信号をＣＬＫでラッチするラッチ３５〜３８と、そのラッチ３５〜３８の出力信号を内部データ入力ＤＩＮ（８ｋ＋ｌ）、ＤＩＮ（８ｋ＋ｌ＋１２８）、ＤＩＮ（８ｋ＋ｌ＋６４）、及びＤＩＮ（８ｋ＋ｌ＋１９２）としてメモリアレイ４に出力する。尚、テストデータ入力ＰＤＩ（ｌ）はそれぞれ図５の基本単位構成８個に接続される。同時書き込みモードにおいては、このＰＤＩ（ｌ）のテストデータ入力が接続されるそれぞれ８個の基本単位構成において同一データが入力され、このデータに相当する図４のライトイネーブル発生回路１７で生成されるライトイネーブル信号ＷＥ（ｉ：０）のうち８個のＷＥ信号が同時にイネーブルになることで同一データを複数のメモリセル（１ビット単位）に書き込む。 In FIG. 5, the data path at the time of writing is as follows: test data input PDI_0 and normal data input DI (8k + l), DI (8k + l + 128), DI (8k + l + 64), and DI (8k + l + 192) (bit numbers: k = 0 to 7, l = 0 to 7) are selected by a mode switching signal MNORMAL which is "1" during normal operation and "0" during test operation, latches 35 to 38 which latch their output signals with CLK, The output signals of the latches 35 to 38 are output to the memory array 4 as internal data inputs DIN (8k + l), DIN (8k + l + 128), DIN (8k + l + 64), and DIN (8k + l + 192). The test data input PDI (l) is connected to each of the eight basic unit structures shown in FIG. In the simultaneous write mode, the same data is input in each of the eight basic unit configurations to which the test data input of this PDI (l) is connected, and is generated by the write enable generation circuit 17 of FIG. 4 corresponding to this data. Of the write enable signals WE (i: 0), eight WE signals are simultaneously enabled to write the same data to a plurality of memory cells (in units of 1 bit).

通常のテスト時の書き込み動作においては、図５の基本単位構成における内部データ入力は同じであるが、図４で生成されるライトイネーブル信号ＷＥ（ｉ：０）のうち、１個のみがイネーブルとなり、複数のメモリセル（１ビット単位）に同一データが書き込まれることはない。 In a normal write operation, the internal data input in the basic unit configuration of FIG. 5 is the same, but only one of the write enable signals WE (i: 0) generated in FIG. 4 is enabled. The same data is never written to a plurality of memory cells (in units of 1 bit).

また、図５において、通常動作時の読み出し時のデータ経路は、メモリコア部４からの内部データ出力ＮＤＯＵＴ（８ｋ＋ｌ）、ＮＤＯＵＴ（８ｋ＋ｌ＋１２８）、ＮＤＯＵＴ（８ｋ＋ｌ＋６４）、及びＮＤＯＵＴ（８ｋ＋ｌ＋１９２）を、図４のリードイネーブル発生回路１８で生成される通常リードイネーブル信号ＯＥＡ〜ＯＥＤでトライステートインバータ４３〜４６を制御し、通常データ出力ＤＯ（８ｋ＋ｌ）、ＤＯ（８ｋ＋ｌ＋１２８）、ＤＯ（８ｋ＋ｌ＋６４）、及びＤＯ（８ｋ＋ｌ＋１９２）に読み出しデータを出力し、ロジック部２にデータを引き渡す。これに対し、本発明のテスト動作時における同時読み出しの経路としては、前記内部データ出力ＮＤＯＵＴ（８ｋ＋ｌ）、ＮＤＯＵＴ（８ｋ＋ｌ＋１２８）、ＮＤＯＵＴ（８ｋ＋ｌ＋６４）、及びＮＤＯＵＴ（８ｋ＋ｌ＋１９２）を図４のリードイネーブル発生回路１８で生成されるＰＯＥＡ（ｋ）〜ＰＯＥＤ（ｋ）で通常動作時とは別のトライステートインバータ３９〜４２を制御し、通常動作時にテストデータ経路のデータを固定するためのＮＡＮＤ４７を介し、同時読み出しテスト（ＣＭＰＴＥＳＴ）時のみにテストデータが伝播するように配置されたＮＡＮＤ４９を通って一致検出回路部７へのデータＣＭＰＩＮ＿Ａにデータを引き渡す。また、テスト時において、非同時読み出しのテストモード時においては、ＮＡＮＤ４７を介して伝播してきたテストデータを、図４のリードイネーブル発生回路１８で生成されるＰＯＥ（ｌ）で制御されるトライステートインバータ４８により、通常テスト動作のデータ出力経路であるＰＤＯ（ｌ）へデータの引き渡しを行う。 In FIG. 5, the data path at the time of reading in the normal operation is the internal data output NDOUT (8k + l), NDOUT (8k + l + 128), NDOUT (8k + l + 64), and NDOUT (8k + l + 192) from the memory core unit 4. The tristate inverters 43 to 46 are controlled by the normal read enable signals OEA to OED generated by the read enable generation circuit 18, and the normal data outputs DO (8 k + l), DO (8 k + l + 128), DO (8 k + l + 64), and DO (8 k + l + 192) are controlled. The read data is output to the logic unit 2. On the other hand, the internal data outputs NDOUT (8k + l), NDOUT (8k + l + 128), NDOUT (8k + l + 64), and NDOUT (8k + l + 192) are used as the read path in the test operation of the present invention. The tri-state inverters 39 to 42 different from those in the normal operation are controlled by POEA (k) to POED (k) generated in 18, and simultaneously through the NAND 47 for fixing the data of the test data path in the normal operation. The data is transferred to the data CMPIN_A to the coincidence detection circuit unit 7 through the NAND 49 arranged so that the test data is propagated only during the read test (CMPTEST). In the test mode of non-simultaneous reading at the time of the test, the tristate inverter controlled by POE (l) generated by the read enable generation circuit 18 of FIG. 48, the data is transferred to PDO (l) which is the data output path of the normal test operation.

また、半導体記憶装置３での一致検出回路部７を示した図が図６である。
図６において、同一ロウアドレスで選択されるメモリブロックにおいて同時読み出しされた８ビットづつのデータＣＭＰＩＮ＿Ａ＿０〜７及びＣＭＰＩＮ＿Ｂ＿０〜７の１６ビットのデータを各ビット毎にＥＸＮＯＲ２０〜２７で論理演算し、各ビット毎の結果をＮＡＮＤ２８、２９及びＮＯＲ３０でＡＮＤ論理をとることにより、各ビット全てが一致している場合は、ＣＭＰ＿０として“１”を１ビットでも不一致の場合は“０”を出力する回路である。 FIG. 6 is a diagram showing the coincidence detection circuit unit 7 in the semiconductor memory device 3.
In FIG. 6, 16 bits of 8-bit data CMPIN_A_0 to 7 and CMPIN_B_0 to 7 simultaneously read in the memory block selected by the same row address are logically operated by EXNOR 20 to 27 for each bit. By taking the AND logic of each result by NAND28, 29 and NOR30, the circuit outputs "1" as CMP_0 when all bits match, and "0" when even one bit does not match. .

また、半導体記憶装置３でのデータ圧縮回路部８を示した図が図７である。
複数の一致検出回路部７の判定結果ＣＭＰ＿０、ＣＭＰ＿１、ＣＭＰ＿２、ＣＭＰ＿ｘ、及び同時読み出しのテストモード信号ＣＭＰＴＥＳＴでＮＡＮＤ５０、ＩＮＶ５１で論理演算を行う。 FIG. 7 shows the data compression circuit unit 8 in the semiconductor memory device 3.
A logical operation is performed by NAND 50 and INV 51 based on the determination results CMP_0, CMP_1, CMP_2, CMP_x of the plurality of coincidence detection circuit units 7 and the test mode signal CMPTEST for simultaneous reading.

この結果と、あるメモリセルブロック出力の８ビットＣＭＰＩＮ＿Ａ＿０〜７で、ＯＲ５２、５３のＯＲ論理及びＡＮＤ５４のＡＮＤ論理をとり、全データが一致の場合は、テストのリード時に“１”となる出力コントロールフラグＰＯＥＣＦによりトライステート制御されてＣＭＰＩＮ＿Ａ＿０〜７のデータがそのままトライステート５６からＰＤＯＤＲＡＭ０〜７へ出力される。 This result and the 8-bit CMPIN_A_0-7 of the output of a certain memory cell block take the OR logic of OR52 and 53 and the AND logic of AND54. If all the data match, the output control becomes “1” when the test is read. Tristate control is performed by the flag POECF, and data of CMPIN_A_0 to 7 is output from the tristate 56 to the PDODRAMs 0 to 7 as they are.

ここで、あるひとつのデータで不一致となった場合、ＯＲ５２、５３及びＡＮＤ５４でデータが例えば、“１００００００１”に固定され、ＣＭＰＩＮ＿Ａ＿０〜７のデータは出力されない。データが固定されることにより、不具合時の出力である“１００００００１”が検出されるかどうかを判定して、検査におけるＰＡＳＳ／ＮＧ判定が行える。 Here, when there is a mismatch in a certain piece of data, the data is fixed to, for example, “10000001” by the ORs 52 and 53 and the AND 54, and the data of CMPIN_A_0 to 7 is not output. By fixing the data, it can be determined whether or not “10000001”, which is the output at the time of failure, is detected, and PASS / NG determination in the inspection can be performed.

また、半導体装置１での一括判定回路部６０を示した図が図８である。
ｎ個の半導体記憶装置からのテストデータ出力ＰＤＯＯＵＴ０＿０〜７、ＰＤＯＯＵＴ１＿０〜７、ＰＤＯＯＵＴｎ＿０〜７及びメモリ選択回路６１で生成されるリード時のメモリ選択信号ＰＣＳＲ０、ＰＣＳＲ１、ＰＣＳＲｎを入力としてテスト時選択されている半導体記憶装置は前記メモリ選択信号ＰＣＳＲｎが“１”となりこの選択されている半導体記憶装置においてテストデータ出力が固定データ“１００００００１”であった場合のみ“１”を出力し、この情報をそれぞれの半導体記憶装置のマクロ情報信号として出力する。また、これらのマクロ情報信号をＯＲすることで全ての半導体記憶装置のテストデータ出力の内１つでも不一致があれば“１”を出力し全ての半導体記憶装置のテストデータ出力が一致であれば“０”を出力し、これを一括判定結果として出力する。さらに、全ての半導体記憶装置で一致した場合、どのような読み出しデータにおいて一致したかがわかるようにある１つの半導体記憶装置の８ビットデータをテストデータ出力に出力し、１つでも不一致があれば、一致判定結果をセレクト信号として前記ある１つの半導体記憶装置の８ビットデータとセレクトすることで固定データである“１００００００１”をテストデータ出力に出力する。 FIG. 8 is a diagram showing the collective determination circuit unit 60 in the semiconductor device 1.
Test data outputs PDOOUT0_0 to 7 from n semiconductor memory devices, PDOOUT1_0 to 7, PDOOUTn_0 to 7 and memory selection signals PCSR0, PCSR1, and PCSRn generated by the memory selection circuit 61 are selected as inputs. The semiconductor memory device outputs “1” only when the memory selection signal PCSRn is “1” and the test data output is fixed data “10000001” in the selected semiconductor memory device. Output as a macro information signal of the semiconductor memory device. Further, by ORing these macro information signals, if even one of the test data outputs of all the semiconductor memory devices does not match, “1” is output, and if the test data output of all the semiconductor memory devices match, “0” is output and this is output as a batch judgment result. Further, when all the semiconductor memory devices are matched, the 8-bit data of one semiconductor memory device is output to the test data output so that it can be understood what read data is matched. Then, by selecting the coincidence determination result as the select signal and the 8-bit data of the one semiconductor memory device, the fixed data “10000001” is output to the test data output.

尚、データ不一致時に出力する“１００００００１”は一例であり、その他の固定データであっても構わない。
以上説明したように、検査時にｎ個全てのメモリ選択信号ＰＣＳＷをイネーブルにし、図４のライトイネーブル発生回路１７で生成されるライトイネーブル信号ＷＥ（ｉ：０）を複数または全てのメモリアレイに対してイネーブルにすることにより同時に複数のメモリセルへの書き込みを可能とし、少数のテストデータ入力端子からのデータを同時に複数のメモリセルへ書き込むことにより、メモリコアへの書き込み時間を短縮することができる。また、検査時間短縮により検査コスト削減の効果も得ることができる。 Note that “10000001” output when data does not match is an example, and other fixed data may be used.
As described above, all the n memory selection signals PCSW are enabled at the time of inspection, and the write enable signal WE (i: 0) generated by the write enable generation circuit 17 in FIG. 4 is applied to a plurality or all of the memory arrays. Enabling multiple memory cells at the same time, and writing data from a small number of test data input terminals to multiple memory cells at the same time can reduce the writing time to the memory core. . Further, the inspection cost can be reduced by shortening the inspection time.

また、検査時にｎ個全てのメモリ選択信号ＰＣＳＲをイネーブルにし、図４のリードイネーブル発生回路１８で生成されるリードイネーブル信号ＰＯＥＡ（ｋ）からＰＯＥＤ（ｋ）の変数ｋで表される同一リードイネーブル信号のうち、複数または全ての半導体記憶装置のリードイネーブル信号をイネーブルにすることにより同時に複数のメモリセルからの読み出しを可能とし、また、データ一致検出回路及びデータ圧縮回路で、テストデータ入力に用いた少数のテストデータ入力端子からのデータを同時に複数のメモリセルから読み出し、ｎ個の半導体記憶装置の出力データを一括判定回路６０において、さらに比較判定を行い、かつどの半導体記憶装置に欠陥があるかというマクロ情報信号も同時に出力することで読み出し時間を短縮することができる。また、検査時間短縮により検査コスト削減の効果も得ることができる。 Also, all n memory selection signals PCSR are enabled at the time of inspection, and the same read enable represented by the variable k from the read enable signals POEA (k) to POED (k) generated by the read enable generation circuit 18 of FIG. By enabling the read enable signal of multiple or all of the semiconductor memory devices, it is possible to read from multiple memory cells at the same time. Also, the data match detection circuit and data compression circuit can be used for test data input. Data from a small number of test data input terminals are simultaneously read from a plurality of memory cells, and output data of n semiconductor memory devices are further compared and determined by the collective determination circuit 60, and any semiconductor memory device is defective. The macro information signal is output at the same time to shorten the readout time. It is possible. Further, the inspection cost can be reduced by shortening the inspection time.

上記同時書き込みと同時読み出しは独立しており、組み合わせることも可能であるため検査時の一連の書き込み／読み出し動作を同時書き込み／同時読み出しすることにより検査時間短縮及び検査コスト削減の効果は倍増する。 Since the simultaneous writing and the simultaneous reading are independent and can be combined, the effect of reducing the inspection time and the inspection cost is doubled by simultaneously writing / reading a series of write / read operations at the time of inspection.

また、検査項目により同時書き込みと非同時書き込みを選択することも可能であり、さまざまな検査データパターンに対応できる半導体装置が実現できる。
また、検査項目により同時読み出しと非同時読み出しを選択することも可能であり、さまざまな検査データパターンに対応できる半導体装置が実現できる。 In addition, simultaneous writing and non-simultaneous writing can be selected depending on the inspection item, and a semiconductor device that can cope with various inspection data patterns can be realized.
Moreover, it is possible to select simultaneous reading and non-simultaneous reading depending on the inspection item, and a semiconductor device that can cope with various inspection data patterns can be realized.

また、検査項目により同時書き込みと非同時書き込み及び同時読み出しと非同時読み出しを選択することも可能であり、さまざまな検査データパターンに対応できる半導体装置が実現できる。 In addition, simultaneous writing and non-simultaneous writing and simultaneous reading and non-simultaneous reading can be selected depending on the inspection item, and a semiconductor device that can cope with various inspection data patterns can be realized.

図９は本発明の実施の形態２に係る半導体装置の構成図である。
図９で示すように、本発明の実施の形態２に係る半導体装置７１は、ｎ個の半導体記憶装置３−１、３−２及び３−ｎと、ロジック部２、ｎ個の半導体記憶装置のメモリ選択信号及びテスト制御信号を生成するメモリ選択回路６１が同一のチップ内に混載して構成されており、半導体記憶装置３−１、３−２及び３−ｎは、外部のテスト制御端子からそれぞれのテスト制御信号及びメモリ選択信号を生成するメモリ選択回路６１とロジック部２からの通常制御信号を通常動作時と検査時で制御入力を切り替え、内部ロウアドレスストローブ信号や内部ライト動作制御信号、内部リードアドレス制御信号、及び内部ロウアドレス信号、内部カラムアドレス信号などの内部制御信号を生成する制御回路部５と、複数のメモリセルブロックからなるメモリアレイで構成されるメモリアレイ４と、通常データ入出力とテストデータ入出力を切り替え、メモリアレイ４と内部データ入出力のやり取りを行うデータ入出力回路部６と、内部テストデータ出力の比較を行う一致検出回路部７と、一致検出回路部７からの比較結果を受けテストデータ出力のデータ圧縮を行うデータ圧縮回路部８と、テストモードにより非同時読み出しされたテストデータ出力とデータ圧縮回路部８から出力される同時読み出しされたテストデータ出力を切り替えるセレクタ９で構成されており、ｎ個の半導体記憶装置からのテストデータ出力を一括判定回路部６０で合否の一括判定を行い、テストデータと一括判定結果を出力し、その後セレクタ６２でテストデータあるいは一括判定結果のいずれかをテストデータ出力端子へ出力する構成となっている。つまり、実施の形態１における半導体装置に対して、テストデータあるいは一括判定結果のいずれかを選択してテストデータ出力端子へ出力する構成となっている。 FIG. 9 is a configuration diagram of a semiconductor device according to the second embodiment of the present invention.
As shown in FIG. 9, the semiconductor device 71 according to the second embodiment of the present invention includes n semiconductor memory devices 3-1, 3-2 and 3-n, a logic unit 2, and n semiconductor memory devices. The memory selection circuit 61 for generating the memory selection signal and the test control signal is mixedly mounted in the same chip, and the semiconductor memory devices 3-1, 3-2 and 3-n are external test control terminals. The memory selection circuit 61 for generating the respective test control signals and memory selection signals and the normal control signals from the logic unit 2 are switched between the control inputs for the normal operation and the test, and the internal row address strobe signal and the internal write operation control signal are switched. A control circuit unit 5 for generating internal control signals such as an internal read address control signal, an internal row address signal, and an internal column address signal, and a plurality of memory cell blocks A memory array 4 composed of a memory array, normal data input / output and test data input / output are switched, and a data input / output circuit unit 6 for exchanging internal data input / output with the memory array 4 is compared with an internal test data output. The coincidence detection circuit unit 7, the data compression circuit unit 8 that performs data compression of the test data output in response to the comparison result from the coincidence detection circuit unit 7, and the test data output and the data compression circuit unit 8 that are read non-simultaneously in the test mode The selector 9 switches the test data output simultaneously read out from the test data output from the n semiconductor memory devices, and the collective judgment circuit unit 60 judges pass / fail at a time, The determination result is output, and then the selector 62 outputs either the test data or the batch determination result as the test data. And it has a configuration to be output to the power terminal. That is, the semiconductor device according to the first embodiment is configured to select either the test data or the batch determination result and output it to the test data output terminal.

以上のように構成された本発明の実施の形態に係る半導体装置７１の複数の半導体記憶装置への検査時の同時書き込み動作は、本発明の実施の形態１に係る半導体装置１と同様であるが、同時読み出し動作において一括判定回路部６０で出力された複数の半導体記憶装置のテストデータ出力と複数の半導体記憶装置の比較結果である一括判定結果をセレクタ６２で選択し、どちらかをテストデータ出力端子へ出力することにより、本発明の実施の形態１に係る半導体装置１の効果である検査時間短縮による検査コスト削減だけでなく、検査時の端子数削減の効果が得られる。 The simultaneous write operation at the time of inspection of the semiconductor device 71 configured as described above into the plurality of semiconductor memory devices according to the embodiment of the present invention is the same as that of the semiconductor device 1 according to the first embodiment of the present invention. However, the selector 62 selects a batch determination result, which is a comparison result of the plurality of semiconductor memory devices, and the test data output of the plurality of semiconductor memory devices output from the batch determination circuit unit 60 in the simultaneous read operation. By outputting to the output terminal, not only the inspection cost reduction due to the reduction of the inspection time, which is the effect of the semiconductor device 1 according to the first embodiment of the present invention, but also the effect of reducing the number of terminals at the time of inspection can be obtained.

また、半導体装置７１を構成するセレクタ６２以外の回路の内部構造は半導体装置１を構成する回路の内部構造と同じであり、同様の動作を行う。 Further, the internal structure of the circuit other than the selector 62 constituting the semiconductor device 71 is the same as the internal structure of the circuit constituting the semiconductor device 1 and performs the same operation.

本発明は、半導体装置の検査時間を短縮でき、本発明はＤＲＡＭ（ダイナミックランダムアクセスメモリ）などのような大容量メモリとロジックとを同一のチップ内に混載してなる半導体装置および半導体装置の検査方法等に有用である。 The present invention can shorten the inspection time of a semiconductor device, and the present invention is an inspection of a semiconductor device and a semiconductor device in which a large-capacity memory such as a DRAM (Dynamic Random Access Memory) and a logic are mixedly mounted in the same chip. Useful for methods and the like.

本発明の実施の形態１に係る半導体装置の構成図1 is a configuration diagram of a semiconductor device according to a first embodiment of the present invention. 本発明の半導体装置の検査時における書き込み時の動作シーケンスを示す図The figure which shows the operation | movement sequence at the time of the write at the time of the test | inspection of the semiconductor device of this invention 本発明の半導体装置の検査時における読み出し時の動作シーケンスを示す図The figure which shows the operation | movement sequence at the time of the reading at the time of the test | inspection of the semiconductor device of this invention 本発明の制御回路部におけるリード／ライトイネーブル制御回路を示す図The figure which shows the read / write enable control circuit in the control circuit part of this invention 本発明のデータ入出力回路部の構成を示す図The figure which shows the structure of the data input / output circuit part of this invention 本発明の一致検出回路部の構成を示す図The figure which shows the structure of the coincidence detection circuit part of this invention 本発明のデータ圧縮回路部の構成を示す図The figure which shows the structure of the data compression circuit part of this invention 本発明の一括判定回路部の構成を示す図The figure which shows the structure of the collective determination circuit part of this invention 本発明の実施の形態２に係る半導体装置の構成図Configuration diagram of a semiconductor device according to a second embodiment of the present invention 従来の半導体記憶装置が搭載される半導体装置のブロック図Block diagram of a semiconductor device on which a conventional semiconductor memory device is mounted 従来の半導体装置の検査時における書き込み時の動作シーケンスを示す図The figure which shows the operation | movement sequence at the time of the write at the time of the test | inspection of the conventional semiconductor device 従来の半導体装置の検査時における読み出し時の動作シーケンスを示す図The figure which shows the operation | movement sequence at the time of the reading at the time of the test | inspection of the conventional semiconductor device

Explanation of symbols

１，７１半導体装置
２ロジック部
３−１，３−２，３−ｎ半導体記憶装置
４メモリアレイ
５制御回路部
６データ入出力回路部
７一致検出回路部
８データ圧縮回路部
９セレクタ
１０，１１，１２セレクタ
１３，１４，１５ラッチ
１６カラムデコーダ
１７ライトイネーブル発生回路
１８リードイネーブル発生回路
２０，２１，２２，２３，２４，２５，２６，２７ＥＸＮＯＲ
２８，２９，４７，４９，５０ＮＡＮＤ
３０ＮＯＲ
３１，３２，３３，３４セレクタ
３５，３６，３７，３８ラッチ
３９，４０，４１，４２，４３，４４，４５，４６，４８トライステートインバータ
５１ＩＮＶ
５２，５３ＯＲ
５４ＡＮＤ
５６トライステート
６０一括判定回路部
６１メモリ選択回路
６２セレクタ
７０セレクタ DESCRIPTION OF SYMBOLS 1,71 Semiconductor device 2 Logic part 3-1, 3-2, 3-n Semiconductor memory device 4 Memory array 5 Control circuit part 6 Data input / output circuit part 7 Matching detection circuit part 8 Data compression circuit part 9 Selector 10,11 , 12 Selector 13, 14, 15 Latch 16 Column decoder 17 Write enable generation circuit 18 Read enable generation circuit 20, 21, 22, 23, 24, 25, 26, 27 EXNOR
28, 29, 47, 49, 50 NAND
30 NOR
31, 32, 33, 34 Selector 35, 36, 37, 38 Latch 39, 40, 41, 42, 43, 44, 45, 46, 48 Tristate inverter 51 INV
52,53 OR
54 AND
56 Tristate 60 Batch judgment circuit part 61 Memory selection circuit 62 Selector 70 Selector

Claims

A logic device and a semiconductor device in which a plurality of semiconductor memory devices are mixedly mounted in the same chip,
A memory selection circuit for outputting a test control signal and a memory selection signal in a test mode by external control;
The semiconductor memory device includes a memory array composed of a plurality of memory cell blocks, and
During normal operation, the normal control signal from the logic unit is selected. In the test mode, the memory selection signal and the test control signal are selected and an internal control signal for controlling the memory array is output. The input / output data is switched according to the operation mode. A control circuit unit for outputting a test data output selection signal for switching an output selection signal and a test data output;
When the internal operation control signal is input, normal data is read from or written to an arbitrary memory cell during normal operation, and test data having an arbitrary data width is input from the outside in the test mode, and all bits of the memory cell block having the same row address are input. And a data input / output circuit that controls to sequentially read the written test data from the memory cell block, and in the test mode, the memory of the same row address of all the semiconductor memory devices A semiconductor device, wherein all bits of a cell block are collectively written.

A logic device and a semiconductor device in which a plurality of semiconductor memory devices are mixedly mounted in the same chip,
A memory selection circuit for outputting a test control signal and a memory selection signal in a test mode by external control;
The semiconductor memory device includes a memory array composed of a plurality of memory cell blocks, and
During normal operation, the normal control signal from the logic unit is selected. In the test mode, the memory selection signal and the test control signal are selected and an internal control signal for controlling the memory array is output. The input / output data is switched according to the operation mode. A control circuit unit for outputting a test data output selection signal for switching an output selection signal and a test data output;
When the internal operation control signal is input, normal data is read / written to / from an arbitrary memory cell during normal operation, and test data having a specific data width is input from the outside during test mode, and the test data is written to the memory cell block A data input / output circuit for performing control to divide all the bit data of the memory cell block into a specific data width and read the data in a batch;
A coincidence detection circuit for outputting a coincidence detection signal when all the bit data of the memory cell block of the same row address read by the control of the data input / output circuit is read and compared for each specific data width; ,
A data compression circuit for outputting test data having a specific data width read from the memory cell block when the coincidence detection signal indicates coincidence, and outputting predetermined predetermined data when indicating a disagreement; A match determination result indicating whether or not the test data read from all the semiconductor memory devices match is output, and if they match, the data output from the data compression circuit is determined in advance. It has a batch judgment circuit that outputs predetermined data to the outside, and in the test mode, all the bit data of the memory cell block of the same row address of all the semiconductor memory devices is read at a time and the read data is judged to match A semiconductor device characterized by outputting a result.

A logic device and a semiconductor device in which a plurality of semiconductor memory devices are mixedly mounted in the same chip,
A memory selection circuit for outputting a test control signal and a memory selection signal in a test mode by external control;
The semiconductor memory device includes a memory array composed of a plurality of memory cell blocks, and
During normal operation, the normal control signal from the logic unit is selected. In the test mode, the memory selection signal and the test control signal are selected and an internal control signal for controlling the memory array is output. The input / output data is switched according to the operation mode. A control circuit unit for outputting a test data output selection signal for switching an output selection signal and a test data output;
When the internal operation control signal is input, normal data is read / written to / from an arbitrary memory cell during normal operation, and test data having a specific data width is input from the outside during the test mode, and all the memory cell blocks having the same row address are input. A data input / output circuit for performing control to sequentially read from the memory cell block the test data written and written to the bits in a batch;
A coincidence detection circuit for outputting a coincidence detection signal when all the bit data of the memory cell block of the same row address read by the control of the data input / output circuit is read and compared for each specific data width; ,
A data compression circuit for outputting test data having a specific data width read from the memory cell block when the coincidence detection signal indicates coincidence, and outputting predetermined predetermined data when indicating a disagreement; A match determination result indicating whether or not the test data read from all the semiconductor storage devices match, and if they match, the data output from the data compression circuit is determined in advance. And a batch determination circuit for outputting predetermined data to the outside, and in a test mode, all bit data of memory cell blocks of the same row address of all the semiconductor memory devices are collectively read and written apparatus.

2. The semiconductor device according to claim 1, wherein the control circuit can select whether or not batch writing is required for the memory cell blocks of all semiconductor memory devices in a test mode.

3. The semiconductor device according to claim 2, wherein the control circuit can select whether or not batch reading from the memory cell block of all the semiconductor memory devices is necessary in a test mode.

4. The semiconductor device according to claim 3, wherein the control circuit can select whether or not batch reading / writing with respect to the memory cell block of all the semiconductor memory devices is required in the test mode.

7. The semiconductor device according to claim 6, wherein the coincidence determination result output from the collective determination circuit is assigned to a test data output terminal and output.

When inspecting the semiconductor memory device of the semiconductor device in which the logic unit and the plurality of semiconductor memory devices are mixedly mounted in the same chip,
A step of inputting test data having an arbitrary data width from the outside and writing all the bits of the memory cell block of the same row address of all the semiconductor memory devices in a lump;
And a step of reading out the written test data from the semiconductor memory device.

When inspecting the semiconductor memory device of the semiconductor device in which the logic unit and the plurality of semiconductor memory devices are mixedly mounted in the same chip,
Writing test data into the semiconductor memory device;
Dividing the test data into arbitrary data widths from memory cell blocks of the same row address of all the semiconductor memory devices and reading them in a batch;
A step of outputting a coincidence detection signal when the stored test data for each of the read semiconductor memory devices are compared with each other and coincide with each other;
When the coincidence detection signal indicates coincidence, the test data read from the semiconductor memory device is output. When the coincidence detection signal indicates non-coincidence, predetermined predetermined data is output and the test is read from all the semiconductor memory devices. And a step of outputting a coincidence determination result indicating whether or not the data coincide with each other.

When inspecting the semiconductor memory device of the semiconductor device in which the logic unit and the plurality of semiconductor memory devices are mixedly mounted in the same chip,
A step of inputting test data having an arbitrary data width from the outside and writing all the bits of the memory cell block of the same row address of all the semiconductor memory devices in a lump;
Dividing the test data into arbitrary data widths from memory cell blocks of the same row address of all the semiconductor memory devices and reading them in a batch;
A step of outputting a coincidence detection signal when the stored test data for each of the read semiconductor memory devices are compared with each other and coincide with each other;
When the coincidence detection signal indicates coincidence, the test data read from the semiconductor memory device is output. When the coincidence detection signal indicates non-coincidence, predetermined predetermined data is output and the test is read from all the semiconductor memory devices. And a step of outputting a coincidence determination result indicating whether or not the data coincide with each other.

9. The method for inspecting a semiconductor device according to claim 8, wherein whether or not batch writing is required for all the semiconductor memory devices can be selected in a test mode.

10. The method for inspecting a semiconductor device according to claim 9, wherein it is possible to select whether or not batch reading from all the semiconductor memory devices is necessary in a test mode.

11. The method of inspecting a semiconductor device according to claim 10, wherein it is possible to select whether or not batch reading / writing is required for all the semiconductor memory devices in a test mode.

11. The semiconductor device inspection method according to claim 10, wherein the output coincidence determination result is assigned to a test data output terminal for output.