JP2008204032A - データ処理装置 - Google Patents

Abstract

【課題】処理の高速化と最適化を図ることができるデータ処理装置を提供する。
【解決手段】制御部１８は、システム・バス１１上を流れるＣＰＵ１０が出力するアドレス値を監視し、再構成可能な論理回路１５を使用して実行する処理を迂回するためのＣＰＵ１０の分岐動作を検出すると（Ｐ１）、論理回路番号テーブル１９を参照し、分岐動作の際にＣＰＵ１０が出力したアドレス値に対応する論理回路番号を選択し、この論理回路番号を回路構成情報選択信号として回路構成情報記憶手段１７に渡す（Ｐ２）。回路構成情報記憶手段１７は、制御部１８から渡された回路構成情報選択信号が示す回路構成情報を再構成可能な論理回路１５に渡し（Ｐ３）、再構成可能な論理回路１５は、回路構成情報記憶手段１７から渡された回路構成情報に基づいて回路の再構成を行う。
【選択図】図３

Description

本発明は、データ処理の高速化を図るために再構成可能な論理回路を備えるデータ処理装置に関する。

データ処理装置の高速化を図る手法として、例えば、再構成可能な論理回路を実装し、ＣＰＵ（central processing unit）では時間のかかる処理を再構成可能な論理回路上に展開する手法が提案されている。

図７は再構成可能な論理回路を実装する従来のデータ処理装置の一例を示すブロック回路図である（特許文献１参照）。図７中、１はＣＰＵ、２はＣＰＵ１が使用する第１のメモリ、３はデータ処理の高速化を図るために実装された再構成可能ロジックブロックであり、再構成可能ロジックブロック３は、再構成可能ロジック回路４と、再構成情報用メモリ５と、制御部６を備えている。

再構成可能ロジック回路４は、ＦＰＧＡ（field programmable gate array）のように、外部から与えられる再構成情報に基づいて回路構成を変更可能とされたものである。再構成情報用メモリ５は、再構成可能ロジック回路４の回路構成を決める再構成情報を保持するものであり、再構成情報は、再構成可能ロジック回路４の内部構成の種類毎に固有の識別番号が付与された状態で保持される。

制御部６は、ＣＰＵ１の指示に従い、再構成情報用メモリ５が保持する再構成情報を用いて再構成可能ロジック回路４の回路構成を変更するものである。また、７は再構成可能ロジック回路４が使用する第２のメモリ、８はＣＰＵ１及び再構成可能ロジック回路４が共有する第３のメモリである。

このデータ処理装置においては、ＣＰＵ１は、再構成可能ロジック回路４を使用する命令を読み込むと、制御部６に対して、再構成可能ロジック回路４の再構成のための識別情報を含む再構成指示信号を与える。制御部６は、ＣＰＵ１から再構成指示信号を与えられると、再構成指示信号に含まれる識別情報に応じた再構成情報を再構成情報用メモリ５から読み出して再構成可能ロジック回路４の再構成を行い、再構成が終了すると、ＣＰＵ１に再構成終了を通知する。

ＣＰＵ１は、制御部６から再構成終了通知を受けると、データ処理を中断して処理途中のデータを第１のメモリ２から第３のメモリ８に転送し、制御部６にデータ処理の開始を指示する。その後、再構成可能ロジック回路４は、第２のメモリ７及び第３のメモリ８を用いてデータ処理を行い、データ処理が完了すると、データ処理結果を第３のメモリ８に格納し、制御部６を介してＣＰＵ１に処理の終了を通知する。その後、ＣＰＵ１は第３のメモリ８内のデータを用いて処理を続行する。

このように、このデータ処理装置は、ＣＰＵ１が再構成可能ロジック回路４を使用する命令を読み込むと、ＣＰＵ１が制御部６に再構成ロジック回路４の再構成を指示し、制御部６が再構成情報用メモリ５から読み出した再構成情報に従って再構成可能ロジック回路４を再構成し、その後、ＣＰＵ１に代わって再構成可能ロジック回路４が第２のメモリ７及び第３のメモリ８を用いて処理を行い、処理の高速化を図るというものである。
特開２００３−２０８３０５号公報 特表２００３−５２４９６９号公報 特開平１１−３２０９号公報

図７に示す従来のデータ処理装置においては、ＣＰＵ１が再構成可能ロジック回路４を使用する命令を読み込むと、ＣＰＵ１による制御部６に対する再構成ロジック回路４の再構成指示という操作が必要であり、その分、処理が遅れてしまうという問題点があった。また、プログラムの設計に際しては、再構成可能ロジック回路４の使用を意識する必要があり、プログラムの設計後に、プログラム内の所定処理をハードウェアである再構成可能ロジック回路４よる処理に容易に変更することができないという問題点があった。

本発明は、かかる点に鑑み、ＣＰＵによる再構成可能な論理回路の再構成指示操作を不要とすることによる処理の高速化と、プログラム設計後に所定処理を再構成可能な論理回路による処理に容易に変更できるようにすることによる処理の最適化を図ることができるようにしたデータ処理装置を提供することを目的とする。

本発明のデータ処理装置は、ＣＰＵと、再構成可能な論理回路と、前記ＣＰＵ及び前記再構成可能な論理回路からアクセス可能な記憶領域と、所定処理を分岐命令で迂回するように変更されたプログラムを記憶するプログラム記憶手段と、所定処理迂回のための前記ＣＰＵの分岐動作を検出し、前記ＣＰＵが迂回した所定処理に対応する回路構成情報を前記再構成可能な論理回路に与える回路情報源を備えるものである。

本発明のデータ処理装置によれば、所定処理迂回のための前記ＣＰＵの分岐動作を検出し、前記ＣＰＵが迂回した所定処理に対応する回路構成情報を前記再構成可能な論理回路に与えるので、前記ＣＰＵによる前記再構成可能な論理回路の再構成指示操作を必要としない。したがって、ＣＰＵによる再構成可能な論理回路の再構成指示操作を不要とすることによる処理の高速化を図ることができる。

また、プログラム設計時には、前記再構成可能な論理回路の使用を意識しなくとも、プログラム設計後に、所定処理を迂回するための分岐命令をプログラムに含めることで、所定処理を前記再構成可能な論理回路による処理に容易に変更することができる。したがって、プログラム設計後に所定処理を再構成可能な論理回路による処理に容易に変更できるようにすることによる処理の最適化を図ることができる。

更に、前記記憶領域、前記再構成可能な論理回路及び前記回路情報源を搭載したチップを用意する場合には、本発明のデータ処理装置は、既存のコンピュータシステムに対して、ハードウェア的には、前記記憶領域、前記再構成可能な論理回路及び前記回路情報源を搭載したチップの追加と、前記ＣＰＵに対するウェイト制御信号の接続追加を行うことにより、容易に実現することができるという利点を有している。

（第１実施形態）
図１は本発明の第１実施形態の要部を示すブロック回路図である。本発明の第１実施形態は、ＣＰＵ１０と、ＣＰＵ１０によって管理されるシステム・バス１１と、プログラムを記憶するプログラム記憶手段１２と、メモリ部１３と、回路情報源１４を備えている。

メモリ部１３は、ＦＰＧＡのように、外部から与えられる回路構成情報に基づいて回路構成を変更可能とされた再構成可能な論理回路１５と、ＣＰＵ１０からのシステム・バス１１を介したアクセス及び再構成可能な論理回路１５からのアクセスの双方を可能とされた記憶領域１６を備えている。

また、メモリ部１３は、ＣＰＵ１０からの記憶領域１６へのアクセスと、再構成可能な論理回路１５からの記憶領域１６へのアクセスを調停する調停回路を備えているが、図示を省略している。なお、この調停回路は、再構成可能な論理回路により調停動作が制御される。

回路情報源１４は、再構成可能な論理回路１５に与える回路構成情報を記憶する回路構成情報記憶手段１７と、システム・バス１１上を流れるＣＰＵ１０が出力したアドレス値の監視、この監視による再構成可能な論理回路１５で実行する処理を迂回するためのＣＰＵ１０の分岐動作の検出、回路構成情報記憶手段１７からの回路構成情報の選択及びＣＰＵ１０に対するウェイト制御などを行う制御部１８を備えている。

また、制御部１８は、論理回路番号テーブル１９を備えている。論理回路番号テーブル１９は、後述するように、再構成可能な論理回路１５による処理に置き換えられるプログラム中の所定処理をＣＰＵ１０が分岐命令により迂回する場合に出力するアドレス値と、ＣＰＵ１０がこのアドレス値を出力した場合に迂回したプログラム中の所定処理を再構成可能な論理回路１５で実行するために、再構成可能な論理回路１５に構成すべき論理回路の番号とを対応付けたものである。

ここで、再構成可能な論理回路１５に構成すべき論理回路とは、ＣＰＵ１０が迂回した所定処理を実行するために、再構成可能な論理回路１５に構成すべき複数の部分的な論理回路の各々を意味するのではなく、ＣＰＵ１０が迂回した所定処理を実行するために必要とする全体としての論理回路を意味する。

また、論理回路番号は、再構成可能な論理回路１５に構成可能とされた論理回路の数に応じた通し番号とされる。そこで、例えば、再構成可能な論理回路１５に構成可能とされた論理回路の数が１６である場合には、論理回路番号は、「００００_２〜１１１１_２」のように、４ビットで表現できる。本発明の第１実施形態においては、制御部１８は、論理回路番号を回路構成情報選択信号として回路構成情報記憶手段１７に渡すことになる。

論理回路番号テーブル１９は必須のものではなく、他の手段をもって、再構成可能な論理回路１５による処理に置き換えられるプログラム中の所定処理をＣＰＵ１０が分岐命令により迂回する場合に出力するアドレス値と再構成可能な論理回路１５に構成すべき論理回路とを対応づけるようにしても良い。

なお、本発明の第１実施形態は、ＣＰＵ１０、システム・バス１１、プログラム記憶手段１２、メモリ部１３及び回路情報源１４の全てを含めて１チップ構成とすることもできるし、ＣＰＵ１０、プログラム記憶手段１２、メモリ部１３及び回路情報源１４をそれぞれ１チップとして構成することもできる。

また、メモリ部１３及び回路情報源１４の部分を１チップ構成とし、他の部分を既存のコンピュータシステムを使用して構成することもでき、このようにする場合には、既存のコンピュータシステムに対して、ハードウェア的には、メモリ部１３及び回路情報源１４を搭載したチップの追加と、ＣＰＵ１０に対するウェイト制御信号の接続追加という形態で、本発明の第１実施形態を構成することが可能である。

図２はプログラム記憶手段１２に実装するプログラムを説明するための図であり、オブジェクト・プログラム中の１００〜１９９番地を再構成可能な論理回路１５による処理に置き換える領域とし、１００〜１９９番地に記述されている命令を再構成可能な論理回路１５で実行するとした場合を例にしている。

図２（Ａ）は生成直後のオブジェクト・プログラム、図２（Ｂ）はプログラム記憶手段１２に実装されたオブジェクト・プログラムを示しており、例えば、オブジェクト・プログラム中の１００〜１９９番地を再構成可能な論理回路１５による処理に置き換える領域とする場合には、生成直後のオブジェクト・プログラム中の１００番地の命令を２００番地への移動を指示する分岐命令に変更したオブジェクト・プログラムをプログラム記憶手段１２に実装する。

図３は再構成可能な論理回路１５による処理開始までの動作の流れを説明するためのブロック回路図である。本発明の第１実施形態においては、ＣＰＵ１０は、システム・バス１１を介してプログラム記憶手段１２から命令を読み込んで実行し、再構成可能な論理回路１５が記憶領域１６を使用中の場合を除いて、必要に応じてシステム・バス１１を介して記憶領域１６を使用する。

制御部１８は、システム・バス１１上を流れるＣＰＵ１０が出力するアドレス値を監視し、再構成可能な論理回路１５を使用して実行する処理を迂回するためのＣＰＵ１０の分岐動作を検出する（図２の例では、ＣＰＵ１０が出力するアドレス値が１００から２００に変化する）と（Ｐ１）、論理回路番号テーブル１９を参照し、検出したアドレス値に対応する論理回路番号を選択し、この論理回路番号を回路構成情報選択信号として回路構成情報記憶手段１７に渡す（Ｐ２）。

回路構成情報記憶手段１７は、制御部１８から渡された回路構成情報選択信号が示す回路構成情報を再構成可能な論理回路１５に渡し（Ｐ３）、再構成可能な論理回路１５は、回路構成情報記憶手段１７から渡された回路構成情報に基づいて回路の再構成を行い、その動作を有効化し、メモリ部１３内の調停回路を制御して記憶領域１６へのアクセス権をＣＰＵ１０に代わって確保する。

また、制御部１８は、システム・バス１１上を流れるＣＰＵ１０が出力するアドレス値を監視し、再構成可能な論理回路１５を使用して実行する処理を迂回するためのＣＰＵ１０の分岐動作を検出すると（Ｐ１）、以後、ＣＰＵ１０が迂回した処理を再構成可能な論理回路１５が終了するまで、ＣＰＵ１０の記憶領域１６へのアクセスに対してウェイト制御を行う（Ｐ４）。

図４は再構成可能な論理回路１５の動作例を説明するためのブロック回路図である。再構成可能な論理回路１５は、再構成した論理回路により目的とする処理を行うが、データ転送に際しては、記憶領域１６内の転送元２０からのデータを読み込んで（Ｑ１）、再構成可能な論理回路１５内で演算などの処理を施して記憶領域１６内の転送先２１に書き込む（Ｑ２）等の動作を行うことも可能に構成される。

図５は再構成可能な論理回路１５による処理終了後の動作の流れを説明するためのブロック回路図である。再構成可能な論理回路１５は、目的とする処理が終了すると、メモリ部１３内の調停回路を制御して記憶領域１６へのアクセス権をＣＰＵ１０に返還し（Ｗ１）、また、目的とする処理の終了を制御部１８に通知する（Ｗ２）。

制御部１８は、再構成可能な論理回路１５から処理終了通知を受けると、ＣＰＵ１０に対して記憶領域１６へのアクセスをウェイト制御していた場合には、このウェイト制御を解除し（Ｗ３）、ＣＰＵ１０は通常の動作を再開させる（Ｗ４）。なお、ＣＰＵ１０は、命令実行順序の制約を受けない限り、再構成可能な論理回路１５が処理実行中に、記憶領域１６以外の図示しない領域を使用して動作を継続することができる。

以上のように、本発明の第１実施形態によれば、制御部１８は、ＣＰＵ１０が出力するアドレス値を監視し、再構成可能な論理回路１５を使用して実行する処理を迂回するためのＣＰＵ１０の分岐動作を検出したときは、ＣＰＵ１０が迂回した処理に対応した回路構成情報を再構成可能な論理回路１５に与えるので、ＣＰＵ１０による再構成可能な論理回路１５の再構成指示操作を必要としない。したがって、ＣＰＵ１０による再構成可能な論理回路１５の再構成指示操作を不要とすることによる処理の高速化を図ることができる。

また、本発明の第１実施形態によれば、ソース・プログラム設計時には、再構成可能な論理回路１５の使用を意識しなくとも、生成直後のオブジェクト・プログラムに所定処理を迂回するための分岐命令を含めることで、所定処理を再構成可能な論理回路１５による処理に容易に変更することができる。したがって、ソース・プログラム設計後に所定処理を再構成可能な論理回路１５による処理に容易に変更できるようにすることによる処理の最適化を図ることができる。

更に、本発明の第１実施形態は、メモリ部１３及び回路情報源１４の部分を１チップ構成とし、他の部分を既存のコンピュータシステムを使用して構成することができ、このようにする場合には、既存のコンピュータシステムに対して、ハードウェア的には、メモリ部１３及び回路情報源１４を搭載したチップの追加と、ＣＰＵ１０に対するウェイト制御信号の接続追加という形態で容易に実現できるという利点がある。

（第２実施形態）
図６は本発明の第２実施形態の要部を示すブロック回路図である。本発明の第２実施形態は、図１に示す本発明の第１実施形態が備える回路情報源１４と構成の異なる回路情報源２２を設け、その他については、本発明の第１実施形態と同様に構成したものである。

回路情報源２２は、回路情報源１４が備える制御部１８と構成の異なる制御部２３を設け、その他については、回路情報源１４と同様に構成したものである。制御部２３は、イベント記憶手段２４と、イベント計数カウンタ２５を備え、これらイベント記憶手段２４及びイベント計数カウンタ２５に関連する部分を除いて制御部１８と同様に構成したものである。

イベント記憶手段２４は、制御部２３がシステム・バス１１上を流れるＣＰＵ１０が出力するアドレス値を監視し、再構成可能な論理回路１５で実行する処理を迂回するためのＣＰＵ１０の分岐動作を検出した場合に、ＣＰＵ１０が迂回した処理を再構成可能な論理回路１５で実行するために再構成可能な論理回路１５に構成すべき論理回路の番号を保持するためのものであり、複数の論理回路番号を保持できる容量を持つものである。

イベント計数カウンタ２５は、イベント記憶手段２４に保持されている論理回路番号の数をカウントするものであり、制御部２３は、イベント記憶手段２４に論理回路番号を書き込む毎に、イベント計数カウンタ２５のカウント値に１を加算し、再構成可能な論理回路１５から目的とする処理の終了通知を受ける毎に、イベント計数カウンタ２５のカウント値から１を減算する。

また、制御部２３は、イベント計数カウンタ２５のカウント値が１以上である場合には、ＣＰＵ１０による記憶領域１６へのアクセスに対してウェイト制御（Ｐ４）を行い、その動作を待たせるものとする。

このように構成された本発明の第２実施形態においては、ＣＰＵ１０は、システム・バス１１を介してプログラム記憶手段１２から命令を読み込んで実行し、イベント計数カウンタ２５のカウント値が１以上の場合を除いて、必要に応じてシステム・バス１１を介して記憶領域１６を使用する。

制御部２３は、システム・バス１１上を流れるＣＰＵ１０が出力するアドレス値を監視し、再構成可能な論理回路１５で実行する処理を迂回するためのＣＰＵ１０の分岐動作を検出すると、論理回路番号テーブル１９を参照し、検出したアドレス値に対応する論理回路番号を生成してイベント記憶手段２４に記憶し、イベント計数カウンタ２５のカウント値に１を加算する。

また、制御部２３は、イベント記憶手段２４が記憶する最も古い論理回路番号を回路構成情報選択信号として回路構成情報記憶手段１７に渡す。即ち、イベント記憶手段２４に記憶されている論理回路番号をイベント記憶手段２４に記憶された順に回路構成情報記憶手段１７に渡す。

回路構成情報記憶手段１７は、制御部２３から渡された回路構成情報選択信号が示す回路構成情報を再構成可能な論理回路１５に渡し、再構成可能な論理回路１５は、回路構成情報記憶手段１７から渡された回路構成情報に基づいて回路の再構成を行い、その動作を有効化し、メモリ部１３内の調停回路を制御して記憶領域１６へのアクセス権をＣＰＵ１０に代わって確保する。

その後、再構成可能な論理回路１５は、目的とする処理が終了すると、メモリ部１３内の調停回路を制御して記憶領域１６へのアクセス権をＣＰＵ１０に返還し、また、目的とする処理の終了を制御部２３に通知する。

制御部２３は、再構成可能な論理回路１５から処理終了通知を受けると、イベント計数カウンタ２５のカウント値から１を減算し、イベント記憶手段２４内の参照位置を一つ進めて次の論理回路番号を選択し、イベント計数カウンタ２５のカウント値が０になるまで、前述と同様に再構成可能な論理回路１５を再構成するための制御を行う。

そして、イベント計数カウンタ２５のカウント値が０になると、メモリ部１３に対してハードウェア処理を行う必要が無くなるため、制御部２３は、ＣＰＵ１０に対してメモリ部１３へのアクセスを許可し、ＣＰＵ１０が記憶領域１６へのアクセスを待っていれば、そのウェイト制御を解除する。

本発明の第２実施形態においては、再構成可能な論理回路１５で実行する処理を迂回するためのＣＰＵ１０の分岐動作が連続する場合であっても、これら分岐動作に対応する論理回路番号を制御部２３内のイベント記憶手段２４に記憶し、制御部２３は、これら論理回路番号をイベント記憶手段２４に記憶した順に回路構成情報選択信号として回路構成情報記憶手段１７に与える。

したがって、本発明の第２実施形態によれば、本発明の第１実施形態と同様に、ＣＰＵ１０による再構成可能な論理回路１５の再構成指示操作を不要とすることによる処理の高速化と、ソース・プログラム設計後に所定処理を再構成可能な論理回路１５による処理に容易に変更できるようにすることによる処理の最適化を図ると共に、再構成可能な論理回路１５で実行する処理を迂回するためのＣＰＵ１０の分岐動作が連続する場合における処理の効率化を図ることができる。

本発明の第１実施形態の要部を示すブロック回路図である。 本発明の第１実施形態が備えるプログラム記憶手段に実装するプログラムを説明するための図である。 本発明の第１実施形態が備えるメモリ部内の再構成可能な論理回路による処理開始までの動作の流れを説明するためのブロック回路図である。 本発明の第１実施形態が備えるメモリ部内の再構成可能な論理回路の動作例を説明するためのブロック回路図である。 本発明の第１実施形態が備えるメモリ部内の再構成可能な論理回路による処理終了後の動作の流れを説明するためのブロック回路図である。 本発明の第２実施形態の要部を示すブロック回路図である。 再構成可能な論理回路を実装する従来のデータ処理装置の一例を示すブロック回路図である

符号の説明

１…ＣＰＵ
２…第１のメモリ
３…再構成可能ロジックブロック
４…再構成可能ロジック回路
５…再構成情報用メモリ
６…制御部
７…第２のメモリ
８…第３のメモリ
１０…ＣＰＵ
１１…システム・バス
１２…プログラム記憶手段
１３…メモリ部
１４…回路情報源
１５…再構成可能な論理回路
１６…記憶領域
１７…回路構成情報記憶手段
１８…制御部
１９…論理回路番号テーブル
２０…転送元
２１…転送先
２２…回路情報源
２３…制御部
２４…イベント記憶手段
２５…イベント計数カウンタ

Claims (5)

1. ＣＰＵと、
   再構成可能な論理回路と、
   前記ＣＰＵ及び前記再構成可能な論理回路からアクセス可能な記憶領域と、
   所定処理を分岐命令で迂回するように変更されたプログラムを記憶するプログラム記憶手段と、
   所定処理迂回のための前記ＣＰＵの分岐動作を検出し、前記ＣＰＵが迂回した所定処理に対応する回路構成情報を前記再構成可能な論理回路に与える回路情報源を備える
   ことを特徴とするデータ処理装置。
2. 前記回路情報源は、所定処理迂回のための前記ＣＰＵの分岐動作を検出したときは、前記再構成可能な論理回路に構成すべき論理回路の番号を記憶する記憶手段を備え、前記記憶手段に記憶した論理回路の番号の順に、対応する回路構成情報を前記再構成可能な論理回路に与える
   ことを特徴とする請求項１に記載のデータ処理装置。
3. 前記再構成可能な論理回路は、前記回路情報源から与えられた回路構成情報に基づいて論理回路を構成したときは、前記記憶領域へのアクセス権を確保する制御を行い、その後、目的とする処理を終了したときは、前記記憶領域へのアクセス権を前記ＣＰＵに返還する制御を行い、前記目的とする処理を終了したことを前記回路情報源に通知するように構成される
   ことを特徴とする請求項１又は２に記載のデータ処理装置。
4. 前記回路情報源は、前記再構成可能な論理回路が前記記憶領域を使用している間、前記ＣＰＵによる前記記憶領域へのアクセスを監視し、前記ＣＰＵによる前記記憶領域へのアクセスを検出したときは、前記ＣＰＵに対してウェイト制御を行う
   ことを特徴とする請求項１、２又は３に記載のデータ処理装置。
5. 前記回路情報源は、前記再構成可能な論理回路から目的とする処理を終了したことを通知された場合において、前記ＣＰＵの前記記憶領域へのアクセスに対してウェイト制御しているときは、前記ウェイト制御を解除する
   ことを特徴とする請求項４に記載のデータ処理装置。

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