JP2008198995A - ゲートの誘電性スタックの制御された形成方法 - Google Patents
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Abstract
【課題】ゲートの誘電性スタックの制御された形成方法を提供する。
【解決手段】半導体基板に誘電性材料層を形成し、上記誘電性材料層上に希土類酸化物層を堆積し、上記希土類酸化物層上に金属ゲート電極材料を堆積した後、焼き鈍しを行い希土類ケイ酸塩層を形成する。ここで、金属ゲート電極材料を堆積する前に、焼き鈍し工程は行わない。
【選択図】図1(a)
【解決手段】半導体基板に誘電性材料層を形成し、上記誘電性材料層上に希土類酸化物層を堆積し、上記希土類酸化物層上に金属ゲート電極材料を堆積した後、焼き鈍しを行い希土類ケイ酸塩層を形成する。ここで、金属ゲート電極材料を堆積する前に、焼き鈍し工程は行わない。
【選択図】図1(a)
Description
本発明は半導体プロセス技術及びデバイスに関する。特に、本発明は、MOSFETデバイス、及び上記方法によって入手可能なMOSFETデバイスにおけるゲートスタックを形成する方法に関する。
Ono等(Appl. Phys. Lett. 78、1832(2001))は、環境に含まれる酸素中でSiO2と接する希土類元素(RE)例えばランタンは、十分に高温まで加熱されたときにケイ酸塩を形成するように反応することを記述している。元素の性質によって、ケイ酸塩形成の度合は変化するであろう。この結果、ケイ酸塩形成は、異なる結果を有することができる。
一つの結果は、Lichtenwahlner等(J. Appl. Phys.、98、024314(2005))により観察されたように、結果的に等価酸化膜厚(EOT)の低下となる、希土類元素とシリコン酸化物との間の界面領域の消失である。
他の結果は、L.Pantisano等(Appl. Phys. Lett. 89、113505(2006))により報告されたように、希土類材料が単層厚のキャップ層としてゲートスタックに一体化されるとき、しきい電圧が低い値へシフトすることである。
本発明は、MOSFETデバイスにおけるゲートスタックを形成する方法に関し、下記の工程を備える:
−半導体基板に、誘電性材料の少なくとも一つの層を形成する工程、ここで上部層は、Siを含む誘電性材料(Si−CDM)を備える(あるいは、から成る)、
−上記Si−CDM上に、少なくとも一つの希土類酸化物(REO)層を(直ちに)堆積する工程、
−上記REO層上に、金属ゲート電極の形成に適した材料の少なくとも一つの層を(直ちに)堆積する工程、及び
−上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積した後に、焼き鈍し(上記Si−CDMと上記REO層との間に、少なくとも部分的に反応を得るための)を行う工程、それによって希土類ケイ酸塩(RES)層が形成され、
ここで、上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積させる前に、焼き鈍し工程(結果としてRES形成となる)は存在しない。
−半導体基板に、誘電性材料の少なくとも一つの層を形成する工程、ここで上部層は、Siを含む誘電性材料(Si−CDM)を備える(あるいは、から成る)、
−上記Si−CDM上に、少なくとも一つの希土類酸化物(REO)層を(直ちに)堆積する工程、
−上記REO層上に、金属ゲート電極の形成に適した材料の少なくとも一つの層を(直ちに)堆積する工程、及び
−上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積した後に、焼き鈍し(上記Si−CDMと上記REO層との間に、少なくとも部分的に反応を得るための)を行う工程、それによって希土類ケイ酸塩(RES)層が形成され、
ここで、上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積させる前に、焼き鈍し工程(結果としてRES形成となる)は存在しない。
本発明に係る方法では、焼き鈍し工程は、上記金属ゲートの堆積の前に行なわれない。
好ましくは、上記焼き鈍し工程は、上記金属ゲートの堆積直後に行なわれる。
好ましくは、上記焼き鈍し工程は、PDA工程(ポスト堆積焼き鈍し工程)である。
上記焼き鈍し工程は、RTA工程(迅速な熱アニール工程)であってもよい。
好ましくは(及び、代わりに)、上記焼き鈍し工程は、スペーサー形成後に行なうことができる。本発明の方法は、焼き鈍し工程の前に、ポリシリコン堆積、ゲート・パタニング、及びスペーサー形成の工程をさらに含むことができる。
上記焼き鈍し工程は、スペーサー形成後のソース/ドレインRTA工程でありえる。
上記焼き鈍し工程は、スペーサー形成後に、ソース/ドレインRTA工程及びPDA工程を備えることができる。
本発明に係る方法では、上記焼き鈍し工程は、好ましくは(約)600°Cより高い温度、好ましくは(約)600°Cと(約)1200°Cとの間の温度、より好ましくは(約)600°Cと(約)1000°Cとの間の温度で実行される。
より好ましくは、上記焼き鈍し工程は、好ましくは(約)800°Cより高い温度、好ましくは(約)800°Cと(約)1200°Cとの間の温度、より好ましくは(約)800°Cと(約)1000°Cとの間の温度で実行される。
好ましくは、上記REO及び上記Si−CDMは、(約)0.05と(約)0.4との間、より好ましくは(約)0.1と(約)0.4との間、さらに好ましくは(約)0.2と(約)0.35との間、さらに好ましくは(約)0.2と(約)0.3との間のREO比(REO+Si(CDM)で規定される。
本発明の方法において、誘電性材料の上記少なくとも一つの層は、好ましくは上記のSi−CDMから成る。言いかえれば好ましくは、本発明の方法において、Si−CDMを備える(あるいは、から成る)少なくとも一つの層は、上記半導体基板上に形成される。
上記Si−CDM層は、いずれの適切な高k材料(つまり誘電率がSiO2の誘電率より高い、つまりk>kSiO2であるあらゆる適切な材料)も備える(あるいは、から成る)ことができる。
好ましくは、上記Si−CDMの少なくとも一つの層は、SiO2を備える(あるいは、から成る)。
本発明に係る方法において、上記Si−CDMの少なくとも一つの層は、窒素を備える、あるいはさらに備えることができる。特に、上記Si−CDMの少なくとも一つの層は、SiONを備える(あるいは、から成る)。
好ましくは、上記Si−CDMは、MOCVD、ALD、AVD又はPVD蒸着技術によって形成又は堆積される。
本発明の方法において、上記REOの少なくとも一つの層は、La、Y、Pr、Nd、Sm、Eu、Gd、Dy、Er又はYbのいずれか、又はそれらの2、3以上のいかなる組み合わせも備える(あるいは、から成る)ことができる。特に、上記REOの少なくとも一つの層は、La-、Y-、Pr-、Nd-、Sm-、Eu-、Gd-、Dy-、Er-、あるいはYb- 系の酸化物のいずれか、又はそれらの2、3以上のいかなる組み合わせも備える(あるいは、からなる)ことができる。
本発明の方法において、好ましくは、上記REOの少なくとも一つの層は、La及び/又はDy系の酸化物を備える(あるいは、から成る)ことができる。
より好ましくは、上記REO層は、ジスプロシウム酸化物を備える(あるいは、から成る)。
好ましくは、上記少なくとも一つのREO層は、MOCVD、ALD、AVD又はPVD蒸着技術によって堆積される。
本発明の方法において、上記REOの少なくとも一つの層は、希土類元素の層の酸化に起因することができる。
本発明の方法において、Si−CDMの上記少なくとも一つの層、及び/又はREOの上記少なくとも一つの層は、さらにAl、Hf又はScのような調整元素を備えることができる。
上記調整元素は、層の熱的安定性を増すために上記REO層に加えることができる。
特に、上記調整元素は、RES形成を増加又は減少するために、上記Si−CDM層及び/又は上記REO層に加えることができる。特に、Hf及びScは、RES形成を妨害する。一方、Alは、上記RES形成のエンハンサー元素である。
好ましくは、上記REO層は、ジスプロシウムスカンデートを備える(あるいは、から成る)。
好ましくは、上記調整元素は、約50%の調整比(モジュレータ+RE)にて上記REO層に加えられる。
上記調整元素は、エンハンサー元素(Alのような)になりえる。それによって混合は増強される。例えば、Alは、(約)75%より小さなAl比(Al+RE)にてREOに加えることができる。
好ましくは、本発明に係る方法では、上記金属ゲート電極は、W、Ta、Ti、Ru、Pt及び/又はMo、好ましくはTiN、TaN、及び/又はRuを備える(あるいは、から成る)。
好ましくは、本発明に係る方法では、上記基板は、Ge、SiGe、GaAs及び/又はInP層を備える(あるいは、から成る)。
本発明は、また、金属ゲート電極を堆積した後に、REOを有する誘電性層を含むSiをキャッピングし、焼き鈍し(RES層を形成する)することにより、MOSFETデバイスにおけるゲートスタックのEOTを減少する方法に関する。
MOSFETデバイスにおけるゲートスタックのEOTを減少する上記の方法は、MOSFETデバイスにおけるゲートスタックを形成する本発明の方法と同じ工程を備えることができる。
特に、REO比:(REO+Si(CDM))が(約)0.05と(約)0.4との間、より特別には(約)0.1と(約)0.4との間、さらに特別には(約)0.2と(約)0.35との間、さらに特別には(約)0.2と(約)0.3との間に備わるとき、EOTは、少なくとも0.1nmのEOTに減少することができる。
又、第2の実施形態では、REO形成の代わりに、本発明の方法は、酸化を防止する希土類元素(RE元素)層の堆積とともに実行することができる。特に、RE層は、もとの場所に、つまり、上記RE堆積と金属ゲート堆積との間の真空破壊なしで、堆積することができる。
その実施形態では、RESは、上記Si−CDM層及び上記RE層の焼き鈍しに起因する。
特に、上記第2の実施形態によるMOSFETデバイスにおけるゲートスタックを形成する方法は、次の工程を備えることができる:
−半導体基板上に、誘電材料の少なくとも一つの層を形成する工程、上部層は、Si含有誘電性材料(Si−CDM)、好ましくはSiO2又はSiONを備え、
−上記Si−CDM上に、少なくとも一つの希土類(RE)層を堆積する工程、
−上記RE層上に、金属ゲート電極形成用に適した材料の少なくとも一つの層を堆積する工程、及び
−金属ゲート電極形成用に適した上記材料を上記のRE層上に形成した後、焼き鈍し(上記Si−CDMと上記RE層との間で、少なくとも部分的に、反応を得るための)する工程、これにより、希土類・ケイ酸塩(RES)層が形成される、
ここで、上記RE層の酸化は防止され(好ましくは、金属ゲート電極の形成のために適切な材料の層が堆積するまで、真空を維持することによって)、及び
上記RE層上に金属ゲート電極を形成するのに適した上記材料を堆積する前に、焼き鈍し工程は行わない。
−半導体基板上に、誘電材料の少なくとも一つの層を形成する工程、上部層は、Si含有誘電性材料(Si−CDM)、好ましくはSiO2又はSiONを備え、
−上記Si−CDM上に、少なくとも一つの希土類(RE)層を堆積する工程、
−上記RE層上に、金属ゲート電極形成用に適した材料の少なくとも一つの層を堆積する工程、及び
−金属ゲート電極形成用に適した上記材料を上記のRE層上に形成した後、焼き鈍し(上記Si−CDMと上記RE層との間で、少なくとも部分的に、反応を得るための)する工程、これにより、希土類・ケイ酸塩(RES)層が形成される、
ここで、上記RE層の酸化は防止され(好ましくは、金属ゲート電極の形成のために適切な材料の層が堆積するまで、真空を維持することによって)、及び
上記RE層上に金属ゲート電極を形成するのに適した上記材料を堆積する前に、焼き鈍し工程は行わない。
ここで用いられる他の条件及びパラメーターは、またその実施形態に適用する。
本発明の方法も、金属−絶縁体−金属コンデンサのようなコンデンサを形成するために実行可能であり、ここで、誘電性のスタックは、そのようなコンデンサの誘電性部分を構成する。
特に、金属−絶縁体−金属コンデンサのようなコンデンサを形成する本発明の方法は、次の工程を備える:
−電極を形成するのに適している材料上に、Si−CDMを備える(あるいは、から成る)少なくとも一つの層を形成する工程、
−上記Si−CDM上に、少なくとも一つのREO又はRE層を(直ちに)堆積する工程、
−上記REO又はRE層上に、電極を形成するのに適している材料の少なくとも一つの層を(直ちに)堆積する工程、及び
−上記REO又はRE層の上に電極を形成するのに適した上記材料を堆積した後に、(上記Si−CDMと上記REO又はRE層との間で、少なくとも部分的に、反応を得るための)焼き鈍しする工程、それによって希土類・ケイ酸塩(RES)層が形成される、
ここで、上記REO又はRE層の上に電極を形成するのに適した上記材料を堆積する前に、(RES形成に帰着する)焼き鈍し工程は実行しない。
−電極を形成するのに適している材料上に、Si−CDMを備える(あるいは、から成る)少なくとも一つの層を形成する工程、
−上記Si−CDM上に、少なくとも一つのREO又はRE層を(直ちに)堆積する工程、
−上記REO又はRE層上に、電極を形成するのに適している材料の少なくとも一つの層を(直ちに)堆積する工程、及び
−上記REO又はRE層の上に電極を形成するのに適した上記材料を堆積した後に、(上記Si−CDMと上記REO又はRE層との間で、少なくとも部分的に、反応を得るための)焼き鈍しする工程、それによって希土類・ケイ酸塩(RES)層が形成される、
ここで、上記REO又はRE層の上に電極を形成するのに適した上記材料を堆積する前に、(RES形成に帰着する)焼き鈍し工程は実行しない。
本発明の他の目的は、本発明に係る方法によって得ることができる半導体デバイスである。
特に、本発明は、また、金属−絶縁体−金属コンデンサのようなコンデンサに関する。
また、より特別に、本発明は、また、本発明に係る方法によって得ることができるMOSFETデバイスに関する。
特に、本発明に係るMOSFETデバイスは、次のものを備える:
−半導体基板、
−上部層がSi−CDMを備える(あるいは、から成る)誘電性材料の少なくとも一つの層で備わるゲート誘電体、
−上記Si−CDM上のRES層、及び
−上記RES層上の金属ゲート電極、
ここで、上記RES層は、誘電材料及び上記REO又はRE層を含むSiの焼き鈍しに起因し、上記焼き鈍しは、上記金属ゲート電極を堆積した後のみにて行なわれる。
−半導体基板、
−上部層がSi−CDMを備える(あるいは、から成る)誘電性材料の少なくとも一つの層で備わるゲート誘電体、
−上記Si−CDM上のRES層、及び
−上記RES層上の金属ゲート電極、
ここで、上記RES層は、誘電材料及び上記REO又はRE層を含むSiの焼き鈍しに起因し、上記焼き鈍しは、上記金属ゲート電極を堆積した後のみにて行なわれる。
本発明に係るMOSFETデバイスは、さらに反応しないREO又は反応しないREを備えることができる。REO又はREの層は、上記RESと上記金属ゲート電極との間に残留可能である。
本発明に係るMOSFETデバイスは、さらに上記金属ゲート電極上にポリSi層を備えることができる。
好ましくは、上記誘電性材料の少なくとも一つの層は、上記Si−CDMから成る。
好ましくは、上記Si−CDMの少なくとも一つの層は、SiO2、SiON、HfSiO又はHfSiONを備える。
より好ましくは、上記Si−CDMの少なくとも一つの層は、SiO2、SiON、HfSiO又はHfSiONから成る。
好ましくは、上記REO又はRE層は、La、Y、Pr、Nd、Sm、Eu、Gd、Dy、Er、Ybのいずれか、又はこれらの2又は3以上のいずれの組み合わせのうちの何かを備える(あるいは、から成る)。
より好ましくは、上記REO層は、La−、Y−、Pr−、Nd−、Sm−、Eu−、Gd−、Dy−、Er−、及びYb−系の酸化物のいずれか、又はこれらの2又は3以上における組み合わせのいずれかを備える。さらにより好ましくは、上記REO層は、La及び/又はDy系の酸化物のいずれか、及びより特にはジスプロシウム酸化物、又はジスプロシウムスカンデートを備える(あるいは、からなる)。
好ましくは、上記金属ゲート電極は、W、Ti、Ta、Pt、Ru及び/又はMo、好ましくはTiN、TaN及び/又はRuを備える(あるいは、から成る)。
好ましくは、上記基板は、Ge、SiGe、GaAs、及び/又はInP層を備える(あるいは、から成る)。
本発明は、MOSFETデバイスにおけるゲートスタックを形成する方法を提供する。該方法は以下の工程を備える:
−半導体基板に、誘電性材料(2,2a)の少なくとも一つの層を形成する工程、ここで上部層にはSi−CDMを備える(あるいは、から成る)、
−上記Si−CDM上に、少なくとも一つの希土類酸化物(REO)層(4)を(好ましくは直ちに)堆積する工程、
−上記REO層上に、金属ゲート電極(5)の形成のために適した材料の少なくとも一つの層を(好ましくは直ちに)堆積する工程、及び
−上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積した後に、焼き鈍し(上記Si−CDMと上記REO層との間に、少なくとも部分的に反応を得るための)を行う工程、それによって希土類ケイ酸塩(RES)層が形成され、
ここで、上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積する前に、焼き鈍し工程(結果としてRES形成となる)は、存在しない。
−半導体基板に、誘電性材料(2,2a)の少なくとも一つの層を形成する工程、ここで上部層にはSi−CDMを備える(あるいは、から成る)、
−上記Si−CDM上に、少なくとも一つの希土類酸化物(REO)層(4)を(好ましくは直ちに)堆積する工程、
−上記REO層上に、金属ゲート電極(5)の形成のために適した材料の少なくとも一つの層を(好ましくは直ちに)堆積する工程、及び
−上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積した後に、焼き鈍し(上記Si−CDMと上記REO層との間に、少なくとも部分的に反応を得るための)を行う工程、それによって希土類ケイ酸塩(RES)層が形成され、
ここで、上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積する前に、焼き鈍し工程(結果としてRES形成となる)は、存在しない。
本発明は、金属ゲート電極が上記REO上に堆積された後にのみ、焼き鈍し(上記RES形成のための)工程を行うときに、EOT低下(等価酸化膜厚低下)及びeWFシフト(有効仕事関数シフト)に関して最高の結果が得られるという驚くべき発見に基づいている。
本発明は、さらに、EOTが最低である(図9を参照)最適な比率REO/(REO+SiCDM)があるという驚くべき発見に基づいている。実際に、第2の以外な観察は、その最適の比率REO/(REO+Si−CDM)から外れるとき、EOTが増加したことであった。
図9は、一定のSiON厚さ(2nm)で、SiON/Dy2O3スタック上のDy2O3厚さの影響を示す。
Dy2O3とSiONとが混ざらないならば、計算されたEOT(塗りつぶし無しの円)は、Dy2O3キャップ厚さとともに増加する。
しかしながら、実験結果は、SiONが0.5nm及び1nmのDy2O3で覆われるときに、EOTが1.8nmから1.4nmまで(18〜14のÅ)実際に減少することを示す。
しかしながら、Dy2O3厚さが2nmまで増加するとき、混ざらないことを想定して計算された値に合い、EOTは、再び増加する。
このことは、あるDy2O3/(Dy2O3+SiO2)厚さ比率で、Dy2O3とSiONとの間で混合が起こることを示している。最小のEOTのための最適のDy2O3/(Dy2O3+SiO2)厚さ比率は、0.2と0.4との間に備わる。
図10は、一定の全Dy2O3+SiO2厚さ(3nm)で、SiON/Dy2O3スタックのEOT上のDy2O3/(Dy2O3+SiO2)厚さ比率の影響を示している。
SiO2/Dy2O3スタックのEOTは、Dy2O3/(Dy2O3+SiO2)厚さ比率の関数である。
最小のEOTは、覆われていないSiO2と比較して、0.5nm(5Å)のEOT低下に対応して、約0.3と約0.4との間に備わる比率で得られる。
しかしながら、0.6以上のDy2O3/(Dy2O3+SiO2)厚さ比率で、EOTは増加し、覆われていないSiO2の場合を超える。
Dy2O3/(Dy2O3+SiO2)厚さ比率との放物線の関係を示す、EOTと異なるようなものでは、有効仕事関数(eWF)は、その比率に反比例する。
Dy2O3/(Dy2O3+SiO2)厚さ比率が0から0.7まで増加するとき、eWFは、4.4から3.7eVまで減少し、0.7を超える比率で3.7eVで安定する。
最適のDy2O3/(Dy2O3+SiO2)厚さ比率は、約0.3である。ここで、EOT低下は最大となり、eWFがSiON/ポリ基準(4.0eV)のそれに匹敵する。
図10は、また、窒素がSiO2に加えられるとき、同じDy2O3/(Dy2O3+SiO2)厚さ比率で、SiO2/Dy2O3スタックと比較して、EOT及びeWFは、0.2nm(2Å)及び150mVまでそれぞれ減少することを示す。EOT減少は、窒素の編入により、増加した誘電率又は増強されたDy2O3−SiO(N)混合に起因することがある。
eWF減少は、HfSiO(N)/Ta2Cスタックで見られた窒素編入によって引き起こされた正電荷に起因することがある。
図11は、様々なサーマルバジェット及び焼き鈍し順序から、Dy2O3で覆われたSiONのEOT及びeWFを示す。
1030℃での標準活性化焼き鈍し(「S/D RTA」)の他に、1050℃での追加のポスト堆積焼き鈍し(PDA)が、S/D RTA(「S/D RTAS+PDA」)の後に、又は金属ゲート堆積(「TaN+S/D RTA前のPDA」)の前に行なわれる。
「S/D RTAのみ」及び「S/D RTAS+PDA」の比較により、追加のPDAが、eWFシフト(ΔeWF2)を僅かに小さくして、eWFのみを僅かに増加させることを示すことがある。
しかしながら、金属ゲート堆積前(「TaN+S/D RTA前のPDA」)に、PDAが堆積されたままのDy2O3上で行なわれるとき、eWFシフト(ΔeWF3)は、220meVまで実質的に減少する。
このことは、最大のeWF調節を達成するため、この例では、Dy2O3キャップが金属ゲート、ポリ電極、及びスペーサによって覆われ/封止された後、(高温)焼き鈍しが行なわれる必要があることを示している。
好ましい実施形態によれば、MOSFETデバイスにおけるゲートスタックを形成する本発明の方法は、次の工程を備える:
−半導体基板上に、SiO2の一つの層、又はSiONの一つの層を形成する工程、
−上記SiO2又はSiON上に、一つのジスプロシウムスカンデート層、一つの酸化ランタン層、又は好ましくは一つのジスプロシウム酸化層を形成又は堆積する工程、
−金属ゲート電極、好ましくはTaN層の形成に適している材料の少なくとも一つの層を上記REO層上に堆積する工程、
−上記REO層上に金属ゲート電極を形成するのに適している上記材料を堆積した後、焼き鈍しする工程(上記SiO2又はSiON層と上記REO層との間で、少なくとも部分的に反応を得るために)、それによって希土類・ケイ酸塩(RES)層が形成される、
ここで、上記REO層上に金属ゲート電極を形成するのに適している上記材料を堆積する前に、焼き鈍し工程は存在しない。
−半導体基板上に、SiO2の一つの層、又はSiONの一つの層を形成する工程、
−上記SiO2又はSiON上に、一つのジスプロシウムスカンデート層、一つの酸化ランタン層、又は好ましくは一つのジスプロシウム酸化層を形成又は堆積する工程、
−金属ゲート電極、好ましくはTaN層の形成に適している材料の少なくとも一つの層を上記REO層上に堆積する工程、
−上記REO層上に金属ゲート電極を形成するのに適している上記材料を堆積した後、焼き鈍しする工程(上記SiO2又はSiON層と上記REO層との間で、少なくとも部分的に反応を得るために)、それによって希土類・ケイ酸塩(RES)層が形成される、
ここで、上記REO層上に金属ゲート電極を形成するのに適している上記材料を堆積する前に、焼き鈍し工程は存在しない。
基板に依存して、上記焼き鈍し工程は、600℃と1200℃との間、より好ましくは600℃と1000℃との間に備わる温度で行なわれる。
好ましくは、上記REO及び上記SiO2(あるいは上記SiON)は、0.1と0.4との間、より好ましくは0.2と0.4との間、さらに好ましくは0.2と0.3との間に備わるREO比率(REO+SiO2)にて、提供される。
上記REO層は、MOCVD、ALD、AVD、又はPVD蒸着技術によって形成するか堆積することができる。
上記SiO2又はSiON層は、MOCVD、ALD、AVD、又はPVD蒸着技術によって形成するか堆積することができる。
上記SiO2又はSiON層は、さらに、Sc、Hf、又はAlを備えることができる。
あるいは、上記REO層は、さらに、Sc、Hf、又はAlを備えることができる。
恐らく、REO層及びSiO2(あるいはSiON)層の両方は、さらに、Sc、Hf、又はAlを備えることができる。
本発明の好ましい方法では、上記金属ゲート電極は、W、Ta、Ti、Ru、Pt、及び/又は、Moを備える(あるいは、から成る)ことができ、より好ましくは、TiN、TaN、及び/又はRuを備える(あるいは、から成る)ことができる。
本発明の好ましい方法では、上記基板は、Ge、SiGe、GaAs、及び/又はInP層を備える(あるいは、から成る)ことができる。
上記焼き鈍し工程は、ポスト堆積焼き鈍し、又はRTA工程であることができる。
本発明の目的は、また、半導体デバイスであり、より好ましくは、本発明の好ましい方法にて入手可能なMOSFETデバイスである。
特に、本発明の好ましいMOSFETデバイスは、次のものを備える:
−半導体基板、
−SiO2又はSiON層を備えるゲート誘電体、
−上記SiO2又はSiON層上で接触し、Dy及び/又はLaを備える希土類・ケイ酸塩(RES)層、及び
−金属ゲート電極。
−半導体基板、
−SiO2又はSiON層を備えるゲート誘電体、
−上記SiO2又はSiON層上で接触し、Dy及び/又はLaを備える希土類・ケイ酸塩(RES)層、及び
−金属ゲート電極。
上記RES層は、上記基板上に堆積(又は形成)されるSiO2又はSiON層、及びREO層(Dy及び/又はLaを備える)の焼き鈍しに起因して生じ、上記焼き鈍しは、上記金属ゲート電極を堆積した後のみにて行なわれる。
上記SiO2又はSiON層は、さらに、Sc、Hf、又はAlを備えることができる。
あるいは、上記RES層は、さらにSc、Hf、又はAlを備えることができる。
恐らく、RES層及びSiO2(あるいはSiON)層の両方は、さらにSc、Hf、又はAlを備えることができる。
上記金属ゲート電極は、W、Ti、Ta、Pt、Ru、及び/又はMoを備える(あるいは、から成る)ことができ、好ましくはTiN、TaN、及び/又はRuを備える(あるいは、から成る)ことができる。
上記基板は、Ge、SiGe、GaAs、及び/又はInP層を備える(あるいは、から成る)ことができる。
図1(a)は、異なる温度で焼き鈍しされる堆積されたときのゲート誘電体の物理的な厚さ変化を示す。X軸は、様々なゲート誘電体に関する偏光解析的に測定された膜厚を示す。原子層蒸着法(ALD)及び原子蒸着法(AVD)のような様々な蒸着技術が使用される。
膜は、界面のように2面に挟まれたSiO2xシリコン酸化物上に堆積され、それは楕円偏光計結果から識別可能ではない。
堆積された両層被膜スタックは、O2中で約600℃と約1000℃との間の温度で焼き鈍しされ、後者は明らかに膜厚を増加させる。
IMECクリーンに関する棒グラフは、研究された熱処理の関数としてシリコン基板酸化を示す(参考)。IMECクリーンは、中間での及び終端でのマランゴーニ乾燥において、APM(アンモニア過酸化物)クリーニング及びDI(脱イオン化した)水で希釈されたHF/HClのすすぎの後に続けて、SOM(硫酸−オゾン混合物)を備えた有機的な除去の工程を備えるウェット・クリーニング・シーケンスである。この基板は、清浄物のみを受け取り、それによって化学的酸化物を形成する。
厚さ増加/層反応は、熱的に活性化されることは理解可能であり、サーマルバジェットが大きくなれば、物理的厚さが大きくなり、約1000℃若しくはこれを超える温度で完全に分解する。しかしながら、反応性の度合つまりサーマルバジェットでの物理的厚さの依存性は、Dy(及びLa、図1(b)参照)が、Sc(又はSiさえ)を含む被膜よりもよりしっかりと反応する状態で、含まれるスピーシーズに明らかに依存する。さらに、被膜を含むDyの反応性は、Scの追加で調整することができる。
図1(b)は、約600℃から約1000℃までの異なる焼き鈍し工程で、堆積されたときのALD La2O3の厚さの変化を示す。Dyに関して、また、Laに関しても同様に、明瞭な反応性及び物理的厚さは、熱の焼き鈍しで観察可能である。しかしながら、図1(b)から判るように、La2O3は、Dyと比較して、異なった振る舞いを示す。即ち:
−低温(約800℃)での反応性、
−さらに、厚さ増加は、堆積したときのLa2O3層の厚さに依存しない。
−低温(約800℃)での反応性、
−さらに、厚さ増加は、堆積したときのLa2O3層の厚さに依存しない。
このことは、用いられる元素(希土類)が、プロセスの終わりでの最終ゲート誘電性層の誘電特性を制御することを支援するパラメータの一つであることを示す。
希土類酸化物(REO)層、又はシリコン酸化物上に堆積された層のスタックを焼き鈍しするとき、以下のような例においてケイ酸塩の形成が示される場合がある:
a)追加の酸素供給が無いときにおいて:即ち、図2(N2雰囲気)に示すように、全誘電体スタックがかなりの厚さ変化をすることなく、シリコン酸化物とともにRE酸化物の混合のため、希土類(RE)酸化層の密度減少;
b)酸素源の存在において:即ち、図2(O2雰囲気)に示すように、堆積の前に、再生された又は既に存在するSiO2に加えて、希土類膜とシリコン酸化膜との間の反応面で、Si又はSiO2の編入による体積膨張によってもたらされた厚さの増加。
a)追加の酸素供給が無いときにおいて:即ち、図2(N2雰囲気)に示すように、全誘電体スタックがかなりの厚さ変化をすることなく、シリコン酸化物とともにRE酸化物の混合のため、希土類(RE)酸化層の密度減少;
b)酸素源の存在において:即ち、図2(O2雰囲気)に示すように、堆積の前に、再生された又は既に存在するSiO2に加えて、希土類膜とシリコン酸化膜との間の反応面で、Si又はSiO2の編入による体積膨張によってもたらされた厚さの増加。
図2は、O2(●:円)又はN2(▲:三角形)内で焼き鈍しされたDyScOx層に関する焼きならしされた厚さ増加(tannealed ―tdep)/tdepを示す。ここで、tannealedは、約1000℃での熱処理後の層の厚さであり、tdepは、堆積されたときの層の厚さである。
焼き鈍し工程の間に使用される雰囲気の他、ケイ酸塩形成は、加えられるサーマルバジェットの関数である、即ち、図3に示すように、温度とともに時間に依存する。
図3は、異なる熱処理(温度と時間)の後に、約10nmのDyScOx層に関する焼きならしされた厚さの増加を示す。
DyScOxの例に関し、温度が上昇とき、特に約900℃を超える温度で、厚さがより増加することは明らかである。DyScOx中でSiO2の最大の可溶性として解釈することができる均衡値に安定する前に、初期のケイ酸塩の形成が非常に速く起こることがまた理解可能である。
図4は、堆積されたときの厚さの関数として、DyScOx層に関して1000℃で焼き鈍し後の、焼きならしされた厚さ増加(tannealed ―tdep)/tdep(●:円)、及び絶対的な厚さ増加(▲:三角形)を示す。
図5は、焼き鈍し時間の関数として、即ち、Dyリッチ(約75%Dy)(●:円);Scリッチ(約25%Dy)(■:正方形)として、DyScOx層に関して1000℃で焼き鈍し後の、焼きならしされた厚さ増加(tannealed ―tdep)/tdepを示す。
ゲート誘電体被膜スタックに組み入れることができるSiO2の最大量は、存在する希土類材料の量(図1(a)も参照)に依存するであろう。このことは、以下のことにより証拠づけられる:
a)相対的な厚さ増加と堆積されたときの希土類酸化物の厚さとの関係、つまり、堆積されたときの層が厚いほど、図4に示すように、より多くのSiO2が組み込み可能である。相対的な厚さ増加を考えると、グラフの下側に基づいて、システムは、ある平衡組成に努めるということが明らかである。この平衡組成物は、ほぼ2:1 RE:SiO2である。この比率は、希土類層の組成により決定され(DyScOxに関し図4の下側参照)、層の物理的な厚さによるものではない。
b)異なる組成を備えた約10nm厚のDyScOx層の異なる挙動。相対的な厚さ増加は、明らかに、DyScOx層の組成に依存する。ここで、Dyリッチ層、つまり、最多の量のDyを含んでいる層は、図5に示すように、Scリッチ層と比較して、より大きな厚さ増加を実証する。これは、スタックに組み入れることができるSiO2の量が存在するDyの量に依存することを再び実証する。
a)相対的な厚さ増加と堆積されたときの希土類酸化物の厚さとの関係、つまり、堆積されたときの層が厚いほど、図4に示すように、より多くのSiO2が組み込み可能である。相対的な厚さ増加を考えると、グラフの下側に基づいて、システムは、ある平衡組成に努めるということが明らかである。この平衡組成物は、ほぼ2:1 RE:SiO2である。この比率は、希土類層の組成により決定され(DyScOxに関し図4の下側参照)、層の物理的な厚さによるものではない。
b)異なる組成を備えた約10nm厚のDyScOx層の異なる挙動。相対的な厚さ増加は、明らかに、DyScOx層の組成に依存する。ここで、Dyリッチ層、つまり、最多の量のDyを含んでいる層は、図5に示すように、Scリッチ層と比較して、より大きな厚さ増加を実証する。これは、スタックに組み入れることができるSiO2の量が存在するDyの量に依存することを再び実証する。
上述した挙動は、酸素の無制限の供給に相当する、つまり、本発明に係るゲートスタックを備える半導体デバイスを製造するための処理フローにおける全ての熱処理が酸素雰囲気にて行われる場合である。この場合、システムは、SiO2の最大量が組み込み可能である状態に発展するであろう。
ゲート誘電体スタックに組み入れられる(共に堆積された)元素から影響はまた見られる。
図6は、2つの異なる化合物、つまりDyHfOx(■:正方形)及びDyScOx(●:円)に関するDy濃度(%)の関数として、相対的な厚さ増加(%)を示す。
例えばDyScOxと、組成を変化させたDyHfOx層とを比較すると、図6に示すように、両方のスタックは、異なるように動作することは明らかである。
DyScOx層は、Scリッチ層を除き、むしろDy2O3層(広範囲なケイ酸塩形成)として動作するが、Hfの組み込みは、非常にDyリッチのDyHfOx層までケイ酸塩形成を制限する(より少ないSiO2の組み込み故、厚さ増加は少ない)ことがはっきりとわかる。
上述の挙動は、酸素の無制限の供給に相当する。
追加の酸素供給がない、例えばN2中での焼き鈍し又は酸素不浸透層で覆われた(キャップされた)層に関して、焼き鈍しが実行された場合、ケイ酸塩形成は、RE酸化物と下にある層に存在するSiO2とを混合することによってのみ起こることができる。この混合は、RE酸化物の密度の低下に帰着する。この密度低下は、RE/SiO2の比率に比例する。一旦、全SiO2が反応することができたならば、システムは、安定状態に達するだろう。その状態は、システムが密閉されている限り、つまり、ゲート誘電体が酸素にさらされるのを防止する、及び/又は、形成された所定のゲート誘電体層に関し閾値を超える大きさで酸素を含む雰囲気中でサーマルバジェットがさらに作用されるのを防止する金属ゲート層でゲート誘電体が上部を覆われている(キャップされている)限り、安定である。
高機能を達成するために、理想的な金属ゲートは、標準的なシリコン技術に「類似している」プロセス状態で、調整可能な仕事関数を必要とする。これは、ゲート仕事関数を設計するために、金属と誘電体との間の界面極性化の制御を得ることを暗に提案する。
その関連では、誘電体/金属界面での制御された化学「不純物」の導入は、有望なアプローチである。SiO2/TiN及びHfO2/TiN界面での電気陽性元素(Rb、Sr、Y、Csなどのような)の低濃度[約1013のatm/cm2]の詰め込みは、界面に存在する原子の部分的な電荷の誘導、及びそれらが発生する電位(厳密な電荷処理内で)に基づいた単純なアプローチを用いてモデル化された[Smith, J. Chem. Edu, vol67, 559頁、1990]。そのモデルは、考慮している化学元素及び酸化物の両方の性質に依存して、約0.35eVまでTiNの仕事関数を変更可能であることを明らかにした。
これを実施に導くことは、作用されたサーマルバジェットの関数として、ゲート電極とゲート誘電体(又はゲート誘電性スタック)との間の界面領域が、適切な仕事関数を達成するように修正可能であるということを意味する。実験の証拠は、キャップ層、つまりホスト誘電体とゲート電極との間に堆積された極薄(サブ−ナノメータ)の誘電体、又は他の誘電性スタックの選択的な導入により、この観察のために得られている。バルク状の誘電体又はキャップ層として使用するために探求された新しい誘電体は、スカンジウム、ジスプロシウム、ランタン、アルミニウム、及びハフニウムの組み合わせである。
結果は、しきい電圧をより低い値(NMOSに関し重要な)に変化することがわかった希土類元素に対抗するように、しきい電圧を上昇方向(PMOSに関し重要な)に変化するためにAlが使用可能であることを示している。
キャップ層として実行されたときに、Dy系の酸化物は、意外に好結果を示す。図7は、Dy系及びSc系の酸化物、並びにそれらの組み合わせに関するしきい電圧変更を表している。効果の大きなことは、入力パラメータとしてのゲート誘電体及び金属ゲートの例えば組み合わせとともに複雑な式の結果である。
さらに、例は、目的のEOT及びVtを得るために、パラメーターがどのように制御可能であるかについて挙げられる。
SiO2の厚さは、いずれの高kの堆積に先立って、基板の熱酸化により制御可能である。
種々のナノメータ厚の高k誘電性被膜は、ナノラミネートとして又は共同蒸着膜としてのいずれかの、好ましくは化学蒸着法のような技術範囲によって堆積可能である。被膜の組成は、制御可能である。SiO2の厚さ、及び高k被膜の組成/厚さは、サーマルバジェットの作用後、適切なEOTが得られるように、選択されるべきである。
実例として、2nm厚のSiONの誘電性被膜は、図8の(a)に示すように、1nmのDy2O3により覆われ、TaN金属電極で覆われる。接合活性化サーマルバジェット(1030℃)の作用後、ゲートスタックEOTは、元の2nmのSiONよりも明らかに少なく抜き取られる。図8の(b)に示すように、Vtの低下とともに、EOTの約1.8nmから約1.3nmまでの低下が観察された。また、同様の実験は、Dy2O3キャップを備えたHfSiON誘電体を用いて行われた。
Claims (35)
- MOSFETデバイスにおけるゲートスタックを形成する方法であって、
−半導体基板(1)に、誘電性材料(2,2a)の少なくとも一つの層を形成し、該層の上部層には、Siを含む誘電性材料(Si−CDM)を備え、
−上記Si−CDM上に、少なくとも一つの希土類酸化物(REO)層(4)を堆積し、
−上記REO層(4)上に、金属ゲート電極(5)の形成に適した材料の少なくとも一つの層を堆積し、及び
−上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積した後に、焼き鈍しを行い、それによって希土類ケイ酸塩(RES)層を形成し、
ここで、上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積させる前に、焼き鈍し工程は存在しない、ゲートスタック形成方法。 - 上記REO及び上記Si−CDMは、0.1と0.4との間に備わるREO比率(REO+Si(CDM))にて設けられる、請求項1記載のゲートスタック形成方法。
- 上記REO及び上記Si−CDMは、0.2と0.3との間に備わるREO比率(REO+Si(CDM))にて設けられる、請求項1記載のゲートスタック形成方法。
- 上記少なくとも一つのREO層は、MOCVD、ALD、AVD、又はPVD蒸着技術により形成又は堆積される、請求項1から3のいずれかに記載のゲートスタック形成方法。
- 上記REO層(4)は、La、Y、Pr、Nd、Sm、Eu、Gd、Dy、Er、若しくはYbのいずれか、又は、これらの2若しくは3以上のいずれかの組み合わせを備え、より好ましくは、La、Y、Pr、Nd、Sm、Eu、Gd、Dy、Er、若しくはYb系の酸化物のいずれか、又は、これらの2若しくは3以上のいずれかの組み合わせを備える、請求項1から4のいずれかに記載のゲートスタック形成方法。
- 上記REO層(4)は、La及び/又はDy系の酸化物のいずれかを備える、請求項5記載のゲートスタック形成方法。
- 上記REO層(4)は、ジスプロシウム酸化物を備える、請求項1から6のいずれかに記載のゲートスタック形成方法。
- 上記REO層(4)は、ジスプロシウムスカンデートを備える、請求項1から6のいずれかに記載のゲートスタック形成方法。
- 上記REO層(4)は、さらにSc、Hf、又はAlを備える、請求項1から8のいずれかに記載のゲートスタック形成方法。
- MOSFETデバイスにおけるゲートスタックを形成する方法であって、
−半導体基板上に、誘電性材料の少なくとも一つの層を形成し、該層の上部層には、Si含有誘電性材料(Si−CDM)を備え、
−上記Si−CDM上に、少なくとも一つの希土類(RE)層を堆積し、
−上記RE層上に、金属ゲート電極形成用に適した材料の少なくとも一つの層を堆積し、及び
−金属ゲート電極形成用に適した上記材料を上記のRE層上に形成した後、焼き鈍しを行い、これにより、希土類・ケイ酸塩(RES)層を形成し、
ここで、上記RE層の酸化は防止され、及び
ここで、上記RE層上に金属ゲート電極を形成するのに適した上記材料を堆積する前に、焼き鈍し工程は行わない、ゲートスタック形成方法。 - Si−CDMの上記層は、いずれかの適切な高k材料(つまり、k>kSiO2)を備える、請求項1から10のいずれかに記載のゲートスタック形成方法。
- Si−CDMの上記層は、SiO2を備える、請求項1から11のいずれかに記載のゲートスタック形成方法。
- Si−CDMの上記層は、SiO2から成る、請求項1から11のいずれかに記載のゲートスタック形成方法。
- Si−CDMの上記層は、窒素を備えるか、又はさらに備える、請求項1から13のいずれかに記載のゲートスタック形成方法。
- Si−CDMの上記層は、SiONから成る、請求項14記載のゲートスタック形成方法。
- 上記焼き鈍しは、600℃よりも高い温度にて、好ましくは600℃と1200℃との間に備わる温度にて、より好ましくは600℃と1000℃との間に備わる温度にて実行される、請求項1から15のいずれかに記載のゲートスタック形成方法。
- 上記焼き鈍しは、800℃よりも高い温度にて、好ましくは800℃と1200℃との間に備わる温度にて、より好ましくは800℃と1000℃との間に備わる温度にて実行される、請求項1から15のいずれかに記載のゲートスタック形成方法。
- 上記Si−CDMは、MOCVD、ALD、AVD、又はPVD蒸着技術によって形成又は堆積される、請求項1から17のいずれかに記載のゲートスタック形成方法。
- 上記金属ゲート電極(5)は、W、Ta、TI、Ru、Pt、及び/又はMoを備え、好ましくはTiN、TaN、及び/又はRuを備える、請求項1から18のいずれかに記載のゲートスタック形成方法。
- 上記基板(1)は、Ge、SiGe、GaAs、及び/又はInP層を備える、請求項1から19のいずれかに記載のゲートスタック形成方法。
- 上記焼き鈍しは、ポスト蒸着アニールである、請求項1から20のいずれかに記載のゲートスタック形成方法。
- 上記焼き鈍しは、急速熱処理である、請求項1から20のいずれかに記載のゲートスタック形成方法。
- 請求項1から22のいずれかに記載のゲートスタック形成方法にて得られるMOSFETデバイス。
- −半導体基板(1)、
−上部層がSi含有誘電性材料(Si−CDM)(2a)を備える(あるいは、から成る)誘電性材料の少なくとも一つの層を備えたゲート誘電体、
−上記Si−CDM(2a)上の希土類ケイ酸塩(RES)層(3)、及び
−上記RES層(3)上の金属ゲート電極(5)、
を備え、ここで、上記RES層(3)は、上記Si−CDM及び上記REO、又はRE層の焼き鈍しに起因し、上記焼き鈍しは、上記金属ゲート電極を堆積した後のみにて行なわれる、請求項23記載のMOSFETデバイス。 - 非反応のREO層(4a)、又は非反応のRE層をさらに備える、請求項23又は24記載のMOSFETデバイス。
- 上記金属ゲート電極(5)上にポリSi層(6)をさらに備える、請求項23から25のいずれかに記載のMOSFETデバイス。
- Si−CDMの上記層は、SiO2、SiON、HfSiO、又はHfSiONを備える、請求項23から26のいずれかに記載のMOSFETデバイス。
- 上記REO又はRE層は、La、Y、Pr、Nd、Sm、Eu、Gd、Dy、Er、Ybのいずれか、又はこれらの2若しくは3以上の組み合わせのいずれかを備える、請求項23から27のいずれかに記載のMOSFETデバイス。
- 上記REO層は、La−、Y−、Pr−、Nd−、Sm−、Eu−、Gd−、Dy−、Er−、及びYb−系の酸化物のいずれか、又は、これらの2若しくは3以上の組み合わせのいずれかを備える、請求項23から27のいずれかに記載のMOSFETデバイス。
- 上記REO層は、La及び/又はDy系の酸化物のいずれかを備える、請求項23から27のいずれかに記載のMOSFETデバイス。
- 上記REO層は、ジスプロシウム酸化物、又はジスプロシウムスカンデートを備える、請求項23から27のいずれかに記載のMOSFETデバイス。
- 上記金属ゲート電極は、W、Ti、Ta、Pt、Ru、及び/又はMoを備え、好ましくはTiN、TaN、及び/又はRuを備える、請求項23から31のいずれかに記載のMOSFETデバイス。
- 上記基板(1)は、Ge、SiGe、GaAs、及び/又はInP層を備える、請求項23から32のいずれかに記載のMOSFETデバイス。
- 金属−絶縁体−金属・コンデンサのようなコンデンサの形成方法であって、
−電極を形成するのに適した材料上に、Si−CDMを備えた少なくとも一つの層を形成し、
−上記Si−CDM上に、少なくとも一つのREO又はRE層を堆積し、
−上記REO又はRE層上に、電極を形成するのに適した材料の少なくとも一つの層を堆積し、及び
−上記REO又はRE層上に電極を形成するのに適した上記材料を堆積した後、焼き鈍しを行い、それによってRES層を形成し、
ここで、上記REO又はRE層上に電極を形成するのに適した上記材料を堆積する前に焼き鈍しは行わない、コンデンサの形成方法。 - 請求項34記載のコンデンサ形成方法にて得られる、金属−絶縁体−金属・コンデンサのようなコンデンサ。
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