JP2008198695A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】プラズマＣＶＤ装置を使用することにより形成される半導体装置の品質向上を図ることのできる技術を提供する。
【解決手段】ウェハを搬入した後（Ｓ１０１〜Ｓ１０４）、チャンバ内に酸素ガスを供給する（Ｓ１０５）。続いて、チャンバに巻きつけられているコイルに高周波電圧を印加して酸素ガスからプラズマガスを生成する（Ｓ１０６）。そして、このプラズマガスの発光強度の測定を開始する（Ｓ１０７）。次に、チャンバ内にシランガスを供給するとともに、ウェハにＲＦバイアスを印加する（Ｓ１０８）。その後、シランガスをプラズマ化することにより生成されるシリコンイオンの発光強度の上昇より成膜開始時刻を特定する（Ｓ１０９）。同様に、酸素イオンの発光強度の上昇よりＲＦバイアスを印加した時刻を特定する（Ｓ１１０）。そして、成膜開始時刻とＲＦバイアスを印加した時刻のずれを検出する（Ｓ１１１）。
【選択図】図２

Description

本発明は、半導体装置の製造技術に関し、特に、プラズマＣＶＤ（Chemical Vapor Deposition）装置を使用して半導体基板上に膜を形成する工程に適用して有効な技術に関するものである。

特開２００４−１１１５０６号公報（特許文献１）には、プラズマＣＶＤ装置を使用して酸化シリコン膜を生成する場合において、酸化シリコン膜の形成初期における、プラズマ生成空間の原子状酸素の未飽和状態を改善できる技術が開示されている。具体的には、半導体基板への酸化シリコン膜の成膜開始時において、プラズマ生成空間に酸素ガスと水素ガスを導入する。このとき、酸素ガスに添加する水素ガスの流量を、導入開始時に最大とし、時間の経過とともに減少させるとしている。水素ガスの流量を調整する手段として、プラズマ生成空間に発光強度を検出する手段を設け、検出された発光強度を一定に保つように酸素ガスに添加する水素ガスの流量を調節することが開示されている。

特開２０００−１９５８１０号公報（特許文献２）には、比較的低温下で安価に、生産性よくポリシリコン膜を形成できる技術が開示されている。具体的には、シリコン原子を有する材料ガスと水素ガスとの混合ガスからプラズマを形成し、このプラズマ中のＳｉＨ^＊ラジカルの発光強度に対する水素原子ラジカル（Ｈβ）の発光強度比が１以上になるように、プラズマを制御してポリシリコン膜を形成するとしている。

特開平０７−５４１５３号公報（特許文献３）には、チャンバ内のガス反応分析および生成された膜を成膜作業の進行にあわせて同時に行なうことができるＣＶＤ装置が開示されている。具体的には、ＣＶＤ装置にフーリエ変換赤外分光光度計を備えることにより、チャンバ内のガス反応分析を成膜処理の進行にあわせて実施できるとしている。さらに、ウェハを載置する下部電極だけでなく上部電極も昇降可能とすることで、上下電極間の任意の断面で、チャンバ内のウェハ表面上のガスをその高さ方向の層に区分して測定する層状測定と、生成されたウェハ表面の膜を測定する高感度反射測定が可能であるとしている。これにより、測定結果を現在進行中の成膜作業にフィードバックすることができ、一層優れた品質の膜を形成できるとしている。

特開平０８−２６４５２０号公報（特許文献４）には、プラズマＣＶＤ装置に発光分光分析装置を装備することにより、残留水分を検出する技術が開示されている。そして、検出量が設定値以下になると同時にガス導入部から膜の原料となるガスを導入する。その後、プラズマ発生部において膜の原料となるガスをプラズマ状態にして膜の形成を行なうので、良質な膜が生成できるとしている。
特開２００４−１１１５０６号公報 特開２０００−１９５８１０号公報 特開平０７−５４１５３号公報 特開平０８−２６４５２０号公報

半導体装置においては、半導体基板（半導体ウェハ）上に複数の素子を形成する。例えば、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）や不揮発性メモリを含む半導体装置では、半導体基板に形成する複数のＭＩＳＦＥＴを分離するため、素子分離領域を形成する。この素子分離領域は、複数のＭＩＳＦＥＴが互いに干渉するなどの悪影響を抑制するために、複数のＭＩＳＦＥＴを電気的に分離する機能を有している。代表的な素子分離領域の形成方法としては、ＬＯＣＯＳ（Local Oxidation of Silicon）法と呼ばれる方法やＳＴＩ（Shallow Trench Isolation）法と呼ばれるものがある。

ＬＯＣＯＳ法は、耐酸化性を有する窒化シリコン膜を半導体基板上の所定領域に形成する。その後、半導体基板を加熱すると、窒化シリコン膜で覆われていない領域だけを局所的に酸化して酸化シリコン膜を形成することができる。このように半導体基板の局所領域を酸化して酸化シリコン膜を形成する技術がＬＯＣＯＳ法であり、この酸化シリコン膜を素子間分離するためのフィールド酸化膜として利用するものである。

これに対し、ＳＴＩ法は、素子分離領域となる半導体基板の表面に浅い素子分離溝を掘り、この浅い素子分離溝に酸化シリコン膜を埋め込むことにより素子分離領域を形成する方法である。ＳＴＩ法によれば、ＬＯＣＯＳ法に比べて分離幅を狭くすることができ、また、分離深さも深くすることができるので、素子分離領域の高集積化や分離能力の向上を図ることができる。このため、近年では、素子分離領域をＳＴＩ法で形成することが多くなってきている。

ＳＴＩ法による素子分離領域は、半導体基板に浅い素子分離溝を形成した後、素子分離溝に酸化シリコン膜を埋め込むことによって形成される。このとき、素子分離溝に酸化シリコン膜を埋め込むには、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）装置によって素子分離溝を含む半導体基板の表面に酸化シリコン膜を堆積することにより行なわれる。プラズマＣＶＤ装置では、減圧したチャンバ内に原料ガスを導入し、導入した原料ガスに対して高周波電界を印加することにより原料ガスをプラズマ化する。そして、プラズマ化したガスでの化学反応により半導体基板上に膜を堆積するものである。このプラズマＣＶＤ装置によれば、プラズマによる反応活性種の発生や反応の促進により、比較的低温でステップカバレッジの良好な膜を成膜することができる。

特に、半導体装置の高集積化に伴い、素子分離溝の幅が狭くなってきている状況においては、素子分離溝への酸化シリコン膜の埋め込み特性を向上させることが必要である。そこで、素子分離溝への酸化シリコン膜の埋め込みには、プラズマＣＶＤ装置のうち、高密度プラズマを用いた高密度プラズマＣＶＤ（High Density Plasma−ＣＶＤ）装置が使用される。高密度プラズマＣＶＤ装置とは、チャンバ内に導入した原料ガスから高密度プラズマガスを生成し、この高密度プラズマガスを化学反応させることにより半導体基板上に膜を堆積させるものである。高密度プラズマＣＶＤ装置では、高周波電界・磁界を用いてガスを高密度にプラズマ化するものであり、高密度プラズマを発生するために、誘導結合プラズマを用いている。誘導結合プラズマとは、チャンバを囲むように巻かれ、誘導結合した高周波コイルで、チャンバ内に導入した原料ガスを励起させて発生させるプラズマであり、この誘導結合プラズマを使用する高密度プラズマＣＶＤ装置では、高密度にプラズマを発生させることができる。

このような高密度プラズマＣＶＤ装置は、素子分離溝に酸化シリコン膜を埋め込む埋め込み特性に優れている。すなわち、高密度プラズマＣＶＤ装置によれば、半導体基板上に膜を堆積させると同時に膜をエッチングする作用もあるため、素子分離溝に酸化シリコン膜を埋め込む際、素子分離溝の内部を充分に埋め込む前に素子分離溝の上部が膜で覆われてしまうことを抑制できる。このため、素子分離溝の内部に充分に膜を埋め込むことができるので、高密度プラズマＣＶＤ装置は埋め込み特性に優れている。

素子分離溝に対する酸化シリコン膜の埋め込みは上述したように高密度プラズマＣＶＤ装置が使用されるが、素子分離領域による素子分離を確実に行なうために、素子分離溝内に埋め込む酸化シリコン膜には緻密性が要求される。このため、高密度プラズマＣＶＤ装置では、半導体基板にＲＦ（Radio Frequency）バイアスを印加して成膜することが行なわれている。半導体基板にＲＦバイアスを印加することにより、プラズマが半導体基板に引き付けられ半導体基板上に緻密な膜を生成することができる。

酸化シリコン膜の成膜工程では、原料ガスとして例えば、酸素ガスとシランガスが用いられる。高密度プラズマＣＶＤ装置では、まず、酸素ガスを導入して酸素ガスから酸素イオンや酸素ラジカルを含む第１プラズマガスを生成する。その後、シランガスを導入してシリコンイオンやラジカルなシリコンなどを含む第２プラズマガスを生成する。シランガスから第２プラズマガスを生成することにより、第１プラズマガスに含まれる酸素と第２プラズマガスに含まれるシリコンが化学反応して半導体基板上に酸化シリコン膜が形成される。したがって、高密度プラズマＣＶＤ装置では、シランガスを導入する時点から酸化シリコン膜の形成が行なわれることになる。そして、半導体基板にＲＦバイアスを印加するタイミングは、シランガスを導入して酸化シリコン膜を形成する時点に合わせることが望ましい。これは以下に示す理由による。

半導体基板に印加されるＲＦバイアスが酸化シリコン膜の生成タイミングよりも先に印加される場合は、素子分離溝にピット（穴）が形成されてしまう。高密度プラズマＣＶＤ装置では、酸化シリコン膜の成膜前に、酸素ガスを導入して第１プラズマガスが形成されている。つまり、酸化シリコン膜の成膜前のアイドリング時に酸素ガスから第１プラズマガスを形成している。したがって、酸化シリコン膜の成膜前に半導体基板に対してＲＦバイアスが印加されると、第１プラズマガスに含まれる酸素イオンが半導体基板に加速されて衝突する（スパッタリング現象）。この結果、素子分離溝にダメージを与えることになる。そして、素子分離溝に酸化シリコン膜を埋め込んだ後に行なわれるＣＭＰ（Chemical Mechanical Polishing）や洗浄工程で、半導体基板に、例えば、約０．１μｍ〜０．５μｍ程度のピット（穴）が形成されてしまう。素子分離領域にピット（穴）が形成されると、ＣＭＩＳＦＥＴの電気的特性が変化し品質不良を引き起こすことになる。

これに対し、半導体基板に印加されるＲＦバイアスが酸化シリコン膜の生成タイミングよりも後に印加される場合は、脆弱な酸化シリコン膜が形成されてしまう。すなわち、酸化シリコン膜が生成されているにもかかわらず、半導体基板にＲＦバイアスが印加されないため、ＲＦバイアスによる緻密な酸化シリコン膜が形成されずに脆弱な酸化シリコン膜が形成される。この結果、その後に行われる洗浄工程で、脆弱な酸化シリコン膜が除去され、脆弱な酸化シリコン膜が除去されることにより穴（Weak Spot）が形成される。この穴が形成されることにより、やはり、ＣＭＩＳＦＥＴの電気的特性が変化し品質不良を引き起こす。

これらのことから、素子分離領域の品質向上を図るためには、半導体基板にＲＦバイアスを印加するタイミングと、シランガスを導入して酸化シリコン膜を形成するタイミングとを合わせることが理想的である。しかし、シランガスを導入するタイミングで半導体基板にＲＦバイアスを印加しても、シランガスの流量やシランガスの遮断バルブの制御を行なう必要があるため、酸化シリコン膜が形成されるタイミングと半導体基板にＲＦバイアスを印加するタイミングがずれることになる。つまり、機械的に遮断バルブの開閉を行なうための時間や配管をシランガスが流れる時間およびチャンバ内にシランガスが導入されて第２プラズマガスが生成されるまでの時間などを考慮すると、遮断バルブの開閉を行なうタイミング（シランガスを導入するタイミング）に合わせて半導体基板にＲＦバイアスを印加しても、半導体基板にＲＦバイアスを印加するタイミングと酸化シリコン膜が形成されるタイミングにずれが生じる。

このため、これまでの技術では、大変な労力と時間を費やして以下の作業を行なっている。すなわち、半導体基板にＲＦバイアスを印加するタイミングを変えた複数のサンプルを形成する。そして、各サンプルの断面を解析することにより、ピットやウィークスポットの有無を判定する。これにより、ピットやウィークスポットが発生しないように、ＲＦバイアスを印加するタイミングを決定する。

しかし、一旦ＲＦバイアスを印加するタイミングを決定したとしても、シランガスのガス流量コントローラや遮断バルブの劣化、遮断弁駆動空気圧などの変化によって、ＲＦバイアスを印加する適切なタイミングが決定したタイミングからずれることがある。したがって、素子分離領域に形成されるピットやウィークスポットの発生を防止するためには、外観検査に依存することになる。外観検査でピットやウィークスポットが発見されるときには、大量に製品不良を作りこんでいることになる。

本願で開示される発明の目的の１つは、プラズマＣＶＤ装置を使用することにより形成されるＣＭＩＳＦＥＴの品質向上を図ることのできる技術を提供することにある。

本願で開示される発明の１つにおける前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願で開示される１つの半導体装置の製造方法は、（ａ）プラズマＣＶＤ装置を用いて半導体基板上に膜を形成する工程を備える。ここで、前記（ａ）工程は、（ａ１）前記プラズマＣＶＤ装置のチャンバ内に第１原料ガスを導入し、導入した前記第１原料ガスから第１プラズマガスを生成する工程と、（ａ２）前記（ａ１）工程後、前記チャンバ内に第２原料ガスを導入し、導入した前記第２原料ガスから第２プラズマガスを生成する工程を有する。そして、（ａ３）前記（ａ１）工程後、前記第１プラズマガスから射出される光の発光強度を検出し、前記（ａ２）工程後、前記第２プラズマガスから射出される光の発光強度を検出する工程を備える。さらに、（ａ４）前記（ａ３）工程で検出した発光強度に基づいて、前記第１プラズマガスと前記第２プラズマガスとの化学反応による前記膜の成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻とを特定し、特定した前記成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻とのずれを測定する工程を有する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

プラズマＣＶＤ装置において、膜の成膜開始時刻と、半導体基板にバイアス電圧を印加する時刻とのずれを、プラズマによる発光強度を解析することで計測することができるので、膜の成膜開始時刻と、半導体基板にバイアス電圧を印加する時刻とを合わせることができる。これにより、プラズマＣＶＤ装置を使用することにより形成されるＣＭＩＳＦＥＴの品質向上を図ることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。

半導体ウェハ（半導体基板）とは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板など並びにそれらの複合的基板を言う。また、本願において半導体装置というときは、シリコン基板やサファイア基板などの半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨が明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super Twisted Nematic）液晶などのようなガラスなどの絶縁基板上に作られるものなども含むものとする。

素子形成面とは、半導体ウェハの主面であって、その面にフォトリソグラフィ技術により、複数のチップ領域に対応するデバイスパターンが形成される面をいう。

プラズマＣＶＤ装置とは、減圧したチャンバ内に原料ガスを導入し、導入した原料ガスに対して高周波電界を印加することにより原料ガスをプラズマ化する。そして、プラズマ化したガスでの化学反応により半導体基板上に膜を堆積するものである。

高密度プラズマＣＶＤ装置とは、プラズマＣＶＤ装置の一種であり、チャンバ内に導入した原料ガスから高密度プラズマガスを生成し、この高密度プラズマガスを化学反応させることにより半導体基板上に膜を堆積させるものである。高密度プラズマＣＶＤ装置では、高周波電界・磁界を用いてガスを高密度にプラズマ化するものであり、高密度プラズマを発生するために、誘導結合プラズマを用いている。

誘導結合プラズマとは、チャンバを囲むように巻かれ、誘導結合した高周波コイルで、チャンバ内に導入した原料ガスを励起させて発生させるプラズマである。

（実施の形態１）
図１は、本実施の形態１における半導体装置の製造方法で使用する高密度プラズマＣＶＤ装置１の概略構成を示す図である。この高密度プラズマＣＶＤ装置１は、半導体ウェハ（半導体基板）（以下、単にウェハという）上に例えば、酸化シリコン膜を形成する場合に使用されるものである。本実施の形態１における高密度プラズマＣＶＤ装置１は、チャンバ（反応処理室）２、カセット室３、ロードロック室４およびウェハ搬送室５を有している。チャンバ２は、中で化学反応を起こさせるための密閉した容器である。カセット室３は、複数枚のウェハを入れたカセット１７を配置するためのものであり、ロードロック室４は、ウェハを減圧下におかれているチャンバ２内にウェハを搬送するためのものである。すなわち、大気圧下におかれたカセット室３から減圧下におかれているチャンバ２内にウェハを搬入する際に必要となる気密室である。ウェハ搬送室５は、ロードロック室４におかれているウェハをチャンバ２内に搬送する搬送機構を備えるように構成されている。

チャンバ２内にはステージが設けられ、このステージ上にサセプタ６が配置されている。サセプタ６はウェハＷを載置するように機能し、サセプタ６にはＲＦバイアス発生装置７が電気的に接続されている。ＲＦバイアス発生装置７は、高周波電圧を発生できるように構成されており、ＲＦバイアス発生装置７で発生した高周波電圧をサセプタ６上に配置されているウェハＷに印加できるようになっている。ウェハＷに高周波電圧を印加する目的は、プラズマガスが化学反応することにより形成される膜の緻密性を向上させることにある。つまり、イオン種を含むプラズマガスをウェハに高周波電圧を印加することにより引き付けて、ウェハ上に形成されるプラズマを高密度化してウェハ上に形成される膜の緻密性を向上させるものである。

チャンバ２内ではプラズマガスを発生させてプラズマガスの化学反応を起こさせることによりウェハＷ上に膜を形成する。すなわち、チャンバ２内ではプラズマガスが発生し、このプラズマガスの発光スペクトル強度（発光強度という）を観察するために、チャンバ２には光ファイバ８が接続されている。光ファイバ８は分光器９に接続され、分光器９は検出装置１０に接続されている。つまり、チャンバ２内に存在するプラズマガスによる発光は光ファイバ８を通って分光器９に導入され、分光器９で目的の発光スペクトルを有する光を選別して発光強度を電気信号として検出装置１０に入力する。検出装置１０は、例えば、コンピュータから構成され発光強度を監視測定できるようになっている。

チャンバ２内は成膜処理時に減圧するため、バルブ１１を介して真空ポンプ１２が接続されている。真空ポンプ１２に接続されているバルブ１１を開閉することにより、チャンバ２内の圧力を制御することができる。さらに、チャンバ２には酸素ガス供給部１３とシランガス供給部１４が接続されている。酸素ガス供給部１３は、酸化シリコン膜を成膜する際の原料ガスとなる酸素ガスをチャンバ２内に導入するように構成されており、配管を介してチャンバ２に接続されている。配管には酸素ガスの流量を制御するマスフローコントローラやバルブが設けられている。同様に、シランガス供給部１４は、酸化シリコン膜を成膜する際の原料ガスとなるシランガスをチャンバ２内に導入するように構成されており、配管を介してチャンバ２に接続されている。この配管にもシランガスの流量を制御するマスフローコントローラやバルブが設けられている。

チャンバ２の外周にはコイル１５が巻きつけられており、このコイル１５に高周波電圧発生装置１６が接続されている。これにより、高周波電圧発生装置１６で発生した高周波電圧がコイル１５に印加される。すると、コイル１５で囲まれたチャンバ２内に高周波電界および高周波磁界が発生する。この高周波電界および高周波磁界がチャンバ２内に導入される原料ガスにエネルギーを供給し、原料ガスからプラズマガスが生成される。すなわち、コイル１５および高周波電圧発生装置１６は、チャンバ２内に高周波電界および高周波磁界を発生させるように構成されている。チャンバ２の外周にコイル１５を巻きつけ、このコイル１５によってチャンバ２内に高周波電界および高周波磁界を発生させて生成するプラズマを誘導結合プラズマといい、本実施の形態１における高密度プラズマＣＶＤ装置１では、誘導結合プラズマを使用している。誘導結合プラズマを使用すると、高密度にプラズマを生成することができる利点がある。このように構成された高周波プラズマＣＶＤ装置１では、ウェハ上にエッチング作用をもちながら膜を堆積するという特性があるため、とくに溝の埋め込み特性に優れているという利点がある。具体的に説明すると、溝の内部を充分に埋め込む前に溝の上部が膜で覆われてしまうことを抑制できるので、溝の内部に充分に膜を埋め込むことができるのである。したがって、例えば、素子分離溝に酸化シリコン膜を埋め込む工程に高密度プラズマＣＶＤ装置１は使用される。

本実施の形態１における高密度プラズマＣＶＤ装置１は上記のように構成されており、以下にその動作について説明する。高密度プラズマＣＶＤ装置１の動作には、ウェハ上に膜を成膜する動作とチャンバ２内に堆積した膜を除去するクリーニング動作があるので、それぞれの動作について説明する。

まず、ウェハ上に酸化シリコン膜を成膜する動作について説明する。図２は本実施の形態１における高密度プラズマＣＶＤ装置１を用いてウェハ上に酸化シリコン膜を成膜する動作を説明するフローチャートである。最初にチャンバ２内の圧力は真空ポンプ１２によって大気圧から減圧下におかれるように調整されている。これにより、チャンバ２およびウェハ搬送室５の圧力は減圧されている。ウェハ搬送室５は、ウェハ搬送室５専用の真空ポンプで、減圧される場合もある。

次に、図１および図２に示すように、複数のウェハＷを入れたカセット１７をカセット室３に搬入する（Ｓ１０１）。そして、カセット１７から１枚のウェハＷを取り出してロードロック室４へ搬送する（Ｓ１０２）。次に、ロードロック室４を気密封止した後、ロードロック室４の圧力をチャンバ２およびウェハ搬送室５の圧力と同じか、あるいは近い圧力にする。その後、ロードロック室４にあるウェハＷをウェハ搬送室５にある搬送装置によってチャンバ２に搬送する（Ｓ１０３）。続いて、ウェハＷをチャンバ２内のサセプタ６上に配置する（Ｓ１０４）。

次に、酸素ガス供給部１３から酸素ガス（原料ガス）をチャンバ２内に供給する（Ｓ１０５）。そして、コイル１５に対して高周波電圧発生装置１６で発生させた高周波電圧を印加する（Ｓ１０６）。すると、コイル１５を巻きつけているチャンバ２の内部に高周波電界および高周波磁界が発生する。この高周波電界および高周波磁界により、チャンバ２に供給されている酸素ガスにエネルギーが供給され、酸素プラズマ（第１プラズマガス）が生成される。すなわち、酸素ガスを構成する酸素分子が高周波電界や高周波磁界からエネルギーを供給され基底状態から励起状態に遷移して酸素イオンやラジカルになりプラズマガスが生成される。ここでいう酸素プラズマとは、酸素イオンやラジカルを含むプラズマをいう。

酸素プラズマに含まれる酸素イオンやラジカルによって酸素プラズマは発光する。酸素プラズマからの発光光は、酸素イオンやラジカル中の電子が遷移することに基づくものであり、特定の波長を有するスペクトルである。この酸素プラズマから射出される発光光は、チャンバ２に設けられている光ファイバ８を通って分光器９に入射する。分光器９によって酸素プラズマ特有の波長を有する発光光が抽出され、分光器９に接続されている検出装置１０により酸素プラズマの発光強度が測定される（Ｓ１０７）。

続いて、シランガス供給部１４からチャンバ２内にシランガス（原料ガス）を供給するとともに、ウェハＷにＲＦバイアス発生装置７からＲＦバイアスを印加する（Ｓ１０８）。このとき、チャンバ２内にシランガスが導入されると、シランガスにも高周波電界および高周波磁界からの作用によりプラズマ化される。すなわち、シランガスからシリコンイオンやラジカルを含むプラズマ（第２プラズマガス）が生成される。このプラズマに含まれるシリコンイオンやラジカルによってプラズマは発光する。このプラズマによる発光光は、シリコンイオンやラジカル中の電子が遷移することに基づくものであり、特定の波長を有するスペクトルである。シランガスから生成されたプラズマには、シリコンイオンの他に水素イオンなども含まれるため、シリコンイオンに基づく発光光や水素イオンに基づく発光光などが存在する。このシランガスをプラズマ化したプラズマから射出される発光光も光ファイバ８を通って分光器９に入射する。分光器９によってシリコンイオン特有の発光光が抽出され、分光器９に接続されている検出装置１０によりシリコンイオンの発光強度が測定される。

検出装置１０では、シリコンイオンの発光強度の上昇により成膜開始時刻が特定され（Ｓ１０９）、酸素イオンの発光強度の上昇によりウェハにＲＦバイアスを印加した時刻が特定される（Ｓ１１０）。そして、検出装置１０では、成膜開始時刻とＲＦバイアスを印加した時刻とのずれを測定し保存する（Ｓ１１１）。この点が本願で開示される発明の１つの特徴である。このとき、チャンバ２内では、シランガスから生成されたプラズマに含まれるシリコンイオン（ラジカルも含む）と酸素プラズマに含まれる酸素イオン（ラジカルも含む）が化学反応して酸化シリコンが形成され、この酸化シリコンがウェハＷ上に酸化シリコン膜として成膜される。

その後、ウェハＷ上に所定の膜厚の酸化シリコン膜を形成すると成膜処理を終了する（Ｓ１１２）。そして成膜処理の終了したウェハＷはチャンバ２から搬出される（Ｓ１１３）。このようにして、ウェハＷ上に酸化シリコン膜を形成することができる。

上述したようにして複数枚のウェハＷ上に酸化シリコン膜を形成することが行なわれるが、複数枚のウェハＷに成膜処理を繰り返し行なうとチャンバ２の内壁などに酸化シリコン膜が徐々に堆積する。チャンバ２の内壁などに堆積した酸化シリコン膜は、膜厚が厚くなるとやがて剥がれて異物となる。この異物がウェハＷ上に付着すると製品不良の原因となるおそれがある。そこで、チャンバ２の内壁などに堆積した酸化シリコン膜が剥がれることにより発生する異物を低減するために、チャンバ２内に堆積した酸化シリコン膜を除去するクリーニングが行なわれる。以下では、チャンバ２内に堆積した酸化シリコン膜を除去するクリーニング動作について説明する。図３は、チャンバ２内のクリーニング動作を説明するフローチャートである。

図１および図３に示すように、ウェハＷを搬出した後、ＮＦ_３ガス供給部（図１に図示せず）からチャンバ２内にクリーニングガスであるＮＦ_３ガスを供給する（Ｓ２０１）。そして、コイル１５に対して高周波電圧発生装置１６で発生させた高周波電圧を印加する（Ｓ２０２）。すると、コイル１５を巻きつけているチャンバ２の内部に高周波電界および高周波磁界が発生する。この高周波電界および高周波磁界により、チャンバ２に供給されているＮＦ_３ガスにエネルギーが供給され、ＮＦ_３プラズマが生成される。

ＮＦ_３プラズマが生成されると、このＮＦ_３プラズマとチャンバ２の内壁などに堆積している酸化シリコン膜が化学反応してＳｉＦガスが生成される。すなわち、ＮＦ_３プラズマと酸化シリコン膜が化学反応することにより、チャンバ２の内壁に堆積している酸化シリコン膜が徐々に除去される。この酸化シリコン膜が除去される程度は、反応生成物であるＳｉＦガスの量によって推定することができる。酸化シリコン膜が多量に存在している場合には、ＮＦ_３プラズマと酸化シリコン膜との化学反応が進むので、反応生成物であるＳｉＦガスも多くなる。やがて、酸化シリコン膜がなくなると、ＮＦ_３プラズマと酸化シリコン膜との化学反応が少なくなる。したがって、反応生成物であるＳｉＦガスも少なくなる。そこで、反応生成物であるＳｉＦガスの量を推測することで、クリーニングの終点を検出することができる。具体的に、ＳｉＦガスはチャンバ２内でプラズマ化しているので発光している。このＳｉＦプラズマの発光強度を測定することにより、反応生成物であるＳｉＦガスの量を推測できる。例えば、ＳｉＦガスの量が多い場合にはＳｉＦプラズマの発光強度が大きくなり、ＳｉＦガスの量が少なくなるとＳｉＦプラズマの発光強度が小さくなるのである。

また、この酸化シリコン膜が除去される程度は、ＮＦ_３ガスの量によって推定することもできる。具体的に、ＮＦ_３ガスはチャンバ２内でプラズマ化しているのでＦプラズマとして発光している。このＦプラズマの発光強度を測定することにより、ＮＦ_３ガスの量を推測できる。例えば、酸化シリコン膜が多量に存在している場合には、ＮＦ_３プラズマと酸化シリコン膜との化学反応が進むので、ＮＦ_３ガスは消費され少なくなる。やがて、酸化シリコン膜がなくなると、ＮＦ_３プラズマと酸化シリコン膜との化学反応が少なくなる。したがって、ＮＦ_３ガス消費量も少なくなり、チャンバ２内のＮＦ_３ガス量は多くなる。そこで、反応ガスであるＮＦ_３ガスの量を推測することで、クリーニングの終点を検出することができる。ＮＦ_３ガスの量が少ない場合にはＦプラズマの発光強度が小さく、ＮＦ_３ガスの量が多くなるとＦプラズマの発光強度が大きくなるのである。

このＳｉＦプラズマあるいはＦプラズマの発光光は光ファイバ８を通って分光器９に入射する。そして、分光器９でＳｉＦプラズマあるいはＦプラズマの発光光を抽出し、検出装置１０でＳｉＦプラズマあるいはＦプラズマの発光強度を測定する（Ｓ２０３）。検出装置１０でＳｉＦプラズマあるいはＦプラズマの発光強度を測定した結果、ＳｉＦプラズマの発光強度あるいは強度変化量が一定値以下、またはＦプラズマの発光強度が一定値以上あるいはＦプラズマの発光強度変化量が一定値以下になると（Ｓ２０４）、チャンバ２の内壁などに堆積した酸化シリコン膜が充分に除去されたとみなしてクリーニングを終了する（Ｓ２０５）。一方、ＳｉＦプラズマの発光強度あるいは発光強度変化量が一定値以上、またはＦプラズマの発光強度が一定値以下あるいはＦプラズマの発光強度変化量が一定値以上であるとであると、酸化シリコン膜の除去が充分に行なわれていないとみなしてクリーニングを続行する。このようにして、本実施の形態１における高密度プラズマＣＶＤ装置１のクリーニングを行なうことができる。高密度プラズマＣＶＤ装置１では、ウェハＷ上に酸化シリコン膜を成膜する成膜処理を所定枚数のウェハＷについて連続して行なった後、チャンバ２内のクリーニングを実施するという動作を繰り返すことが行なわれている。

ここで、本実施の形態１では、高密度プラズマＣＶＤ装置１に光ファイバ８、分光器９および検出装置１０などの光学処理系を設けているが、これらの構成は、そもそも上述したクリーニング時の終点検出のために設けられているものである。つまり、ＮＦ_３ガスによって酸化シリコン膜を除去する際、反応生成物であるＳｉＦプラズマが生成されるが、このＳｉＦプラズマの発光強度を上述した光学処理系で測定することにより、ＳｉＦプラズマの量を推測してクリーニングの終点検出をしている。あるいはＦプラズマの強度を推測してクリーニングの終点検出をしている。本実施の形態１では、光学処理系をクリーニングの終点検出に使用するだけでなく、ウェハＷの成膜処理において、酸素プラズマに含まれる酸素イオンの発光強度およびシランガスから生成されたプラズマに含まれるシリコンイオンの発光強度の検出にも上述した光学処理系を使用している点に特徴の１つがある。すなわち、光ファイバ８、分光器９および検出装置１０などからなる光学処理系をウェハＷの成膜処理にも利用している点に特徴の１つがある。このように光学処理系をウェハＷの成膜処理において、酸素プラズマに含まれる酸素イオンの発光強度およびシランガスから生成されたプラズマに含まれるシリコンイオンの発光強度の検出に使用する利点について説明する。

発明が解決しようとする課題で説明しているようにウェハＷの成膜処理において、ウェハＷにＲＦバイアスを印加するタイミングと、シランガスを導入して酸化シリコン膜を形成するタイミングとを合わせることが理想的である。しかし、現実には、ウェハＷにＲＦバイアスを印加するタイミングと、シランガスを導入して酸化シリコン膜を形成するタイミングがずれる。そこで、本実施の形態１では、ウェハＷにＲＦバイアスを印加するタイミングと、シランガスを導入して酸化シリコン膜を形成するタイミングとを、酸素プラズマに含まれる酸素イオンの発光強度およびシランガスから生成されたプラズマに含まれるシリコンイオンの発光強度の検出することにより特定できることを見出した点に特徴の１つがある。これにより、プラズマの発光強度を計測することで、ウェハＷにＲＦバイアスを印加する時刻と、シランガスを導入して酸化シリコン膜を形成する成膜開始時刻とのずれを監視することができる利点がある。

まず、酸素プラズマに含まれる酸素イオンの発光強度を測定することでウェハＷにＲＦバイアスを印加する時刻を特定できる点について説明する。酸素プラズマは、ウェハＷ上に酸化シリコン膜を成膜する前から形成されている。すなわち、酸素プラズマは高密度プラズマＣＶＤ装置１のアイドリング時から形成されている。したがって、酸素プラズマは成膜開始時刻よりも前であっても一定の発光強度を有している。この状態で成膜処理を開始すると、ウェハＷにＲＦバイアスが印加される。このとき、ウェハＷにＲＦバイアスが印加されると、その影響で酸素プラズマのプラズマ化が一層進行する。つまり、ウェハＷにＲＦバイアスを印加することにより、酸素プラズマに含まれる酸素イオンが増加する。酸素イオンが増加すると、酸素プラズマの発光強度が上昇する。このことから、酸素プラズマの発光強度が上昇する時刻を測定することで、ウェハＷにＲＦバイアスを印加した時刻を特定することができる。

続いて、シランガスから生成されたプラズマに含まれるシリコンイオンの発光強度の検出することでウェハＷ上に酸化シリコン膜が形成される成膜開始時刻を特定できる点について説明する。上述したように酸素プラズマは成膜開始時刻よりも前からチャンバ２内に形成されているが、シランガスが導入されていないので成膜処理は行なわれない。成膜処理が開始されるには、シランガスをチャンバ２内に導入しシリコンイオンを含むプラズマが生成された時点である。つまり、シランガスをチャンバ２内に導入する時点では成膜処理は開始されていない。これは、シランガスをチャンバ２内に導入するようにバルブを開いた時点は成膜開始時刻ではないことを意味する。すなわち、機械的にバルブの開閉を行なうための時間や配管をシランガスが流れる時間およびチャンバ２内にシランガスが導入されてプラズマガスが生成されるまでの時間などを考慮すると、バルブの開閉を行なうタイミング（シランガスを導入するタイミング）が成膜開始時刻とはならない。実際に成膜処理が開始されるのは、シランガスがチャンバ２内に導入されてシリコンイオンを含むプラズマが生成されてからである。したがって、プラズマ中のシリコンイオンが増加する時点でシリコンイオンを含むプラズマと酸素プラズマが化学反応して酸化シリコン膜の成膜処理が開始されることになる。このことから、シリコンイオンを含むプラズマにおいて、シリコンイオンの発光強度が上昇する時刻を測定することで酸化シリコン膜の成膜開始時刻を特定することができる。

以上のように、ウェハＷにＲＦバイアスを印加するタイミングと、シランガスを導入して酸化シリコン膜を形成するタイミングとを、酸素プラズマに含まれる酸素イオンの発光強度の上昇およびシランガスから生成されたプラズマに含まれるシリコンイオンの発光強度の上昇を検出することにより特定できることがわかる。したがって、光ファイバ８、分光器９および検出装置１０などの光学処理系を使用してプラズマに含まれる特定成分の発光強度を測定することで、ウェハＷにＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻とのずれを検出し半導体装置の製造工程を監視することができる。

本実施の形態１では、光ファイバ８、分光器９および検出装置１０などの光学処理系をクリーニングガスの終点検出と、ウェハＷにＲＦバイアスを印加する時刻と成膜開始時刻とのずれの検出で共用している。この場合、高密度プラズマＣＶＤ装置１の構成を大幅に変更することなく、ウェハＷにＲＦバイアスを印加する時刻と成膜開始時刻とのずれの検出を行なうことができる利点がある。分光器９では、クリーニングガスの終点を検出するためのＳｉＦプラズマあるいはＦプラズマの発光光の他に、酸素イオンによる発光光およびシリコンイオンによる発光光を抽出して検出できるようにすればよい。そして、検出装置１０では、ＳｉＦプラズマの発光光、Ｆプラズマの発光光、酸素イオンによる発光光およびシリコンイオンによる発光光を測定できるように構成すればよい。

なお、上述したように、本実施の形態１では、光ファイバ８、分光器９および検出装置１０などの光学処理系をクリーニングガスの終点検出と、ウェハＷにＲＦバイアスを印加する時刻と成膜開始時刻とのずれの検出で共用しているが、別々に構成してもよいし、クリーニングガスの終点検出を行なわないように構成してもよい。

次に、ウェハＷ上に成膜処理を実施する工程とチャンバ２内のクリーニングを実施する工程で供給されるガスのタイミングおよびウェハＷへＲＦバイアスを印加するタイミングをプロセスシーケンスとして図４に示す。図４に示すように、ウェハＷへの成膜処理工程で高密度プラズマＣＶＤ装置１のチャンバ２には、まず、酸素ガスが導入され酸素プラズマが生成されている。そして、この状態で、シランガスが導入され、シリコンイオンを含むプラズマが生成される。これにより、ウェハＷ上に酸化シリコン膜が形成される。このとき、ウェハＷにはＲＦバイアスが印加されている。その後、例えば、３枚〜６枚程度のウェハについて同様の処理が施される。酸素プラズマは成膜処理工程の間にわたってチャンバ２内に導入され酸素プラズマが形成されている。一方、シランガスは、１枚のウェハＷの成膜処理を開始する時点で導入され、１枚のウェハＷの成膜処理が終了した時点でチャンバ２への供給が停止される。また、ウェハＷに印加されるＲＦバイアスも１枚のウェハＷを処理する毎に印加される。

続いて、クリーニング工程では、チャンバ２内から酸素ガスおよびシランガスが排気される。そして、ウェハＷも搬出される。この後、チャンバ２内にＮＦ_３ガスを導入することにより、チャンバ２の内壁などに堆積した酸化シリコン膜を除去する。このように本実施の形態１における高密度プラズマＣＶＤ装置１では、３枚〜６枚のウェハＷ上に酸化シリコン膜を形成する成膜処理を行なった後、チャンバ２内のクリーニングが実施され、以後この動作が繰り返される。

次に、ウェハＷへの成膜処理で供給されるガスのタイミングとウェハＷへＲＦバイアスを印加するタイミングの一例について説明する。図５は、ウェハＷ上にＲＦバイアスを印加する時刻が酸化シリコン膜の成膜を開始する成膜開始時刻よりも早い場合の一例を示す図である。図５に示すように、酸素ガスはウェハＷに酸化シリコン膜を成膜する前から導入され酸素プラズマが形成されている。その後、チャンバ２内にウェハＷを搬入し、バルブを開けてシランガス供給部１４からシランガスが導入される。バルブを開けた時点では酸化シリコン膜の成膜は開始されず、チャンバ２内に充分にシランガスが導入され、かつ、シランガスからシリコンイオンを含むプラズマが充分に形成された時点で酸化シリコン膜の成膜が開始される。この成膜開始時刻は、バルブを開く時刻よりも遅れて例えば（１）で示す時刻となる。これに対し、ウェハＷにＲＦバイアスを印加する時刻を、例えば、シランガスを導入するバルブを開いた時刻である（２）で示す時刻とする。すると、成膜開始時刻とＲＦバイアスを印加する時刻とのずれがΔｔだけ存在することになる。

本実施の形態１における高密度プラズマＣＶＤ装置１ではこの成膜開始時刻とＲＦバイアスを印加する時刻とのずれを、酸素イオンの発光強度の上昇とシリコンイオンの発光強度の上昇を測定することによって検出することができる。このことを図６で説明する。図６は、酸素イオン、シリコンイオンおよび水素イオンの発光強度（発光スペクトル強度）と時刻との関係を示すグラフである。図６において、横軸が時刻（ｓ）を示し、縦軸が発光強度を示している。図６に示すように、酸素イオンの発光強度に着目すると、時刻４３．５（ｓ）から時刻４４．７（ｓ）程度までは、発光強度が１０００程度で推移している。そして、時刻４４．７（ｓ）になると発光強度が１１００程度にまで上昇していることがわかる。このことから、時刻４４．７（ｓ）をＲＦバイアスが印加された時刻とみなすことができる。一方、シリコンイオンの発光強度に着目すると、４３．５（ｓ）から４５．２（ｓ）程度までは、発光強度が１００程度で推移するが、４５．２（ｓ）を超えると発光強度が急激に上昇していることがわかる。これにより、シリコンイオンを含むプラズマが充分に生成された時刻（成膜開始時刻）を４５．２（ｓ）とみなすことができる。この時刻４５．２（ｓ）を見ると、酸素イオンの発光強度が著しく低下していることがわかる。これは、酸素イオンがシリコンイオンと化学反応して酸化シリコン膜が形成されつつあることを示していると見ることができる。なお、シランガスを導入する前の時刻においてもシリコンイオンの発光強度が存在するのは、前のウェハＷ上に成膜処理を施す際に使用したシランガスが残存している影響によるものであると考えることができる。

以上より、ＲＦバイアスを印加した時刻が時刻４４．７（ｓ）であり、成膜開始時刻が時刻４５．２（ｓ）であると特定される。したがって、ＲＦバイアスを印加した時刻と成膜開始時刻との間には、約０．５（ｓ）程度のずれが存在し、ＲＦバイアスを印加した時刻が成膜開始時刻より早いことが検出される。

このようにＲＦバイアスを印加した時刻が成膜開始時刻よりも早いと、ウェハＷ上に酸化シリコン膜を形成する工程で以下に示す不都合が生じる。この不都合について本実施の形態１における高密度プラズマＣＶＤ装置１を素子分離溝に酸化シリコン膜を埋め込む工程に適用する場合を例に挙げて説明する。

図７は、半導体基板（ウェハ）２０上にパターニングした酸化シリコン膜２１および窒化シリコン膜２２を形成し、このパターニングした酸化シリコン膜２１および窒化シリコン膜２２をマスクにして半導体基板２０に素子分離溝２３を形成している。そして、素子分離溝２３の側面に熱酸化法などを用いて酸化シリコン膜２４を形成している。このように素子分離溝２３が形成された半導体基板２０が本実施の形態１における高密度プラズマＣＶＤ装置１に搬入される。

素子分離溝２３が形成された半導体基板２０がチャンバ２に搬入されると、図８に示すように、半導体基板２０は酸素プラズマ２７にさらされることになる。そして、半導体基板２０にＲＦバイアスがＲＦバイアス発生装置２６により印加される。すると、酸素プラズマ２７に含まれる酸素イオンがＲＦバイアスの影響で半導体基板２０に加速して衝突する。このため、素子分離溝２３近傍の半導体基板２０の表面にピット５０と呼ばれる不良が形成される。

続いて、図９に示すように、ＲＦバイアスを印加した時刻より遅れてシランガスからシリコンイオンを充分に含むプラズマが生成される。このシリコンイオンを充分に含むプラズマと酸素プラズマを合わせたものがプラズマ２８である。このプラズマ２８に含まれる酸素イオンとシリコンイオンが化学反応して酸化シリコン膜２５が半導体基板２０上に形成される。すなわち、ＲＦバイアスを印加した時刻より遅れて酸化シリコン膜２５の成膜処理が開始される。この成膜処理を続けることにより、半導体基板２０上に形成された素子分離溝２３を埋め込むように酸化シリコン膜２５が形成される。

その後、図１０に示すように、ＣＭＰ工程を経ることにより、酸化シリコン膜２５を除去し、その後、パターニングされた窒化シリコン膜２２および酸化シリコン膜２１を除去する。そして、半導体基板２０の表面を洗浄する。このＣＭＰ工程および洗浄工程を経ることにより、半導体基板２０に素子分離領域２９が形成されるが、同時にピット５０が拡大して素子分離領域２９の近傍に穴５１が形成される。このような穴５１が形成されると、ＣＭＩＳＦＥＴの電気的特性が変化し品質不良を引き起こすことになる。したがって、ＲＦバイアスを印加する時刻が酸化シリコン膜の成膜開始時刻よりも早い方向にずれるとＣＭＩＳＦＥＴの品質不良を引き起こすことになる。

さらに、ウェハＷへの成膜処理で供給されるガスのタイミングとウェハＷへＲＦバイアスを印加するタイミングの他の例について説明する。図１１は、ウェハＷ上にＲＦバイアスを印加する時刻が酸化シリコン膜の成膜を開始する成膜開始時刻よりも遅い場合の一例を示す図である。図１１に示すように、酸素ガスはウェハＷに酸化シリコン膜を成膜する前から導入され酸素プラズマが形成されている。その後、チャンバ２内にウェハＷを搬入し、バルブを開けてシランガス供給部１４からシランガスが導入される。バルブを開けた時点では酸化シリコン膜の成膜は開始されず、チャンバ２内に充分にシランガスが導入され、かつ、シランガスからシリコンイオンを含むプラズマが充分に形成された時点で酸化シリコン膜の成膜が開始される。この成膜開始時刻は、バルブを開く時刻よりも遅れて例えば（１）で示す時刻となる。これに対し、ウェハＷにＲＦバイアスを印加する時刻を、例えば、（１）で示す成膜開始時刻よりも遅い（２）で示す時刻とする。すると、成膜開始時刻とＲＦバイアスを印加する時刻とのずれがΔｔだけ存在することになる。

本実施の形態１における高密度プラズマＣＶＤ装置１ではこの成膜開始時刻とＲＦバイアスを印加する時刻とのずれを、酸素イオンの発光強度の上昇とシリコンイオンの発光強度の上昇を測定することによって検出することができる。このことを図１２で説明する。図１２は、酸素イオン、シリコンイオンおよび水素イオンの発光強度（発光スペクトル強度）と時刻との関係を示すグラフである。図１２において、横軸が時刻（ｓ）を示し、縦軸が発光強度を示している。図１２に示すように、シリコンイオンの発光強度に着目すると、時刻４７（ｓ）から時刻４８．８（ｓ）程度までは、発光強度が１２５程度で推移している。そして、時刻４８．８（ｓ）になると発光強度が急激に４００程度にまで上昇していることがわかる。これにより、シリコンイオンを含むプラズマが充分に生成された時刻（成膜開始時刻）を４８．８（ｓ）とみなすことができる。この時刻４８．８（ｓ）を見ると、酸素イオンの発光強度が著しく低下していることがわかる。これは、酸素イオンがシリコンイオンと化学反応して酸化シリコン膜が形成されつつあることを示していると見ることができる。一方、酸素イオンの発光強度について着目すると、時刻４７（ｓ）から時刻４８．８（ｓ）程度までは、発光強度が約９００〜１０００程度で推移している。そして、時刻４８．８（ｓ）を過ぎると酸素イオンの発光強度が減少していることがわかる。このため、酸素イオンがシリコンイオンとの化学反応で使用され酸化シリコン膜が形成されていることがわかる。その後、時刻４９．３（ｓ）程度で酸素イオンの発光強度が一時上昇していることがわかる。このことから、時刻４９．３（ｓ）をＲＦバイアスが印加された時刻とみなすことができる。

以上より、ＲＦバイアスを印加した時刻が時刻４９．３（ｓ）であり、成膜開始時刻が時刻４８．８（ｓ）であると特定される。したがって、ＲＦバイアスを印加した時刻と成膜開始時刻との間には、約０．５（ｓ）程度のずれが存在し、ＲＦバイアスを印加した時刻が成膜開始時刻より遅いことが検出される。

このようにＲＦバイアスを印加した時刻が成膜開始時刻よりも遅い場合でも、ウェハＷ上に酸化シリコン膜を形成する工程で以下に示す不都合が生じる。この不都合について本実施の形態１における高密度プラズマＣＶＤ装置１を素子分離溝に酸化シリコン膜を埋め込む工程に適用する場合を例に挙げて説明する。

図１３は、半導体基板（ウェハ）２０上にパターニングした酸化シリコン膜２１および窒化シリコン膜２２を形成し、このパターニングした酸化シリコン膜２１および窒化シリコン膜２２をマスクにして半導体基板２０に素子分離溝２３を形成している。そして、素子分離溝２３の側面に熱酸化法などを用いて酸化シリコン膜２４を形成している。このように素子分離溝２３が形成された半導体基板２０が本実施の形態１における高密度プラズマＣＶＤ装置１に搬入される。

素子分離溝２３が形成された半導体基板２０がチャンバ２に搬入されると、図１４に示すように、酸素イオンを含む酸素プラズマに半導体基板２０はさらされる。そして、シランガスが充分にチャンバ２内に導入された後、シランガスがプラズマ化されてシリコンイオンを含むプラズマガスが充分に形成される。これにより、酸素プラズマとシリコンイオンを含むプラズマからなるプラズマ２８が形成される。ここで、半導体基板２０は、酸素プラズマにさらされることになるが、半導体基板２０にＲＦバイアスが印加されていないので、酸素イオンが加速されて半導体基板２０に衝突することはなく、素子分離溝２３の近傍にピットと呼ばれる不良は形成されない。

しかし、プラズマ２８には、酸素イオンとシリコンイオンが充分に含まれるので、酸素イオンとシリコンイオンが化学反応して酸化シリコン膜２５が形成される。すなわち、半導体基板２０にＲＦバイアスが印加されない状態で酸化シリコン膜２５が半導体基板２０上に形成されることになる。ＲＦバイアスを半導体基板２０に印加する目的は、緻密な酸化シリコン膜を形成するためである。ところが、いまの場合、ＲＦバイアスが印加される時刻よりも先に酸化シリコン膜が形成される。ＲＦバイアスが印加されない状態で形成された酸化シリコン膜は緻密でなく脆弱な膜質を有する。すなわち、図１４に示す酸化シリコン膜２５は脆弱な性質の膜として形成される。

続いて、図１５に示すように、成膜開始時刻より遅れてＲＦバイアスが半導体基板２０に印加される。ＲＦバイアスが印加された後に形成される酸化シリコン膜は緻密な性質を有する。すなわち、いまの場合、半導体基板２０上には脆弱な酸化シリコン膜２５が形成され、この脆弱な酸化シリコン膜２５上に緻密な酸化シリコン膜２５が形成されることになる。この成膜処理を続けることにより、半導体基板２０上に形成された素子分離溝２３を埋め込むように酸化シリコン膜２５が形成される。

その後、図１６に示すように、ＣＭＰ工程を経ることにより、酸化シリコン膜２５を除去し、その後、パターニングされた窒化シリコン膜２２および酸化シリコン膜２１を除去する。そして、半導体基板２０の表面を洗浄する。このＣＭＰ工程および洗浄工程を経ることにより、半導体基板２０に素子分離領域２９が形成されるが、脆弱な酸化シリコン膜２５を除去することになるので、素子分離領域２９を埋め込んでいる脆弱な酸化シリコン膜２５が過剰に除去され、素子分離領域２９に穴（ウィークスポット）５２が形成される。このような穴５２が形成されると、ＣＭＩＳＦＥＴの電気的特性が変化し品質不良を引き起こすことになる。したがって、ＲＦバイアスを印加する時刻が酸化シリコン膜の成膜開始時刻よりも遅い方向にずれる場合も、ＣＭＩＳＦＥＴの品質不良を引き起こすことになる。

以上のことから、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻との間にずれが生じると、高密度プラズマＣＶＤ装置１を使用して形成される半導体装置の品質不良を引き起こすおそれがあることがわかる。そこで、本実施の形態１における高密度プラズマＣＶＤ装置１では、酸素イオンの発光強度の上昇よりＲＦバイアスを印加する時刻を特定し、シリコンイオンの発光強度の上昇より酸化シリコン膜の成膜開始時刻を特定することができるので、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻のずれを検出して監視することができる。この点が本願で開示される発明の１つの特徴であるが、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻のずれを検出できる点から、さらに、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻のずれをなくすように調整する処理を行なうことができる。

図１７はＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻のずれをなくすように調整する処理を説明するフローチャートである。まず、図２に示すフローチャートのようにＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻のずれを検出することができ、この検出したずれを検出装置１０などに保存することができる（Ｓ３０１）。

続いて、半導体装置の製造工程の管理者が検出装置１０などに保存されたＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻のずれを取得する（Ｓ３０２）。この結果、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻との間にあるずれが一定値以上ある場合には、このずれをなくすように調整する。具体的には、ＲＦバイアスを印加する時刻を調整してずれをなくすように設定しなおす。あるいは、チャンバ２内にシランガスを供給する時刻を調整する。

その後、ずれを補正した状態で次にウェハの成膜処理を開始する（Ｓ３０４）。このようにすることにより、ずれを調整してウェハＷ上に酸化シリコン膜を成膜することができるので、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻との間にずれがある状態で成膜処理を行なう場合に生じるＣＭＩＳＦＥＴの品質不良を防止することができる。

以下では、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻との間にあるずれを調整した後のＣＭＩＳＦＥＴ（半導体装置）の製造工程について説明する。このＣＭＩＳＦＥＴの製造工程において、例えば、本実施の形態１における高密度プラズマＣＶＤ装置１は、素子分離溝に酸化シリコン膜を埋め込む工程に適用される。

まず、図１８に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板２０を用意する。このとき、半導体基板２０は、略円盤形状をした半導体ウェハの状態になっている。

次に、図１９に示すように、半導体基板２０上に酸化シリコン膜２１および窒化シリコン膜２２を順次形成する。窒化シリコン膜２２および酸化シリコン膜２１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。

続いて、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜２２および酸化シリコン膜２１をパターニングする。パターニングは、素子分離溝を形成する領域に窒化シリコン膜２２および酸化シリコン膜２１が残らないように行なわれる。

そして、図２１に示すように、パターニングした窒化シリコン膜２２および酸化シリコン膜２１をハードマスク膜にしたプラズマエッチングにより半導体基板２０に素子分離溝２３を形成する。この素子分離溝２３を形成するプラズマエッチング工程で本実施の形態におけるプラズマエッチング装置が使用される。

次に、図２２に示すように、半導体基板２０に形成した素子分離溝２３の表面に酸化シリコン膜２４を形成する。この酸化シリコン膜２４は、例えば、熱酸化法によって形成することができる。その後、図２３に示すように、素子分離溝２３内を含む半導体基板２０上に酸化シリコン膜２５を形成する。酸化シリコン膜２５は、例えば、本実施の形態１における高密度プラズマＣＶＤ法により形成することができる。

図２３に示すように、半導体基板２０上には酸素イオンを含む酸素プラズマとシリコンイオンを含むプラズマからなるプラズマ２８が形成される。これにより、酸素イオンとシリコンイオンが化学反応して酸化シリコン膜２５が半導体基板２０上に形成される。このとき、ＲＦバイアス発生装置２６により半導体基板２０にＲＦバイアスが印加されるので、半導体基板２０上に形成される酸化シリコン膜２５は緻密な膜となる。すなわち、いまの場合、ＲＦバイアスを印加する時刻と酸化シリコン膜２５が形成される成膜開始時刻とのずれがなくなるように調整されているため、酸素イオンがＲＦバイアスによって加速されて衝突することにより生じるピットを防止することができるとともに、脆弱な酸化シリコン膜２５の形成も防止できる。

図２４は、半導体基板２０上にＲＦバイアスを印加する時刻が酸化シリコン膜の成膜を開始する成膜開始時刻と同時刻になる一例を示す図である。図２４に示すように、酸素ガスは半導体基板２０に酸化シリコン膜２５を成膜する前から導入され酸素プラズマが形成されている。その後、チャンバ２内に半導体基板２０を搬入し、バルブを開けてシランガス供給部１４からシランガスが導入される。バルブを開けた時点では酸化シリコン膜の成膜は開始されず、チャンバ２内に充分にシランガスが導入され、かつ、シランガスからシリコンイオンを含むプラズマが充分に形成された時点で酸化シリコン膜の成膜が開始される。この成膜開始時刻は、バルブを開く時刻よりも遅れて例えば（１）で示す時刻となる。そして、半導体基板２０にＲＦバイアスを印加する時刻を、例えば、（１）で示す成膜開始時刻に合っている（２）で示す時刻に調整する。すると、成膜開始時刻とＲＦバイアスを印加する時刻とのずれがなくなることになる。

本実施の形態１における高密度プラズマＣＶＤ装置１ではこの成膜開始時刻とＲＦバイアスを印加する時刻を、酸素イオンの発光強度の上昇とシリコンイオンの発光強度の上昇を測定することによって検出することができる。このことを図２５で説明する。図２５は、酸素イオン、シリコンイオンおよび水素イオンの発光強度（発光スペクトル強度）と時刻との関係を示すグラフである。図２５において、横軸が時刻（ｓ）を示し、縦軸が発光強度を示している。図２５に示すように、シリコンイオンの発光強度に着目すると、時刻７０．５（ｓ）から時刻７２（ｓ）程度までは、発光強度が１２５程度で推移している。そして、時刻７２（ｓ）になると発光強度が急激に２５０程度にまで上昇していることがわかる。これにより、シリコンイオンを含むプラズマが充分に生成された時刻（成膜開始時刻）を７２（ｓ）とみなすことができる。この時刻７２（ｓ）を見ると、酸素イオンの発光強度が著しく低下していることがわかる。これは、酸素イオンがシリコンイオンと化学反応して酸化シリコン膜が形成されつつあることを示していると見ることができる。一方、酸素イオンの発光強度について着目すると、時刻７０．５（ｓ）から時刻７２（ｓ）程度までは、発光強度が約８００程度で推移している。そして、時刻７２（ｓ）程度で酸素イオンの発光強度が一時上昇していることがわかる。このことから、時刻７２（ｓ）をＲＦバイアスが印加された時刻とみなすことができる。

以上より、ＲＦバイアスを印加した時刻が時刻７２（ｓ）であり、成膜開始時刻も時刻７２（ｓ）であると特定される。したがって、ＲＦバイアスを印加した時刻と成膜開始時刻との間には、ずれがないことが検出される。

続いて、図２６に示すように、半導体基板２０の表面を化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）で研磨する。そして、露出した窒化シリコン膜２２を熱リン酸で除去することにより、半導体基板２０上に素子分離領域２９を形成することができる。この素子分離領域２９は、素子が互いに干渉しないようにするために設けられる。本実施の形態１では、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜処理を開始する時刻との間にずれが生じないように調整されているので、この素子分離領域２９の周囲にはピットやウィークスポットは形成されない。したがって、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻との間にずれがある状態で成膜処理を行なう場合に生じるＣＭＩＳＦＥＴの品質不良を防止することができる。

次に、図２７に示すように、素子分離領域２９で分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル３０を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル３１を形成する。ｐ型ウェル３０は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板２０に導入することで形成される。同様に、ｎ型ウェル３１は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板２０に導入することで形成される。

続いて、ｐ型ウェル３０の表面領域およびｎ型ウェル３１の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。

次に、半導体基板２０上にゲート絶縁膜３２を形成する。ゲート絶縁膜３２は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜３２は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜３２を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜３２と半導体基板２０との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜３２のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜３２に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板２０をＮＯ、ＮＯ_２またはＮＨ_３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板２０の表面に酸化シリコン膜からなるゲート絶縁膜３２を形成した後、窒素を含む雰囲気中で半導体基板２０を熱処理し、ゲート絶縁膜３２と半導体基板２０との界面に窒素を偏析させることによっても同様の効果を得ることができる。

また、ゲート絶縁膜３２は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜３２として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜３２の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜３２として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。

そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。

例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ_２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。

続いて、図２８に示すように、ゲート絶縁膜３２上にポリシリコン膜（導体膜）３３を形成する。ポリシリコン膜３３は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜３３中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜３３中にホウ素などのｐ型不純物を導入する。

そして、図２９に示すように、ポリシリコン膜３３上に酸化シリコン膜３４を形成した後、フォトリソグラフィ技術を使用することにより、酸化シリコン膜３４上にパターニングしたレジスト膜３５ａ、３５ｂを形成する。レジスト膜３５ａおよびレジスト膜３５ｂは、ゲート電極形成領域を覆うように形成される。

続いて、図３０に示すように、レジスト膜３５ａ、３５ｂをマスクにしたエッチングにより酸化シリコン膜３４をパターニングして酸化シリコン膜３４ａ、３４ｂを形成する。この酸化シリコン膜３４ａ、３４ｂはポリシリコン膜３３を加工してゲート電極を形成する際のハードマスクとなる膜である。このハードマスク膜は酸化シリコン膜だけでなく、窒化シリコン膜等の材質を用いてもよい。

次に、図３１に示すように、パターニングした酸化シリコン膜３４ａおよび酸化シリコン膜３４ｂをハードマスク膜にしたプラズマエッチングによりポリシリコン膜３３を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極３６ａを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極３６ｂを形成する。

この後、図３２に示すように、ハードマスク膜である酸化シリコン膜３４ａ、３４ｂを除去することにより、ゲート電極３６ａ、３６ｂを形成することができる。ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極３６ａには、ポリシリコン膜３３中にｎ型不純物が導入されている。このため、ゲート電極３６ａの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極３６ｂには、ポリシリコン膜３３中にｐ型不純物が導入されている。このため、ゲート電極３６ｂの仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。

続いて、図３３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極３６ａに整合した浅いｎ型不純物拡散領域３７を形成する。浅いｎ型不純物拡散領域３７は、半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅いｐ型不純物拡散領域３８を形成する。浅いｐ型不純物拡散領域３８は、ｐチャネル型ＭＩＳＦＥＴのゲート電極３６ｂに整合して形成される。この浅いｐ型不純物拡散領域３８は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。

次に、図３４に示すように、ゲート電極３６ａ、３６ｂを覆うように、半導体基板２０上に酸化シリコン膜３９を形成する。酸化シリコン膜３９は、例えば、ＣＶＤ法を使用して形成することができる。そして、図３５に示すように、酸化シリコン膜３９を異方性エッチングすることにより、サイドウォール４０をゲート電極３６ａ、３６ｂの側壁に形成する。サイドウォール４０は、酸化シリコン膜３９の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜のみ、もしくは、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。

続いて、図３６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール４０に整合した深いｎ型不純物拡散領域４１を形成する。深いｎ型不純物拡散領域４１は、半導体領域である。この深いｎ型不純物拡散領域４１と浅いｎ型不純物拡散領域３７によってソース領域が形成される。同様に、深いｎ型不純物拡散領域４１と浅いｎ型不純物拡散領域３７によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域３７と深いｎ型不純物拡散領域４１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。

同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール４０に整合した深いｐ型不純物拡散領域４２を形成する。この深いｐ型不純物拡散領域４２と浅いｐ型不純物拡散領域３８によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。

このようにして、深いｎ型不純物拡散領域４１および深いｐ型不純物拡散領域４２を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。

その後、半導体基板２０上にコバルト膜を形成する。このとき、ゲート電極３６ａ、３６ｂに直接接するようにコバルト膜が形成される。同様に、深いｎ型不純物拡散領域４１および深いｐ型不純物拡散領域４２にもコバルト膜が直接接する。

コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極３６ａ、３６ｂを構成するポリシリコン膜３３とコバルト膜を反応させて、コバルトシリサイド膜４３を形成する。これにより、ゲート電極３６ａ、３６ｂはポリシリコン膜３３とコバルトシリサイド膜４３の積層構造となる。コバルトシリサイド膜４３は、ゲート電極３６ａ、３６ｂの低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域４１および深いｐ型不純物拡散領域４２の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜４３が形成される。このため、深いｎ型不純物拡散領域４１および深いｐ型不純物拡散領域４２においても低抵抗化を図ることができる。

そして、未反応のコバルト膜は、半導体基板２０上から除去される。なお、本実施の形態１では、コバルトシリサイド膜４３を形成するように構成しているが、例えば、コバルトシリサイド膜４３に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。

次に、図３７に示すように、半導体基板２０の主面上に層間絶縁膜となる酸化シリコン膜４４を形成する。この酸化シリコン膜４４は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜４４の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。

続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜４４にコンタクトホール４５を形成する。そして、コンタクトホール４５の底面および内壁を含む酸化シリコン膜４４上にチタン／窒化チタン膜４６ａを形成する。チタン／窒化チタン膜４６ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜４６ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。

続いて、コンタクトホール４５を埋め込むように、半導体基板２０の主面の全面にタングステン膜４６ｂを形成する。このタングステン膜４６ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜４４上に形成された不要なチタン／窒化チタン膜４６ａおよびタングステン膜４６ｂを例えばＣＭＰ法で除去することにより、プラグ４７を形成することができる。

次に、図３８に示すように、酸化シリコン膜４４およびプラグ４７上にチタン／窒化チタン膜４８ａ、銅を含有するアルミニウム膜４８ｂ、チタン／窒化チタン膜４８ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線４９を形成する。さらに、配線４９の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態１における半導体装置を形成することができる。

本実施の形態１によれば、高密度プラズマＣＶＤ装置による酸化シリコン膜の成膜工程において、半導体基板（ウェハ）にＲＦバイアスを印加する時刻と、酸化シリコン膜の成膜開始時刻とのずれを監視することができる。具体的には、ＲＦバイアスを印加する時刻を酸素イオンの発光強度が上昇する時刻から特定し、酸化シリコン膜の成膜開始時刻をシリコンイオンの発光強度が上昇する時刻から特定することができるので、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻のずれを監視することができる。したがって、不良品となるＣＭＩＳＦＥＴ（半導体装置）の作りこみを把握することができる。

さらに、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻とのずれがなくなるように、ＲＦバイアスを印加する時刻あるいはシランガスの導入開始時刻を調整するので、ＣＭＩＳＦＥＴ（半導体装置）の品質低下を防止することができる。特に、高密度プラズマＣＶＤ装置を素子分離溝に酸化シリコン膜を埋め込む工程に用いる場合には、素子分離領域に形成されるピットやウィークスポットの発生を防止できる。本実施の形態１においては、素子分離領域の形成工程に用いる高密度プラズマＣＶＤ装置について説明しているが、その他の半導体装置の製造工程、例えば、コンタクトホールやスルーホールに絶縁膜を埋め込む工程に高密度プラズマＣＶＤ装置を使用する場合にも膜の信頼性向上を図ることができる。つまり、ＲＦバイアスを印加する時刻が成膜開始時刻よりも早まると下地膜にプラズマによるダメージを与えやすくなる一方、ＲＦバイアスを印加する時刻が成膜開始時刻よりも遅くなると脆弱な性質の膜が形成されてしまうが、本実施の形態１による高密度プラズマＣＶＤ装置によれば、ＲＦバイアスを印加する時刻と成膜開始時刻とを合わせることができるので、品質の高い膜を成膜することができる。このため、ＣＭＩＳＦＥＴの品質向上を図ることができる。また、本実施の形態１では、誘導結合プラズマを用いる高密度プラズマＣＶＤ装置について説明しているが、平行平板型のプラズマＣＶＤ装置にも適用することができる。

本実施の形態１では、ＲＦバイアスを印加する時刻と酸化シリコン膜の成膜開始時刻とのずれがなくなるように、ＲＦバイアスを印加する時刻あるいはシランガスの導入開始時刻を調整するように構成しているが、この調整方法は手動で行なわれている。つまり、ＲＦバイアスを印加する時刻と成膜開始時刻とのずれを監視し、任意の時刻においてこのずれをなくすように製造工程の管理者などがＲＦバイアスを印加する時刻や原料ガスの導入する時刻を手動で設定している。ＲＦバイアスを印加する時刻と成膜開始時刻とのずれが発生した場合、自動的にずれをなくすようにＲＦバイアスを印加する時刻や原料ガスを導入する時刻を調整することもできるが、手動で設定する場合には自動で設定する場合に比べて以下に示す効果が得られる。例えば、自動でずれを調整する場合には、ずれが一定値以上である場合に調整することが行なわれる。このとき、ずれが一定値以下である場合はずれの調整が行なわれない。したがって自動でずれを調整するときには、一定値以下のずれが発生している状態で製造工程が実施されていることになる。この一定値以内のずれの範囲内であれば問題ないように設定されるが、手動で設定する場合は、ＲＦバイアスを印加する時刻と成膜開始時刻とのずれが限りなくゼロに近づくように設定することが可能である。すなわち、手動で設定する場合の方がずれを限りなくゼロに近づくように調整することができる。

従来の技術では、ＲＦバイアスを印加する時刻と成膜開始時刻とのずれを把握することができなかったため、ＲＦバイアスを印加する時刻を変えて複数のウェハをサンプルとして形成していた。そして、各サンプルの断面を解析することにより、ピットやウィークスポットの有無を判定することが行なわれていた。これにより、ピットやウィークスポットの発生しないように、ＲＦバイアスを印加するタイミングを決定していた。このような方法では、大変な労力と時間を要することになる。これに対し、本実施の形態１によれば、プラズマの発光強度を解析するだけで、ＲＦバイアスを印加する時刻と成膜開始時刻とのずれを特定することができる。したがって、このずれを把握するのに必要とされる労力と時間を大幅に低減することができる。

さらに、従来の技術では、一旦ＲＦバイアスを印加するタイミングを決定したとしても、原料ガスのガス流量コントローラや遮断バルブの劣化、遮断弁駆動空気圧などの変化によって、ＲＦバイアスを印加する適切なタイミングが決定したタイミングからずれることがある。したがって、素子分離領域に形成されるピットやウィークスポットの発生を防止するためには、外観検査に依存することになる。外観検査でピットやウィークスポットが発見されるときには、大量に製品不良を作りこんでいることになる。これに対し、本実施の形態１によれば、ＲＦバイアスを印加する時刻と成膜開始時刻とのずれが変化しても、プラズマの発光強度から逐一ずれを監視することが可能であるため、ずれの変化に対応することができ、大量の製品不良を作りこむことを防止できる。

なお、本実施の形態１では、原料ガスとしてシランガスを用いているが、例えば、ジシランガスなどを用いる場合も適用することができる。さらに、酸化シリコン膜を形成する場合だけでなく、その他の種類の膜についても適用することができる。

（実施の形態２）
前記実施の形態１では、ＲＦバイアスを印加する時刻と成膜開始時刻とのずれを手動で調整する例について説明したが、本実施の形態２では、このずれを自動調整する例について説明する。

図３９は、本実施の形態２における高密度プラズマＣＶＤ装置１の構成を示す図である。この図３９は、前記実施の形態１における高密度プラズマＣＶＤ装置１とほぼ同様の構成をしているため、異なる構成について説明する。図３９において、前記実施の形態１と異なる点は、ずれ制御部１８が設けられている点である。このずれ制御部１８は、検出装置１０において検出されるＲＦバイアスを印加する時刻と成膜開始時刻とのずれが一定値以上ある場合に、ＲＦバイアスを印加する時刻あるいはシランガスを導入する時刻をずれが一定値以下になるように調整するように構成されている。このように構成された本実施の形態２における高密度プラズマＣＶＤ装置１の動作について説明する。

図４０は、本実施の形態２における高密度プラズマＣＶＤ装置１の動作を説明するフローチャートである。図４０は前記実施の形態１における高密度プラズマＣＶＤ装置１の動作と同様であるため、異なる動作について説明する。図２に示すＳ１０１〜Ｓ１１１までの動作は、前記実施の形態１と同様である。すなわち、前記実施の形態１と同様にして成膜開始時刻とＲＦバイアスを印加する時刻とのずれが検出装置１０で測定される。この測定結果がずれ制御部１８に入力される。ずれ制御部１８では、入力したずれが一定時間内であるか判断される（Ｓ４０１）。入力したずれが一定時間内である場合には、ずれは調整されない。一方、入力したずれが一定時間以上である場合には、ずれの調整が行なわれる（Ｓ４０２）。すなわち、ずれをなくすようにＲＦバイアスを印加する時刻あるいはシランガスを導入する時刻が調整される。これにより、ずれがない状態で高密度プラズマＣＶＤ装置１を稼動させることができる。

本実施の形態２によれば、自動でずれを調整することができるため、あるウェハの成膜処理でずれが一定時間を超えた場合、すぐに次のウェハの成膜処理からずれを調整した状態で実施することができる。このようにずれを自動調整することができるように構成することにより、ずれがなくなるように直ちに成膜処理にフィードバックすることができるので、製品不良の大量の作りこみを防止することができる。

（実施の形態３）
前記実施の形態１では、ＲＦバイアスを印加する時刻と成膜開始時刻とのずれを調整する例について説明したが、本実施の形態３では、このずれが一定時間以上である場合、アラームを発生するあるいは高密度プラズマＣＶＤ装置を停止する例について説明する。

図４１は、本実施の形態３における高密度プラズマＣＶＤ装置１の構成を示す図である。この図４１は、前記実施の形態１における高密度プラズマＣＶＤ装置１とほぼ同様の構成をしているため、異なる構成について説明する。図４１において、前記実施の形態１と異なる点は、装置制御部１９が設けられている点である。この装置制御部１９は、検出装置１０において検出されるＲＦバイアスを印加する時刻と成膜開始時刻とのずれが一定値以上ある場合に、アラームを発生させ、さらには、高密度プラズマＣＶＤ装置を停止させるように構成されている。このように構成された本実施の形態３における高密度プラズマＣＶＤ装置１の動作について説明する。

図４２は、本実施の形態３における高密度プラズマＣＶＤ装置１の動作を説明するフローチャートである。図４２は前記実施の形態１における高密度プラズマＣＶＤ装置１の動作と同様であるため、異なる動作について説明する。図２に示すＳ１０１〜Ｓ１１１までの動作は、前記実施の形態１と同様である。すなわち、前記実施の形態１と同様にして成膜開始時刻とＲＦバイアスを印加する時刻とのずれが検出装置１０で測定される。この測定結果が装置制御部１９に入力される。装置制御部１９では、入力したずれが一定時間内であるか判断される（Ｓ５０１）。入力したずれが一定時間内である場合には、そのまま成膜処理が続けられる。一方、入力したずれが一定時間以上である場合には、アラームを発生するかまたは高密度プラズマＣＶＤ装置を停止する（Ｓ５０２）。これにより、ずれが一定時間以上ある状態での製品の作りこみを防止することができる。

本実施の形態３によれば、ずれが一定時間以上存在する場合にアラームで警告することができるため、ＲＦバイアスを印加する時刻と成膜開始時刻とのずれが一定時間以上あることを作業者などに知らせることができる。さらに、ＲＦバイアスを印加する時刻と成膜開始時刻とのずれが一定時間以上ある場合に高密度プラズマＣＶＤ装置１を停止することができるので、製品不良の大量の作りこみを防止することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本願で開示される発明は、半導体装置を製造する製造業に幅広く利用することができる。

本発明の実施の形態１における高密度プラズマＣＶＤ装置の構成を示す図である。 実施の形態１における高密度プラズマＣＶＤ装置において、ウェハ上に成膜処理を施す動作について説明するフローチャートである。 実施の形態１における高密度プラズマＣＶＤ装置において、チャンバの内壁などに堆積した膜をクリーニングして除去する動作について説明するフローチャートである。 実施の形態１における高密度プラズマＣＶＤ装置において、原料ガスの供給タイミングおよびＲＦバイアスを印加するタイミングを説明する図である。 ウェハ上にＲＦバイアスを印加する時刻が酸化シリコン膜の成膜を開始する成膜開始時刻よりも早い場合の一例を示す図である。 図５に示す場合において、発光強度と時刻との関係を示すグラフである。 ＲＦバイアスを印加する時刻が成膜開始時刻よりも早い場合に生ずる問題点を説明する図であって、半導体装置の製造工程を示す断面図である。 ＲＦバイアスを印加する時刻が成膜開始時刻よりも早い場合に生ずる問題点を説明する図であって、図７に続く半導体装置の製造工程を示す断面図である。 ＲＦバイアスを印加する時刻が成膜開始時刻よりも早い場合に生ずる問題点を説明する図であって、図８に続く半導体装置の製造工程を示す断面図である。 ＲＦバイアスを印加する時刻が成膜開始時刻よりも早い場合に生ずる問題点を説明する図であって、図９に続く半導体装置の製造工程を示す断面図である。 ウェハ上にＲＦバイアスを印加する時刻が酸化シリコン膜の成膜を開始する成膜開始時刻よりも遅い場合の一例を示す図である。 図１１に示す場合において、発光強度と時刻との関係を示すグラフである。 ＲＦバイアスを印加する時刻が成膜開始時刻よりも遅い場合に生ずる問題点を説明する図であって、半導体装置の製造工程を示す断面図である。 ＲＦバイアスを印加する時刻が成膜開始時刻よりも遅い場合に生ずる問題点を説明する図であって、図１３に続く半導体装置の製造工程を示す断面図である。 ＲＦバイアスを印加する時刻が成膜開始時刻よりも遅い場合に生ずる問題点を説明する図であって、図１４に続く半導体装置の製造工程を示す断面図である。 ＲＦバイアスを印加する時刻が成膜開始時刻よりも遅い場合に生ずる問題点を説明する図であって、図１５に続く半導体装置の製造工程を示す断面図である。 ＲＦバイアスを印加する時刻と成膜開始時刻との間にずれが生じている場合に、このずれを調整する動作を説明するフローチャートである。 本実施の形態１における半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 ウェハ上にＲＦバイアスを印加する時刻と酸化シリコン膜の成膜を開始する成膜開始時刻とが一致している例を示す図である。 図２４に示す場合において、発光強度と時刻との関係を示すグラフである。 図２３に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を示す断面図である。 図３６に続く半導体装置の製造工程を示す断面図である。 図３７に続く半導体装置の製造工程を示す断面図である。 実施の形態２における高密度プラズマＣＶＤ装置の構成を示す図である。 実施の形態２における高密度プラズマＣＶＤ装置の動作を説明するフローチャートである。 実施の形態３における高密度プラズマＣＶＤ装置の構成を示す図である。 実施の形態３における高密度プラズマＣＶＤ装置の動作を説明するフローチャートである。

符号の説明

１ 高密度プラズマＣＶＤ装置
２ チャンバ
３ カセット室
４ ロードロック室
５ ウェハ搬送室
６ サセプタ
７ ＲＦバイアス発生装置
８ 光ファイバ
９ 分光器
１０ 検出装置
１１ バルブ
１２ 真空ポンプ
１３ 酸素ガス供給部
１４ シランガス供給部
１５ コイル
１６ 高周波電圧発生装置
１７ カセット
１８ ずれ制御部
１９ 装置制御部
２０ 半導体基板
２１ 酸化シリコン膜
２２ 窒化シリコン膜
２３ 素子分離溝
２４ 酸化シリコン膜
２５ 酸化シリコン膜
２６ ＲＦバイアス発生装置
２７ 酸素プラズマ
２８ プラズマ
２９ 素子分離領域
３０ ｐ型ウェル
３１ ｎ型ウェル
３２ ゲート絶縁膜
３３ ポリシリコン膜
３４ 酸化シリコン膜
３４ａ 酸化シリコン膜
３４ｂ 酸化シリコン膜
３５ａ レジスト膜
３５ｂ レジスト膜
３６ａ ゲート電極
３６ｂ ゲート電極
３７ 浅いｎ型不純物拡散領域
３８ 浅いｐ型不純物拡散領域
３９ 酸化シリコン膜
４０ サイドウォール
４１ 深いｎ型不純物拡散領域
４２ 深いｐ型不純物拡散領域
４３ コバルトシリサイド膜
４４ 酸化シリコン膜
４５ コンタクトホール
４６ａ チタン／窒化チタン膜
４６ｂ タングステン膜
４７ プラグ
４８ａ チタン／窒化チタン膜
４８ｂ 銅を含有するアルミニウム膜
４８ｃ チタン／窒化チタン膜
４９ 配線
５０ ピット
５１ 穴
５２ 穴
Ｗ ウェハ

Claims (16)

1. 以下の工程を備える半導体装置の製造方法：
   （ａ）プラズマＣＶＤ装置を用いて半導体基板上に膜を形成する工程；
   ここで、前記（ａ）工程は、
   （ａ１）前記プラズマＣＶＤ装置のチャンバ内に第１原料ガスを導入し、導入した前記第１原料ガスから第１プラズマガスを生成する工程；
   （ａ２）前記（ａ１）工程後、前記チャンバ内に第２原料ガスを導入し、導入した前記第２原料ガスから第２プラズマガスを生成する工程；
   （ａ３）前記（ａ１）工程後、前記第１プラズマガスから射出される光の発光強度を検出し、前記（ａ２）工程後、前記第２プラズマガスから射出される光の発光強度を検出する工程；
   （ａ４）前記（ａ３）工程で検出した発光強度に基づいて、前記第１プラズマガスと前記第２プラズマガスとの化学反応による前記膜の成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻とを特定し、特定した前記成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻とのずれを測定する工程を有する。
2. 請求項１記載の半導体装置の製造方法であって、
   前記（ａ４）工程は、特定した前記成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻とのずれを合わせるように調整する。
3. 請求項２記載の半導体装置の製造方法であって、
   前記（ａ４）工程は、前記第１プラズマガスの発光強度が上昇する時刻より前記半導体基板にバイアス電圧が印加された時刻を特定し、前記第２プラズマガスの発光強度が上昇する時刻より前記膜の成膜開始時刻を特定し、前記半導体基板にバイアス電圧を印加する時刻と前記膜の成膜開始時刻との時間差がなくなるように、前記半導体基板にバイアス電圧を印加する時刻を調整する。
4. 請求項２記載の半導体装置の製造方法であって、
   前記（ａ４）工程は、前記第１プラズマガスの発光強度が上昇する時刻より前記半導体基板にバイアス電圧が印加された時刻を特定し、前記第２プラズマガスの発光強度が上昇する時刻より前記膜の成膜開始時刻を特定し、前記半導体基板にバイアス電圧を印加する時刻と前記膜の成膜開始時刻との時間差がなくなるように、前記第２原料ガスを前記チャンバ内に導入する時刻を調整する。
5. 請求項１記載の半導体装置の製造方法であって、
   前記半導体基板上に形成される前記膜は、酸化シリコン膜であり、
   前記第１原料ガスは酸素原子を含有するガスであり、前記第２原料ガスはシリコン原子を含有するガスである。
6. 請求項５記載の半導体装置の製造方法であって、
   前記半導体基板上に形成される前記膜は、酸化シリコン膜であり、
   前記第１原料ガスは酸素ガスであり、前記第２原料ガスはシランガスである。
7. 請求項１記載の半導体装置の製造方法であって、
   前記プラズマＣＶＤ装置は、誘導結合プラズマを用いたものである。
8. 請求項１記載の半導体装置の製造方法であって、
   前記（ａ）工程は、前記半導体基板に形成された素子分離溝に酸化シリコン膜を埋め込む工程である。
9. 請求項１記載の半導体装置の製造方法であって、
   前記（ａ４）工程は、前記（ａ３）工程で検出した発光強度に基づいて、前記第１プラズマガスと前記第２プラズマガスとの化学反応による前記膜の成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻とを特定し、特定した前記成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻との間に一定時間以上の時間差がある場合、特定した前記成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻との間の時間差をなくすように調整する。
10. 請求項９記載の半導体装置の製造方法であって、
    特定した前記成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻との間の時間差をなくすように、前記半導体基板にバイアス電圧を印加する時刻を調整する。
11. 請求項９記載の半導体装置の製造方法であって、
    特定した前記成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻との間の時間差をなくすように、前記第２原料ガスを前記チャンバ内に導入する時刻を調整する。
12. 請求項１記載の半導体装置の製造方法であって、
    前記（ａ４）工程は、前記（ａ３）工程で検出した発光強度に基づいて、前記第１プラズマガスと前記第２プラズマガスとの化学反応による前記膜の成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻とを特定し、特定した前記成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻との間に一定時間以上の時間差がある場合、アラームを出力する。
13. 請求項１２記載の半導体装置の製造方法であって、
    特定した前記成膜開始時刻と前記半導体基板にバイアス電圧を印加する時刻との間に一定時間以上の時間差がある場合、前記プラズマＣＶＤ装置を停止する。
14. 請求項１記載の半導体装置の製造方法であって、
    前記（ａ３）工程は、前記チャンバに設けられた光ファイバおよび分光器と検出装置を用いて、前記第１プラズマガスおよび前記第２プラズマガスから射出される光の発光強度を検出する。
15. 請求項１４記載の半導体装置の製造方法であって、
    さらに、
    （ｂ）クリーニングガスをプラズマ化し、プラズマ化した前記クリーニングガスと前記チャンバ内に形成された膜とを化学反応させて、前記チャンバ内に形成された膜をプラズマ化した反応ガスとして除去する工程を有し、
    前記（ｂ）工程の終了時刻をプラズマ化した前記反応ガスから射出される光の発光強度を検出することにより特定し、前記プラズマ化した前記反応ガスから射出される光の発光強度の検出にも前記光ファイバおよび前記分光器と前記検出装置を用いる。
16. 請求項１５記載の半導体装置の製造方法であって、
    前記クリーニングガスはＮＦ_３ガスであり、前記反応ガスはＳｉＦガスである。

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