JP2008198192A - Repairable semiconductor memory device and repairing method of this semiconductor memory device - Google Patents

Repairable semiconductor memory device and repairing method of this semiconductor memory device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a repairable semiconductor memory device and a repairing method. <P>SOLUTION: This semiconductor memory device includes a memory cell array having a first block for preserving first system data and a second block for preserving second system data in the same as the first system data. A controller outputs the first system data to a memory unit in response to a reset signal outputted from a host, and transmits the second system data to the memory unit based on a fail detecting signal generated by an ECC detecting block. The ECC detecting block determines whether or not the first system data is defective data. When a defect is caused in the first system data while resetting the semiconductor memory device, the first system data is repaired by providing the second system data. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体メモリ装置に係り、より詳細には、リペア可能な半導体メモリ装置及び半導体メモリ装置のリペアリング方法に関する。   The present invention relates to a semiconductor memory device, and more particularly to a repairable semiconductor memory device and a semiconductor memory device repairing method.

不揮発性半導体メモリ装置（例えば、フラッシュメモリ）は、電源が消えてもデータを保持し続ける。不揮発性半導体メモリ装置は、ＰＣ、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルカメラ、携帯電話、またはｍｐ３プレーヤなどのような各種デジタル電子製品に含まれたデータ保存装置として広く使われている。   A nonvolatile semiconductor memory device (for example, a flash memory) keeps data even when the power is turned off. Nonvolatile semiconductor memory devices are widely used as data storage devices included in various digital electronic products such as PCs, PDAs (Personal Digital Assistants), digital cameras, mobile phones, mp3 players, and the like.

このような不揮発性半導体メモリ装置は、多数のブロック（ｂｌｏｃｋｓ）を含むメモリセルアレイを含み、多数のブロックのそれぞれは、一本のワードラインを共有する多数個のメモリセルを含む多数のページ（ｐａｇｅｓ）を含む。このような装置は、リダンダントブロックを含む。製造工程過程で生じ得る欠陷が特定メモリブロックから検出される時、この欠陥ブロックまたはバッドブロックは、リダンダントブロックに置き換えられる。したがって、製造不良率を減少させることが出来る。   Such a nonvolatile semiconductor memory device includes a memory cell array including a plurality of blocks, each of which includes a plurality of pages including a plurality of memory cells sharing one word line. )including. Such a device includes a redundant block. When a defect that may occur during the manufacturing process is detected from a specific memory block, the defective block or bad block is replaced with a redundant block. Therefore, the manufacturing defect rate can be reduced.

不揮発性メモリ装置を使う間に発生した欠陥ブロックは、多数のソフトウェアアプリケーション（ｓｏｆｔｗａｒｅ ａｐｐｌｉｃａｔｉｏｎｓ）によって欠陥ブロックとして処理される。しかし、特定位置のブロックは、欠陥ブロックとして処理することができず、特定位置のブロックに保存されたデータが読出さなければならない場合がある。   A defective block generated while using the non-volatile memory device is treated as a defective block by a number of software applications. However, the block at the specific position cannot be processed as a defective block, and data stored in the block at the specific position may have to be read.

図１は、欠陥ブロックまたはバッドブロックに保存されたデータをブーティングデータと仮定した時の半導体メモリ装置の従来のブーティング方法を表わすフローチャートである。不揮発性メモリ装置が、電子システムに接続されてブーティングされる時、コントローラ（図示せず）は、リセット信号、例えば、コールドリセット（ｃｏｌｄ ｒｅｓｅｔ）信号に応答して第１メモリブロックに保存されたブーティングデータをメモリ、例えば、ブートメモリにコピーする（Ｓ１０）。   FIG. 1 is a flowchart showing a conventional booting method of a semiconductor memory device when data stored in a defective block or bad block is assumed to be booting data. When the non-volatile memory device is connected to the electronic system and booted, the controller (not shown) is stored in the first memory block in response to a reset signal, eg, a cold reset signal. The booting data is copied to a memory, for example, a boot memory (S10).

ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）検出ブロック（図示せず）は、ブーティングデータの欠陥有無を検出する（Ｓ２０）。ブーティングデータに欠陷のない時、電子システムは、リセットされ（Ｓ４０）、電子システムは、動作を開始する（Ｓ５０）。   An ECC (Error Correction Code) detection block (not shown) detects whether or not there is a defect in the booting data (S20). When the booting data is complete, the electronic system is reset (S40), and the electronic system starts operation (S50).

しかし、ブーティングデータに欠陷のある時、半導体メモリ装置は、失敗（ｆａｉｌｕｒｅ）として処理されて（Ｓ３０）、ブーティング失敗が発生する。この場合、Ｓ１０段階で第１メモリブロックに保存されたブーティングデータをメモリにコピーする時点が、電子システムがリセットされる前（すなわち、電子システムのＣＰＵがリセット動作を開始する前）なので、ソフトウェアを介して電子システムをブーティング失敗として処理することが不可能になる。   However, when there is a deficiency in the booting data, the semiconductor memory device is processed as a failure (S30), and a booting failure occurs. In this case, since the time point when the booting data stored in the first memory block in step S10 is copied to the memory is before the electronic system is reset (that is, before the CPU of the electronic system starts the reset operation), the software It becomes impossible to process the electronic system as a booting failure via

一般的に、半導体メモリ装置と関連した保安情報、例えば、製造日、シリアル番号などは、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）ブロックにただ一回のみ保存される。もし、ＯＴＰブロックが欠陥メモリブロックまたは欠陥メモリブロックである場合、半導体メモリ装置が動作する間に保安情報に近付くことができないので、半導体メモリブロックは誤動作を起こす。   Generally, security information related to a semiconductor memory device, such as a manufacturing date and a serial number, is stored only once in an OTP (One Time Programmable) block. If the OTP block is a defective memory block or a defective memory block, the security information cannot be accessed while the semiconductor memory device is operating, so that the semiconductor memory block malfunctions.

本発明が果たそうとする技術的な課題は、ブーティング途中に発生したバッドメモリブロックを他のブロックに置換してリペア可能な半導体メモリ装置及び前記半導体メモリ装置のリペアリング方法を提供することである。
また、本発明が果たそうとする技術的な課題は、半導体メモリ装置のリセット時にＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）ブロックがバッドブロック処理される場合、前記ＯＴＰブロックを他のブロックに置き換えさせてリペア可能な半導体メモリ装置及び前記半導体メモリ装置のリペアリング方法を提供することである。 A technical problem to be solved by the present invention is to provide a semiconductor memory device which can be repaired by replacing a bad memory block generated during booting with another block and a method for repairing the semiconductor memory device. .
In addition, a technical problem to be solved by the present invention is that when an OTP (One Time Programmable) block is subjected to bad block processing at the time of resetting a semiconductor memory device, the OTP block can be replaced with another block and repaired. A memory device and a method of repairing the semiconductor memory device are provided.

本発明の実施形態による半導体メモリ装置は、第１システムデータを保存する第１ブロックと前記第１システムデータと同一の第２システムデータを保存する第２ブロックとを有するメモリセルアレイを含む。コントローラは、前記メモリセルアレイと通信する。前記コントローラは、ホストから出力されたリセット信号に応答して前記第１システムデータをメモリユニットに出力し、ＥＣＣ検出ブロックによって発生したフェイル検出信号に基づいて前記第２システムデータを前記メモリユニットに伝送する。前記ＥＣＣ検出ブロックは、前記メモリセルアレイと通信する。前記ＥＣＣ検出ブロックは、前記第１システムデータが欠陥データであるか否かを判断する。前記半導体メモリ装置をリセットする間に前記第１システムデータで欠陷が発生する時、前記第１システムデータは、前記第２システムデータの提供によってリペアされる。   A semiconductor memory device according to an embodiment of the present invention includes a memory cell array having a first block for storing first system data and a second block for storing second system data identical to the first system data. The controller communicates with the memory cell array. The controller outputs the first system data to the memory unit in response to the reset signal output from the host, and transmits the second system data to the memory unit based on the fail detection signal generated by the ECC detection block. To do. The ECC detection block communicates with the memory cell array. The ECC detection block determines whether the first system data is defective data. When a defect occurs in the first system data while resetting the semiconductor memory device, the first system data is repaired by providing the second system data.

本発明の実施形態による半導体メモリ装置のリペアリング方法は、コントローラから出力されたリセット信号に応答して第１システムデータをメモリ部に伝送する。前記コントローラによって前記第１システムデータが欠陷のあるデータであるか否かを判断する。前記第１システムデータと同一の第２システムデータは、ＥＣＣ検出ブロックによって発生したフェイル検出信号に基づいて前記メモリ部に伝送される。   A method for repairing a semiconductor memory device according to an embodiment of the present invention transmits first system data to a memory unit in response to a reset signal output from a controller. The controller determines whether the first system data is missing data. Second system data identical to the first system data is transmitted to the memory unit based on a fail detection signal generated by the ECC detection block.

本発明の実施形態による第１システムデータと第２システムデータとを有する半導体メモリ装置は、ホストから発生したパワーアップ信号に基づいてリセット信号を発生させるＣＰＵと、前記ＣＰＵと通信し、前記第１システムデータが欠陷のあるデータである時に前記リセット信号と前記第１システムデータとに基づいてフェイル検出信号を生成させ、前記フェイル検出信号に基づいて前記第１システムデータまたは前記第１システムデータと同一の第２システムデータを出力する第１メモリ部と、前記第１メモリ部と通信し、前記第１システムデータまたは前記第２システムデータを保存する第２メモリ部と、を含む。   A semiconductor memory device having first system data and second system data according to an embodiment of the present invention communicates with a CPU that generates a reset signal based on a power-up signal generated from a host, and the first When system data is defective, a failure detection signal is generated based on the reset signal and the first system data, and the first system data or the first system data is generated based on the failure detection signal. A first memory unit that outputs the same second system data; and a second memory unit that communicates with the first memory unit and stores the first system data or the second system data.

本発明の実施形態によるリペア可能な半導体メモリ装置を含むシステムのブーディング動作の間に欠陥またはバッドブロックが発生する時、欠陥またはバッドブロックは、欠陥またはバッドブロックを他のブロックに置き換えることによってリペアされる。また、本発明の実施形態による半導体メモリ装置のリセットの間にＯＴＰブロックが欠陥ブロックである時、ＯＴＰブロックは、他のブロックに置き換えられることによってリペアされる。   When a defect or bad block occurs during a booting operation of a system including a repairable semiconductor memory device according to an embodiment of the present invention, the defect or bad block is repaired by replacing the defect or bad block with another block. Is done. Also, when the OTP block is a defective block during the reset of the semiconductor memory device according to the embodiment of the present invention, the OTP block is repaired by being replaced with another block.

以下、添付した図面を参照して、本発明を詳しく説明する。
図２ないし図５を参照すれば、半導体メモリ装置１０は、ホストインターフェース１１、ＣＰＵ１３、第１メモリ部１５、及び第２メモリ部１７を含む。 Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
Referring to FIGS. 2 to 5, the semiconductor memory device 10 includes a host interface 11, a CPU 13, a first memory unit 15, and a second memory unit 17.

半導体メモリ装置１０は、メモリカード、コンパクトフラッシュ(登録商標)、メモリスティック、メモリスティックデュオ、マルチメディアカード（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ；ＭＭＣ）、縮小型ＭＭＣ、セキュアデジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ：ＳＤ）カード、ミニＳＤカード、マイクロＳＤカード（例えば、ＴｒａｎｓｆｌａｓｈＴＭ）、スマートメディアカード、またはＸＤ−ｐｉｃｔｕｒｅ ｃａｒｄＴＭなどになりうる。 The semiconductor memory device 10 includes a memory card, a compact flash (registered trademark), a memory stick, a memory stick duo, a multimedia card (MMC), a reduced MMC, a secure digital (SD) card, and a mini SD card. , A micro SD card (for example, Transflash ™ ), a smart media card, or an XD-picture card ™ .

半導体メモリ装置１０は、ホスト５に具現されたカードインターフェース２０３を介して電子回路部２０５から出力されたデータ（例えば、映像データまたは音声データ）を保存するために、図４のメモリスロット２０１に電気的に接続することができる。また、半導体メモリ装置１０は、保存されたデータをホスト５の電子回路部２０５に伝送できる。   The semiconductor memory device 10 stores the data (for example, video data or audio data) output from the electronic circuit unit 205 via the card interface 203 embodied in the host 5 in the memory slot 201 of FIG. Can be connected. In addition, the semiconductor memory device 10 can transmit the stored data to the electronic circuit unit 205 of the host 5.

例えば、ホスト５が、図５Ａのビデオカメラである場合、電子回路部２０５は、ＣＩＳ（Ｃｍｏｓ Ｉｍａｇｅ Ｓｅｎｓｏｒ）、イメージプロセッサ、及びデジタル信号処理部を含むことができ、図４のカードインターフェース２０３を介して電子回路部２０５から出力されたデータ（例えば、映像データまたは音声データ）を半導体メモリ装置１０に伝送できる。   For example, when the host 5 is the video camera of FIG. 5A, the electronic circuit unit 205 can include a CIS (Cmos Image Sensor), an image processor, and a digital signal processing unit, and via the card interface 203 of FIG. Thus, data (for example, video data or audio data) output from the electronic circuit unit 205 can be transmitted to the semiconductor memory device 10.

半導体メモリ装置１０は、ビデオカメラ（図５Ａ）、ＴＶ（図５Ｂ）、ＭＰ３プレーヤ（図５Ｃ）、ゲーム装置（図５Ｄ）、電子楽器（図５Ｅ）、携帯用端末機（図５Ｆ）、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）（図５Ｇ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）（図５Ｈ）、ボイスレコーダ（ｖｏｉｃｅ ｒｅｃｏｒｄｅｒ）（図５Ｉ）、またはＰＣカード（図５Ｊ）などに具現可能である。   The semiconductor memory device 10 includes a video camera (FIG. 5A), a TV (FIG. 5B), an MP3 player (FIG. 5C), a game device (FIG. 5D), an electronic musical instrument (FIG. 5E), a portable terminal (FIG. 5F), and a PC. (Personal computer) (FIG. 5G), PDA (personal digital assistant) (FIG. 5H), voice recorder (FIG. 5I), or PC card (FIG. 5J).

ホストインターフェース１１は、ホスト５から出力された命令及び／またはデータをバス１９を介してＣＰＵ１３に伝送する。また、ホストインターフェース１１は、バス１９を介して第１メモリ部１５と第２メモリ部１７とに保存されたデータをホスト５に提供する。ＣＰＵ１３は、ホスト５から発生したパワーアップ信号に基づいてリセット信号ＲＳ（例えば、コールドリセット信号）を発生させる。リセット信号ＲＳは、電源が半導体メモリ装置１０に供給された後で半導体メモリ装置１０を含む電子システム、例えば、図４の電子システム２００の開始前に電子システムをブーティングさせるための、初期化信号であっても良い。   The host interface 11 transmits commands and / or data output from the host 5 to the CPU 13 via the bus 19. In addition, the host interface 11 provides data stored in the first memory unit 15 and the second memory unit 17 to the host 5 via the bus 19. The CPU 13 generates a reset signal RS (for example, a cold reset signal) based on the power-up signal generated from the host 5. The reset signal RS is an initialization signal for booting an electronic system including the semiconductor memory device 10 after power is supplied to the semiconductor memory device 10, for example, before starting the electronic system 200 of FIG. It may be.

第１メモリ部１５は、リセット信号ＲＳと第１システムデータＦ＿ｄａｔａとに基づいてフェイル検出信号ＦＤＳを生成させ、第１システムデータＦ＿ｄａｔａまたは第１システムデータＦ＿ｄａｔａと同一の第２システムデータＳ＿ｄａｔａを出力する。
互いに同一の第１システムデータと第２システムデータは、半導体メモリ装置１０のためのブーティングデータであり得る。前記ブーティングデータは、ホスト５のＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｅｒｖｉｃｅ）動作時に設置または保存されるデータである。 The first memory unit 15 generates a fail detection signal FDS based on the reset signal RS and the first system data F_data, and outputs the first system data F_data or the second system data S_data that is the same as the first system data F_data. .
The first system data and the second system data that are identical to each other may be booting data for the semiconductor memory device 10. The booting data is data that is installed or stored when the host 5 operates as a BIOS (Basic Input / Output Service).

例えば、前記ブーティングデータは、ホスト５のＣＭＯＳセットアップチェック、インタラプトハンドラ及び装置ドライバ（ｄｒｉｖｅｒｓ）のローディング、レジスタ（ｒｅｇｉｓｔｅｒｓ）及び装置管理の初期化、ディスクドライブ（ｄｉｓｋ ｄｒｉｖｅｒｓ）または周辺装置のような構成要素のＰＯＳＴ（Ｐｏｗｅｒ ｏｎ ｓｅｌｆ−ｔｅｓｔ）、システム設定の表示、またはブートストラップシーケンスを開始するように許容するプログラムと関連したデータを含んでもよい。   For example, the booting data may be configured such as CMOS setup check of the host 5, loading of interrupt handlers and device drivers, initialization of registers and device management, disk drives or peripheral devices. It may also include data associated with the element's POST (Power on self-test), display of system settings, or programs that allow it to initiate a bootstrap sequence.

選択的に、第１システムデータと第２システムデータは、半導体メモリ装置１０のＯＴＰブロックに保存されたデータに対応することができる。ＯＴＰブロックに保存されたデータは、例えば、半導体メモリ装置１０の製造日、製造会社のシリアル番号、または類似したタイプのデータのように半導体メモリ装置１０の保安に関連したデータであってもよい。   Alternatively, the first system data and the second system data may correspond to data stored in the OTP block of the semiconductor memory device 10. The data stored in the OTP block may be, for example, data related to security of the semiconductor memory device 10 such as the manufacturing date of the semiconductor memory device 10, the serial number of the manufacturing company, or a similar type of data.

図３は、図２に図示された第１メモリ部１５を表わす。図３の第１メモリ部１５は、メモリインターフェース１０１、ＥＣＣ検出ブロック１０３、メモリセルアレイ１０５、Ｘ−デコーダ１０７、Ｙ−デコーダ１０９、ページバッファ１１１、及びコントローラ１１３を含む。メモリインターフェース１０１は、第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａをＣＰＵ１３、第２メモリ部１７、またはＥＣＣ検出ブロック１０３に伝送する。メモリインターフェース１０１は、ＣＰＵ１３を介して入力された命令及び／またはデータをコントローラ１１３に伝送するか、またはメモリセルアレイ１０５に保存されたメインデータ（例えば、ホスト５を介して伝送された映像データまたは音声データ）をＣＰＵ１３またはホスト５に伝送できる。   FIG. 3 shows the first memory unit 15 shown in FIG. The first memory unit 15 in FIG. 3 includes a memory interface 101, an ECC detection block 103, a memory cell array 105, an X-decoder 107, a Y-decoder 109, a page buffer 111, and a controller 113. The memory interface 101 transmits the first system data F_data or the second system data S_data to the CPU 13, the second memory unit 17, or the ECC detection block 103. The memory interface 101 transmits commands and / or data input via the CPU 13 to the controller 113 or main data stored in the memory cell array 105 (for example, video data or audio transmitted via the host 5). Data) can be transmitted to the CPU 13 or the host 5.

ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号（図示せず）に応答して第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａのフェイルまたはノンフェイル（ｎｏｎ−ｆａｉｌ）を検出し、フェイル検出信号ＦＤＳを発生させる。   The ECC detection block 103 detects a failure or non-fail of the first system data F_data or the second system data S_data in response to an ECC detection control signal (not shown) generated from the CPU 13 and detects a failure. A signal FDS is generated.

ＥＣＣ検出ブロック１０３は、メモリセルアレイ１０５の第１ブロックＢｌｏｃｋ ０に第１システムデータＦ＿ｄａｔａが書込まれる時に発生したＥＣＣ値とメモリセルアレイ１０５の第１ブロックＢｌｏｃｋ ０から第１システムデータＦ＿ｄａｔａを読出す時に発生したＥＣＣ値とを比べて、その比較結果に基づいてフェイル検出信号ＦＤＳを発生させる。   The ECC detection block 103 reads the ECC value generated when the first system data F_data is written in the first block Block 0 of the memory cell array 105 and the first system data F_data from the first block Block 0 of the memory cell array 105. The generated ECC value is compared, and a fail detection signal FDS is generated based on the comparison result.

例えば、ＥＣＣ検出ブロック１０３は、第１システムデータＦ＿ｄａｔａの書込み動作時に発生したＥＣＣ値と第１システムデータＦ＿ｄａｔａの読み取り動作時に発生したＥＣＣ値とが同じである時、第１論理レベル（例えば、ハイレベル、または、１）を有するフェイル検出信号ＦＤＳを発生させる。   For example, when the ECC value generated during the write operation of the first system data F_data is the same as the ECC value generated during the read operation of the first system data F_data, the ECC detection block 103 has a first logic level (for example, high level). A fail detection signal FDS having a level or 1) is generated.

または、ＥＣＣ検出ブロック１０３は、第１システムデータＦ＿ｄａｔａの書込み動作時に発生したＥＣＣ値と第１システムデータＦ＿ｄａｔａの読み取り動作時に発生したＥＣＣ値とが相異なる時、第２論理レベル（例えば、ローレベル、または、０）を有するフェイル検出信号ＦＤＳを発生させる。   Alternatively, when the ECC value generated during the write operation of the first system data F_data and the ECC value generated during the read operation of the first system data F_data are different from each other, the ECC detection block 103 performs a second logic level (for example, a low level). Or a fail detection signal FDS having 0).

メモリセルアレイ１０５は、多数のブロックＢｌｏｃｋ ０ないしＢｌｏｃｋ ｎ、及びＲｅｄ Ｂｌｏｃｋ ０を含み、多数のブロックＢｌｏｃｋ ０ないしＢｌｏｃｋ ｎ、及びＲｅｄ Ｂｌｏｃｋ ０のそれぞれは、それぞれが一本のワードラインを共有する多数のメモリセル（図示せず）を有する多数のページ（ｐａｇｅｓ）を含む。   The memory cell array 105 includes a large number of blocks Block 0 to Block n and Red Block 0. Each of the large number of blocks Block 0 to Block n and Red Block 0 includes a number of blocks each sharing a single word line. It includes a large number of pages having memory cells (not shown).

第１メモリブロックＢｌｏｃｋ ０は、第１システムデータＦ＿ｄａｔａを保存し、第２メモリブロックＲｅｄ Ｂｌｏｃｋ ０は、第２システムデータＦ＿ｄａｔａを保存する。Ｘ−デコーダまたはローデコーダ１０７は、コントローラ１１３から発生したブロックアドレスに応答して多数のブロックＢｌｏｃｋ ０ないしＢｌｏｃｋ ｎ、及びＲｅｄ Ｂｌｏｃｋ ０のうち何れか一つを選択する。発生したローアドレスに基づいて、Ｘ−デコーダ１０７は、選択されたブロックの多数本のワードラインのうち何れか一つを選択する。   The first memory block Block 0 stores first system data F_data, and the second memory block Red Block 0 stores second system data F_data. The X-decoder or row decoder 107 selects any one of a number of blocks Block 0 to Block n and Red Block 0 in response to the block address generated from the controller 113. Based on the generated row address, the X-decoder 107 selects any one of a number of word lines in the selected block.

Ｙ−デコーダまたは、カラムデコーダ１０９は、コントローラ１１３から発生したカラム選択信号に基づいて選択されたブロックの多数本のビットラインのうち何れか一つを選択する。ページバッファ１１１は、Ｘ−デコーダ１０７とＹ−デコーダ１０９とによって選択された多数のセルに保存されたデータを感知して増幅する。   The Y-decoder or the column decoder 109 selects any one of a plurality of bit lines of a block selected based on the column selection signal generated from the controller 113. The page buffer 111 senses and amplifies data stored in a number of cells selected by the X-decoder 107 and the Y-decoder 109.

コントローラ１１３は、リセット信号ＲＳに応答して第１システムデータＦ＿ｄａｔａを第２メモリ部１７に伝送する。コントローラ１１３は、ＥＣＣ検出ブロック１０３から発生したフェイル検出信号ＦＤＳに基づいて第２システムデータＦ＿ｄａｔａを第２メモリ部１７に伝送する。   The controller 113 transmits the first system data F_data to the second memory unit 17 in response to the reset signal RS. The controller 113 transmits the second system data F_data to the second memory unit 17 based on the fail detection signal FDS generated from the ECC detection block 103.

コントローラ１１３は、メモリユニット１１３−１とコントロールユニット１１３−３とを含む。メモリユニット１１３−１は、第１ブロックＢｌｏｃｋ ０のアドレス（または、フラグ）または第２ブロックＲｅｄ Ｂｌｏｃｋ ０のアドレス（または、フラグ）を保存する。   The controller 113 includes a memory unit 113-1 and a control unit 113-3. The memory unit 113-1 stores the address (or flag) of the first block Block 0 or the address (or flag) of the second block Red Block 0.

メモリユニット１１３−１は、不揮発性メモリ装置、例えば、マスクＲＯＭ（ｍａｓｋ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、またはＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として具現可能である。   The memory unit 113-1 may be a non-volatile memory device, for example, a mask ROM (mask ROM), an EEPROM (Electrically Erasable and Programmable Read Only Memory), or an EPROM (Erasable and Programmable Read Only Memory).

第１ブロックＢｌｏｃｋ ０が欠陥ブロックである時、半導体メモリ装置１０は、リセット動作の間でも第１ブロックＢｌｏｃｋ ０を置き換える第２ブロックＲｅｄ Ｂｌｏｃｋ ０のアドレスをコントロールユニット１１３−３に提供できる効果がある。   When the first block Block 0 is a defective block, the semiconductor memory device 10 can provide the control unit 113-3 with the address of the second block Red Block 0 that replaces the first block Block 0 even during the reset operation. .

したがって、本発明の実施形態よれば、第１システムデータＦ＿ｄａｔａ及び第２システムデータＳ＿ｄａｔａがブーティングデータであり、半導体メモリ装置１０のブーティング時にエラーが発生した時、このようなブーティングデータはリペアできる。特に、第１システムデータＦ＿ｄａｔａ及び第２システムデータＳ＿ｄａｔａがＯＴＰブロックに保存されたデータに該当する場合、第１システムデータＦ＿ｄａｔａに関連したフェイル応答が発生する間に第１システムデータＦ＿ｄａｔａは第２システムデータＳ＿ｄａｔａに置き換えられてリペアされる。   Therefore, according to the embodiment of the present invention, when the first system data F_data and the second system data S_data are booting data and an error occurs during booting of the semiconductor memory device 10, such booting data is repaired. it can. In particular, when the first system data F_data and the second system data S_data correspond to data stored in the OTP block, the first system data F_data is stored in the second system while the fail response related to the first system data F_data is generated. It is replaced with data S_data and repaired.

コントロールユニット１１３−３は、リセット信号ＲＳに応答して第１ブロックＢｌｏｃｋ ０のアドレスによって指定された第１システムデータＦ＿ｄａｔａを第２メモリ部１７に伝送する。また、コントロールユニット１１３−３は、フェイル検出信号ＦＤＳに基づいて第２ブロックＲｅｄ Ｂｌｏｃｋ ０のアドレスによって指定された第２システムデータＳ＿ｄａｔａを第２メモリ部１７に伝送できる。   The control unit 113-3 transmits the first system data F_data designated by the address of the first block Block 0 to the second memory unit 17 in response to the reset signal RS. Further, the control unit 113-3 can transmit the second system data S_data designated by the address of the second block Red Block 0 based on the fail detection signal FDS to the second memory unit 17.

第２メモリ部１７は、第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａを保存する。第２メモリ部１７は、いわゆる、ワークメモリとして使うことが出来る。例えば、第２メモリ部１７は、第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａを保存することができ、半導体メモリ装置１０をブーティングする間に半導体メモリ装置１０のブーティング動作を速くするために、第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａをＣＰＵ１３に伝送する。   The second memory unit 17 stores the first system data F_data or the second system data S_data. The second memory unit 17 can be used as a so-called work memory. For example, the second memory unit 17 can store the first system data F_data or the second system data S_data so as to speed up the booting operation of the semiconductor memory device 10 while booting the semiconductor memory device 10. The first system data F_data or the second system data S_data is transmitted to the CPU 13.

第２メモリ部１７は、第１メモリ部１５から第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａを連続的に受信して保存するために、第２メモリ部１７は揮発性メモリとして具現可能である。揮発性メモリは、例えば、ＳＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）またはＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）とすることが出来る。   Since the second memory unit 17 continuously receives and stores the first system data F_data or the second system data S_data from the first memory unit 15, the second memory unit 17 can be implemented as a volatile memory. . The volatile memory can be, for example, an SRAM (Synchronous Random Access Memory) or a DRAM (Dynamic Random Access Memory).

図６は、図２と図３に図示された半導体メモリ装置のリペアリング方法を表わすフローチャートである。図２、図３、及び図６を参照すれば、コントロールユニット１１３−３は、メモリユニット１１３−１に保存されたアドレスに基づいてシステムブーティングデータに連関したアドレスを検出する（Ｓ１００）。コントロールユニット１１３−３は、ブーティングデータのアドレスが第１ブロックＢｌｏｃｋ ０のアドレスである場合、第１システムデータＦ＿ｄａｔａを第２メモリ部１７にコピーする（Ｓ１０１）。   FIG. 6 is a flowchart showing a method for repairing the semiconductor memory device shown in FIGS. Referring to FIGS. 2, 3, and 6, the control unit 113-3 detects an address associated with the system booting data based on the address stored in the memory unit 113-1 (S100). When the address of the booting data is the address of the first block Block 0, the control unit 113-3 copies the first system data F_data to the second memory unit 17 (S101).

または、コントロールユニット１１３−３は、ブーティングデータのアドレスが第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスである場合、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスに連関した第２システムデータＳ＿ｄａｔａを第２メモリ部１７にコピーする（Ｓ１０５）。   Alternatively, when the address of the booting data is the address of the second block Red_Block 0, the control unit 113-3 copies the second system data S_data associated with the address of the second block Red_Block 0 to the second memory unit 17. (S105).

ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号に応答して第２メモリ部１７に保存された第１システムデータＦ＿ｄａｔａがフェイルであるかどうかを判断する（Ｓ１０３）。Ｓ１０３段階の判断結果、第１システムデータＦ＿ｄａｔａがフェイルである場合、コントロールユニット１１３−３は、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスに連関した第２システムデータＳ＿ｄａｔａを第２メモリ部１７にコピーする（Ｓ１０５）。   The ECC detection block 103 determines whether or not the first system data F_data stored in the second memory unit 17 is a failure in response to the ECC detection control signal generated from the CPU 13 (S103). If it is determined in step S103 that the first system data F_data is a failure, the control unit 113-3 copies the second system data S_data associated with the address of the second block Red_Block 0 to the second memory unit 17 (S105). ).

または、Ｓ１０３段階の判断結果、第１システムデータＦ＿ｄａｔａがフェイルではない場合、ＣＰＵ１３は、第１システムデータＦ＿ｄａｔａに基づいて半導体メモリ装置１０及びホスト５を含むシステムのリセットをイネーブルさせる（Ｓ１１１）。   Alternatively, if it is determined in step S103 that the first system data F_data is not failed, the CPU 13 enables resetting of the system including the semiconductor memory device 10 and the host 5 based on the first system data F_data (S111).

ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号に応答して第２メモリ部１７に保存された第２システムデータＳ＿ｄａｔａがフェイルであるかどうかを判断する（Ｓ１０７）。Ｓ１０７段階の判断結果、第２システムデータＳ＿ｄａｔａがフェイルではない場合、コントロールユニット１１３−３は、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスに連関したアドレスをブーティングデータのアドレスに指定し、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスを第２メモリ部１７に伝送する（Ｓ１０９）。   The ECC detection block 103 determines whether the second system data S_data stored in the second memory unit 17 is a failure in response to the ECC detection control signal generated from the CPU 13 (S107). If it is determined in step S107 that the second system data S_data is not a failure, the control unit 113-3 designates the address associated with the address of the second block Red_Block 0 as the booting data address, and the second block Red_Block 0. Are transmitted to the second memory unit 17 (S109).

または、Ｓ１０７段階の判断結果、第２システムデータＳ＿ｄａｔａがフェイルである場合、ＣＰＵ１３は、半導体メモリ装置１０のフェイルを報告する（Ｓ１０８）。ＣＰＵ１３は、第１システムデータＦ＿ｄａｔａを用いて半導体メモリ装置１０とホスト５とを含むシステムをリセットするためにイネーブルさせ（Ｓ１１１）、システムの動作は開始される（Ｓ１１３）。   Alternatively, if the determination result in step S107 indicates that the second system data S_data is a failure, the CPU 13 reports a failure of the semiconductor memory device 10 (S108). The CPU 13 is enabled to reset the system including the semiconductor memory device 10 and the host 5 using the first system data F_data (S111), and the system operation is started (S113).

図７は、図２と図３に図示された半導体メモリ装置のリペアリング方法を表わすフローチャートである。図２、図３、及び図７を参照すれば、図７の半導体メモリ装置のリペアリング方法は、図６の半導体メモリ装置のリペアリング方法と比べて第１システムデータＦ＿ｄａｔａがフェイルである場合、コントロールユニット１１３−３が、ＣＰＵ１３から出力された命令及び／またはデータに基づいて第１ブロックＢｌｏｃｋ ０のデータをアップデートする段階をさらに含む（Ｓ２０５）。   FIG. 7 is a flowchart showing a repairing method of the semiconductor memory device shown in FIGS. Referring to FIGS. 2, 3, and 7, the repair method of the semiconductor memory device of FIG. 7 may be compared with the repair method of the semiconductor memory device of FIG. 6 when the first system data F_data is failed. The control unit 113-3 further includes a step of updating the data of the first block Block 0 based on the command and / or data output from the CPU 13 (S205).

特に、コントロールユニット１１３−３は、メモリユニット１１３−１に保存されたアドレスに基づいてブーティングデータのアドレスを検出する（Ｓ２００）。コントロールユニット１１３−３は、ブーティングデータのアドレスが第１ブロックＢｌｏｃｋ ０のアドレスである場合、第１ブロックＢｌｏｃｋ ０のアドレスに連関した第１システムデータＦ＿ｄａｔａを第２メモリ部１７にコピーする（Ｓ２０１）。   In particular, the control unit 113-3 detects the booting data address based on the address stored in the memory unit 113-1 (S200). When the booting data address is the address of the first block Block 0, the control unit 113-3 copies the first system data F_data associated with the address of the first block Block 0 to the second memory unit 17 (S201). ).

または、コントロールユニット１１３−３は、ブーティングデータのアドレスが第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスである場合、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスに連関した第２システムデータＳ＿ｄａｔａを第２メモリ部１７にコピーする（Ｓ２０９）。   Alternatively, when the address of the booting data is the address of the second block Red_Block 0, the control unit 113-3 copies the second system data S_data associated with the address of the second block Red_Block 0 to the second memory unit 17. (S209).

ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号（図示せず）に応答して第２メモリ部１７に保存された第１システムデータＦ＿ｄａｔａがフェイルであるかどうかを判断または検出する（Ｓ２０３）。コントロールユニット１１３−３は、Ｓ２０３段階の判断結果、第１システムデータＦ＿ｄａｔａがフェイルである場合、ＣＰＵ１３から出力された命令（図示せず）及び／またはデータ（図示せず）に基づいて第１ブロックＢｌｏｃｋ ０に保存されたデータをアップデートする（Ｓ２０５）。   The ECC detection block 103 determines or detects whether or not the first system data F_data stored in the second memory unit 17 is a failure in response to an ECC detection control signal (not shown) generated from the CPU 13 (S203). ). As a result of the determination in step S203, the control unit 113-3 determines that the first block is based on a command (not shown) and / or data (not shown) output from the CPU 13 when the first system data F_data is a failure. The data stored in Block 0 is updated (S205).

または、Ｓ２０３段階の判断結果、第１システムデータＦ＿ｄａｔａがフェイルではない場合、ＣＰＵ１３は、第１システムデータＦ＿ｄａｔａに基づいて半導体メモリ装置１０とホスト５とを含むシステムをリセットさせるためにイネーブルさせ（Ｓ２１５）、システムは動作を開始する（Ｓ２１７）。ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号（図示せず）に応答してアップデートされた第１システムデータＦ＿ｄａｔａがフェイルであるかどうかを判断する（Ｓ２０７）。   Alternatively, if it is determined in step S203 that the first system data F_data is not failed, the CPU 13 enables the system including the semiconductor memory device 10 and the host 5 based on the first system data F_data (S215). ), The system starts operation (S217). The ECC detection block 103 determines whether or not the first system data F_data updated in response to an ECC detection control signal (not shown) generated from the CPU 13 is a failure (S207).

Ｓ２０７段階の判断結果、アップデートされた第１システムデータＦ＿ｄａｔａがフェイルである場合、コントロールユニット１１３−３は、Ｓ２０９段階を実行する。Ｓ２０７段階の判断結果、アップデートされた第１システムデータＦ＿ｄａｔａがフェイルではない場合、ＣＰＵ１３は、Ｓ２１５段階を実行してシステムはＳ２１７段階で動作を開始する。   As a result of the determination in step S207, if the updated first system data F_data is a failure, the control unit 113-3 executes step S209. If the updated first system data F_data is not failed as a result of the determination in step S207, the CPU 13 executes step S215 and the system starts operation in step S217.

Ｓ２１１段階で、ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号（図示せず）に応答して第２メモリ部１７に保存された第２システムデータＳ＿ｄａｔａのフェイルまたはノンフェイルを判断する。
Ｓ２１１段階の判断結果、第２システムデータＳ＿ｄａｔａがフェイルではない場合、コントロールユニット１１３−３は、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスをブーティングデータのアドレスに指定し、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスを第２メモリ部１７に伝送する（Ｓ２１３）。ＣＰＵ１３は、第２システムデータＳ＿ｄａｔａに基づいて半導体メモリ装置１０とホスト５とを含むシステムのリセットをイネーブルさせ（Ｓ２１５）、システムの動作は開始される（Ｓ２１７）。または、Ｓ２１１段階の判断結果、第２システムデータＳ＿ｄａｔａがフェイルである場合、ＣＰＵ１３は、半導体メモリ装置１０のフェイルを報告する（Ｓ２１２）。 In step S211, the ECC detection block 103 determines whether the second system data S_data stored in the second memory unit 17 has failed or not in response to an ECC detection control signal (not shown) generated from the CPU 13.
If the second system data S_data is not a fail as a result of the determination in step S211, the control unit 113-3 designates the address of the second block Red_Block 0 as the booting data address, and sets the address of the second block Red_Block 0 as the first block. 2 is transmitted to the memory unit 17 (S213). The CPU 13 enables resetting of the system including the semiconductor memory device 10 and the host 5 based on the second system data S_data (S215), and the system operation is started (S217). Alternatively, if the determination result in step S211 shows that the second system data S_data is a failure, the CPU 13 reports a failure of the semiconductor memory device 10 (S212).

本発明の実施形態による装置と方法は、半導体メモリ装置、及び前記半導体メモリ装置を含む電子システムで使用可能である。   The apparatus and method according to embodiments of the present invention can be used in a semiconductor memory device and an electronic system including the semiconductor memory device.

半導体メモリ装置の従来のブーティング方法を表わすフローチャートである。5 is a flowchart showing a conventional booting method of a semiconductor memory device. 本発明の実施形態による半導体メモリ装置のブロック図である。1 is a block diagram of a semiconductor memory device according to an embodiment of the present invention. 図１に図示された第１メモリ部のブロック図である。FIG. 2 is a block diagram of a first memory unit illustrated in FIG. 1. 本発明の実施形態による電子システムを概略的に表わす図である。1 schematically illustrates an electronic system according to an embodiment of the invention. ＡないしＪは、図４に図示された電子システムを含む多数の電子機器を表わす図である。A to J are diagrams showing a large number of electronic devices including the electronic system shown in FIG. 本発明の実施形態によって図２と図３に図示された半導体メモリ装置のリペアリング方法を表わすフローチャートである。4 is a flowchart illustrating a repair method of the semiconductor memory device illustrated in FIGS. 2 and 3 according to an exemplary embodiment of the present invention. 本発明の他の実施形態よって図２と図３に図示された半導体メモリ装置のリペアリング方法を表わすフローチャートである。4 is a flowchart illustrating a method of repairing the semiconductor memory device illustrated in FIGS. 2 and 3 according to another embodiment of the present invention.

符号の説明Explanation of symbols

１１：ホストインターフェース
１５：第１メモリ部
１７：第２メモリ部
１９：バス
１０１：メモリインターフェース
１０３：ＥＣＣ検出ブロック
１０７：Ｘ−デコーダ
１０５：メモリセルアレイ
１０９：Ｙ−デコーダ
１１１：ページバッファ
１１３−１：メモリユニット
１１３−２：コントロールユニット 11: Host interface 15: First memory unit 17: Second memory unit 19: Bus 101: Memory interface 103: ECC detection block 107: X-decoder 105: Memory cell array 109: Y-decoder 111: Page buffer 113-1: Memory unit 113-2: Control unit

Claims (14)

コントローラからのリセット信号に応答して第１システムデータをメモリ部に伝送する段階と、
前記コントローラを使って前記第１システムデータが欠陷のある(defective)データであるか否かを決定する段階と,
前記コントローラと通信するＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）検出ブロックによって発生したフェイル検出信号に基づいて前記第１システムデータと同一の第２システムデータを前記メモリ部に伝送する段階と、を含むことを特徴とする欠陷のあるメモリセルブロックを有する半導体メモリ装置のリペアリング(repairing)方法。 Transmitting the first system data to the memory unit in response to a reset signal from the controller;
Using the controller to determine whether the first system data is defective data;
Transmitting second system data identical to the first system data to the memory unit based on a fail detection signal generated by an ECC (error correction code) detection block communicating with the controller. A method of repairing a semiconductor memory device having defective memory cell blocks. 前記第１システムデータは、メモリセルアレイの第１ブロックに保存されており、前記第２システムデータは、前記メモリセルアレイの第２ブロックに保存されていることを特徴とする請求項１に記載の半導体メモリ装置のリペアリング方法。   2. The semiconductor according to claim 1, wherein the first system data is stored in a first block of a memory cell array, and the second system data is stored in a second block of the memory cell array. Memory device repair method. 前記リセット信号は、ホストから提供されたパワーアップ信号に応答して発生するか、または前記ホストから発生することを特徴とする請求項１に記載の半導体メモリ装置のリペアリング方法。   The method of claim 1, wherein the reset signal is generated in response to a power-up signal provided from a host, or is generated from the host. 前記第１システムデータ及び前記第２システムデータは、前記半導体メモリ装置のブーティングデータまたはＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）ブロックに保存されるデータに対応することを特徴とする請求項１に記載の半導体メモリ装置のリペアリング方法。   2. The semiconductor memory according to claim 1, wherein the first system data and the second system data correspond to booting data of the semiconductor memory device or data stored in an OTP (One Time Programmable) block. Device repairing method. 第１システムデータを保存する第１ブロックと前記第１システムデータと同一の第２システムデータを保存する第２ブロックとを含むメモリセルアレイと、
前記メモリセルアレイと通信し、ホストから出力されたリセット信号に応答して前記第１システムデータを第１メモリ部に伝送するコントローラと、
前記メモリセルアレイと通信し、前記第１システムデータが欠陷のあるデータである時にフェイル検出信号を発生させるためのＥＣＣ検出ブロックと、を含み、
前記コントローラは、前記フェイル検出信号の受信に基づいて前記第２システムデータを前記第１メモリ部に伝送することを特徴とする半導体メモリ装置。 A memory cell array including a first block storing first system data and a second block storing second system data identical to the first system data;
A controller that communicates with the memory cell array and transmits the first system data to a first memory unit in response to a reset signal output from a host;
An ECC detection block for communicating with the memory cell array and generating a fail detection signal when the first system data is defective data;
The controller is configured to transmit the second system data to the first memory unit based on the reception of the fail detection signal. 前記コントローラは、
前記第１ブロックに連関したアドレスと前記第２ブロックに連関したアドレスとを保存する第２メモリ部と、
前記リセット信号に応答して前記第１ブロックのアドレスに連関した前記第１システムデータを前記第１メモリ部に伝送し、前記フェイル検出信号に基づいて前記第２ブロックのアドレスに連関した前記第２システムデータを前記第１メモリ部に伝送するコントロールユニットと、を含むことを特徴とする請求項５に記載の半導体メモリ装置。 The controller is
A second memory unit that stores an address associated with the first block and an address associated with the second block;
In response to the reset signal, the first system data associated with the address of the first block is transmitted to the first memory unit, and the second system data associated with the address of the second block is transmitted based on the fail detection signal. 6. The semiconductor memory device according to claim 5, further comprising a control unit that transmits system data to the first memory unit. 前記半導体メモリ装置は、フラッシュＥＥＰＲＯＭであることを特徴とする請求項５に記載の半導体メモリ装置。   6. The semiconductor memory device according to claim 5, wherein the semiconductor memory device is a flash EEPROM. ＣＰＵを有するホストによって発生したパワーアップ信号に基づいてリセット信号を発生させる段階と、
第１システムデータが欠陷のあるデータである時にフェイル検出信号を発生させる段階と、
前記フェイル検出信号を前記ＣＰＵに供給する段階と、
第１メモリ部が、前記リセット信号と前記フェイル検出信号とに基づいて前記第１システムデータ、または前記第１システムデータと同一の第２システムデータを出力する段階と、
第２メモリ部が、前記第１システムデータまたは前記第２システムデータを保存する段階と、
前記ＣＰＵが、前記第２メモリ部に保存された前記第１システムデータまたは前記第２システムデータに基づいて半導体メモリ装置をブーティングする段階と、を含むことを特徴とする半導体メモリ装置のリペアリング方法。 Generating a reset signal based on a power-up signal generated by a host having a CPU;
Generating a fail detection signal when the first system data is missing data;
Supplying the fail detection signal to the CPU;
A first memory unit outputting the first system data or second system data identical to the first system data based on the reset signal and the fail detection signal;
A second memory unit storing the first system data or the second system data;
Booting the semiconductor memory device based on the first system data or the second system data stored in the second memory unit; and repairing the semiconductor memory device. Method. 前記フェイル検出信号は、ＥＣＣ検出ブロックによって発生し、前記第１システムデータまたは前記第２システムデータを出力する段階は、
コントローラが、前記リセット信号に応答して前記第１システムデータを前記第２メモリ部に伝送する段階と、
前記コントローラが、前記第２システムデータを前記第２メモリ部に伝送する段階と、を含むことを特徴とする請求項８に記載の半導体メモリ装置のリペアリング方法。 The fail detection signal is generated by an ECC detection block, and outputting the first system data or the second system data includes:
A controller transmitting the first system data to the second memory unit in response to the reset signal;
9. The method of claim 8, wherein the controller includes transmitting the second system data to the second memory unit. 前記第１システムデータ及び前記第２システムデータは、前記半導体メモリ装置のブーティングデータまたはＯＴＰブロックに保存されるデータに対応することを特徴とする請求項８に記載の半導体メモリ装置のリペアリング方法。   9. The method of repairing a semiconductor memory device according to claim 8, wherein the first system data and the second system data correspond to booting data of the semiconductor memory device or data stored in an OTP block. . 第１システムデータと第２システムデータとを有する半導体メモリ装置において、
ホストから発生したパワーアップ信号に基づいてリセット信号を発生させるＣＰＵと、
前記ＣＰＵと通信し、前記第１システムデータが欠陷のあるデータである時に前記リセット信号と前記第１システムデータとに基づいてフェイル検出信号を生成させ、前記フェイル検出信号に基づいて前記第１システムデータまたは前記第１システムデータと同一の第２システムデータとを出力する第１メモリ部と、
前記第１メモリ部と通信し、前記第１システムデータまたは前記第２システムデータを保存する第２メモリ部と、を含むことを特徴とする半導体メモリ装置。 In a semiconductor memory device having first system data and second system data,
A CPU for generating a reset signal based on a power-up signal generated from the host;
Communicating with the CPU and generating a fail detection signal based on the reset signal and the first system data when the first system data is defective, and the first system data is generated based on the fail detection signal. A first memory unit for outputting system data or second system data identical to the first system data;
A semiconductor memory device, comprising: a second memory unit that communicates with the first memory unit and stores the first system data or the second system data. 前記第１メモリ部は、
前記第１システムデータを保存する第１ブロックと前記第２システムデータを保存する第２ブロックとを含むメモリセルアレイと、
前記ＣＰＵによって発生したＥＣＣ検出制御信号に応答して前記第１システムデータまたは前記第２システムデータが欠陷のあるデータであるか否かを判断し、該判断結果として前記フェイル検出信号を生成させるＥＣＣ検出ブロックと、
前記リセット信号に応答して前記第１システムデータを前記第２メモリ部に伝送し、前記ＥＣＣ検出ブロックによって発生した前記フェイル検出信号に基づいて前記第２システムデータを前記第２メモリ部に伝送するコントローラと、を含むことを特徴とする請求項１１に記載の半導体メモリ装置。 The first memory unit includes
A memory cell array including a first block for storing the first system data and a second block for storing the second system data;
In response to an ECC detection control signal generated by the CPU, it is determined whether the first system data or the second system data is defective data, and the fail detection signal is generated as the determination result. An ECC detection block;
In response to the reset signal, the first system data is transmitted to the second memory unit, and the second system data is transmitted to the second memory unit based on the fail detection signal generated by the ECC detection block. The semiconductor memory device according to claim 11, further comprising a controller. 前記コントローラは、
前記第１ブロックに連関したアドレスまたは前記第２ブロックに連関したアドレスを保存するメモリユニットと、
前記メモリユニットと通信し、前記リセット信号に応答して前記第１ブロックのアドレスによって指定された前記第１システムデータを前記第２メモリ部に伝送し、前記ＥＣＣ検出ブロックから出力された前記フェイル検出信号に基づいて前記第２ブロックのアドレスに指定された前記第２システムデータを前記第２メモリ部に伝送するコントロールユニットと、を含むことを特徴とする請求項１２に記載の半導体メモリ装置。 The controller is
A memory unit for storing an address associated with the first block or an address associated with the second block;
Communicating with the memory unit, transmitting the first system data specified by the address of the first block in response to the reset signal to the second memory unit, and outputting the fail detection output from the ECC detection block The semiconductor memory device according to claim 12, further comprising: a control unit that transmits the second system data specified by the address of the second block to the second memory unit based on a signal. 前記第１システムデータと前記第２システムデータとは、前記半導体メモリ装置のブーティングデータまたはＯＴＰブロックに保存されたデータに対応することを特徴とする請求項１１に記載の半導体メモリ装置。   The semiconductor memory device of claim 11, wherein the first system data and the second system data correspond to booting data of the semiconductor memory device or data stored in an OTP block.
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