JP2008197830A - データ処理装置及びこれを備えた表示装置 - Google Patents

Abstract

【課題】リセット状態からの復帰をスムーズにすることで制御回路とメモリ回路との通信エラーが防止されるデータ処理装置を提供すること。
【解決手段】表示装置用の制御回路２１と、この制御回路２１に接続されたメモリ回路２４を備えたデータ処理装置において、制御回路２１及びメモリ回路２４をそれぞれリセット状態にする共用のリセット回路２３を備えると共に、制御回路２１とメモリ回路２３をリセット状態からリセット解除状態に駆動するに際して、制御回路２１よりも先にメモリ回路２４をリセット状態からリセット解除状態にする遅延回路２５を備えている
【選択図】図４

Description

本発明は、液晶表示装置などの表示装置に備えられるデータ処理装置に関する。

近年、コンピュータやテレビなどの家電製品の表示部として、液晶表示装置などの表示装置が広く用いられている。

図６に示される液晶表示装置７０は、画像表示を行う複数の画素が縦方向および横方向にマトリクス状に配列された表示パネル７１と、この表示パネル７１の複数の信号線にＲＧＢの映像信号データを印加するソースドライバＩＣ７２と、表示パネル７１の複数の走査線を縦方向に走査するゲートドライバＩＣ７３を備えている。

また、液晶表示装置７０は、入力映像信号から水平同期信号および垂直同期信号を分離する画像処理ＩＣ７４と、この画像処理ＩＣ７４からの水平同期信号および垂直同期信号を受けてソースドライバＩＣ７２およびゲートドライバＩＣ７３に表示用の各種制御信号を供給するタイミングコントローラ７５を備えている。

タイミングコントローラ７５には、画像処理ＩＣ７４によって入力映像信号から分離された水平同期信号および垂直同期信号が供給されている。そして、タイミングコントローラ７５では、垂直スタートパルスＳＰＳおよび垂直クロック信号ＣＬＳが生成されてゲートドライバＩＣ７３に供給され、水平スタートパルスＳＰＩＯおよび水平サンプリングクロック信号ＣＬＤが生成されてソースドライバＩＣ７２に供給される。

図７は、このようなタイミングコントローラ７５と電源との接続の構成を示した図である。図示されるタイミングコントローラ７５においては、電源電圧投入後の所定の期間であって、例えば電源電圧が内部回路を構成する部品の動作保証電圧以下の不安定な領域にある期間または内部の発信器の生成する動作クロック信号が安定していない期間は、タイミングコントローラ７５をリセット状態に設定し、動作を停止させることにより、表示装置の駆動における誤動作が防止されている。

図示されるように、タイミングコントローラ７５の電源端子Ｖｃｃには、内部電源７６から電源ラインＬ７を介して電源電圧が供給される。

そして、タイミングコントローラ７５のリセット端子Ｒｅｓｅｔには、リセットラインＬ８を介してリセット回路７７が接続されている。リセット回路７７は、例えば内部電源７６や他の電源から供給される電圧と、予め設定している基準電圧と比較して、比較結果信号を出力端子ＯＵＴから出力する。この場合、基準電圧としては、先に述べた動作保証電源電圧が設定されている。

また、図示されるようにタイミングコントローラ７５には、タイミングコントローラ７５が所定の動作を行うための制御パラメータを記憶したメモリ回路７８が通信信号ラインＬ１０，Ｌ１１を介して接続されている。

この場合、メモリ回路７８の電源端子Ｖｃｃとリセット端子Ｒｅｓｅｔには、内部電源７６から電源ラインＬ７に接続された電源ラインＬ９を介して、タイミングコントローラ７５がリセット状態またはリセット解除状態に関わらず、電源電圧が供給される。したがって、タイミングコントローラ７５とメモリ回路７８の通信動作中にリセットがかかると、タイミングコントローラ７５は、すぐに対応して、リセット処理を行い、その後、再起動して通信を開始する。一方、メモリ回路７８では、動作を停止していないので、再開された通信によって転送されたデータの内容を読み取ろうとする。尚、本発明に関連する先行技術文献として下記特許文献１が挙げられる。

特開２００１−１３４４６１号公報

しかしながら、タイミングコントローラ７５のリセットとメモリ回路７８のリセットが、図７に示すような別回路で構成されているため、いずれか一方のリセット信号に乱れが生じたりして、リセット状態からリセット解除状態への復帰のタイミングがずれる場合があった。このようにリセット状態からの復帰のタイミングがずれると、場合によってはタイミングコントローラ７５とメモリ回路７８との間の通信にエラーが発生して、例えば画面異常モードから復帰できなくなってしまう問題があった。

そこで、本発明が解決しようとする課題は、リセット状態からの復帰をスムーズにすることで制御回路とメモリ回路との通信エラーが防止されるデータ処理装置を提供することである、

上記課題を解決するため、本発明に係るデータ処理装置は、表示装置用の制御回路と、この制御回路に接続されたメモリ回路を備えたデータ処理装置であって、前記制御回路及び前記メモリ回路をそれぞれリセット状態にする共用のリセット回路を備えると共に、前記制御回路と前記メモリ回路をリセット状態からリセット解除状態に駆動するに際して、前記制御回路よりも先に前記メモリ回路をリセット状態からリセット解除状態にする遅延回路を備えていることを要旨とするものである。

この場合、前記遅延回路が、前記制御回路と前記リセット回路を結ぶ配線に設けられた抵抗素子と容量素子からなる構成にすると良い。また、前記制御回路がＡＳＩＣで構成されると共に、前記メモリ回路がＥＥＰＲＯＭで構成されていると良い。

そして、このようなデータ処理装置を備えている表示装置として構成すると良い。

上記構成を有するデータ処理装置によれば、制御回路及びメモリ回路をそれぞれリセット状態にする共用のリセット回路を備えると共に、制御回路とメモリ回路をリセット状態からリセット解除状態に駆動するに際して、制御回路よりも先にメモリ回路をリセット状態からリセット解除状態にする遅延回路を備えている構成なので、必ずメモリ回路がリセット解除状態になってから制御回路がリセット解除状態にすることができる。これにより、制御回路とメモリ回路との間の通信エラーを発生させることなく、リセット状態から正常に復帰することができる。また、リセット回路が共用であることから、回路構成を簡易にすることができる。

この場合、前記遅延回路が、前記制御回路と前記リセット回路を結ぶ配線に設けられた抵抗素子と容量素子からなる構成にすれば、簡易な回路で遅延回路を構成することができる。

また、前記制御回路がＡＳＩＣで構成されると共に、前記メモリ回路がＥＥＰＲＯＭで構成されている構成にすれば、タイミングコントローラなどを備えた表示装置のデータ処理装置に広く適用することができる。

そして、このような構成のデータ処理装置を組み込んでテレビなどに用いられる表示装置とすれば、例えば画面異常モードから復帰できなくなってしまう問題が解消される。

以下に、本発明の係るデータ処理装置及びこれを備えた表示装置の一実施の形態ついて、図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る表示装置の構造の要部を模式的に示したものである。

図１に示される液晶表示装置１は、ベゼル２、表示パネル３、及び照明装置４を備える。ベゼル２は表示パネル３の額縁となる部材で、表示パネル３は、２枚のガラスを貼り合わせてその間に液晶を封止したものである。

照明装置４は、フレーム５、光学シート類６、ランプ７、反射板８、シャーシ９、サイドホルダー１０、インバータ基板１１とから構成される。フレーム５は、額縁形状を有しており、光学シート類６をシャーシ９及びサイドホルダー１０の載置面に固定するためのものである。光学シート類６は、ランプ７から表示パネル３に入射する光の特性を調整するためのもので、例えば、下から順に拡散板、拡散シート、レンズシート、偏光反射シート等から構成される。

ランプ７は、線状の光源で、端部にランプコネクタ１２が装着されている。このランプ７の下側に布設される反射板８は、ランプ７から発せられる光を表示パネル３側に反射させるためのものである。シャーシ９とサイドホルダー１０は、ランプ７を複数並列に収容するランプ収容部を形成するための部材である。この場合、シャーシ９は、金属製板材の板金加工により略箱形状に形成されたもので、ランプ収容部の底部と長辺側の側壁部を構成する。サイドホルダー１０は、白色の樹脂製部材で、同じくランプ収容部の短辺側の側壁部を構成している。

また、シャーシ９の裏面には、電源供給ユニットとして、ランプ７を駆動する高圧交流電圧を発生させるインバータ基板１１が設けられている。このインバータ基板１１によりランプ７は、高電圧が印加されて駆動されるようになっている。また、表示パネル３を制御するコントロール基板１４もシャーシ９裏面に設けられている。尚、インバータ基板１１とコントロール基板１４は、それぞれインバータ基板カバー１１ａ及びコントロール基板カバー１４ａに覆われている。

図２は表示パネル３の概略構成を示した図である。表示パネル３は、ガラス基板からなるアレイ基板３２と対向基板３３とが液晶を介して所定の間隔で対向して設けられている。また、対向基板３３にはほぼ全面に図示しない共通電極が形成されている。

アレイ基板３２には、垂直方向に延ばされ平行に配設された複数の画素信号線Ｓと、水平方向に延ばされ平行に配設された走査線Ｇとが互いに交差するように設けられている。また、これら両配線でマトリクス状に区切られた画素領域には画素電極３４がそれぞれ形成されている。そして、両配線の交差部近傍にはスイッチング素子としての薄膜トランジスタ３５が配置されている。

また、薄膜トランジスタ３５のソース電極は画素信号線Ｓに接続され、薄膜トランジスタ３５のゲート電極は走査線Ｇに接続されている。そして、ドレイン電極は補助容量３６と液晶３７に面した画素電極３４に接続されている。

画素信号線Ｓは、ソースドライバＩＣ３８に接続され、走査線ＧはゲートドライバＩＣ３９に接続されている。ソースドライバＩＣ３８及びゲートドライバＩＣ３９は、コントロール基板１４に接続されて、各々制御される。ソースドライバＩＣ３８にはコントロール基板１４により表示画面の表示信号が供給され、ゲートドライバＩＣ３９にはコントロール基板１４により走査信号が走査方向４０に従って供給される。

コントロール基板１４には、図３に示すように、入力映像信号から水平同期信号および垂直同期信号を分離する画像処理ＩＣ２０と、この画像処理ＩＣ２０からの水平同期信号および垂直同期信号を受けてソースドライバＩＣ３８およびゲートドライバＩＣ３９に表示用の各種制御信号を供給するタイミングコントローラ２１が備えられている。

タイミングコントローラ２１には、画像処理ＩＣ２０によって入力映像信号から分離された水平同期信号および垂直同期信号が供給されている。そして、タイミングコントローラ２１では、垂直スタートパルスＳＰＳおよび垂直クロック信号ＣＬＳが生成されてゲートドライバＩＣ３９に供給され、水平スタートパルスＳＰＩＯおよび水平サンプリングクロック信号ＣＬＤが生成されてソースドライバＩＣ３８に供給される。尚、このタイミングコントローラ２１には、ＡＳＩＣ（Apriction Specific IC）などのマイクロコンピュータが用いられている。

図４は、このようなタイミングコントローラ２１に本発明に係るデータ処理装置を適用した例を示した図である。図示されるように、制御回路であるタイミングコントローラ２１においては、電源電圧投入後の所定の期間であって、例えば電源電圧が内部回路を構成する部品の動作保証電圧以下の不安定な領域にある期間または内部の発信器の生成する動作クロック信号が安定していない期間は、タイミングコントローラ２１をリセット状態に設定し、動作を停止させることにより、表示装置の駆動における誤動作が防止されている。

図示されるように、タイミングコントローラ２１の電源端子Ｖｃｃには、内部電源２２から電源ラインＬ１を介して電源電圧が供給される。

そして、タイミングコントローラ２１のリセット端子Ｒｅｓｅｔには、リセットラインＬ２を介してリセット回路２３が接続されている。リセット回路２３は、例えば内部電源２２や他の電源から供給される電圧と、予め設定している基準電圧と比較して、比較結果信号を出力端子ＯＵＴから出力する。この場合、基準電圧としては、先に述べた動作保証電源電圧が設定されている。そして、リセットラインＬ２には遅延回路２５として抵抗素子Ｒが直列に、容量素子Ｃが並列に接続されている。

また、図示されるようにタイミングコントローラ２１には、タイミングコントローラ２１が所定の動作を行うための制御パラメータを記憶したメモリ回路２４が通信信号ラインＬ５，Ｌ６を介して接続されている。尚、このメモリ回路２４には、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などの書き換え自在の不揮発性メモリが用いられている。

この場合、メモリ回路２４の電源端子Ｖｃｃには、内部電源２２から電源ラインＬ１に接続された電源ラインＬ３を介して、電源電圧が供給される。そして、メモリ回路２４のリセット端子Ｒｅｓｅｔには、リセットラインＬ２に接続されたリセットラインＬ４を介してリセット回路２３が接続されている。この場合、このリセットラインＬ４には、遅延回路が設けられていない。

リセット回路２３から供給されるリセット解除電圧は、リセットラインＬ２とリセットラインＬ４を介して、それぞれタイミングコントローラ２１のリセット端子Ｒｅｓｅｔとメモリ回路２４のリセット端子Ｒｅｓｅｔに供給される。この場合、メモリ回路２４のリセット端子Ｒｅｓｅｔにかかる電圧は直ちにに立ち上がるため、メモリ回路２４はリセット状態がすぐに解除される。このとき、タイミングコントローラ２１のリセット端子Ｒｅｓｅｔにかかる電圧は、接続されている遅延回路２５が備える容量素子Ｃの静電容量および抵抗素子Ｒの抵抗値の積で決まる電圧の立ち上がり時定数で上昇するため、タイミングコントローラ２１のリセット状態は所定時間後に解除される。

したがって、このような遅延回路２５を設けることにより、必ずメモリ回路２４がリセット解除状態になってからタイミングコントローラ２１がリセット解除状態になることになる。これにより、タイミングコントローラ２１とメモリ回路２４との間の通信エラーを発生させることなく、リセット状態から復帰することができる。また、リセット回路２３が、タイミングコントローラ２１とメモリ回路２４とで共用されたものであるから、回路構成を簡易にすることができる。

次に、上述した表示装置を備えるテレビ受信装置について簡単に説明する。図５は上述した実施形態に係る表示装置１を備えるテレビ受信装置の構成の一例を模式的に示した分解斜視図である。このテレビ受信装置５０は、受信した電波や入力された外部からの入力信号に基づいて所定のチャンネルの映像信号と音声信号を生成するチューナ５２と、チューナ５２が生成した映像信号に基づいて映像を表示する表示装置１と、チューナ５２が生成した音声信号に基づいて音声を発する拡声手段５４と、これらチューナ５２、表示装置１、拡声手段５４に対して電力を供給する電源基板５３とを備える。

チューナ５２には、従来一般の地上波（アナログ、デジタルのいずれか又は双方）チューナ、ＢＳチューナ、ＣＳチューナなどが適用でき、拡声手段５４には、一般的なスピーカなど、従来一般の拡声手段が適用される。また、表示装置１は、上述した実施形態に係る表示装置が適用される。

そして、図示されるように、これら表示装置１、チューナ５２、拡声手段５４、電源基板５３は、表側キャビネット５１ａと裏側キャビネット５１ｂにより構成される筐体に収納され、さらにスタンド５５により支持される。このような構成のテレビ受信装置５０に上述した実施形態に係る表示装置１を組み込むことができる。

以上、本発明の実施形態について説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々なる態様で実施できることは勿論である。例えば上記実施の形態では遅延回路２５を抵抗素子Ｒと容量素子Ｃで構成したものを示したが、種々なる回路構成で実現することができ、上記実施の形態には限定されない。

本発明の実施形態に係るデータ処理装置を備えた表示装置の概略構成を示した分解斜視図である。 本発明の実施形態に係るデータ処理装置が適用される表示パネルの概略構成を示した図である。 本発明の実施形態に係るデータ処理装置と表示パネル等との接続の形態を示した図である。 本発明の実施形態に係るデータ処理装置の概略構成を示した図である。 本発明の実施形態に係る表示装置が組み込まれたテレビ受信機の構成を模式的に示した分解斜視図である。 従来用いられてきた表示装置の概略構成を示した図である。 従来用いられてきたデータ処理装置の概略構成を示した図である。

符号の説明

１ 液晶表示装置
２ ベゼル
３ 表示パネル
４ 照明装置
５ フレーム
６ 光学シート類
７ ランプ
８ 反射板
９ シャーシ
１０ サイドホルダー
１１ インバータ基板
１４ コントロール基板
２０ 画像処理ＩＣ
２１ タイミングコントローラ
２２ 内部電源
２３ リセット回路
２４ メモリ回路
２５ 遅延回路
３２ アレイ基板
３３ 対向基板
３４ 画素電極
３５ 薄膜トランジスタ
３６ 補助容量
３７ 液晶
３８ ソースドライバＩＣ
３９ ゲートドライバＩＣ
４０ 走査方向
Ｇ 走査線
Ｓ 画素信号線
Ｌ１，Ｌ３ 電源ライン
Ｌ２，Ｌ４ リセットライン
Ｌ５，Ｌ６ 通信ライン
Ｖｃｃ 電源端子
Ｒｅｓｅｔ リセット端子
ＯＵＴ 出力端子

Claims (4)

1. 表示装置用の制御回路と、この制御回路に接続されたメモリ回路を備えたデータ処理装置であって、前記制御回路及び前記メモリ回路をそれぞれリセット状態にする共用のリセット回路を備えると共に、前記制御回路と前記メモリ回路をリセット状態からリセット解除状態に駆動するに際して、前記制御回路よりも先に前記メモリ回路をリセット状態からリセット解除状態にする遅延回路を備えていることを特徴とするデータ処理装置。
2. 前記遅延回路が、前記制御回路と前記リセット回路を結ぶ配線に設けられた抵抗素子と容量素子からなることを特徴とする請求項１に記載のデータ処理装置。
3. 前記制御回路がＡＳＩＣで構成されると共に、前記メモリ回路がＥＥＰＲＯＭで構成されていることを特徴とする請求項１又は２に記載のデータ処理装置。
4. 請求項１から３のいずれかに記載のデータ処理装置を備えていることを特徴とする表示装置。

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