JP2008180675A - Lsiテスタ - Google Patents

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Abstract

【課題】コストを抑えると共にテスト時間を短縮することが可能なLSIテスタを提供する。
【解決手段】複数のテストセグメントから構成されるテストフローに基づき複数のDUTを同時にテストするLSIテスタにおいて、必要な計測モジュールを予約し、予約が成立した場合は、計測モジュールを使用するテストセグメントを実行し、成立しない場合は、使用しないテストセグメントを実行する。複数のDUTの試験時間を短縮するために、DUT毎に独立してテストセグメントの順序を入れ替えてテストを実行する。
【選択図】図1

Description

本発明は、複数の被試験対象デバイス(以下、DUT(Device Under Test)という)を同時にテストするLSI(Large Scale Integration)テスタに関し、特にコストを抑えると共にテスト時間を短縮することが可能なLSIテスタに関する。
LSIテスタのテスト手法において、複数のDUTを同時にテストする”マルチDUTテスト”というものがある。このマルチDUTテストを行うことにより、テスト時間が短縮されるので、LSIのテストコストを下げることが可能になる。
従来のLSIテスタに関連する先行技術文献としては次のようなものがある。
特開平7−209378号公報
図7はこのような従来のLSIテスタを示す構成ブロック図である。図7において、テスタ制御部1は、演算制御を行うCPU(Central Processing Unit)、ROM(Read Only Memory)やRAM(Random Access Memory)等のメモリ及びシステムソフトウェアが格納されているハードディスク等で構成される。
計測モジュール2は、DC(Direct Current)モジュール、高速/高分解能のディジタイザモジュール、若しくは、高速/高分解能の信号発生モジュール等である。テスト実行手段3は、パターン発生器やピンエレクトロニクス等で構成される。
テスタ制御部1、計測モジュール2及びテスト実行手段3はLSIテスタ50を構成している。また、端末200は、パソコン、若しくは、ワークステーション等であり、ネットワーク経由でLSIテスタ50を制御する。
端末200はテスタ制御部1とネットワーク経由で相互に接続され、テスタ制御部1は計測モジュール2及びテスト実行手段3にそれぞれ相互に接続される。LSIテスタ50はDUT100に相互に接続される。
図7に示す従来例の動作を図8を用いて説明する。図8はテストプログラムの一例を示したものである。図8において、”Flow(test)”の括弧”{}”内はDUT100のテストフロー、すなわち、テスト項目の順番を定義している。
図8では、まず、コンタクトテスト”Contact”を実行し、次に、DCテスト”Dctest”を実行する。さらに、ファンクションテスト”Fctest1”、アナログテスト”Analog”、ファンクションテスト”Fctest2”、テスト”TestX”、電源電流テスト”Idd”と順に実行する。
そして、この各テスト単位はテストセグメントと呼ばれ、図8の”Test(Analog)”の括弧”{}”内に示すような記述に従ってテストが実行される。
例えば、コンタクトテストでは、テスタ制御部1がテスト実行手段3であるピンエレクトロニクスを制御して、DUT100に電流を印加し、その時の電圧をピンエレクトロニクスで電圧測定して判定する。
DCテストでは、例えば、テスタ制御部1がテスト実行手段3であるパターン発生部を制御してパターンを発生し、このパターンがピンエレクトロニクスを経由してDUT100へ印加される。そして、テスタ制御部1が計測モジュール4を制御し、ピンエレクトロニクスを経由してDUT100の電圧、若しくは、電流を測定する。
ファンクションテストでは、例えば、テスタ制御部1がテスト実行手段3であるパターン発生部を制御してパターンを発生し、このパターンがピンエレクトロニクスを経由してDUT100へ印加される。そして、DUT100からの出力信号をピンエレクトロニクス内のコンパレータで期待値と比較判定する。
いずれのテストにおいても、図8に示すようなテストプログラムがテスタ制御部1上で動作し、このテストプログラムに基づいてテスタ制御部1がテスト実行手段3のハードウェアを制御することにより、テストが実行される。
一般に、前述のマルチDUTテストを行う場合には、2通りの方法が考えられる。1つは各DUT毎に計測モジュールを割り当てるパラレル測定、もう1つは数量的に限られた計測モジュールを各DUT毎に順番に割り当てるシリアル測定である。
パラレル測定の場合には、計測モジュールが、”{1つのDUTで必要な計測モジュールの数量}×{マルチDUTテストで同時にテストするDUTの個数}”で示す数量分必要になる。しかし、全てのDUTを並行してテストするため、テスト時間は最短となる。
一方、シリアル測定の場合には、計測モジュールを、”1つのDUTで必要な計測モジュールの数量”だけ用意すればよいが、DUTを1つずつテストするため、該当テストのテスト時間は”該当テスト時間×DUT個数”となる。
従来のテストプログラムでは、パラレル測定の場合、実装されている計測モジュールの数量を上限として記述され、他に問題が無ければ、テスト実行可能となる。
一方、シリアル測定の場合、図8の”Test(Analog)”の括弧”{}”内に示すように”seqloop”というキーワードと括弧”{}”で囲むことにより、その括弧内の動作で必要な計測モジュールをソフトウェアが順次DUTに自動的に割り当てることでテストを実行する。
具体的には、図8の”Test(Analog)”では、1つのDUTで計測モジュール”HSG”が2チャンネル、計測モジュール”HSD”が1チャンネル必要となる。例えば、DUT3個を同時にテストする場合には、パラレル測定であれば、計測モジュール”HSG”が6チャンネル、計測モジュール”HSD”が3チャンネル必要となる。
シリアル測定であれば、計測モジュール”HSG”が2チャンネル、計測モジュール”HSD”が1チャンネル必要となり、各DUTへは自動的にこれらの計測モジュールが割り当てられ、”seqloop”の括弧内に記述されている動作を3回繰り返す。
この結果、マルチDUT測定時に、パラレル測定を実行するには計測モジュールが不足している場合でも、テストプログラムを記述する言語にシリアル測定を実行するキーワードが用意されていることにより、この記述をすることでソフトウェアが計測モジュールを順次DUTに自動的に割り当てるように制御するので、ユーザは意識的にシリアル測定を行うテストプログラムを記述することなく、テストを実行することが可能になる。
しかし、図7及び図8に示す従来例では、計測モジュール2は高価なものであり、LSIテスタ50のコストを大きく押し上げる要因となっている。多くの計測モジュールを実装すれば、テスト時間は短くできるが、LSIテスタ50のコストが上がり、結果としてLSIテスタ50でテストするLSI(DUT)のコストも上がってしまうという問題があった。
このため、上述のシリアル測定でテストを行っていることが多く、テスト時間が長くなるという問題があった。
従って本発明が解決しようとする課題は、コストを抑えると共にテスト時間を短縮することが可能なLSIテスタを実現することにある。
このような課題を達成するために、本発明のうち請求項1記載の発明は、
複数のテストセグメントから構成されるテストフローに基づき複数のDUTを同時にテストするLSIテスタにおいて、
前記DUT毎に独立して前記テストセグメントの順序を入れ替えて前記テストを実行することを特徴とする。
請求項2記載の発明は、
複数のテストセグメントから構成されるテストフローに基づき複数のDUTを同時にテストするLSIテスタにおいて、
前記テストで使用する計測モジュールと、この計測モジュールの使用状態を管理するモジュール管理手段と、前記使用状態に応じて前記DUT毎に独立して前記テストセグメントの順序を入れ替えて前記テストを実行するように制御するテスト独立制御手段とを備えたことを特徴とする。
請求項3記載の発明は、
請求項2記載のLSIテスタにおいて、
前記テスト独立制御手段が、
前記モジュール管理手段に前記計測モジュールの予約申し込みを送信し、予約成立を受信した場合には前記計測モジュールを使用するテストセグメントを実行するように制御し、予約成立を受信しなかった場合には前記計測モジュールを使用しないテストセグメントを実行するように制御することを特徴とする。
請求項4記載の発明は、
請求項3記載のLSIテスタにおいて、
前記モジュール管理手段が、
前記予約申し込みに対して必要な全ての前記計測モジュールが確保できた時に前記予約成立を送信することを特徴とする。
請求項5記載の発明は、
請求項3若しくは請求項4に記載のLSIテスタにおいて、
前記テスト独立制御手段が、
前記計測モジュールを使用するテストセグメントの実行が終了した時点で前記モジュール管理手段に予約解除を送信することを特徴とする。
請求項6記載の発明は、
請求項2乃至請求項5のいずれかに記載のLSIテスタにおいて、
前記テスト独立制御手段が、
現在実行中のテストセグメントの残り時間と共に前記予約申し込みを送信することを特徴とする。
請求項7記載の発明は、
請求項6記載のLSIテスタにおいて、
前記モジュール管理手段が、
予約優先順位の高いDUTのテストセグメント残り時間と予約優先順位の低いDUTのテストセグメント所要時間を比較し、もし、前記予約優先順位の高いDUTのテストセグメント残り時間内に前記予約優先順位の低いDUTのテストセグメントが実行可能であれば、前記予約優先順位の低いDUTのテストを制御している前記テスト独立制御手段に予約成立を送信することを特徴とする。
本発明によれば次のような効果がある。
請求項1〜請求項7の発明によれば、複数のDUTを同時にテストするLSIテスタにおいて、DUT毎に独立してテストセグメントの順序を入れ替えてテストを実行することにより、計測モジュールの数はそのままで、計測モジュールを効率的に各DUTに割り当てることができるので、コストを抑えると共にテスト時間を短縮することが可能になる。
以下本発明を図面を用いて詳細に説明する。図1は本発明に係るLSIテスタを示す構成ブロック図であり、図7と共通する部分には同一の符号を付けている。図1において、モジュール管理手段41は、計測モジュール2の使用状態を管理し、テスト独立制御手段42は、DUT毎に独立してテストを制御する。
モジュール管理手段41及びテスト独立制御手段42はテスタ制御部4を構成し、テスタ制御部4は、演算制御を行うCPU、ROMやRAM等のメモリ及びシステムソフトウェアが格納されているハードディスク等で構成される。
計測モジュール2、テスト実行手段3及びテスタ制御部4はLSIテスタ51を構成している。また、端末200は、パソコン、若しくは、ワークステーション等であり、ネットワーク経由でLSIテスタ51を制御する。
端末200はテスタ制御部4とネットワーク経由で相互に接続される。モジュール管理手段41は計測モジュール2及びテスト独立制御手段42にそれぞれ相互に接続され、テスト独立制御手段42はテスト実行手段3に相互に接続される。
図1に示す実施例の動作を図2、図3及び図4を用いて説明する。図2はテストプログラムの一例を示したもの、図3はテスト独立制御手段42の動作を示すフロー図、図4はモジュール管理手段41の動作を示すフロー図である。
図2において、”Flow(test)”の括弧”{}”内は図8と同様に、DUT100のテストフロー、すなわち、テスト項目の順番を定義している。従来例では、テストフロー”Flow(test)”に記述されたコンタクトテスト”Contact”から電源電流テスト”Idd”までの7つのテストセグメントをマルチDUT測定する全DUTに対して同じタイミングで実行していた。これに対して、本発明では、テスト独立制御手段42が各DUT毎に該当DUTの処理が終わり次第、次に進めるように独立した実行を制御する。
例えば、アナログテスト”Analog”をフレックステストセグメント”FlexTest”というもので記述したとする。このフレックステストセグメントは、テストの実行タイミングをずらしても良い時に使用される。
具体的には、このフレックステストセグメントで定義されたテストセグメントは、テストフロー上、すなわち、”Flow(test)”上で記述された位置以降であれば、どのタイミングで実行されても良いものとなる。
図2において、アナログテスト”Analog”は”Fctest1”の後であれば、”Analog”の位置、”Fctest2”の位置、”TestX”の位置、”Idd”の位置、若しくは、”Idd”の後のいずれかで実行される。
すなわち、テスト独立制御手段42は、コンタクトテスト”Contact”から電源電流テスト”Idd”までの7つのテストセグメントの実行タイミングをDUT毎にずらすことができるだけでなく、DUT毎にテストセグメントの実行順序を入れ替えて実行することができる。
また、本発明では、各テストセグメント当たりに必要とする計測モジュールの数量をテストプログラムのコンパイル時に確認し、テストセグメント毎に必要な計測モジュールのリストを構築しておく。
図3を用いてテスト独立制御手段42の動作を説明する。以下、図3に示す”S001”から”S008”までの一連の処理をテスト独立制御処理という。
図3中”S001”においてテスト独立制御手段42は、実行するテストセグメントがフレックステストセグメントか否かを判断し、もし、フレックステストセグメントの場合には、図3中”S002”においてテスト独立制御手段42は、”予約申し込み”信号をモジュール管理手段41へ送信する。
この”予約申し込み”信号は、フレックステストセグメントの実行に必要な計測モジュールが全て確保できるかをテスト独立制御手段42がモジュール管理手段41へ問い合わせるものである。
また、テスト独立制御手段42は、複数DUTのテストをそれぞれ独立して制御しているので、”予約申し込み”信号を複数送信する場合もある。
一方、図3中”S001”においてテスト独立制御手段42は、実行するテストセグメントがフレックステストセグメントか否かを判断し、もし、フレックステストセグメントでない場合には、図3中”S006”においてテスト独立制御手段42は、テスト実行手段3によりテストセグメントを実行して終了する。
図3中”S003”においてテスト独立制御手段42は、モジュール管理手段41から”予約成立”信号を受信したか否かを判断し、もし、受信した場合には、図3中”S004”においてテスト独立制御手段42は、予約が成立したフレックステストセグメントを実行するようにテスト実行手段3を制御する。
この”予約成立”信号は、フレックステストセグメントの実行に必要な計測モジュールが全て確保できたことをモジュール管理手段41からテスト独立制御手段42へ知らせるものである。
そして、図3中”S005”においてテスト独立制御手段42は、フレックステストセグメントのテスト終了時に、”予約解除”信号をモジュール管理手段41へ送信して終了する。
この”予約解除”信号は、フレックステストセグメントのテストが終了したので、確保していた計測モジュールの使用権限を解放することをテスト独立制御手段42がモジュール管理手段41へ知らせるものである。
一方、図3中”S003”においてテスト独立制御手段42は、モジュール管理手段41から”予約成立”信号を受信したか否かを判断し、もし、受信していない場合には、図3中”S007”へ進む。
図3中”S007”においてテスト独立制御手段42は、テストセグメントが残っているか否かを判断し、もし、テストセグメントが残っている場合には、図3中”S008”においてテスト独立制御手段42は、テスト独立制御処理をサブルーチンとして再帰的に呼び出す。
すなわち、図3中”S008”においてテスト独立制御手段42は、サブルーチンとして、再度、テスト独立制御処理を開始し、一連の処理を実行して終了すると図3中”S008”を抜けて図3中”S003”に戻る。
一方、図3中”S007”においてテスト独立制御手段42は、テストセグメントが残っているか否かを判断し、もし、テストセグメントが残っていない場合には、図3中”S003”へ戻り、”予約成立”信号が送信されるのを待つ。
図4を用いてモジュール管理手段41の動作を説明する。図4中”S101”においてモジュール管理手段41は、テスト独立制御手段42から”予約申し込み”信号を受信したか否かを判断し、もし、受信した場合には、図4中”S102”へ進む。
図4中”S102”においてモジュール管理手段41は、フレックステストセグメントの実行に必要な計測モジュールが全て確保できるか否かを判断し、もし、確保できる場合には、図4中”S103”においてモジュール管理手段41は、”予約成立”信号を送信して終了する。
一方、図4中”S102”においてモジュール管理手段41は、フレックステストセグメントの実行に必要な計測モジュールが全て確保できるか否かを判断し、もし、確保できない場合には、図4中”S104”へ進む。
図4中”S104”においてモジュール管理手段41は、テスト独立制御手段42から”予約解除”信号を受信したか否かを判断し、もし、受信した場合には、図4中”S102”へ戻る。
この時、テスト独立制御手段42から複数の”予約申し込み”信号を受信していた場合には、モジュール管理手段41は、予約を受け付けた順に”予約成立”信号を送信する。
本発明を用いた場合のテスト時間の差異を図5を用いて説明する。図5は、従来例と実施例のテスト時間を説明する説明図である。
図5(A)は従来例で3個のDUTをテストした場合を示している。DUT#1、DUT#2及びDUT#3は同じタイミングでコンタクトテスト”Contact”、DCテスト”Dctest”、ファンクションテスト”Fctest1”までを実行する。
そして、アナログテスト”Analog”は、計測モジュールが不足しているので、シリアル測定で実行する。その後、同じタイミングでファンクションテスト”Fctest2”、テスト”TestX”、電源電流テスト”Idd”を実行する。
同様に、図5(B)は本発明で3個のDUTをテストした場合を示している。(A)と同様に、DUT#1、DUT#2及びDUT#3は同じタイミングでコンタクトテスト”Contact”、DCテスト”Dctest”、ファンクションテスト”Fctest1”までを実行する。
そして、DUT#1はフレックステストセグメントで定義されたアナログテスト”Analog”を実行するが、DUT#2とDUT#3は、計測モジュールがDUT#1のアナログテスト”Analog”で使用されているので、計測モジュールの予約をかけたままでアナログテスト”Analog”の次のテストであるファンクションテスト”Fctest2”を先に実行する。
DUT#1はアナログテストが終了すると、ファンクションテスト”Fctest2”、テスト”TestX”、電源電流テスト”Idd”を実行する。DUT#2はファンクションテスト”Fctest2”が終了すると、計測モジュールが確保できたので、アナログテスト”Analog”を実行する。DUT#3はファンクションテスト”Fctest2”が終了すると、計測モジュールが確保できなかったので、先にテスト”TestX”を実行する。
そして、DUT#3はテスト”TestX”が終了したが、DUT#2でアナログテスト”Analog”が実行中で計測モジュールが確保できなかったので、先に電源電流テスト”Idd”を実行する。
DUT#2はアナログテスト”Analog”が終了すると、残りのテスト”TestX”、電源電流テスト”Idd”を実行する。DUT#3は電源電流テスト”Idd”を終了すると、計測モジュールが確保できたので、アナログテスト”Analog”を実行する。
この結果、モジュール管理手段が計測モジュールの使用状態を管理し、テスト独立制御手段がフレックステストセグメントの実行順序を計測モジュールの使用状態に応じてDUT毎に独立して制御することにより、計測モジュールの数はそのままで、計測モジュールを効率的に各DUTに割り当てることができるので、コストを抑えると共にテスト時間を短縮することが可能になる。
なお、図1に示す実施例において予約成立した場合には、予約成立したフレックステストセグメントが終了するまで予約解除しないが、必ずしもこのようにする必要はなく、予約成立条件が揃った後、すなわち、該当する計測モジュールが空いて使用できる状態になった後に予約優先度の低いDUTに計測モジュールを割り当ててもよい。
この場合の動作を図6を用いて説明する。図6は予約優先順位の低いDUTに計測モジュールを割り当てる時の説明図である。
図6(A)は図1の実施例の動作を示している。テスト独立制御手段42はDUT#1の”TestA”実行中に、次の”TestB”で計測モジュールを使用するので、モジュール管理手段41に対して予約申し込みを行う。そして、”TestA”実行中に予約成立条件が揃ったとする。
しかし、”TestA”が終了するまでにかなり時間があり、DUT#2は”TestC”の次に計測モジュールを使用する”TestB”を実行することができたが、”TestC”が終了しても計測モジュールが確保できないため、計測モジュールを使用しない”TestD”を実行し、”TestD”終了後に計測モジュールを使用する”TestB”を実行していた。
このように、DUT#1で計測モジュールの予約成立条件が揃った時点で、実行しているテストセグメントの残り時間が長い場合には、計測モジュールが使用されずに無駄な時間が過ぎてしまう。
そこで、図6(B)に示すように、DUT#1で予約成立条件が揃った後でも、その時点で実行している”TestA”の残り時間の間に、DUT#2で計測モジュールを使用する”TestB”が実行可能ならば、DUT#2の”TestB”を優先して実行するように制御する。
このため、テスト独立制御手段42から”予約申し込み”を行う場合に、その時点で実行しているテストセグメントの所要時間もモジュール管理手段41へ送信する。また、”予約申し込み”中に新たなテストセグメントの実行に入った時点で、そのテストセグメントの所要時間をモジュール管理手段41へ送信する。
そして、モジュール管理手段41は予約優先順位の高いDUT(図6ではDUT#1)のテストセグメント残り時間と予約優先順位の低いDUT(図6ではDUT#2)のテストセグメント所要時間を比較し、もし、予約優先順位の高いDUTのテストセグメント残り時間内に予約優先順位の低いDUTのテストセグメントが実行可能であれば、予約優先順位の低いDUTのテストを制御しているテスト独立制御手段42に予約成立を送信する。このようにすることで、最適なモジュール運用をすることができる。
また、図2に示す実施例においてテストセグメント定義にフレックステストセグメント”FlexTest”を記述しているが、必ずしもこのようにする必要はなく、テストフロー”Flow(test)”の記述の中でフレックステストセグメントの指定をしてもよい。
この場合、例えば、図2のフレックステストセグメント”FlexTest(Analog)”は通常のテストセグメント”Test(Analog)”になり、テストフロー”Flow(test)”中の”Analog”は”Flex(Analog)”と記述する。このように、テストフロー”Flow(test)”中で”Flex(*****)”と記述することにより、該当テストセグメントがフレックステストセグメントとして指定される。
本発明に係るLSIテスタを示す構成ブロック図である。 テストプログラムの一例を示したものである。 テスト独立制御手段の動作を示すフロー図である。 モジュール管理手段の動作を示すフロー図である。 従来例と実施例のテスト時間を説明する説明図である。 予約優先順位の低いDUTに計測モジュールを割り当てる時の説明図である。 従来のLSIテスタを示す構成ブロック図である。 テストプログラムの一例を示したものである。
符号の説明
1,4 テスタ制御部
2 計測モジュール
3 テスト実行手段
41 モジュール管理手段
42 テスト独立制御手段
50,51 LSIテスタ
100 DUT
200 端末

Claims (7)

  1. 複数のテストセグメントから構成されるテストフローに基づき複数のDUTを同時にテストするLSIテスタにおいて、
    前記DUT毎に独立して前記テストセグメントの順序を入れ替えて前記テストを実行することを特徴とするLSIテスタ。
  2. 複数のテストセグメントから構成されるテストフローに基づき複数のDUTを同時にテストするLSIテスタにおいて、
    前記テストで使用する計測モジュールと、
    この計測モジュールの使用状態を管理するモジュール管理手段と、
    前記使用状態に応じて前記DUT毎に独立して前記テストセグメントの順序を入れ替えて前記テストを実行するように制御するテスト独立制御手段と
    を備えたことを特徴とするLSIテスタ。
  3. 前記テスト独立制御手段が、
    前記モジュール管理手段に前記計測モジュールの予約申し込みを送信し、予約成立を受信した場合には前記計測モジュールを使用するテストセグメントを実行するように制御し、予約成立を受信しなかった場合には前記計測モジュールを使用しないテストセグメントを実行するように制御することを特徴とする
    請求項2記載のLSIテスタ。
  4. 前記モジュール管理手段が、
    前記予約申し込みに対して必要な全ての前記計測モジュールが確保できた時に前記予約成立を送信することを特徴とする
    請求項3記載のLSIテスタ。
  5. 前記テスト独立制御手段が、
    前記計測モジュールを使用するテストセグメントの実行が終了した時点で前記モジュール管理手段に予約解除を送信することを特徴とする
    請求項3若しくは請求項4に記載のLSIテスタ。
  6. 前記テスト独立制御手段が、
    現在実行中のテストセグメントの残り時間と共に前記予約申し込みを送信することを特徴とする
    請求項2乃至請求項5のいずれかに記載のLSIテスタ。
  7. 前記モジュール管理手段が、
    予約優先順位の高いDUTのテストセグメント残り時間と予約優先順位の低いDUTのテストセグメント所要時間を比較し、もし、前記予約優先順位の高いDUTのテストセグメント残り時間内に前記予約優先順位の低いDUTのテストセグメントが実行可能であれば、前記予約優先順位の低いDUTのテストを制御している前記テスト独立制御手段に予約成立を送信することを特徴とする
    請求項6記載のLSIテスタ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017512978A (ja) * 2014-02-24 2017-05-25 ライトポイント・コーポレイションLitePoint Corporation 共有テストリソースを使用して複数の無線データパケット信号送受信器をテストする方法
CN109506879A (zh) * 2018-11-27 2019-03-22 中国空气动力研究与发展中心高速空气动力研究所 一种在风洞试验中对测试行为进行监控的装置及其控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08122404A (ja) * 1994-10-21 1996-05-17 Advantest Corp 半導体ic試験装置のセットアップ方法
JP2005300344A (ja) * 2004-04-12 2005-10-27 Matsushita Electric Ind Co Ltd 半導体集積回路のテストシステム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08122404A (ja) * 1994-10-21 1996-05-17 Advantest Corp 半導体ic試験装置のセットアップ方法
JP2005300344A (ja) * 2004-04-12 2005-10-27 Matsushita Electric Ind Co Ltd 半導体集積回路のテストシステム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017512978A (ja) * 2014-02-24 2017-05-25 ライトポイント・コーポレイションLitePoint Corporation 共有テストリソースを使用して複数の無線データパケット信号送受信器をテストする方法
CN109506879A (zh) * 2018-11-27 2019-03-22 中国空气动力研究与发展中心高速空气动力研究所 一种在风洞试验中对测试行为进行监控的装置及其控制方法
CN109506879B (zh) * 2018-11-27 2020-10-16 中国空气动力研究与发展中心高速空气动力研究所 一种在风洞试验中对测试行为进行监控的装置的控制方法

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