JP2008177547A - 電子部品 - Google Patents
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Abstract
【課題】鉛フリーのめっき材料を採用しながら、端子15の表面に形成したSn系薄膜層にウィスカが発生するのを抑制でき、かつはんだ付け性も良好なる電子部品を得る。
【解決手段】端子15を有する電子部品10において、端子15の表面に、Sn系薄膜層として、Sn系めっき層16と、その表面に厚さ500nm〜1000nmの範囲であるSn系化合物層17を形成する。または、端子15の表面にSnイオン注入層18のみを形成する。
【選択図】図1
【解決手段】端子15を有する電子部品10において、端子15の表面に、Sn系薄膜層として、Sn系めっき層16と、その表面に厚さ500nm〜1000nmの範囲であるSn系化合物層17を形成する。または、端子15の表面にSnイオン注入層18のみを形成する。
【選択図】図1
Description
本発明は電子部品、特にICチップをリードフレームに搭載した半導体装置のような、端子を有する電子部品に関する。
近年、例えばICチップをリードフレームに搭載した半導体装置のような電子部品は一層の小型化が求められており、結果として、その端子間の間隔は数百μm程度まで狭くなってきている。半導体装置のような電子部品において、前記端子の基材には銅、銅合金、42アロイなどが用いられるが、素地のままでは端子表面が酸化して導通不良(はんだ付け不良等による)を引き起こす恐れがあるので、通常、めっき等により端子表面に保護膜が形成される。めっき層の材料としては、主にSnやSn合金が用いられる。
めっき層の材料としてSnやSn合金を用いる場合、従来から鉛(Pb)を含む合金が用いられてきた。近年、環境負荷を軽減する観点から鉛フリー化が求められるようになり、端子のめっき層材料にも、例えば、Sn,Sn−Cu,Sn−Bi,Sn−Ag合金のように、鉛を含まない材料が使用されるようになっている。しかし、鉛フリーの材料で電子部品の端子表面をめっき処理すると、Snのウィスカが発生することが知られており、前記のように端子間の間隔が数百μm程度と狭い場合には、発生したウィスカにより端子間ショートが発生する恐れがあるので、その対策が求められている。
特許文献1には、その対策として、端子の表面に、SnにSnと低融点合金を形成する金属(例えば、Bi,Cu,Ag等)を添加した、厚さ10〜30μm程度の単層めっき構造からなる接続用導電層を形成した電子部品が記載され、上記の単層めっき構造からなる接続用導電層を形成したことにより、当該電子部品において、ウィスカおよびクラックの発生を抑制できることが記載されている。
また、特許文献2には、下地用の金属薄膜を被めっき物の上にイオン注入等により形成し、その下地用金属薄膜の上にSnまたはSn合金のめっき層を形成することにより、ウィスカの発生を抑制できることが記載されている。
しかしながら、本発明者らの実験によれば、従来の端子の表面にSn合金によるめっき層を形成したものは、はんだ付け性の点で充分でなく、なお解決すべき点が残っていることを経験した。本発明は、上記の事情を考慮してなされたものであり、端子表面のめっき層からウィスカが発生するのを抑制でき、かつはんだ付け性をも向上させた電子部品を提供することを課題とする。
上記の課題を解決すべく、本発明者はさらに多くの実験を行うことにより、基材表面にSn系めっき層を有する端子の場合、ウィスカの発生原因の1つにめっき層での内部応力増加があり、Sn系めっき層の表面腐食(酸化)を抑制することでウィスカの発生を抑制できること、めっき層の表面にSn系化合物層を形成することにより、Sn系めっき層の表面腐食(酸化)を抑制できること、そして、Sn系化合物層の厚さがはんだ付け性に影響を与えること、を知見した。さらに、基材表面にSn系イオンを注入した層を所定の厚さで形成することによっても、ウィスカの発生を抑制でき、かつはんだ付け性も良好になることを知見した。
本発明は上記の知見に基づいており、本発明による電子部品の一形態は、基本的に、基材表面にSn系薄膜層を有する端子を備えた電子部品であって、前記Sn系薄膜層は、基材表面にSn系イオンを注入して形成された層であり、該Sn系薄膜層の厚さはほぼ500nm〜1000nmの範囲であることを特徴とする。
後の実施例に示すように、上記の電子部品では、ウィスカが成長するだけのSn量が基材表面にないために、ウィスカの発生は見られず、さらに、はんだ濡れ性の指標となるゼロクロスタイムも3S以下と、実用上で支障のない範囲であった。
上記の電子部品において、前記基材はCu基材であることは好ましい。その理由は、Cuは、Snへの粒界拡散および粒内拡散がともにしやすく、Sn系イオンの注入により、Sn系イオン注入層(Sn系薄膜層)にSnCu化合物が生成されやすくなり、それにより、Sn系薄膜層の表面腐食(酸化)を抑制できて、ウィスカの発生を一層確実に抑制できることによる。
本発明による電子部品の他の態様は、基材表面にSn系薄膜層を有する端子を備えた電子部品であって、前記したSn系薄膜層は、基材表面に形成したSn系めっき層と、該めっき層の表面に形成したSn系化合物層とからなり、該Sn系化合物層の厚さはほぼ500nm〜1000nmの範囲であることを特徴とする。
後の実施例に示すように、上記の電子部品では、Sn系めっき層の表面に500nm以上のSn系化合物層を形成したことで、Sn系めっき層の腐食層厚さを10nm程度以下に抑えることができる。それにより、ウィスカの発生が抑制され、端子間ショートが発生するのを確実に回避することができる。また、後の実施例に示すように、Sn系化合物層の厚さを1000nm程度を越えない厚さとすることにより、実用に耐え得るはんだ付け性を備えることができる。
上記態様の電子部品において、Sn系めっき層を形成する鉛フリー材料は、純Snであってもよく、第1成分がSnであるSn系合金であってもよい。Sn系合金の例としては、Sn−Cu,Sn−Bi,Sn−Ag合金、等が挙げられる。端子を構成する基材は、従来の電子部品で端子素材に用いられてきた金属材料をそのまま用いることができ、例として、銅、銅合金、42アロイなどが挙げられる。電子部品の種類に応じて、適宜選択する。
Sn系化合物層を生成するための元素としては、限定されないが、Cu,Ni,Fe,Ti,Bi,Agなどが挙げられる。なかでも、Cuは、Snへの粒界拡散および粒内拡散がともにしやすく、SnCu化合物を生成しやすいことから、特に好ましい。
本発明による電子部品は、半導体装置など端子を有する任意の電子部品を対象とする。一例として、ICチップと該ICチップを搭載したリードフレームを有し、前記端子は前記リードフレームの一部であるような電子部品を挙げることができる。
本発明によれば、鉛フリーの材料をめっき層に採用しながら、端子基材の表面に形成したSn系薄膜層(Sn系イオン注入層、またはSn系めっき層とそのめっき層の表面に形成したSn系化合物層)にウィスカが発生するのを抑制することができ、かつはんだ付け性も良好な電子部品が得られる。
本発明の実施の形態の一例を、図1および図2を参照しながら説明する。
図1は、本発明による電子部品の一例である半導体装置10を断面で示している。図において、11はICチップであり、該ICチップ11がダイパット12を備えたリードフレーム13に搭載されている。リードフレーム13は、通常銅合金であり、厚さは100〜500μm程度である。半導体装置10は、全体がエポキシやシリコーンのような封止樹脂14で覆われており、リードフレーム13の端部が端子15として、外部に露出している。
端子15の基材表面には鉛フリー材料であるSn系めっき層16が形成されている。Sn系めっき層は、純Snめっき層でもよく、Sn−Cu,Sn−Bi,Sn−Ag合金等の、1〜5%のCu,Bi,Agを含むSn系合金によるめっき層であってもよい。また、Sn系めっき層16の厚さに制限はないが、通常、5〜15μm程度である。
前記Sn系めっき層16の表面には、厚さがほぼ500nm〜1000nmの範囲であるSn系化合物層17が形成される。Sn系化合物層17の一例としてSnCu化合物層が挙げられる。Sn系めっき層16の表面に前記Sn系化合物層17の薄膜を形成するには、イオン注入法、スパッタリング法、蒸着法、イオンプレーティング法などの手法を用いることができる。中でも、イオン注入法はSn系めっき層16への金属イオンの浸入が良好なことから好ましい。上記したSn系めっき層16と、その表面に形成された前記Sn系化合物層17とが、本発明による「Sn系薄膜層」の一例を構成する。
上記の電子部品(半導体装置10)において、端子15の表面に形成されているSn系めっき層16の表面が、厚さ500nm以上のSn系化合物層17で覆われているので、Sn系めっき層16の表面腐食(酸化)が抑制され、結果として、Sn系めっき層16にウィスカが成長するのは抑制される。その結果、端子間が狭い場合であっても、端子間ショートが発生するのを確実に阻止することがきる。また、前記Sn系化合物層17の厚さは1000nm以下であり、良好なはんだ付け性が確保される。
図2は、本発明による電子部品の一例である半導体装置10における、前記端子15の部分の他の実施の形態を説明する模式図である。この例では、端子15の基材表面に、イオン注入法によるSn系薄膜層18のみが、厚さがほぼ500nm〜1000nmの範囲で形成されており、Sn系めっき層16は形成されていない。この形態では、Sn系薄膜層(Sn系イオン注入層)18が500nm〜1000nmと薄く、ウィスカが発生するだけのSn量が少ないために、ウィスカの発生は抑制される。さらに、はんだ濡れ性も良好であり、実用上に支障のないはんだ付け性能が得られる。
この態様の端子15において、好ましくは、端子15はCu基材またはCu合金基材である。この態様では、Sn系薄膜層18がSnCu化合物層を形成しやすく、ウィスカの発生はさらに抑制される。
以下、実施例により本発明を説明する。
[実施例1]
一般的にICのリードフレーム材料として使用されている厚さ200μmの銅合金に電解めっきによりSn−3wt%Bi材料からなる厚さ7μmめっき層を形成した。形成したSn−Biめっき層の表面に対して、イオン注入装置により、イオン注入厚さを変えて(最大2000nm)Cuイオンを注入した。Cuイオン注入後、55℃で100時間加熱し、注入したCuとめっき成分のSnを反応させてSnCu化合物層を形成し、SnCu化合物層の厚さ(nm)を測定した。その結果を図3に示した。
図3に示すように、Cuイオン注入厚さとSnCu化合物層は、ほぼ一致していた。
[実施例1]
一般的にICのリードフレーム材料として使用されている厚さ200μmの銅合金に電解めっきによりSn−3wt%Bi材料からなる厚さ7μmめっき層を形成した。形成したSn−Biめっき層の表面に対して、イオン注入装置により、イオン注入厚さを変えて(最大2000nm)Cuイオンを注入した。Cuイオン注入後、55℃で100時間加熱し、注入したCuとめっき成分のSnを反応させてSnCu化合物層を形成し、SnCu化合物層の厚さ(nm)を測定した。その結果を図3に示した。
図3に示すように、Cuイオン注入厚さとSnCu化合物層は、ほぼ一致していた。
[実施例2]
実施例1と同様にして作った、表面にSnCu化合物層を形成したテストピースを、55℃、85%RHの環境内に2000時間放置する高温高湿試験を行い、ウィスカの発生とその成長状態(ウィスカ長:μm)を測定した。その結果を図4に示した。
図4に示すように、化合物層厚さが500nm未満ではウィスカ長さが長くなっているが、厚さ500nm以上ではウィスカ長は短く(ほぼ40nm程度以下)かつほぼ一定である。
実施例1と同様にして作った、表面にSnCu化合物層を形成したテストピースを、55℃、85%RHの環境内に2000時間放置する高温高湿試験を行い、ウィスカの発生とその成長状態(ウィスカ長:μm)を測定した。その結果を図4に示した。
図4に示すように、化合物層厚さが500nm未満ではウィスカ長さが長くなっているが、厚さ500nm以上ではウィスカ長は短く(ほぼ40nm程度以下)かつほぼ一定である。
[実施例3]
実施例2で高温高湿試験を行ったテストピースのめっき層表面の腐食層(酸化層:SnO2層)の厚さを測定した。その結果を図5に示した。
実施例2で高温高湿試験を行ったテストピースのめっき層表面の腐食層(酸化層:SnO2層)の厚さを測定した。その結果を図5に示した。
[評価]
図4はSnCu化合物層の厚さが500nm以上ではウィスカ抑制効果があることを示しており、図5はSnCu化合物層の厚さが500nm未満ではめっき層表面の腐食層が大きくなり、500nm以上では10nm程度以下と薄くなることを示している。このことから、テストピースにおいて、Sn系めっき層の表面を厚さ500nm以上のSnCu化合物層で覆うことにより、Sn系めっき層の表面腐食(酸化)が抑制され、結果として、Sn系めっき層16にウィスカが成長するのが抑制されたものと解することができる。
図4はSnCu化合物層の厚さが500nm以上ではウィスカ抑制効果があることを示しており、図5はSnCu化合物層の厚さが500nm未満ではめっき層表面の腐食層が大きくなり、500nm以上では10nm程度以下と薄くなることを示している。このことから、テストピースにおいて、Sn系めっき層の表面を厚さ500nm以上のSnCu化合物層で覆うことにより、Sn系めっき層の表面腐食(酸化)が抑制され、結果として、Sn系めっき層16にウィスカが成長するのが抑制されたものと解することができる。
[実施例4]
めっき層表面のSnCu化合物層は、はんだ付け性に悪影響を及ぼすと考えられるため、実施例2で高温高湿試験を行ったテストピースについて、JIS規格(メニスコグラフ試験)に基づき、はんだ濡れ性を試験した。その結果を図6に示した。
めっき層表面のSnCu化合物層は、はんだ付け性に悪影響を及ぼすと考えられるため、実施例2で高温高湿試験を行ったテストピースについて、JIS規格(メニスコグラフ試験)に基づき、はんだ濡れ性を試験した。その結果を図6に示した。
[評価]
従来から、良好なはんだ付け性を確保するためには、ゼロクロスタイムは3S以下とされているが、図5から、化合物層厚さが1000nm程度以下であれば、実用に供するはんだ付け性が得られることがわかる。そして、実施例2,3の評価結果から、ウィスカ抑制効果と良好なはんだ付け性を確保するためには、前記化合物層はほぼ500nm〜1000nmの範囲が適当であることがわかる。
従来から、良好なはんだ付け性を確保するためには、ゼロクロスタイムは3S以下とされているが、図5から、化合物層厚さが1000nm程度以下であれば、実用に供するはんだ付け性が得られることがわかる。そして、実施例2,3の評価結果から、ウィスカ抑制効果と良好なはんだ付け性を確保するためには、前記化合物層はほぼ500nm〜1000nmの範囲が適当であることがわかる。
[実施例5]
銅合金に対してめっき層を形成する材料として、Sn−3wt%Biではなく、Sn−2wt%Cu,Sn,Sn−1.5wt%Agのそれぞれを用いた以外は、実施例1〜実施例4と同じ処理と試験を行い、ウィスカ抑制効果の現れるSnCu化合物層の厚さ(図4,図5)とはんだ濡れ性効果が維持できる厚さ(図6)を求めた。その結果を表1に示した。
銅合金に対してめっき層を形成する材料として、Sn−3wt%Biではなく、Sn−2wt%Cu,Sn,Sn−1.5wt%Agのそれぞれを用いた以外は、実施例1〜実施例4と同じ処理と試験を行い、ウィスカ抑制効果の現れるSnCu化合物層の厚さ(図4,図5)とはんだ濡れ性効果が維持できる厚さ(図6)を求めた。その結果を表1に示した。
[評価]
表1に示すように、めっき層の材料により、その上に形成する化合物層厚さの最適値は変化するものの、ほぼ500nm〜1000nmの範囲内であれば、ウィスカ抑制効果とはんだ濡れ性効果の双方を満足することができることがわかる。
表1に示すように、めっき層の材料により、その上に形成する化合物層厚さの最適値は変化するものの、ほぼ500nm〜1000nmの範囲内であれば、ウィスカ抑制効果とはんだ濡れ性効果の双方を満足することができることがわかる。
[実施例6]
一般的にICのリードフレーム材料として使用されている厚さ200μmの銅合金の表面に、イオン注入装置により、イオン注入厚さを変えて(最大1000nm)Snイオンを注入した。そのテストピースを、−40℃で30分保持と85℃で30分保持を反復する冷熱衝撃試験を3000サイクル行い、ウィスカの発生状態を解析した。図7(b)の電子顕微鏡写真に示すように、ウィスカの発生は観察されなかった。
一般的にICのリードフレーム材料として使用されている厚さ200μmの銅合金の表面に、イオン注入装置により、イオン注入厚さを変えて(最大1000nm)Snイオンを注入した。そのテストピースを、−40℃で30分保持と85℃で30分保持を反復する冷熱衝撃試験を3000サイクル行い、ウィスカの発生状態を解析した。図7(b)の電子顕微鏡写真に示すように、ウィスカの発生は観察されなかった。
[比較例1]
実施例6で用いた厚さ200μmの銅合金に電解めっきによりSn−3wt%Bi材料からなる厚さ7μmめっき層を形成した。そのテストピースに対して実施例5と同じ冷熱衝撃試験を行い、ウィスカの発生状態を解析した。図7(a)の電子顕微鏡写真に示すように、ウィスカの発生が観察された。
実施例6で用いた厚さ200μmの銅合金に電解めっきによりSn−3wt%Bi材料からなる厚さ7μmめっき層を形成した。そのテストピースに対して実施例5と同じ冷熱衝撃試験を行い、ウィスカの発生状態を解析した。図7(a)の電子顕微鏡写真に示すように、ウィスカの発生が観察された。
[実施例7]
実施例6のテストピースに対して、JIS規格(メニスコグラフ試験)に基づき、はんだ濡れ性を試験した。その結果を図8に「イオン注入」として示した。
実施例6のテストピースに対して、JIS規格(メニスコグラフ試験)に基づき、はんだ濡れ性を試験した。その結果を図8に「イオン注入」として示した。
[比較例2]
比較例1のテストピースに対して、実施例7と同じようにして、はんだ濡れ性を試験した。その結果を図8に「めっき」として示した。
比較例1のテストピースに対して、実施例7と同じようにして、はんだ濡れ性を試験した。その結果を図8に「めっき」として示した。
[評価]
図7(b)からわかるように、Snイオン注入のみを行ったテストピースでは、ウィスカの発生は観察されなかった。イオン注入をした場合、はんだ濡れ性が懸念されるため、ゼロクロスタイムを測定したが、図8に示すように、めっきによる場合と比較して長くはなっているものの、3秒以下(平均2秒前後)であり、本発明による基材表面にSn系薄膜層を有する端子を備えた電子部品は、ウィスカ抑制効果とはんだ濡れ性効果の双方を満足することができることがわかる。
図7(b)からわかるように、Snイオン注入のみを行ったテストピースでは、ウィスカの発生は観察されなかった。イオン注入をした場合、はんだ濡れ性が懸念されるため、ゼロクロスタイムを測定したが、図8に示すように、めっきによる場合と比較して長くはなっているものの、3秒以下(平均2秒前後)であり、本発明による基材表面にSn系薄膜層を有する端子を備えた電子部品は、ウィスカ抑制効果とはんだ濡れ性効果の双方を満足することができることがわかる。
10…本発明による電子部品の一例である半導体装置、11…ICチップ、12…ダイパット、13…リードフレーム、14…封止樹脂、15…端部、16…Sn系めっき層、17…Sn系化合物層、18…Snイオン注入層
Claims (6)
- 基材表面にSn系薄膜層を有する端子を備えた電子部品であって、前記Sn系薄膜層は、基材表面にSn系イオンを注入して形成された層であり、該Sn系薄膜層の厚さはほぼ500nm〜1000nmの範囲であることを特徴とする電子部品。
- 前記基材はCu基材であることを特徴とする請求項1に記載の電子部品。
- 基材表面にSn系薄膜層を有する端子を備えた電子部品であって、前記Sn系薄膜層は、基材表面に形成したSn系めっき層と、該めっき層の表面に形成したSn系化合物層とからなり、該Sn系化合物層の厚さはほぼ500nm〜1000nmの範囲であることを特徴とする電子部品。
- 前記Sn系化合物層はSnCu化合物層であることを特徴とする請求項3に記載の電子部品。
- 前記SnCu化合物層は前記Sn系めっき層にCuイオンを注入した後に加熱して形成された層であるであることを特徴とする請求項4に記載の電子部品。
- 請求項1から5のいずれかに記載の電子部品であって、前記電子部品はICチップと該ICチップを搭載したリードフレームを有し、前記端子は前記リードフレームの一部であることを特徴とする電子部品。
Priority Applications (1)
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