JP2008124453A - 単結晶外部ベース及びエミッタを備えたヘテロ接合バイポーラ・トランジスタ及び関連する方法 - Google Patents
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- 239000013078 crystal Substances 0.000 title claims abstract description 78
- 238000000034 method Methods 0.000 title claims abstract description 76
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 238000002955 isolation Methods 0.000 claims abstract description 25
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 13
- 238000002513 implantation Methods 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 238000000926 separation method Methods 0.000 claims description 8
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 229910021426 porous silicon Inorganic materials 0.000 abstract description 27
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000011800 void material Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
【課題】 単結晶ベース及びエミッタを有するヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）及びこれに関連する方法を提供すること。
【解決手段】 ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）及び関連する方法が開示される。一実施形態において、ＨＢＴは、基板と、基板の上の単結晶エミッタと、基板内のコレクタと、コレクタに隣接した少なくとも１つの分離領域と、各分離領域の上に延びる単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベースと、単結晶シリコン外部ベースとを含む、ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）を含む。方法は、真性ベース、外部ベース及びエミッタを単結晶として形成するステップを含むことができ、外部ベース（及びエミッタ）が、多孔質シリコン上での選択的なエピタキシャル成長を用いて、自己整合された方法で形成される。その結果、幾つかのマスク・レベルを省略することができ、これを通常の処理に代わる低価格の代替物とすることができる。
【選択図】 図１７
【解決手段】 ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）及び関連する方法が開示される。一実施形態において、ＨＢＴは、基板と、基板の上の単結晶エミッタと、基板内のコレクタと、コレクタに隣接した少なくとも１つの分離領域と、各分離領域の上に延びる単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベースと、単結晶シリコン外部ベースとを含む、ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）を含む。方法は、真性ベース、外部ベース及びエミッタを単結晶として形成するステップを含むことができ、外部ベース（及びエミッタ）が、多孔質シリコン上での選択的なエピタキシャル成長を用いて、自己整合された方法で形成される。その結果、幾つかのマスク・レベルを省略することができ、これを通常の処理に代わる低価格の代替物とすることができる。
【選択図】 図１７
Description
本発明は、一般に、集積回路（ＩＣ）チップの製造に関し、より特定的には、単結晶ベース及びエミッタを有するヘテロ接合バイポーラ・トランジスタ（heterojunction bipolar transistor、ＨＢＴ）及びこれに関連する方法に関する。
シリコン・ゲルマニウム（ＳｉＧｅ）ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）は、集積回路（ＩＣ）チップにおいて幅広く用いられる高性能トランジスタ構造体である。しかしながら、ＳｉＧｅ ＨＢＴの進展は、多数の問題により妨げられている。例えば、顧客の要求と、より高い速度及び低い電力消費に向けた市場動向とに対処するため、デバイスがスケーリングされる、即ち、サイズが低減される。従って、小さいリソグラフィ印刷寸法及び極めて高い精度でマスク・レベルを整合させる能力が必要とされる。オーバーラップ容量の増大のため、わずかな不整合及びデバイス・サイズの増大でさえ性能低下をもたらし、さらにデバイスの故障を招く。さらに、極めて小さいリソグラフィのばらつきのため、現在の高性能ＨＢＴ技術は、主要パラメータにおいて、より大きい統計上の広がりを示すことが予想される。これらの主要パラメータは、例えば、ベース抵抗（Ｒｂ）、しきい値周波数（Ｆｔ）、最大周波数（Ｆｍａｘ）等を含む。従来より、ＨＢＴの領域の全て（例えば、エミッタ、コレクタ、ベース）は、非自己整合式フォトリソグラフィ技術を用いて生成される。
これらの既知の手法は、エミッタ及びベースの不整合と非平面性、単結晶外部ベースになる不連続の単結晶真性ベース等のような問題を招く。その結果、高度な寸法のスケーリングに関連した問題のために、高性能ＳｉＧｅ ＨＢＴの製造がより困難になっている。上述の問題に対処し、将来のＨＢＴのスケーリングを可能にするために、自己整合式統合スキームが望まれる。
ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）及び関連する方法が開示される。一実施形態において、ＨＢＴは、基板と、基板の上の単結晶エミッタと、基板内のコレクタと、コレクタに隣接した少なくとも１つの分離領域と、各分離領域の上に延びる単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベースと、単結晶シリコン外部ベースとを含むヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）を含む。方法は、真性ベース、外部ベース及びエミッタを単結晶として形成するステップを含むことができ、外部ベース（及びエミッタ）が、多孔質シリコン上での選択的なエピタキシャル成長を用いて、自己整合された方法で形成される。その結果、幾つかのマスク・レベルを省略することができ、これを通常の処理に代わる低価格の代替物とすることができる。
本発明の第１の態様は、基板を準備するステップと、基板内に注入領域を形成するステップと、注入領域及び基板の上に単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベースを形成するステップと、単結晶ＳｉＧｅ真性ベースの上に単結晶エミッタを形成するステップと、単結晶ＳｉＧｅ真性ベースの上に自己整合された単結晶外部ベースを形成するステップと、注入領域を分離領域に変換するステップとを含む、ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）を形成する方法を提供する。
本発明の第２の態様は、基板と、基板の上の単結晶エミッタと、基板内のコレクタと、コレクタに隣接した少なくとも１つの分離領域と、各分離領域の上に延びる単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベースと、単結晶シリコン外部ベースとを含む、ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）を提供する。
本発明の第３の態様は、基板を準備するステップと、基板内に注入領域を形成するステップと、注入領域及び基板の上に単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベースを形成するステップと、単結晶ＳｉＧｅ真性ベースの上に、実質的に栓の形状を有する単結晶エミッタを形成するステップと、単結晶ＳｉＧｅ真性ベースの上に自己整合された単結晶外部ベースを形成するステップと、注入領域を分離領域に変換するステップと、単結晶エミッタをリセスするステップとを含む、ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）を形成する方法を提供する。
本発明の例証となる態様は、ここに説明された問題及び／又は説明されていない他の問題を解決するように意図される。
本発明のこれらの及び他の特徴は、本発明の様々な実施形態を示す添付の図面に関連してなされる本発明の様々な態様についての以下の詳細な説明から、より容易に理解されるであろう。
本発明の図面は尺度どおりに描かれていないことに留意されたい。図面は、本発明の典型的な態様だけを示すように意図され、よって、本発明の範囲を限定するものとして考えるべきではない。図面において、同様の番号付けは図面間で同様の要素を表す。
図を参照すると、図１〜図２９は、方法の、特に、ヘテロ構造バイポーラ・トランジスタ（ＨＴＢ）１００、２００（図１７、図２５及び図２７〜図２９）を形成する方法の様々な実施形態を示す。
図１〜図１７は、方法の１つの実施形態を示す。図１は、基板１０２を準備することを示す。基板１０２は、バルクの形態のシリコン及びシリコン・ゲルマニウム、半導体オン・インシュレータ（ＳＯＩ）、又は仮想基板（緩和されたＳｉＧｅ）を含むことができるが、これらに限定されるものではない。いずれの場合も、基板１０２は単結晶である。図１はまた、ここに説明されるように、最終的に分離領域１０６（図１３）になる注入領域１０４（２つが示されている）を、基板１０２内に形成する１つの実施形態も示す。注入領域１０４は、上に単結晶シリコンを形成することができる上面１１０を含む。この場合、注入領域１０４は、基板１０２の単結晶シリコン（現時点ではドープされている）を含む。注入領域１０４は、例えば、マスク１１３を形成し、パターン形成／エッチングを行って内部に開口部１１４を形成し、次にイオン注入１１６を行うことによって形成することができる。注入されるドーパントは、例えば、ホウ素（Ｂ）を含むことができる。この実施形態において、注入領域１０４の上面１１０は、基板１０２の表面１１２と同一平面にある、即ち、イオン注入１１６は、浅い注入を提供して上面１１０を形成するのに十分な電力を用いる。
図２は、マスク１１３（図１）を除去し、注入領域１０４（図１）に陽極多孔質化１１８を行い、注入された多孔質シリコン領域１２０を形成することを示す。マスクの除去は、例えば湿式エッチングのような、いずれかの通常のレジスト剥離技術を含むことができる。陽極多孔質化１１８は、例えば、およそ１〜１０ｍＡ／ｃｍ２の低い電流密度を用いて、フッ化水素酸浴を行うことを含むことができる。
次いで、図３に示されるように、例えば、減圧水素環境において約１０００〜１２００℃の範囲の高温でアニール１２８を行うことによって、単結晶シリコン膜１２６内に上面１１０（図１）が形成される。
図４は、注入された多孔質シリコン領域１２０及び基板１０２の上に単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベース１３０を形成することを示す。ＨＢＴ１００（図１７）のための領域を定めるために、このプロセスが、ハードマスク（図示せず）のパターン形成に先行してもよい。いずれの場合も、通常のプロセスと対照的に、単結晶ＳｉＧｅ真性ベース１３０は、注入された多孔質シリコン領域１２０の上でさえ、実質的に厚さが均一であり、かつ、実質的に連続している。さらに、単結晶ＳｉＧｅ真性ベース１３０は、最終的に分離領域１０６（図１７）に変換される、注入された多孔質シリコン領域１２０の上の単結晶ＳｉＧｅである。単結晶ＳｉＧｅ真性ベース１３０は、例えば、堆積、エピタキシャル成長等の、現在既知の又は後に開発されるいずれかの技術を用いて形成することができる。
図５〜図１０は、単結晶ＳｉＧｅ真性ベース１３０の上に、単結晶エミッタ１３６（図１０）を形成する１つの実施形態を示す。従来のプロセスと対照的に、このプロセスは、犠牲エミッタを必要としない。図５は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）及び酸化シリコン（ＳｉＯ２）（ＯＮＯ）層１４２と、より厚い酸化シリコン（ＳｉＯ２）ハードマスク層１４４とを含むハードマスク１４０を形成することを示す。図６は、レジスト１５０（図６）を堆積させ、パターン形成し、次にエッチング１５２を行ってＯＮＯ層１４２まで開口部１５４を形成することを示す。エッチング１５２は、例えば、反応性イオン・エッチング又は湿式エッチングを含むことができる。図７は、レジスト１５０（図６）を除去し、例えば、湿式エッチング及びクリーンによって、開口部１５４内のＯＮＯ層１４２を、単結晶ＳｉＧｅ真性ベース１３０まで除去することを示す。
次に、図８は、例えば、選択的なエピタキシャル成長によって、開口部１５４（図７）内に単結晶シリコン１６０を形成することを示す。単結晶シリコン１６０は、実質的にマッシュルーム形状に形成することができる。続いて、図９に示されるように、例えば、化学機械研磨（ＣＭＰ）及びリセス処理（例えば、ＲＩＥによる）によって、単結晶シリコン１６０を平坦化することができる。例えば、キャッピング層（図示せず）を堆積させ、ＣＭＰにより平坦化することによって、キャップ１６２（例えば、窒化シリコン（Ｓｉ３Ｎ４）の）を形成することができる。図１０は、エッチング１６６（例えば、ＲＩＥ）を行いって、より厚いＳｉＯ２ハードマスク層１４４（図９）を除去し、単結晶シリコン１６０（図９）から形成されたエミッタ１３６を保護するためのスペーサ１７０（例えば、Ｓｉ３Ｎ４）を形成することを示す。図５〜図１０は、単結晶エミッタ１３６を形成する１つの実施形態を示すこと、及び、他のプロセスも可能であり得ることが理解される。例えば、単結晶エミッタ１３６は、例えばシリコン又はＳｉＧｅのような、注入された又はイン・サイチュ（in-situ）ドープされた単結晶材料を含むことができる。
図１１は、例えば、ＲＩＥ又は湿式エッチングによってＯＮＯ層１４２（図９）を除去した後、単結晶ＳｉＧｅ真性ベース１３０の上に単結晶外部ベース１７２を形成することを示す。しかしながら、通常の処理と対照的に、単結晶外部ベース１７２が形成される領域は、単結晶ＳｉＧｅ真性ベース１３０を含む。その結果、単結晶外部ベース１７２は、例えば、単結晶ＳｉＧｅ真性ベース１３０上に単結晶シリコンをエピタキシャル成長させることによって形成することができる。図示されるように、単結晶外部ベース１７２は、非選択的に又は選択的に成長させることができる。その結果、選択的エピタキシを用いて、互いに自己整合されたエミッタ１３６、真性ベース１３０及び外部ベース１７２を成長させることができる。しかしながら、ここに説明されるように、ベース・エミッタの組み合わせは、分離領域１０６（図１７）まで自己整合されない。
図１２に示されるように、シリサイド化及び他のバック・エンド・オブ・ライン処理の前に、例えば、パターン形成されたハードマスク及び時限式ＲＩＥを用いて、外周上に開口部１９２が形成される。開口部１９２の深さは、該開口部が注入された多孔質シリコン領域１２０に達する限り、比較的重要ではない。
図１３は、注入された多孔質シリコン領域１２０（図１２）を分離領域１０６（図１４〜図１７）に変換する１つの実施形態を示す。図示される実施形態において、注入された多孔質シリコン領域１２０の低温酸化（low temperature oxidation、ＬＴＯ）１４５（例えば、約４００℃）を行い、注入された多孔質シリコン領域１２０を、例えば酸化シリコン（ＳｉＯ２）などの誘電体に変換し、よって、分離領域１０６を形成する。
図１４〜図１７は、ＨＢＴ１００（図１７）を完成させるための更なるプロセスを示す。図１４は、例えば、ＲＩＥによって、スペーサ１７０（図１３）及びキャップ層１６２（図１０）を除去することを示す。図１５は、例えば、窒化シリコン（Ｓｉ３Ｎ４）などの誘電体材料の栓１９４を用いて、分離領域１０６をキャッピングすること、及びエミッタ１３６の周りにスペーサ１９６を再形成することを示す。図１６は、現在既知の又は後に開発されるいずれかのサリサイド化プロセスを用いて、シリサイド１９７を形成することを示す。図１７は、スペーサ１９６の周りに、例えば窒化シリコン（Ｓｉ３Ｎ４）の外側スペーサ１９８を形成し、よって、単結晶エミッタ１３６の周りに二重スペーサを形成する随意的な実施形態を示す。外側スペーサ１９８は、単結晶外部ベース１７２の一部１９９の上に延びる。二重スペーサ１９６、１９８は、ベース１３０、１７２への短絡なしで、エミッタ１３６へのエッチングによる第１のＢＥＯＬのランディングに役立つ。
図１８〜図２０は、単結晶外部ベース２７２（図２０）とより同一平面になるように、単結晶エミッタ２３６がリセスされる、代替的な実施形態を示す。従来より、実際のエミッタに必要なエッチングを施し、研磨するプロセスが、エミッタに対してあまりにも有害であることから、単結晶エミッタ２３６ではなく、犠牲エミッタが用いられるため、このプロセスは可能ではない。この場合、単結晶エミッタ２３６は、リセスすることを可能にする。この実施形態は、図１６に示される構造体で開始することができる。この場合、図１８に示されるように、低温酸化物２９０が堆積され、研磨され、エミッタ２３６の上部までリセスされる。図１９は、エミッタ２３６をリセスするためのシリサイドＲＩＥ２９２と、低抵抗のエミッタ２３６を確実にする再シリサイド化を示す。続いて、図２０に示されるように、低温酸化物２９０をパターン形成し、エッチングすることができるので、ビア形成開口部２９４を形成することができる。このプロセスは、単結晶外部ベース２７２及びエミッタ２３６にビア（図示せず）を形成することを可能にし、広いランディング・スペーサに対する必要性を排除する。
図２１〜図２９は、埋め込まれた多孔質シリコン領域２２０を用いる方法の種々の代替的な実施形態を示す。この場合、図２１に示されるように、基板２０２が準備され、注入領域２０４の上面２１０が基板２０２の表面２１２から離れるように、イオン注入２１６（例えば、ホウ素（Ｂ））を行うことによって、注入領域２０４が、分離領域２０６（図２５）になる場所に形成される、すなわち、注入領域２０４及び多孔質シリコン領域２２０が埋め込まれる。表面２１２は、上に単結晶シリコンを形成することができる。この場合、注入領域２０４は、基板２０２の単結晶シリコン（ドープされていない）を含む。注入領域２０４は、例えば、マスク２１３を形成し、パターン形成／エッチングを行って内部に開口部２１４を形成し、次に、イオン注入２１６を行うことによって形成することができる。
図２２は、マスク２１３（図２１）を除去し、注入領域２０４（図２１）に陽極多孔質化２１８を行って、注入された多孔質シリコン領域２２０を形成することを示す。マスクの除去は、例えば、湿式エッチングなどのいずれかの通常のレジスト剥離技術を含むことができる。陽極多孔質化２１８は、およそ１〜１０ｍＡ／ｃｍ２の低い電流密度を用いて、フッ化水素酸浴を行うことを含むことができる。この場合、陽極多孔質化２１８は、表面２１２を多孔質化するが、注入領域２０４（図２１）の範囲までは多孔質化しない。
図２３は、注入された多孔質シリコン領域２２０及び基板２０２の上に、単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベース２３０を形成することを示す。このプロセスが、ハードマスク（図示せず）のパターン形成に先行してもよい。いずれの場合も、通常のプロセスとは対照的に、単結晶ＳｉＧｅ真性ベース２３０は、注入された多孔質シリコン領域２２０の上でも、実質的に厚さが均一であり、かつ、実質的に連続している。さらに、単結晶ＳｉＧｅ真性ベース２３０は、最終的に分離領域２０６（図２５）に変換される、注入された多孔質シリコン領域２２０の上の単結晶ＳｉＧｅである。
図２４に示されるように、この段階に続いて、単結晶エミッタ２３６及び単結晶外部ベース２７２を形成するように、処理は、図５〜図１１に関してここに説明されるように進行することができる。図２４はまた、シリサイド２９７を形成するためにサリサイド化すること、及び随意的に二重スペーサ２９６、２９８を形成することも示す。図２４は、さらに、多孔質シリコン領域２２０まで開口部２４２を形成することを示す。しかしながら、図５〜図１１と対照的に、埋め込まれた（即ち、表面２１２を有する）注入された多孔質シリコン領域２２０は、更なる処理のために化学的及び構造的安定性を維持しながら、多孔質化２１９後の高温表皮形成（図３におけるような）に対する必要性を排除する。さらに、ここに説明されるように、高温表皮形成を省くことは、統合プロセスのサーマルバジェットを低減させ、選択的な除去又は酸化のために多孔度を維持するのを助ける。
図２５に示されるように、種々の実施形態のいずれかを用いて、注入された多孔質シリコン領域２２０（図２４）を分離領域２０６に変換することができる。図２５は、例えば、注入された多孔質シリコン領域２２０の低温酸化２４５を行い、注入された多孔質シリコン領域２２０を誘電体に変換することを示す。図２６〜図２７は、注入された多孔質シリコン領域２２０（図２４）を分離領域２０６（図２７）に変換する別の実施形態を示す。この場合、注入された多孔質シリコン領域２２０（図２４）は、例えば、ボイド２５０（図２６）を形成するためのコラプス・エッチングによって、開口部２４２を介して除去され、開口部２４２がシールされ、ガスのような分離領域２０６（図２７）を形成する。図２７に示されるように、例えば、窒化シリコン（Ｓｉ３Ｎ４）の栓２６０を用いて、分離領域２０６をシールすることができる。
図２８は、注入された多孔質シリコン領域２２０（図２４）を分離領域２０６に変換する別の実施形態を示す。この実施形態において、注入された多孔質シリコン領域２２０（図２４）は、例えば、ボイド２５０を形成するための図２６に示されるようなコラプス・エッチングによって、開口部２４２を介して除去される。しかしながら、この場合、ボイド２５０は、ボイド２５０内に誘電体２５２（例えば、酸化シリコン（ＳｉＯ２））を堆積させることによって不動態化され、ボイド２５０の少なくとも一部は、誘電体２５４（例えば、酸化シリコン（ＳｉＯ２））で再充填される。図２８に示されるように、不動態化誘電体２５２の栓２６０を用いて、分離領域２０６をシールすることができる。
図２６〜図２８の上述した実施形態において、短時間の浅い等方性バルク・シリコン（Ｓｉ）エッチングによって、コレクタ２３８（図２８）の側壁上にある多孔質材料の残りの望ましくない電気的効果（電荷トラッピング、キャリア散乱、再結合の増大等のような）を軽減させることができる。ＨＢＴ２００（図２７及び図２８）を完成させるために、何らかの残りの処理（即ち、バック・エンド・オブ・ライン）が、現在既知のように又は後に開発されるように進行する。さらに、図２９に示される１つの代替的な実施形態において、図２７におけるような分離領域２０６（図２６）をシールする前に、又は、図２８におけるように不動態化／再充填する前に、例えば、浅い等方性シリコン・エッチングによって、ボイド２５０（図２６）の上の基板２０２の一部２８０（図２８のみ）を単結晶真性ベース２３０の下面２８２（図２９）まで除去することができる。次に、処理は、図２６〜図２７又図２８に関して説明されるように進行する。ＨＢＴ２００（図２５及び図２７〜図２９）を完成させるために、何らかの残りの処理（即ち、バック・エンド・オブ・ライン）が、現在既知のように又は後に開発されるように行なわれる。
いずれの場合も、図１７、図２５及び図２７〜図２９に示されるように、上述の方法は、基板１０２、２０２と、単結晶エミッタ１３６、２３６と、基板１０２、２０２内のコレクタ１３８、２３８と、コレクタ１３８、２３８に隣接した少なくとも１つの分離領域１０６、２０６と、各分離領域１０６、２０６の上に延びる単結晶ＳｉＧｅ真性ベース１３０、２３０と、単結晶シリコン外部ベース１７２、２７２とを含む、ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）１００、２００をもたらす。各分離領域１０６、２０６は、上部層から分離領域１０６、２０６をシールする栓１９４、２６０を含むことができる。幾つかの実施形態において（図２７）、分離領域１０６、２０６は、ガス誘電体を含む。
ＨＢＴ１００、２００は、多数の利点を示す。例えば、ＨＢＴ１００、２００は、低減されたコレクタ・ベース容量（Ｃｃｂ）及びベース抵抗（Ｒｂ）を示し、ほとんど完全に自己整合されている。特に、注入された犠牲多孔質シリコン領域１２０、２２０を用いることにより、その後の、構築されたデバイスの下からの非常に選択的な除去が可能になり、ベースとコレクタとの間の容量が大きく低減される。さらに、ここに説明される方法は、自己整合された外部ベース１７２、２７２の堆積を可能にし、統合プロセスを容易にし、かつ、寄生容量を最小にする。単結晶シリコンの移動度は、本質的に、均一にドープされたポリシリコン又はアモルファス材料の移動度より大きい。従って、単結晶ＳｉＧｅ真性ベース１３０、２３０は、より低い抵抗を有する。単結晶ＳｉＧｅ真性ベース１３０、２３０は、連続層として形成されるので、エピタキシの定義により、従来のプロセスの不連続層と比べて、より良好なリンク及びバルク抵抗を達成することができる。単結晶ＳｉＧｅ真性ベース１３０、２３０内のゲルマニウム（Ｇｅ）は、横方向の正孔移動度をさらに増大させ、ベース抵抗の低下を助ける二軸歪みを生じさせる。
上述の方法及び構造体は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、生ウェハの形態で（即ち、多数のパッケージされていないチップを有する単一のウェハとして）、ベア・ダイとして、又はパッケージされた形態で、製造業者により流通させることができる。後者の場合、チップは、単一のチップ・パッケージ（マザーボード又は他のより高いレベルのキャリアに取り付けられたリード線を有するプラスチック製キャリアのような）、又は、マルチチップ・パッケージ（片面又は両面の相互接続部、或いは埋め込まれた相互接続部を有するセラミック・キャリアのような）の中にマウントされる。いずれにせよ、その後、チップは、他のチップ、別個の回路素子、及び／又は、（ａ）マザーボードなどの中間製品又は（ｂ）最終製品の一部として他の信号処理デバイスと共に統合される。最終製品は、玩具及び他のローエンド用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高性能コンピュータ製品に及ぶ、集積回路チップを含むいずれかの製品とすることができる。
本発明の様々な態様についての上記の説明は、例証及び説明のために示されたものである。これらは、網羅的であること、又は本発明を開示された正確な形態に制限することを意図するものではなく、明らかに、多くの変更及び変形が可能である。当業者には明白であるこうした変更及び変形は、添付の特許請求の範囲に規定される本発明の範囲内に含まれることが意図される。
１００、２００：ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）
１０２、２０２：基板
１０４：注入領域
１０６、２０６：分離領域
１１３：マスク
１１４、１５４、１９２、２４２：開口部
１２０、２２０：注入された多孔質シリコン領域
１３０、２３０：単結晶シリコン・ゲルマニウム真性ベース
１３６、２３６：単結晶エミッタ
１３８、２３８：コレクタ
１４０：ハードマスク
１５０：レジスト
１６０：単結晶シリコン
１７０、１９６、１９８：スペーサ
１７２、２７２：単結晶外部ベース
１９４、２６０：栓
２５２、２５４：誘電体
１０２、２０２：基板
１０４：注入領域
１０６、２０６：分離領域
１１３：マスク
１１４、１５４、１９２、２４２：開口部
１２０、２２０：注入された多孔質シリコン領域
１３０、２３０：単結晶シリコン・ゲルマニウム真性ベース
１３６、２３６：単結晶エミッタ
１３８、２３８：コレクタ
１４０：ハードマスク
１５０：レジスト
１６０：単結晶シリコン
１７０、１９６、１９８：スペーサ
１７２、２７２：単結晶外部ベース
１９４、２６０：栓
２５２、２５４：誘電体
Claims (11)
- ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）を形成する方法であって、
基板を準備するステップと、
前記基板内に注入領域を形成するステップと、
前記注入領域及び前記基板の上に単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベースを形成するステップと、
前記単結晶ＳｉＧｅ真性ベースの上に単結晶エミッタを形成するステップと、
前記単結晶ＳｉＧｅ真性ベースの上に自己整合された単結晶外部ベースを形成するステップと、
前記注入領域を分離領域に変換するステップと
を含む方法。 - 前記単結晶ＳｉＧｅ真性ベースは、実質的に厚さが均一であり、かつ、連続している、請求項１に記載の方法。
- 前記外部ベースを形成するステップは、前記単結晶ＳｉＧｅ真性ベース上に単結晶シリコンをエピタキシャル成長させるステップを含む、請求項１に記載の方法。
- 前記エピタキシャル成長させるステップは、前記単結晶ＳｉＧｅ真性ベースに対して選択的又は非選択的のいずれか一方である、請求項３に記載の方法。
- 前記単結晶エミッタをリセスするステップをさらに含む、請求項１に記載の方法。
- 前記単結晶エミッタは、実質的に栓の形状である、請求項１に記載の方法。
- ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）であって、
基板と、
前記基板の上の単結晶エミッタと、
前記基板内のコレクタと、
前記コレクタに隣接した少なくとも１つの分離領域と、
各分離領域の上に延びる単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベースと、
単結晶外部ベースと
を備えるＨＢＴ。 - 前記単結晶エミッタの周りの二重スペーサをさらに備える、請求項７に記載のＨＢＴ。
- 前記二重スペーサの外側スペーサは、前記単結晶外部ベースの一部の上に延びる、請求項８に記載のＨＢＴ。
- ヘテロ構造バイポーラ・トランジスタ（ＨＢＴ）を形成する方法であって、
基板を準備するステップと、
前記基板内に注入領域を形成するステップと、
前記注入領域及び前記基板の上に単結晶シリコン・ゲルマニウム（ＳｉＧｅ）真性ベースを形成するステップと、
前記単結晶ＳｉＧｅ真性ベースの上に、実質的に栓の形状を有する単結晶エミッタを形成するステップと、
前記単結晶ＳｉＧｅ真性ベースの上に、自己整合された単結晶外部ベースを形成するステップと、
前記注入領域を分離領域に変換するステップと、
前記単結晶エミッタをリセスするステップと
を含む方法。 - 前記単結晶エミッタの周りに二重エミッタを形成するステップをさらに含み、前記二重エミッタの外側スペーサは、前記単結晶外部ベースの一部の上に延びる、請求項１０に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/557692 | 2006-11-08 | ||
| US11/557,692 US7521772B2 (en) | 2006-11-08 | 2006-11-08 | Monocrystalline extrinsic base and emitter heterojunction bipolar transistor and related methods |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008124453A true JP2008124453A (ja) | 2008-05-29 |
| JP5430838B2 JP5430838B2 (ja) | 2014-03-05 |
Family
ID=39405209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007274902A Expired - Fee Related JP5430838B2 (ja) | 2006-11-08 | 2007-10-23 | 単結晶外部ベース及びエミッタを備えたヘテロ接合バイポーラ・トランジスタ及び関連する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7521772B2 (ja) |
| JP (1) | JP5430838B2 (ja) |
| CN (1) | CN100561688C (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100817403B1 (ko) * | 2006-11-20 | 2008-03-27 | 전북대학교산학협력단 | 반도체 소자 구조 및 그 제조 방법 |
| US8546850B2 (en) * | 2009-04-09 | 2013-10-01 | Georgia Gech Research Corporation | Superjunction collectors for transistors and semiconductor devices |
| US8020128B2 (en) * | 2009-06-29 | 2011-09-13 | International Business Machines Corporation | Scaling of bipolar transistors |
| CN102412281B (zh) * | 2010-09-26 | 2013-07-24 | 上海华虹Nec电子有限公司 | 锗硅异质结双极晶体管 |
| CN102456727A (zh) * | 2010-10-25 | 2012-05-16 | 上海华虹Nec电子有限公司 | 低集电极/基极电容SiGe异质结双极晶体管结构及制造方法 |
| US8492237B2 (en) * | 2011-03-08 | 2013-07-23 | International Business Machines Corporation | Methods of fabricating a bipolar junction transistor with a self-aligned emitter and base |
| CN103050517B (zh) * | 2011-10-14 | 2016-06-08 | 上海华虹宏力半导体制造有限公司 | 一种采用SiGe HBT工艺的寄生PNP器件结构及其制作方法 |
| US8603889B2 (en) * | 2012-03-30 | 2013-12-10 | International Business Machines Corporation | Integrated circuit structure having air-gap trench isolation and related design structure |
| US20130313614A1 (en) * | 2012-05-22 | 2013-11-28 | Tsinghua University | METAL SILICIDE SELF-ALIGNED SiGe HETEROJUNCTION BIPOLAR TRANSISTOR AND METHOD OF FORMING THE SAME |
| CN102723339B (zh) * | 2012-07-16 | 2015-07-01 | 西安电子科技大学 | SOI BJT应变SiGe回型沟道BiCMOS集成器件及制备方法 |
| US9093491B2 (en) * | 2012-12-05 | 2015-07-28 | International Business Machines Corporation | Bipolar junction transistors with reduced base-collector junction capacitance |
| US8810005B1 (en) | 2013-03-01 | 2014-08-19 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
| US9029229B2 (en) | 2013-05-29 | 2015-05-12 | International Business Machines Corporation | Semiconductor device and method of forming the device by forming monocrystalline semiconductor layers on a dielectric layer over isolation regions |
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| US9722057B2 (en) | 2015-06-23 | 2017-08-01 | Global Foundries Inc. | Bipolar junction transistors with a buried dielectric region in the active device region |
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| CN109755131A (zh) * | 2019-01-15 | 2019-05-14 | 上海华虹宏力半导体制造有限公司 | 锗硅hbt选择性外基区的注入方法 |
| US11695064B2 (en) | 2021-02-16 | 2023-07-04 | Globalfoundries U.S. Inc. | Bipolar junction transistors with a wraparound base layer |
| US12107124B2 (en) | 2021-12-22 | 2024-10-01 | Globalfoundries Singapore Pte. Ltd. | Bipolar transistors |
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-
2006
- 2006-11-08 US US11/557,692 patent/US7521772B2/en not_active Expired - Fee Related
-
2007
- 2007-09-26 CN CNB2007101619220A patent/CN100561688C/zh not_active Expired - Fee Related
- 2007-10-23 JP JP2007274902A patent/JP5430838B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101179024A (zh) | 2008-05-14 |
| US20080121930A1 (en) | 2008-05-29 |
| JP5430838B2 (ja) | 2014-03-05 |
| CN100561688C (zh) | 2009-11-18 |
| US7521772B2 (en) | 2009-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121116 |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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