JP2008124453A - 単結晶外部ベース及びエミッタを備えたヘテロ接合バイポーラ・トランジスタ及び関連する方法 - Google Patents

単結晶外部ベース及びエミッタを備えたヘテロ接合バイポーラ・トランジスタ及び関連する方法 Download PDF

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Abstract

【課題】 単結晶ベース及びエミッタを有するヘテロ接合バイポーラ・トランジスタ(HBT)及びこれに関連する方法を提供すること。
【解決手段】 ヘテロ構造バイポーラ・トランジスタ(HBT)及び関連する方法が開示される。一実施形態において、HBTは、基板と、基板の上の単結晶エミッタと、基板内のコレクタと、コレクタに隣接した少なくとも1つの分離領域と、各分離領域の上に延びる単結晶シリコン・ゲルマニウム(SiGe)真性ベースと、単結晶シリコン外部ベースとを含む、ヘテロ構造バイポーラ・トランジスタ(HBT)を含む。方法は、真性ベース、外部ベース及びエミッタを単結晶として形成するステップを含むことができ、外部ベース(及びエミッタ)が、多孔質シリコン上での選択的なエピタキシャル成長を用いて、自己整合された方法で形成される。その結果、幾つかのマスク・レベルを省略することができ、これを通常の処理に代わる低価格の代替物とすることができる。
【選択図】 図17

Description

本発明は、一般に、集積回路(IC)チップの製造に関し、より特定的には、単結晶ベース及びエミッタを有するヘテロ接合バイポーラ・トランジスタ(heterojunction bipolar transistor、HBT)及びこれに関連する方法に関する。
シリコン・ゲルマニウム(SiGe)ヘテロ構造バイポーラ・トランジスタ(HBT)は、集積回路(IC)チップにおいて幅広く用いられる高性能トランジスタ構造体である。しかしながら、SiGe HBTの進展は、多数の問題により妨げられている。例えば、顧客の要求と、より高い速度及び低い電力消費に向けた市場動向とに対処するため、デバイスがスケーリングされる、即ち、サイズが低減される。従って、小さいリソグラフィ印刷寸法及び極めて高い精度でマスク・レベルを整合させる能力が必要とされる。オーバーラップ容量の増大のため、わずかな不整合及びデバイス・サイズの増大でさえ性能低下をもたらし、さらにデバイスの故障を招く。さらに、極めて小さいリソグラフィのばらつきのため、現在の高性能HBT技術は、主要パラメータにおいて、より大きい統計上の広がりを示すことが予想される。これらの主要パラメータは、例えば、ベース抵抗(Rb)、しきい値周波数(Ft)、最大周波数(Fmax)等を含む。従来より、HBTの領域の全て(例えば、エミッタ、コレクタ、ベース)は、非自己整合式フォトリソグラフィ技術を用いて生成される。
これらの既知の手法は、エミッタ及びベースの不整合と非平面性、単結晶外部ベースになる不連続の単結晶真性ベース等のような問題を招く。その結果、高度な寸法のスケーリングに関連した問題のために、高性能SiGe HBTの製造がより困難になっている。上述の問題に対処し、将来のHBTのスケーリングを可能にするために、自己整合式統合スキームが望まれる。
ヘテロ構造バイポーラ・トランジスタ(HBT)及び関連する方法が開示される。一実施形態において、HBTは、基板と、基板の上の単結晶エミッタと、基板内のコレクタと、コレクタに隣接した少なくとも1つの分離領域と、各分離領域の上に延びる単結晶シリコン・ゲルマニウム(SiGe)真性ベースと、単結晶シリコン外部ベースとを含むヘテロ構造バイポーラ・トランジスタ(HBT)を含む。方法は、真性ベース、外部ベース及びエミッタを単結晶として形成するステップを含むことができ、外部ベース(及びエミッタ)が、多孔質シリコン上での選択的なエピタキシャル成長を用いて、自己整合された方法で形成される。その結果、幾つかのマスク・レベルを省略することができ、これを通常の処理に代わる低価格の代替物とすることができる。
本発明の第1の態様は、基板を準備するステップと、基板内に注入領域を形成するステップと、注入領域及び基板の上に単結晶シリコン・ゲルマニウム(SiGe)真性ベースを形成するステップと、単結晶SiGe真性ベースの上に単結晶エミッタを形成するステップと、単結晶SiGe真性ベースの上に自己整合された単結晶外部ベースを形成するステップと、注入領域を分離領域に変換するステップとを含む、ヘテロ構造バイポーラ・トランジスタ(HBT)を形成する方法を提供する。
本発明の第2の態様は、基板と、基板の上の単結晶エミッタと、基板内のコレクタと、コレクタに隣接した少なくとも1つの分離領域と、各分離領域の上に延びる単結晶シリコン・ゲルマニウム(SiGe)真性ベースと、単結晶シリコン外部ベースとを含む、ヘテロ構造バイポーラ・トランジスタ(HBT)を提供する。
本発明の第3の態様は、基板を準備するステップと、基板内に注入領域を形成するステップと、注入領域及び基板の上に単結晶シリコン・ゲルマニウム(SiGe)真性ベースを形成するステップと、単結晶SiGe真性ベースの上に、実質的に栓の形状を有する単結晶エミッタを形成するステップと、単結晶SiGe真性ベースの上に自己整合された単結晶外部ベースを形成するステップと、注入領域を分離領域に変換するステップと、単結晶エミッタをリセスするステップとを含む、ヘテロ構造バイポーラ・トランジスタ(HBT)を形成する方法を提供する。
本発明の例証となる態様は、ここに説明された問題及び/又は説明されていない他の問題を解決するように意図される。
本発明のこれらの及び他の特徴は、本発明の様々な実施形態を示す添付の図面に関連してなされる本発明の様々な態様についての以下の詳細な説明から、より容易に理解されるであろう。
本発明の図面は尺度どおりに描かれていないことに留意されたい。図面は、本発明の典型的な態様だけを示すように意図され、よって、本発明の範囲を限定するものとして考えるべきではない。図面において、同様の番号付けは図面間で同様の要素を表す。
図を参照すると、図1〜図29は、方法の、特に、ヘテロ構造バイポーラ・トランジスタ(HTB)100、200(図17、図25及び図27〜図29)を形成する方法の様々な実施形態を示す。
図1〜図17は、方法の1つの実施形態を示す。図1は、基板102を準備することを示す。基板102は、バルクの形態のシリコン及びシリコン・ゲルマニウム、半導体オン・インシュレータ(SOI)、又は仮想基板(緩和されたSiGe)を含むことができるが、これらに限定されるものではない。いずれの場合も、基板102は単結晶である。図1はまた、ここに説明されるように、最終的に分離領域106(図13)になる注入領域104(2つが示されている)を、基板102内に形成する1つの実施形態も示す。注入領域104は、上に単結晶シリコンを形成することができる上面110を含む。この場合、注入領域104は、基板102の単結晶シリコン(現時点ではドープされている)を含む。注入領域104は、例えば、マスク113を形成し、パターン形成/エッチングを行って内部に開口部114を形成し、次にイオン注入116を行うことによって形成することができる。注入されるドーパントは、例えば、ホウ素(B)を含むことができる。この実施形態において、注入領域104の上面110は、基板102の表面112と同一平面にある、即ち、イオン注入116は、浅い注入を提供して上面110を形成するのに十分な電力を用いる。
図2は、マスク113(図1)を除去し、注入領域104(図1)に陽極多孔質化118を行い、注入された多孔質シリコン領域120を形成することを示す。マスクの除去は、例えば湿式エッチングのような、いずれかの通常のレジスト剥離技術を含むことができる。陽極多孔質化118は、例えば、およそ1〜10mA/cmの低い電流密度を用いて、フッ化水素酸浴を行うことを含むことができる。
次いで、図3に示されるように、例えば、減圧水素環境において約1000〜1200℃の範囲の高温でアニール128を行うことによって、単結晶シリコン膜126内に上面110(図1)が形成される。
図4は、注入された多孔質シリコン領域120及び基板102の上に単結晶シリコン・ゲルマニウム(SiGe)真性ベース130を形成することを示す。HBT100(図17)のための領域を定めるために、このプロセスが、ハードマスク(図示せず)のパターン形成に先行してもよい。いずれの場合も、通常のプロセスと対照的に、単結晶SiGe真性ベース130は、注入された多孔質シリコン領域120の上でさえ、実質的に厚さが均一であり、かつ、実質的に連続している。さらに、単結晶SiGe真性ベース130は、最終的に分離領域106(図17)に変換される、注入された多孔質シリコン領域120の上の単結晶SiGeである。単結晶SiGe真性ベース130は、例えば、堆積、エピタキシャル成長等の、現在既知の又は後に開発されるいずれかの技術を用いて形成することができる。
図5〜図10は、単結晶SiGe真性ベース130の上に、単結晶エミッタ136(図10)を形成する1つの実施形態を示す。従来のプロセスと対照的に、このプロセスは、犠牲エミッタを必要としない。図5は、例えば、酸化シリコン(SiO)、窒化シリコン(Si)及び酸化シリコン(SiO)(ONO)層142と、より厚い酸化シリコン(SiO)ハードマスク層144とを含むハードマスク140を形成することを示す。図6は、レジスト150(図6)を堆積させ、パターン形成し、次にエッチング152を行ってONO層142まで開口部154を形成することを示す。エッチング152は、例えば、反応性イオン・エッチング又は湿式エッチングを含むことができる。図7は、レジスト150(図6)を除去し、例えば、湿式エッチング及びクリーンによって、開口部154内のONO層142を、単結晶SiGe真性ベース130まで除去することを示す。
次に、図8は、例えば、選択的なエピタキシャル成長によって、開口部154(図7)内に単結晶シリコン160を形成することを示す。単結晶シリコン160は、実質的にマッシュルーム形状に形成することができる。続いて、図9に示されるように、例えば、化学機械研磨(CMP)及びリセス処理(例えば、RIEによる)によって、単結晶シリコン160を平坦化することができる。例えば、キャッピング層(図示せず)を堆積させ、CMPにより平坦化することによって、キャップ162(例えば、窒化シリコン(Si)の)を形成することができる。図10は、エッチング166(例えば、RIE)を行いって、より厚いSiOハードマスク層144(図9)を除去し、単結晶シリコン160(図9)から形成されたエミッタ136を保護するためのスペーサ170(例えば、Si)を形成することを示す。図5〜図10は、単結晶エミッタ136を形成する1つの実施形態を示すこと、及び、他のプロセスも可能であり得ることが理解される。例えば、単結晶エミッタ136は、例えばシリコン又はSiGeのような、注入された又はイン・サイチュ(in-situ)ドープされた単結晶材料を含むことができる。
図11は、例えば、RIE又は湿式エッチングによってONO層142(図9)を除去した後、単結晶SiGe真性ベース130の上に単結晶外部ベース172を形成することを示す。しかしながら、通常の処理と対照的に、単結晶外部ベース172が形成される領域は、単結晶SiGe真性ベース130を含む。その結果、単結晶外部ベース172は、例えば、単結晶SiGe真性ベース130上に単結晶シリコンをエピタキシャル成長させることによって形成することができる。図示されるように、単結晶外部ベース172は、非選択的に又は選択的に成長させることができる。その結果、選択的エピタキシを用いて、互いに自己整合されたエミッタ136、真性ベース130及び外部ベース172を成長させることができる。しかしながら、ここに説明されるように、ベース・エミッタの組み合わせは、分離領域106(図17)まで自己整合されない。
図12に示されるように、シリサイド化及び他のバック・エンド・オブ・ライン処理の前に、例えば、パターン形成されたハードマスク及び時限式RIEを用いて、外周上に開口部192が形成される。開口部192の深さは、該開口部が注入された多孔質シリコン領域120に達する限り、比較的重要ではない。
図13は、注入された多孔質シリコン領域120(図12)を分離領域106(図14〜図17)に変換する1つの実施形態を示す。図示される実施形態において、注入された多孔質シリコン領域120の低温酸化(low temperature oxidation、LTO)145(例えば、約400℃)を行い、注入された多孔質シリコン領域120を、例えば酸化シリコン(SiO)などの誘電体に変換し、よって、分離領域106を形成する。
図14〜図17は、HBT100(図17)を完成させるための更なるプロセスを示す。図14は、例えば、RIEによって、スペーサ170(図13)及びキャップ層162(図10)を除去することを示す。図15は、例えば、窒化シリコン(Si)などの誘電体材料の栓194を用いて、分離領域106をキャッピングすること、及びエミッタ136の周りにスペーサ196を再形成することを示す。図16は、現在既知の又は後に開発されるいずれかのサリサイド化プロセスを用いて、シリサイド197を形成することを示す。図17は、スペーサ196の周りに、例えば窒化シリコン(Si)の外側スペーサ198を形成し、よって、単結晶エミッタ136の周りに二重スペーサを形成する随意的な実施形態を示す。外側スペーサ198は、単結晶外部ベース172の一部199の上に延びる。二重スペーサ196、198は、ベース130、172への短絡なしで、エミッタ136へのエッチングによる第1のBEOLのランディングに役立つ。
図18〜図20は、単結晶外部ベース272(図20)とより同一平面になるように、単結晶エミッタ236がリセスされる、代替的な実施形態を示す。従来より、実際のエミッタに必要なエッチングを施し、研磨するプロセスが、エミッタに対してあまりにも有害であることから、単結晶エミッタ236ではなく、犠牲エミッタが用いられるため、このプロセスは可能ではない。この場合、単結晶エミッタ236は、リセスすることを可能にする。この実施形態は、図16に示される構造体で開始することができる。この場合、図18に示されるように、低温酸化物290が堆積され、研磨され、エミッタ236の上部までリセスされる。図19は、エミッタ236をリセスするためのシリサイドRIE292と、低抵抗のエミッタ236を確実にする再シリサイド化を示す。続いて、図20に示されるように、低温酸化物290をパターン形成し、エッチングすることができるので、ビア形成開口部294を形成することができる。このプロセスは、単結晶外部ベース272及びエミッタ236にビア(図示せず)を形成することを可能にし、広いランディング・スペーサに対する必要性を排除する。
図21〜図29は、埋め込まれた多孔質シリコン領域220を用いる方法の種々の代替的な実施形態を示す。この場合、図21に示されるように、基板202が準備され、注入領域204の上面210が基板202の表面212から離れるように、イオン注入216(例えば、ホウ素(B))を行うことによって、注入領域204が、分離領域206(図25)になる場所に形成される、すなわち、注入領域204及び多孔質シリコン領域220が埋め込まれる。表面212は、上に単結晶シリコンを形成することができる。この場合、注入領域204は、基板202の単結晶シリコン(ドープされていない)を含む。注入領域204は、例えば、マスク213を形成し、パターン形成/エッチングを行って内部に開口部214を形成し、次に、イオン注入216を行うことによって形成することができる。
図22は、マスク213(図21)を除去し、注入領域204(図21)に陽極多孔質化218を行って、注入された多孔質シリコン領域220を形成することを示す。マスクの除去は、例えば、湿式エッチングなどのいずれかの通常のレジスト剥離技術を含むことができる。陽極多孔質化218は、およそ1〜10mA/cmの低い電流密度を用いて、フッ化水素酸浴を行うことを含むことができる。この場合、陽極多孔質化218は、表面212を多孔質化するが、注入領域204(図21)の範囲までは多孔質化しない。
図23は、注入された多孔質シリコン領域220及び基板202の上に、単結晶シリコン・ゲルマニウム(SiGe)真性ベース230を形成することを示す。このプロセスが、ハードマスク(図示せず)のパターン形成に先行してもよい。いずれの場合も、通常のプロセスとは対照的に、単結晶SiGe真性ベース230は、注入された多孔質シリコン領域220の上でも、実質的に厚さが均一であり、かつ、実質的に連続している。さらに、単結晶SiGe真性ベース230は、最終的に分離領域206(図25)に変換される、注入された多孔質シリコン領域220の上の単結晶SiGeである。
図24に示されるように、この段階に続いて、単結晶エミッタ236及び単結晶外部ベース272を形成するように、処理は、図5〜図11に関してここに説明されるように進行することができる。図24はまた、シリサイド297を形成するためにサリサイド化すること、及び随意的に二重スペーサ296、298を形成することも示す。図24は、さらに、多孔質シリコン領域220まで開口部242を形成することを示す。しかしながら、図5〜図11と対照的に、埋め込まれた(即ち、表面212を有する)注入された多孔質シリコン領域220は、更なる処理のために化学的及び構造的安定性を維持しながら、多孔質化219後の高温表皮形成(図3におけるような)に対する必要性を排除する。さらに、ここに説明されるように、高温表皮形成を省くことは、統合プロセスのサーマルバジェットを低減させ、選択的な除去又は酸化のために多孔度を維持するのを助ける。
図25に示されるように、種々の実施形態のいずれかを用いて、注入された多孔質シリコン領域220(図24)を分離領域206に変換することができる。図25は、例えば、注入された多孔質シリコン領域220の低温酸化245を行い、注入された多孔質シリコン領域220を誘電体に変換することを示す。図26〜図27は、注入された多孔質シリコン領域220(図24)を分離領域206(図27)に変換する別の実施形態を示す。この場合、注入された多孔質シリコン領域220(図24)は、例えば、ボイド250(図26)を形成するためのコラプス・エッチングによって、開口部242を介して除去され、開口部242がシールされ、ガスのような分離領域206(図27)を形成する。図27に示されるように、例えば、窒化シリコン(Si)の栓260を用いて、分離領域206をシールすることができる。
図28は、注入された多孔質シリコン領域220(図24)を分離領域206に変換する別の実施形態を示す。この実施形態において、注入された多孔質シリコン領域220(図24)は、例えば、ボイド250を形成するための図26に示されるようなコラプス・エッチングによって、開口部242を介して除去される。しかしながら、この場合、ボイド250は、ボイド250内に誘電体252(例えば、酸化シリコン(SiO))を堆積させることによって不動態化され、ボイド250の少なくとも一部は、誘電体254(例えば、酸化シリコン(SiO))で再充填される。図28に示されるように、不動態化誘電体252の栓260を用いて、分離領域206をシールすることができる。
図26〜図28の上述した実施形態において、短時間の浅い等方性バルク・シリコン(Si)エッチングによって、コレクタ238(図28)の側壁上にある多孔質材料の残りの望ましくない電気的効果(電荷トラッピング、キャリア散乱、再結合の増大等のような)を軽減させることができる。HBT200(図27及び図28)を完成させるために、何らかの残りの処理(即ち、バック・エンド・オブ・ライン)が、現在既知のように又は後に開発されるように進行する。さらに、図29に示される1つの代替的な実施形態において、図27におけるような分離領域206(図26)をシールする前に、又は、図28におけるように不動態化/再充填する前に、例えば、浅い等方性シリコン・エッチングによって、ボイド250(図26)の上の基板202の一部280(図28のみ)を単結晶真性ベース230の下面282(図29)まで除去することができる。次に、処理は、図26〜図27又図28に関して説明されるように進行する。HBT200(図25及び図27〜図29)を完成させるために、何らかの残りの処理(即ち、バック・エンド・オブ・ライン)が、現在既知のように又は後に開発されるように行なわれる。
いずれの場合も、図17、図25及び図27〜図29に示されるように、上述の方法は、基板102、202と、単結晶エミッタ136、236と、基板102、202内のコレクタ138、238と、コレクタ138、238に隣接した少なくとも1つの分離領域106、206と、各分離領域106、206の上に延びる単結晶SiGe真性ベース130、230と、単結晶シリコン外部ベース172、272とを含む、ヘテロ構造バイポーラ・トランジスタ(HBT)100、200をもたらす。各分離領域106、206は、上部層から分離領域106、206をシールする栓194、260を含むことができる。幾つかの実施形態において(図27)、分離領域106、206は、ガス誘電体を含む。
HBT100、200は、多数の利点を示す。例えば、HBT100、200は、低減されたコレクタ・ベース容量(Ccb)及びベース抵抗(R)を示し、ほとんど完全に自己整合されている。特に、注入された犠牲多孔質シリコン領域120、220を用いることにより、その後の、構築されたデバイスの下からの非常に選択的な除去が可能になり、ベースとコレクタとの間の容量が大きく低減される。さらに、ここに説明される方法は、自己整合された外部ベース172、272の堆積を可能にし、統合プロセスを容易にし、かつ、寄生容量を最小にする。単結晶シリコンの移動度は、本質的に、均一にドープされたポリシリコン又はアモルファス材料の移動度より大きい。従って、単結晶SiGe真性ベース130、230は、より低い抵抗を有する。単結晶SiGe真性ベース130、230は、連続層として形成されるので、エピタキシの定義により、従来のプロセスの不連続層と比べて、より良好なリンク及びバルク抵抗を達成することができる。単結晶SiGe真性ベース130、230内のゲルマニウム(Ge)は、横方向の正孔移動度をさらに増大させ、ベース抵抗の低下を助ける二軸歪みを生じさせる。
上述の方法及び構造体は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、生ウェハの形態で(即ち、多数のパッケージされていないチップを有する単一のウェハとして)、ベア・ダイとして、又はパッケージされた形態で、製造業者により流通させることができる。後者の場合、チップは、単一のチップ・パッケージ(マザーボード又は他のより高いレベルのキャリアに取り付けられたリード線を有するプラスチック製キャリアのような)、又は、マルチチップ・パッケージ(片面又は両面の相互接続部、或いは埋め込まれた相互接続部を有するセラミック・キャリアのような)の中にマウントされる。いずれにせよ、その後、チップは、他のチップ、別個の回路素子、及び/又は、(a)マザーボードなどの中間製品又は(b)最終製品の一部として他の信号処理デバイスと共に統合される。最終製品は、玩具及び他のローエンド用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高性能コンピュータ製品に及ぶ、集積回路チップを含むいずれかの製品とすることができる。
本発明の様々な態様についての上記の説明は、例証及び説明のために示されたものである。これらは、網羅的であること、又は本発明を開示された正確な形態に制限することを意図するものではなく、明らかに、多くの変更及び変形が可能である。当業者には明白であるこうした変更及び変形は、添付の特許請求の範囲に規定される本発明の範囲内に含まれることが意図される。
HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示す。 HBTを形成する方法の一実施形態を示し、HBTの一実施形態を示す。 方法の1つの代替的な実施形態を示す。 方法の1つの代替的な実施形態を示す。 方法の1つの代替的な実施形態を示す。 方法の別の代替的な実施形態を示す。 方法の別の代替的な実施形態を示す。 方法の別の代替的な実施形態を示す。 方法の別の代替的な実施形態を示す。 方法の別の代替的な実施形態を示す。 方法の別の代替的な実施形態を示す。 方法の別の代替的な実施形態を示す。 方法の別の代替的な実施形態を示す。 方法の別の代替的な実施形態を示す。
符号の説明
100、200:ヘテロ構造バイポーラ・トランジスタ(HBT)
102、202:基板
104:注入領域
106、206:分離領域
113:マスク
114、154、192、242:開口部
120、220:注入された多孔質シリコン領域
130、230:単結晶シリコン・ゲルマニウム真性ベース
136、236:単結晶エミッタ
138、238:コレクタ
140:ハードマスク
150:レジスト
160:単結晶シリコン
170、196、198:スペーサ
172、272:単結晶外部ベース
194、260:栓
252、254:誘電体

Claims (11)

  1. ヘテロ構造バイポーラ・トランジスタ(HBT)を形成する方法であって、
    基板を準備するステップと、
    前記基板内に注入領域を形成するステップと、
    前記注入領域及び前記基板の上に単結晶シリコン・ゲルマニウム(SiGe)真性ベースを形成するステップと、
    前記単結晶SiGe真性ベースの上に単結晶エミッタを形成するステップと、
    前記単結晶SiGe真性ベースの上に自己整合された単結晶外部ベースを形成するステップと、
    前記注入領域を分離領域に変換するステップと
    を含む方法。
  2. 前記単結晶SiGe真性ベースは、実質的に厚さが均一であり、かつ、連続している、請求項1に記載の方法。
  3. 前記外部ベースを形成するステップは、前記単結晶SiGe真性ベース上に単結晶シリコンをエピタキシャル成長させるステップを含む、請求項1に記載の方法。
  4. 前記エピタキシャル成長させるステップは、前記単結晶SiGe真性ベースに対して選択的又は非選択的のいずれか一方である、請求項3に記載の方法。
  5. 前記単結晶エミッタをリセスするステップをさらに含む、請求項1に記載の方法。
  6. 前記単結晶エミッタは、実質的に栓の形状である、請求項1に記載の方法。
  7. ヘテロ構造バイポーラ・トランジスタ(HBT)であって、
    基板と、
    前記基板の上の単結晶エミッタと、
    前記基板内のコレクタと、
    前記コレクタに隣接した少なくとも1つの分離領域と、
    各分離領域の上に延びる単結晶シリコン・ゲルマニウム(SiGe)真性ベースと、
    単結晶外部ベースと
    を備えるHBT。
  8. 前記単結晶エミッタの周りの二重スペーサをさらに備える、請求項7に記載のHBT。
  9. 前記二重スペーサの外側スペーサは、前記単結晶外部ベースの一部の上に延びる、請求項8に記載のHBT。
  10. ヘテロ構造バイポーラ・トランジスタ(HBT)を形成する方法であって、
    基板を準備するステップと、
    前記基板内に注入領域を形成するステップと、
    前記注入領域及び前記基板の上に単結晶シリコン・ゲルマニウム(SiGe)真性ベースを形成するステップと、
    前記単結晶SiGe真性ベースの上に、実質的に栓の形状を有する単結晶エミッタを形成するステップと、
    前記単結晶SiGe真性ベースの上に、自己整合された単結晶外部ベースを形成するステップと、
    前記注入領域を分離領域に変換するステップと、
    前記単結晶エミッタをリセスするステップと
    を含む方法。
  11. 前記単結晶エミッタの周りに二重エミッタを形成するステップをさらに含み、前記二重エミッタの外側スペーサは、前記単結晶外部ベースの一部の上に延びる、請求項10に記載の方法。
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