JP2008108860A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、１枚の半導体ウエハから複数の半導体装置を製造する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a plurality of semiconductor devices are manufactured from a single semiconductor wafer.
従来、半導体装置における下層配線と上層配線との接続にはタングステン（Ｗ）よりなるプラグ（タングステンプラグ）が使用されている。タングステンプラグを形成する方法について説明する。はじめに、ヴィアホール（層間接続孔）が形成された層間絶縁膜の上にチタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）を含むバリア層を形成する。次に、バリア層の上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりタングステン膜（Ｗ膜）を形成する。次に、バリア層及びタングステン膜のヴィアホールに埋め込まれた部分を残すように余分な部分（層間絶縁膜の平坦部上に存在する部分）をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去する。 Conventionally, a plug (tungsten plug) made of tungsten (W) has been used to connect a lower layer wiring and an upper layer wiring in a semiconductor device. A method for forming a tungsten plug will be described. First, a barrier layer including a titanium film (Ti film) and a titanium nitride film (TiN film) is formed on an interlayer insulating film in which via holes (interlayer connection holes) are formed. Next, a tungsten film (W film) is formed on the barrier layer by a CVD (Chemical Vapor Deposition) method. Next, an extra portion (a portion existing on the flat portion of the interlayer insulating film) is removed by a CMP (Chemical Mechanical Polishing) method so as to leave a portion buried in the barrier layer and the via hole of the tungsten film.
タングステンプラグを形成する方法においては、バリア層及びタングステン膜の層間絶縁膜の平坦部上に存在する部分をＣＭＰ法により除去する工程の終点を精度良く検出することが重要である。工程を終了するタイミングが遅過ぎる場合、研磨過多によりタングステンプラグの接続抵抗が増加する。工程を終了するタイミングが早過ぎる場合、研磨不足により隣り合うタングステンプラグどうしが短絡する。 In the method of forming the tungsten plug, it is important to accurately detect the end point of the step of removing the portion of the barrier layer and the tungsten film on the flat portion of the interlayer insulating film by the CMP method. If the timing of finishing the process is too late, the connection resistance of the tungsten plug increases due to excessive polishing. When the timing of finishing the process is too early, adjacent tungsten plugs are short-circuited due to insufficient polishing.
特許文献１は、ＣＭＰ法によりタングステン膜を除去する工程の終点を精度良く検出するために、結晶面が（１１０）面に配向した多結晶膜としてタングステン膜を形成する技術を開示している。さらに、特許文献１には、Ｉｎ−ｐｌａｎｅ型Ｘ線回折装置を用いた２θ法で測定した場合、窒化チタン膜における結晶面が（２２０）面に２°以下の半値幅となるように配向していると、タングステン膜の結晶配向性が確実に向上することが記載されている。
ところで、特許文献２は、チタン膜が（００２）配向し、その上の窒化チタン膜が（１１１）配向していると、チタン膜をアニールにより窒化するときのアニール温度を低くできることを開示している。チタンの（００２）面は比較的活性であるために窒化されやすく、且つ、窒化チタンの（１１１）面の法線方向には窒素が拡散しやすいためである。
By the way,
特許文献３は、チタン層の上に窒化チタン層を形成する場合、スパッタリングにより形成すると窒化チタン層が（１１１）配向となり、ＣＶＤにより形成すると窒化チタン層が（２００）配向となることを開示している。
本発明の目的は、ＣＭＰ法による金属膜の研磨をウエハ全体で過不足なく行うことが可能な半導体装置の製造方法を提供することである。 An object of the present invention is to provide a method for manufacturing a semiconductor device capable of polishing a metal film by a CMP method over and over the entire wafer.
以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, means for solving the problem will be described using the numbers used in (Best Mode for Carrying Out the Invention). These numbers are added to clarify the correspondence between the description of (Claims) and (Best Mode for Carrying Out the Invention). However, these numbers should not be used to interpret the technical scope of the invention described in (Claims).
本発明の半導体装置の製造方法は、窪み（５ａ、１１）が設けられた絶縁膜（５、９及び１０）の上にバリア層（６、１２）を形成する工程（Ｓ５、Ｓ１２）と、金属膜（７、１３）の第１部分（７ａ、１３ａ）が前記窪みに埋め込まれるように前記バリア層の上に前記金属膜を形成する工程（Ｓ６、Ｓ１３）と、前記第１部分を残すように前記金属膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨する工程（Ｓ７、Ｓ１４）とを具備する。前記絶縁膜は、半導体ウエハ（１）に形成されている。前記バリア層を形成する前記工程において、前記バリア層は、その配向性が前記半導体ウエハのウエハ面の全体で一様になるように形成される。 The method for manufacturing a semiconductor device according to the present invention includes a step (S5, S12) of forming a barrier layer (6, 12) on an insulating film (5, 9 and 10) provided with depressions (5a, 11), Forming the metal film on the barrier layer so that the first part (7a, 13a) of the metal film (7, 13) is embedded in the recess (S6, S13), and leaving the first part; In this manner, the metal film is polished by a CMP (Chemical Mechanical Polishing) method (S7, S14). The insulating film is formed on the semiconductor wafer (1). In the step of forming the barrier layer, the barrier layer is formed so that its orientation is uniform over the entire wafer surface of the semiconductor wafer.
したがって、バリア層の上に形成される金属膜の配向性は、ウエハ面の全体で一様になる。金属膜の結晶構造は、下地材料の表面状態の影響を受けるためである。金属膜の配向性の違いによりＣＭＰ法による研磨速度が異なるから、金属膜の配向性がウエハ面の全体で一様であるとＣＭＰ法による研磨に過不足が生じることが防がれる。ゆえに、チップ歩留まりが向上する。なお、バリア層の配向性がウエハ面の全体で一様であるとは、バリア層がウエハ面の全体で特定の配向性を主配向として有する場合と、バリア層がウエハ面の全体で主配向を実質的に有さない場合とを含む。 Therefore, the orientation of the metal film formed on the barrier layer is uniform over the entire wafer surface. This is because the crystal structure of the metal film is affected by the surface state of the base material. Since the polishing rate by the CMP method varies depending on the difference in the orientation of the metal film, if the orientation of the metal film is uniform over the entire wafer surface, it is possible to prevent the polishing by the CMP method from being excessive or insufficient. Therefore, the chip yield is improved. It should be noted that the orientation of the barrier layer is uniform over the entire wafer surface when the barrier layer has a specific orientation as the main orientation over the entire wafer surface and when the barrier layer is over the entire wafer surface. The case where it does not have substantially.
本発明の半導体装置の製造方法においては、前記バリア層が高融点金属の窒化物膜としての金属窒化物膜を含むことが好ましい。前記バリア層を形成する前記工程は、配向性が前記ウエハ面の全体で一様になるように前記金属窒化物膜を形成する工程を含む。 In the method for manufacturing a semiconductor device of the present invention, the barrier layer preferably includes a metal nitride film as a refractory metal nitride film. The step of forming the barrier layer includes a step of forming the metal nitride film so that the orientation is uniform over the entire wafer surface.
本発明の半導体装置の製造方法における前記金属窒化物膜を形成する前記工程において、前記金属窒化物膜は反応性スパッタ法により形成されることが好ましい。前記反応性スパッタ法において、前記半導体ウエハと前記高融点金属のターゲット（２４）とが互いに対向するように反応室（２１）内に配置される。アルゴンガスと窒素ガスとを含む混合ガスが、前記半導体ウエハの周辺部から中心部に向かう方向に流れるように、前記半導体ウエハと前記ターゲットとの間に導入される。前記ターゲットに直流の負電位が印加される。前記半導体ウエハに高周波電力が印加される。前記混合ガスが含む窒素ガスの比率としての窒素ガス流量比は、０％より大きく１００％より小さい範囲から所定の範囲を除いた範囲に属する。前記所定の範囲は、前記窒素ガス流量比の変化に対する前記金属窒化物膜の成膜速度の変化において履歴現象が観察される範囲である。 In the step of forming the metal nitride film in the method for manufacturing a semiconductor device of the present invention, the metal nitride film is preferably formed by a reactive sputtering method. In the reactive sputtering method, the semiconductor wafer and the refractory metal target (24) are arranged in a reaction chamber (21) so as to face each other. A mixed gas containing argon gas and nitrogen gas is introduced between the semiconductor wafer and the target so as to flow in a direction from the peripheral part to the central part of the semiconductor wafer. A negative DC potential is applied to the target. High frequency power is applied to the semiconductor wafer. The nitrogen gas flow rate ratio as a ratio of nitrogen gas contained in the mixed gas belongs to a range excluding a predetermined range from a range larger than 0% and smaller than 100%. The predetermined range is a range in which a hysteresis phenomenon is observed in a change in the deposition rate of the metal nitride film with respect to a change in the nitrogen gas flow rate ratio.
本発明の半導体装置の製造方法は、前記所定の範囲を予備実験により求める工程を具備することが好ましい。前記所定の範囲を予備実験により求める前記工程は、前記半導体ウエハとは別の半導体ウエハを、前記別の半導体ウエハと前記ターゲットとが対向するように前記反応室内に配置する工程と、アルゴンガスと窒素ガスとを含む予備実験用の混合ガスを、前記別の半導体ウエハの周辺部から中心部に向かう方向に流れるように、前記別の半導体ウエハと前記ターゲットとの間に導入する工程と、前記ターゲットに直流の負電位を印加する工程と、前記別の半導体ウエハに高周波電力を印加する工程と、前記別の半導体ウエハ上に形成される前記高融点金属の窒化物膜の成膜速度を測定する工程と、前記成膜速度に基づいて前記所定の範囲を決定する工程とを含む。前記別の半導体ウエハと前記ターゲットとの間に導入する前記工程は、前記予備実験用の混合ガスが含む窒素ガスの比率を増加させながら前記予備実験用の混合ガスを導入する工程と、前記予備実験用の混合ガスが含む窒素ガスの比率を減少させながら前記予備実験用の混合ガスを導入する工程とを含む。 The semiconductor device manufacturing method of the present invention preferably includes a step of obtaining the predetermined range by a preliminary experiment. The step of obtaining the predetermined range by a preliminary experiment includes a step of disposing a semiconductor wafer different from the semiconductor wafer in the reaction chamber so that the other semiconductor wafer and the target face each other, argon gas, Introducing a mixed gas for a preliminary experiment containing nitrogen gas between the another semiconductor wafer and the target so as to flow in a direction from a peripheral part to a center part of the other semiconductor wafer; A step of applying a negative DC potential to the target, a step of applying high-frequency power to the other semiconductor wafer, and a deposition rate of the refractory metal nitride film formed on the other semiconductor wafer are measured. And a step of determining the predetermined range based on the film formation rate. The step of introducing between the another semiconductor wafer and the target includes the step of introducing the preliminary experimental mixed gas while increasing the ratio of the nitrogen gas contained in the preliminary experimental mixed gas; Introducing the preliminary experimental mixed gas while reducing the ratio of nitrogen gas contained in the experimental mixed gas.
本発明の半導体装置の製造方法においては、前記金属窒化物膜が窒化チタン膜であり、前記金属膜がタングステン膜であることが好ましい。前記金属膜を形成する前記工程において、前記タングステン膜がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。 In the semiconductor device manufacturing method of the present invention, it is preferable that the metal nitride film is a titanium nitride film and the metal film is a tungsten film. In the step of forming the metal film, the tungsten film is formed by a CVD (Chemical Vapor Deposition) method.
本発明の半導体装置の製造方法における前記金属窒化物膜を形成する前記工程において、自己イオン化プラズマを用いたスパッタ法により前記窒化チタン膜が形成されることが好ましい。 In the step of forming the metal nitride film in the method for manufacturing a semiconductor device of the present invention, the titanium nitride film is preferably formed by a sputtering method using self-ionized plasma.
本発明の半導体装置の製造方法における前記スパッタ法において、前記半導体ウエハとチタンターゲット（２４）とが反応室内（２１）に配置され、前記半導体ウエハの基板温度が室温より高く５０℃より低くなるように制御され、アルゴンガスと窒素ガスとを含む混合ガスが前記反応室内に導入され、前記チタンターゲットに直流の負電位が印加され、前記半導体ウエハに高周波電力が印加され、前記高周波電力の周波数が４０ＭＨｚより高く２００ＭＨｚより低くなるように制御され、前記反応室内の圧力が０．５ｍＴｏｒｒより高く２ｍＴｏｒｒより低くなるように制御されることが好ましい。 In the sputtering method in the method of manufacturing a semiconductor device according to the present invention, the semiconductor wafer and the titanium target (24) are disposed in a reaction chamber (21) so that the substrate temperature of the semiconductor wafer is higher than room temperature and lower than 50 ° C. A mixed gas containing argon gas and nitrogen gas is introduced into the reaction chamber, a negative DC potential is applied to the titanium target, high frequency power is applied to the semiconductor wafer, and the frequency of the high frequency power is It is preferably controlled so as to be higher than 40 MHz and lower than 200 MHz, and controlled so that the pressure in the reaction chamber is higher than 0.5 mTorr and lower than 2 mTorr.
本発明の半導体装置の製造方法においては、前記バリア層はチタン膜を含むことが好ましい。前記バリア層を形成する前記工程は、自己イオン化プラズマを用いたスパッタ法により前記チタン膜を形成する工程を含む。前記チタン膜を形成する前記工程は、前記高融点金属の窒化物膜を形成する前記工程の前に実行される。 In the semiconductor device manufacturing method of the present invention, the barrier layer preferably includes a titanium film. The step of forming the barrier layer includes a step of forming the titanium film by a sputtering method using self-ionized plasma. The step of forming the titanium film is performed before the step of forming the refractory metal nitride film.
本発明の半導体装置の製造方法においては、前記窪みは、多層配線のヴィアホールであることが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the recess is preferably a via hole of a multilayer wiring.
本発明の半導体装置の製造方法においては、前記窪みは、配線を形成するための溝であることが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the recess is preferably a groove for forming a wiring.
本発明の半導体装置の製造方法においては、前記金属膜は銅膜であることが好ましい。 In the semiconductor device manufacturing method of the present invention, the metal film is preferably a copper film.
本発明の半導体装置の製造方法においては、前記高融点金属の窒化物膜は窒化タンタル膜であることが好ましい。 In the semiconductor device manufacturing method of the present invention, the refractory metal nitride film is preferably a tantalum nitride film.
本発明によれば、ＣＭＰ法による金属膜の研磨をウエハ全体において過不足なく行うことが可能な半導体装置の製造方法が提供される。 According to the present invention, there is provided a method for manufacturing a semiconductor device capable of performing polishing of a metal film by CMP method over and over the entire wafer.
添付図面を参照して、本発明による半導体装置の製造方法を実施するための最良の形態を以下に説明する。 The best mode for carrying out a method of manufacturing a semiconductor device according to the present invention will be described below with reference to the accompanying drawings.
はじめに、図１及び図２Ａから２Ｆを参照して、本発明の実施形態に係る半導体装置の製造方法の概要を説明する。 First, an outline of a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2A to 2F.
図１は、本発明の実施形態に係る半導体装置の製造方法を示すフロー図である。図１には、トランジスタが形成された半導体ウエハ１に多層配線を形成する工程が示されている。半導体ウエハ１は、多層配線が形成された後、パッシベーションが形成され、複数の半導体チップにダイシングされる。各々の半導体チップは、リードフレームに固定され、半導体チップの電極パッドとリードフレームの端子とが結線され、樹脂でモールドされる。その後、検査工程を経て半導体装置（半導体集積回路）が完成する。半導体装置としては、揮発性メモリ、不揮発性メモリ、及びロジック集積回路が例示される。
FIG. 1 is a flowchart showing a method for manufacturing a semiconductor device according to an embodiment of the present invention. FIG. 1 shows a process of forming a multilayer wiring on a
図２Ａから２Ｆは、本発明の実施形態に係る半導体製造装置の製造方法において、タングステンプラグ７ａを含む多層配線を形成する工程を説明するための半導体ウエハ１の断面図である。
2A to 2F are cross-sectional views of the
（工程Ｓ１）
図２Ａに示される半導体ウエハ１に下層配線層４を形成する。図２Ａに示される半導体ウエハ１は、基板２上に素子分離領域（図示されず）を形成し、トランジスタ（図示されず）を形成し、絶縁膜３を堆積し、絶縁膜３を平坦化し、絶縁膜３の上にコンタクト層（図示されず）を形成することで準備された。下層配線層４は、絶縁膜３の上に形成される。下層配線層４は、図２Ｂに示されるように、Ｔｉ膜上にＴｉＮ膜を積層したＴｉＮ／Ｔｉ膜４ａ、ＡｌＣｕ膜４ｂ及びＴｉＮ膜４ｃからなる積層構造を有している。下層配線層４の中で、ＴｉＮ／Ｔｉ膜４ａは絶縁膜３に近い側に配置され、ＴｉＮ膜４ｃは絶縁膜３に遠い側に配置され、ＡｌＣｕ膜４ｂはＴｉＮ／Ｔｉ膜４ａとＴｉＮ膜４ｃとの間に配置されている。ＴｉＮ／Ｔｉ膜４ａは、絶縁膜３により近いチタン膜（Ｔｉ膜）とその上に配置された窒化チタン膜（ＴｉＮ膜）とを含んでいる。例えば、ＴｉＮ／Ｔｉ膜４ａのチタン膜の厚さは２０ｎｍ、ＴｉＮ／Ｔｉ膜４ａの窒化チタン膜の厚さは３０ｎｍ、ＡｌＣｕ膜４ｂの厚さは３００ｎｍ、ＴｉＮ膜４ｃの厚さは５０ｎｍである。
(Process S1)
A
（工程Ｓ２）
次に、層間絶縁膜としての絶縁膜５を半導体ウエハ１に形成する。絶縁膜５は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるシリコン酸化膜（ＳｉＯ２膜）である。
(Process S2)
Next, an insulating
（工程Ｓ３）
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により絶縁膜５を平坦化する。
(Process S3)
Next, the insulating
（工程Ｓ４）
次に、絶縁膜５の窪み（凹部）としてのヴィアホール５ａを形成する。ヴィアホール５ａが形成された半導体ウエハ１が図２Ｃに示されている。ヴィアホール５ａの底には下層配線層４が露出している。ヴィアホール５ａが形成されていない絶縁膜５の部分は平坦部５ｂである。
(Process S4)
Next, a via
（工程Ｓ５）
次に、絶縁膜５の上にバリア層６を形成する。バリア層６は、反応性スパッタ法で形成される窒化チタン膜（ＴｉＮ膜）である。窒化チタン膜は、平坦部５ｂ上の部分の膜厚が５０ｎｍになるように形成される。バリア層６は、窒化チタン膜の下地としてのチタン膜（Ｔｉ膜）を含んでもよい。バリア層６は、後の工程において耐熱性が要求されるため、高融点金属の窒化物膜であることが好ましい。高融点金属とは、例えば、チタン（Ｔｉ）、タングステン（Ｔａ）及びモリブデン（Ｍｏ）である。
(Process S5)
Next, the
（工程Ｓ６）
次に、バリア層６の上にタングステン膜（Ｗ膜）７を形成する。タングステン膜７は、ＣＶＤ法により堆積される、図２Ｄはタングステン膜７が形成された半導体ウエハ１を示している。タングステン膜７は、その一部がヴィアホール５ａに埋め込まれ、他の部分が平坦部５ｂの上に配置されている。タングステン膜７は、他の部分の膜厚が４００ｎｍになるように形成される。ところで、タングステン膜７をＣＶＤ法により形成する際には、六フッ化タングステン（ＷＦ６）を含む原料ガスが用いられる。バリア層６により、ＷＦ６と下層配線層４が反応することが防がれる。また、絶縁膜５の上に直接タングステン膜７を形成した場合には絶縁膜５とタングステン膜７の密着性が問題となるが、これらの間にバリア層６が介在すると良好な密着性が得られる。
(Step S6)
Next, a tungsten film (W film) 7 is formed on the
（工程Ｓ７）
次に、タングステン膜７をＣＭＰ法により研磨し、平坦部５ｂの上に配置されている他の部分を除去する。これにより、図２Ｅに示されるように、ヴィアホール５ａに埋め込まれたタングステンプラグ７ａが形成される。
(Process S7)
Next, the
（工程Ｓ８）
次に、図２Ｆに示されるように、絶縁膜５の上に上層配線層８を形成する。上層配線層８は、タングステンプラグ７ａに接続されるように形成される。上層配線層８は、ＴｉＮ／Ｔｉ膜８ａ、ＡｌＣｕ膜８ｂ及びＴｉＮ膜８ｃからなる積層構造を有している。上層配線層８の中で、ＴｉＮ／Ｔｉ膜８ａは絶縁膜５に近い側に配置され、ＴｉＮ膜８ｃは絶縁膜５に遠い側に配置され、ＡｌＣｕ膜８ｂはＴｉＮ／Ｔｉ膜８ａとＴｉＮ膜８ｃとの間に配置されている。ＴｉＮ／Ｔｉ膜８ａは、絶縁膜５により近いチタン膜（Ｔｉ膜）とその上に配置された窒化チタン膜（ＴｉＮ膜）とを含んでいる。
(Process S8)
Next, as shown in FIG. 2F, the
次に、図３から図１２を参照して、本発明の実施形態に係る半導体装置の製造方法を詳細に説明する。 Next, with reference to FIGS. 3 to 12, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail.
図３は、バリア層６を形成する工程（工程Ｓ５）に用いられる反応性スパッタ装置２０の概略図である。反応性スパッタ装置２０は、ガス導入口２１ａ及びガス導出口２１ｂが設けられた反応室２１と、直流電源２６及び２７と、高周波電源２８と、高周波電源２８を介して接地されたサセプタ２２と、直流電源２７を介して接地されたシールド２３と、直流電源２６を介して接地されたターゲット２４と、反応室２１内に磁場を発生するマグネット２５とを備えている。反応室２１は、接地され、真空ポンプ（図示されず）により減圧自在である。サセプタ２２、シールド２３、及びターゲット２４は、反応室２１内に配置されている。ターゲット２４はチタンターゲットである。サセプタ２２は、半導体ウエハ１がターゲット２４に対向するように半導体ウエハ１を保持する。直流電源２６は、ターゲット２４に直流の負電位を印加する。すなわち、直流電源２６は、ターゲット２４の電位を接地電位よりも低くする。直流電源２７は、シールド２３に直流の負電位を印加する。すなわち、直流電源２７は、シールド２３の電位を接地電位よりも低くする。高周波電源２８は、高周波電力としてのＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）バイアスをサセプタ２２に保持された半導体ウエハ１に印加する。また、温度制御装置（図示されず）により基板２の温度が制御される。
FIG. 3 is a schematic view of the
工程Ｓ５においては、アルゴンガス（Ａｒガス）と窒素ガス（Ｎ２ガス）とを含む混合ガスをガス導入口２１ａから反応室２１内に供給する。混合ガスを半導体ウエハ１の周辺部から中心部に向かう方向に流れるように半導体ウエハ１とターゲット２４との間に導入しながら、半導体ウエハ１にＲＦバイアスを印加する。すると、反応室２１内にプラズマが発生し、半導体ウエハ１上に窒化チタン膜が形成される。プラズマは、マグネット２５が発生する磁場により一定の領域に閉じ込められる。窒化チタン膜の組成や結晶方位（配向性）のような膜質は、成膜条件によって異なる。導入された混合ガスに含まれる窒素ガスの一部はターゲット２４中のチタンと結びついて消費される。窒素ガスの濃度が減少した（Ａｒガスの比率が増加した）混合ガスは、半導体ウエハ１とターゲット２４との間を半導体ウエハ１の中心部から周辺部に向かう方向に拡散し、ガス導出口２１ｂから排出される。したがって、半導体ウエハ１とターゲット２４との間には、半導体ウエハ１の周辺部に対応する領域で高く中心部に対応する領域で低い窒素ガス分圧の同心円状の分布が生じる。この窒素ガス分圧の分布は、ガス導入口２１ａから導入される混合ガスの総流量が小さいほど、また、半導体ウエハ１の直径Ｄが大きいほど顕著になる。半導体ウエハ１の直径Ｄが１２インチ（３００ｍｍ）以上の場合、窒素ガス分圧の分布は特に顕著になる。
In step S5, a mixed gas containing argon gas (Ar gas) and nitrogen gas (N 2 gas) is supplied into the
図４は、本発明の実施形態に係る半導体装置の製造方法における窒化チタン膜の成膜条件としての第１条件及び第３条件を示している。第２条件は、第１条件と比較するための成膜条件である。各条件について、成膜する窒化チタン膜の膜厚（膜厚）、成膜に要する時間（時間）、高周波電源２８が印加するＲＦバイアスのパワー（パワー）、混合ガスの総流量中の窒素ガスの流量の比率（Ｎ２流量比）、混合ガス中のアルゴンガスの流量（Ａｒ流量）、混合ガス中の窒素ガスの流量（Ｎ２流量）、半導体ウエハ１とターゲット２４との間隔Ｈ（Ｈ）、及び半導体ウエハ１の直径Ｄ（Ｄ）が設定されている。
FIG. 4 shows the first condition and the third condition as the conditions for forming the titanium nitride film in the method for manufacturing a semiconductor device according to the embodiment of the present invention. The second condition is a film forming condition for comparison with the first condition. For each condition, the film thickness (film thickness) of the titanium nitride film to be formed, the time (time) required for film formation, the RF bias power (power) applied by the high-
はじめに、第２条件でバリア層６としての窒化チタン膜を成膜した場合について説明する。第２条件においては、膜厚は５０ｎｍ、時間は３９ｓｅｃ、パワーは１２ｋＷ、Ｎ２流量比は８０．０％、Ａｒ流量は２４ｓｃｃｍ、Ｎ２流量は９６ｓｃｃｍ、間隔Ｈは８６ｍｍ、直径Ｄは３００ｍｍである。
First, a case where a titanium nitride film as the
図５Ａは、第２条件で成膜された窒化チタン膜のＸ線回折スペクトルを半導体ウエハ１の中心部で測定した結果を示すグラフである。図５Ｂは、第２条件で成膜された窒化チタン膜のＸ線回折スペクトルを半導体ウエハ１の周辺部で測定した結果を示すグラフである。ここで、窒化チタン膜は、チタンターゲットを用いた反応性ＤＣマグネトロンスパッタ法で形成された。図５Ａ及び５Ｂにおいて、縦軸はＸ線回折強度、横軸はＸ線回折角２θである。半導体ウエハ１の中心部においては、図５Ａに示されるように、２θが約３６．５度のところにＴｉＮ（１１１）の配向性を示すピークが観察され、２θが約４２．５度のところにＴｉＮ（２００）の配向性を示すピークが観察された。半導体ウエハ１の中心部においては、ＴｉＮ（１１１）の配向性を示すピークにおけるＸ線回折強度は３８ｃｏｕｎｔ／ｓ、ＴｉＮ（２００）の配向性を示すピークにおけるＸ線回折強度は８２ｃｏｕｎｔ／ｓであった。半導体ウエハ１の周辺部においては、図５Ｂに示されるよに、ＴｉＮ（１１１）の配向性を示すピークは検出されず、２θが約４２．５度のところにＴｉＮ（２００）の配向性を示すピークが観察された。半導体ウエハ１の周辺部においては、ＴｉＮ（２００）の配向性を示すピークにおけるＸ線回折強度は１４０ｃｏｕｎｔ／ｓであった。すなわち、第２条件で成膜された窒化チタン膜は、半導体ウエハ１の中心部においてはＴｉＮ（１１１）の配向性とＴｉＮ（２００）の配向性とを有していたが、半導体ウエハ１の周辺部においてはＴｉＮ（１１１）の配向性を有さず、ＴｉＮ（２００）の配向性をより強く有していた。
FIG. 5A is a graph showing the results of measuring the X-ray diffraction spectrum of the titanium nitride film formed under the second condition at the center of the
図６Ａは、第２条件で成膜した窒化チタン膜の上に重ねて形成したタングステン膜７のＸ線回折スペクトルを半導体ウエハ１の中心部で測定した結果を示すグラフである。図６Ｂは、第２条件で成膜した窒化チタン膜の上に重ねて形成したタングステン膜７のＸ線回折スペクトルを半導体ウエハ１の周辺部で測定した結果を示すグラフである。ここで、タングステン膜７はＣＶＤ法で堆積された。図６Ａ及び６Ｂにおいて、縦軸はＸ線回折強度、横軸はＸ線回折角２θである。タングステン膜７においては、図６Ａ及び６Ｂに示されるように、２θが約４０度のところにＷ（１１０）の配向性を示すピークが観察され、２θが約５８．５度のところにＷ（２００）の配向性を示すピークが観察された。半導体ウエハ１の中心部においては、図６Ａに示されるように、Ｗ（１１０）の配向性を示すピークにおけるＸ線回折強度が３１６９ｃｏｕｎｔ／ｓであったのに対し、Ｗ（２００）の配向性を示すピークにおけるＸ線回折強度は５９２ｃｏｕｎｔ／ｓと僅かであった。半導体ウエハ１の周辺部においては、図６Ｂに示されるように、Ｗ（１１０）の配向性を示すピークにおけるＸ線回折強度は１５１８ｃｏｕｎｔ／ｓ、Ｗ（２００）の配向性を示すピークにおけるＸ線回折強度は４４６１ｃｏｕｎｔ／ｓであった。すなわち、半導体ウエハ１の中心部においてはＷ（１１０）の配向性が主配向であったのに対し、半導体ウエハ１の周辺部においてはＷ（１１０）の配向性が弱くＷ（２００）の配向性が強かった。
FIG. 6A is a graph showing the result of measuring the X-ray diffraction spectrum of the
図７は、第２条件で窒化チタン膜を成膜し、その上にタングステン膜７を成膜し、タングステン膜７にＣＭＰを行った場合の半導体ウエハ１の上面図である。ここで、ＣＭＰは、半導体ウエハ１の中心部のタングステン膜７がジャストポリッシュされたところで終了した。ＣＭＰに要した時間は５０秒であった。半導体ウエハ１全体に同じＣＭＰ処理を施したにも関わらず、ウエハの周辺部でタングステン膜７の膜残りが発生した。これは、同一のＣＭＰの処理条件におけるタングステン膜７の研磨速度がＷ（１１０）の配向性を有する部分とＷ（２００）の配向性を有する部分とで異なるためである。この処理条件におけるタングステン膜７の研磨速度は、Ｗ（２００）の配向性を有する部分では２００ｍｍ／ｍｉｎ、Ｗ（１１０）の配向性を有する部分ではその２．５倍程度であった。したがって、タングステン膜７の配向性を半導体ウエハ１のウエハ面内において揃えることが均一な研磨速度を達成する上で重要である。すなわち、タングステン膜７の配向性を半導体ウエハ１のウエハ面内において一様にすることが重要である。
FIG. 7 is a top view of the
なお、半導体ウエハ１の周辺部のタングステン膜７を除去するためにＣＭＰの処理時間を長く設定することは以下の理由から好ましくない。ＣＭＰの処理時間を長く設定すると、半導体ウエハ１の中心部においては絶縁膜５が研磨されて薄くなり、ヴィアホール５ａの周囲で凹み（ディッシング）が大きくなる。その結果、下層配線層４と上層配線層８との間の寄生容量が増加し、下層配線層４及び上層配線層８を含む電気回路のＲＣ時定数（Ｒｅｓｉｓｔｉｖｅ−Ｃａｐａｃｉｔｉｖｅ ｔｉｍｅ ｃｏｎｓｔａｎｔ）が増加して信号伝播が遅延する。また、ディッシングにより半導体ウエハ１の被処理面（ウエハ面）に凹凸が形成されるため、露光プロセスにおける解像不良や、その後の加工プロセスにおける加工不良等の問題が生じる。
Note that it is not preferable to set the CMP processing time long in order to remove the
次に、第１条件でバリア層６としての窒化チタン膜を成膜した場合について説明する。第１条件においては、膜厚は５０ｎｍ、時間は２８ｓｅｃ、パワーは１１ｋＷ、Ｎ２流量比は７３．５％、Ａｒ流量は１８ｓｃｃｍ、Ｎ２流量は５０ｓｃｃｍ、間隔Ｈは５６ｍｍ、直径Ｄは３００ｍｍである。第１条件におけるＮ２流量比は、第２条件におけるＮ２流量比よりも小さい。第１条件で成膜すると、ストイキオメトリーよりもややチタンリッチな組成の窒化チタン膜が成膜される。
Next, a case where a titanium nitride film as the
図８Ａは、第１条件で成膜された窒化チタン膜のＸ線回折スペクトルを半導体ウエハ１の中心部で測定した結果を示すグラフである。図８Ｂは、第１条件で成膜された窒化チタン膜のＸ線回折スペクトルを半導体ウエハ１の周辺部で測定した結果を示すグラフである。ここで、窒化チタン膜は、チタンターゲットを用いた反応性ＤＣマグネトロンスパッタ法で形成された。図８Ａ及び８Ｂにおいて、縦軸はＸ線回折強度、横軸はＸ線回折角２θである。図８Ａ及び８Ｂに示されるように、２θが約３６．５度のところにＴｉＮ（１１１）の配向性を示すピークが観察され、２θが約４２．５度のところにＴｉＮ（２００）の配向性を示すピークが観察された。半導体ウエハ１の中心部においては、図８Ａに示されるように、ＴｉＮ（１１１）の配向性を示すピークにおけるＸ線回折強度は９３ｃｏｕｎｔ／ｓ、ＴｉＮ（２００）の配向性を示すピークにおけるＸ線回折強度は２５ｃｏｕｎｔ／ｓであった。半導体ウエハ１の周辺部においては、図８Ｂに示されるように、ＴｉＮ（１１１）の配向性を示すピークにおけるＸ線回折強度は４９ｃｏｕｎｔ／ｓ、ＴｉＮ（２００）の配向性を示すピークにおけるＸ線回折強度は６９ｃｏｕｎｔ／ｓであった。すなわち、第１条件で成膜された窒化チタン膜は、半導体ウエハ１の中心部と周辺部の両方においてＴｉＮ（１１１）の配向性を有していた。
FIG. 8A is a graph showing the result of measuring the X-ray diffraction spectrum of the titanium nitride film formed under the first condition at the center of the
図９Ａは、第１条件で成膜した窒化チタン膜の上に重ねて形成したタングステン膜７のＸ線回折スペクトルを半導体ウエハ１の中心部で測定した結果を示すグラフである。図９Ｂは、第１条件で成膜した窒化チタン膜の上に重ねて形成したタングステン膜７のＸ線回折スペクトルを半導体ウエハ１の周辺部で測定した結果を示すグラフである。ここで、タングステン膜７はＣＶＤ法で堆積された。図９Ａ及び９Ｂにおいて、縦軸はＸ線回折強度、横軸はＸ線回折角２θである。タングステン膜７においては、図９Ａ及び９Ｂに示されるように、２θが約４０度のところにＷ（１１０）の配向性を示すピークが観察され、２θが約５８．５度のところにＷ（２００）の配向性を示すピークが観察された。半導体ウエハ１の中心部においては、図９Ａに示されるように、Ｗ（１１０）の配向性を示すピークにおけるＸ線回折強度が６４０９ｃｏｕｎｔ／ｓ、Ｗ（２００）の配向性を示すピークにおけるＸ線回折強度は３２１ｃｏｕｎｔ／ｓであった。半導体ウエハ１の周辺部においては、図９Ｂに示されるように、Ｗ（１１０）の配向性を示すピークにおけるＸ線回折強度は３１２３ｃｏｕｎｔ／ｓ、Ｗ（２００）の配向性を示すピークにおけるＸ線回折強度は４０９ｃｏｕｎｔ／ｓであった。すなわち、半導体ウエハ１の中心部と周辺部との両方において、Ｗ（１１０）の配向性が主配向であった。
FIG. 9A is a graph showing the result of measuring the X-ray diffraction spectrum of the
図１０は、第１条件で窒化チタン膜を成膜し、その上にタングステン膜７を成膜し、タングステン膜７にＣＭＰを行った場合の半導体ウエハ１の上面図である。ここで、ＣＭＰは、半導体ウエハ１の中心部のタングステン膜７がジャストポリッシュされたところで終了した。図１０に示されるように、タングステン膜７の膜残りは発生せず、半導体ウエハ１のウエハ面全体において絶縁膜５又はバリア層６が露出した。
FIG. 10 is a top view of the
次に、バリア層６としての窒化チタン膜を成膜する第３条件について説明する。第３条件においては、膜厚は５０ｎｍ、時間は３６ｓｅｃ、パワーは１２ｋＷ、Ｎ２流量比は７０．０％、Ａｒ流量は６０ｓｃｃｍ、Ｎ２流量は１４０ｓｃｃｍ、間隔Ｈは５５ｍｍ、直径Ｄは３００ｍｍである。第３条件における混合ガスの総流量（Ａｒ流量とＮ２流量とを合わせた流量）は、第１条件における混合ガスの総流量よりも大きい。混合ガスの総流量が大きいと半導体ウエハ１とターゲット２４との間に生じる窒素ガス分圧の分布が緩和されるから、第３条件で成膜される窒化チタン膜は第１条件で成膜される窒化チタン膜よりも配向性が一様になる。
Next, the third condition for forming a titanium nitride film as the
一般的には、工程Ｓ５における窒化チタン膜の成膜条件を以下のようにして設定することができる。工程Ｓ５における窒化チタン膜の成膜条件を設定する方法について、図１１を参照して説明する。図１１において、縦軸は窒化チタン膜の成膜速度、横軸はＮ２流量比である。反応性スパッタ装置２０を用いて窒化チタン膜を成膜する際に、混合ガスの総流量及びＲＦバイアスを一定に保ちながら、Ｎ２流量比を変化させながら窒化チタン膜の成膜速度を測定すると曲線３１及び３２が観察される。曲線３１は、Ｎ２流量比が増加しているときの成膜速度の変化を示す。曲線３２は、Ｎ２流量比が減少しているときの成膜速度の変化を示す。Ｎ２流量比が０％より大きくＰ％より小さい範囲では、曲線３１及び曲線３２は互いに一致している。Ｎ２流量比が０％より大きくＰ％より小さい範囲をメタリックモードの範囲という。Ｎ２流量比がＰ％と等しいか大きく、且つ、Ｑ％より小さいか等しい範囲では、曲線３１及び曲線３２は互いに一致しないでヒステリシスループを形成している。ここで、０＜Ｐ＜Ｑ＜１００である。Ｎ２流量比がＰ％と等しいか大きく、且つ、Ｑ％より小さいか等しい範囲を遷移モードの範囲という。Ｎ２流量比がＱ％より大きく１００％より小さい範囲では、曲線３１及び曲線３２は互いに一致している。Ｎ２流量比がＱ％より大きく１００％より小さい範囲をナイトライドモードの範囲という。
In general, the conditions for forming the titanium nitride film in step S5 can be set as follows. A method for setting the film forming conditions of the titanium nitride film in step S5 will be described with reference to FIG. In FIG. 11, the vertical axis represents the deposition rate of the titanium nitride film, and the horizontal axis represents the N 2 flow rate ratio. When the titanium nitride film is formed using the
ところで、Ｎ２流量比が大きいほど、ターゲット２４の表面が窒化されて窒化チタン（ＴｉＮ）が形成される。ターゲット２４の表面が窒化されるとターゲット２４のスパッタ率Ｓが低下し、半導体ウエハ１に堆積する窒化チタン膜の成膜速度が低下する。ここでスパッタ率Ｓは、ターゲット２４に入射した粒子（イオン）の数をｎｉとし、粒子によりスパッタされたターゲット２４の原子（または分子）の数をｎｓとした場合、Ｓ＝ｎｓ／ｎｉで定義される。したがって、遷移モードの範囲においては、ターゲット２４の表面状態の影響により曲線３１と曲線３２とが一致しない履歴現象が観察される。遷移モードの範囲となる成膜条件で半導体ウエハ１に窒化チタン膜を形成すると、ターゲット２４の周辺部で窒化が強く中心部で窒化が弱いため、窒化チタン膜の膜質がウエハ面全体で一様になりにくい。より具体的には、半導体ウエハ１の中心部と周辺部とで窒化チタン膜の配向性が異なり易い。半導体ウエハ１の直径が大きいと、半導体ウエハ１の中心部と周辺部とで窒化チタン膜の膜質が顕著に異なり易い。
By the way, the larger the N 2 flow rate ratio, the more the surface of the
ナイトライドモードの範囲となる成膜条件で半導体ウエハ１に窒化チタン膜を形成すると、窒化チタン膜はストイキオメトリーに近い組成となる。一方、メタリックモードの範囲となる成膜条件で半導体ウエハ１に窒化チタン膜を形成すると、窒化チタン膜はチタンリッチな組成となる。窒化チタン膜の下地である絶縁膜６がアモルファスのシリコン酸化膜（ＳｉＯ２膜）の場合、ナイトライドモードの範囲となる成膜条件で成膜するとウエハ面全体でＴｉＮ（２００）が主配向となりやすく、メタリックモードの範囲となる成膜条件で成膜するとウエハ面全体で組成がチタンリッチとなり且つ主配向がＴｉＮ（１１１）となりやすい。したがって、予備実験により図１１に示されるデータを得ておいて、Ｎ２流量比が０％より大きく１００％より小さい範囲から遷移モードの範囲を除いた範囲（メタリックモードの範囲又はナイトライドモードの範囲）となる成膜条件で窒化チタン膜を成膜すればよい。ウエハ面の全体で配向が一様な窒化チタン膜を形成するためには、導入される混合ガスの総流量、スパッタ圧力（反応室１内の圧力）、及び基板温度（基板２の温度）を、ターゲット２４全体が一様に窒化された状態に保たれるように制御することが好ましい。このように、ウエハ面の全体で主配向が一様になるように窒化チタン膜を形成し、その上にＣＶＤ法でタングステン膜７を形成すると、タングステン膜７のＣＭＰによる研磨速度がウエハ面の全体で一様になる。ゆえに、タングステン膜７の膜残りが防がれる。
When a titanium nitride film is formed on the
バリア層６としての窒化チタン膜をウエハ面の全体で主配向が実質的に認められないように形成することでタングステン膜７の膜残りを防ぐことも可能である。主配向が実質的に認められないとは、主配向が認められないか、または極めて弱い主配向しか認められないことを意味する。
It is also possible to prevent the remaining film of the
バリア層６としての窒化チタン膜をウエハ面の全体で主配向が実質的に認められないように形成する方法として、高イオン化スパッタ法を用いた場合について説明する。高イオン化スパッタ法は、プラズマを用いる反応性スパッタ法である。高イオン化スパッタ法では、反応室内の圧力を低く制御し、イオン化率が高い条件で成膜する。高イオン化スパッタ法では、反応性スパッタ装置２０を用い、反応室２１内の圧力が０．５ｍＴｏｒｒより高く２ｍＴｏｒｒより低い圧力になるように制御し、半導体ウエハ１の基板温度が室温より高く５０℃より低くなるように制御し、マグネット２５によりターゲット２４の表面近くに強い磁場を形成し、ＲＦバイアスの周波数を４０ＭＨｚより高く２００ＭＨｚより低くなるように制御し、イオン化率を高めて窒化チタン膜を半導体ウエハ１に成膜する。周波数を２００ＭＨｚより高くすることも可能であるが、その場合には反射波を抑えるためにインピーダンスのマッチングを調整することが重要となる。図１２Ａ及び１２Ｂは、反応室２１内の圧力が２ｍＴｏｒｒをやや下回る低い圧力となるように制御し、半導体ウエハ１の基板温度が室温程度になるように制御した高イオン化スパッタ法により成膜した窒化チタン膜のＸ線回折スペクトルのグラフを示している。図１２Ａは、半導体ウエハ１の中心部で測定した結果を示している。図１２Ｂは、半導体ウエハ１の周辺部で測定した結果を示している。図１２Ａ及び１２Ｂにおいて、縦軸はＸ線回折強度、横軸はＸ線回折角２θである。ＴｉＮ（１１１）の配向性及びＴｉＮ（２００）の配向性に対応するＸ線回折角２θが、矢印で示されている。ウエハの中央部及び周辺部の両方において、特定の配向性は認められなかった。
As a method for forming the titanium nitride film as the
このように形成された窒化チタン膜の上にＣＶＤ法でタングステン膜７を形成すると、体心立方格子が最密構造であるタングステン膜７はウエハ面全体で弱いＷ（１１０）の配向性を有するように形成された。この場合も、タングステン膜７に対してＣＭＰを行うと、第１条件で窒化チタン膜を成膜した場合と同様にタングステン膜７の膜残りは発生しなかった。
When the
高イオン化スパッタ法には、自己イオン化スパッタ法が含まれる。ヴィアホール５ａにおいてバリア層６のカバレジ（被覆率）を適切にすることが可能であれば、通常のマグネトロンスパッタ法、ターゲットと基板との間隔を大きくして低圧で成膜する高指向性スパッタ法、コリメータを使用するスパッタ法、フラックスの指向性を電界で制御するスパッタ法を用いてもよい。
High ionization sputtering includes self-ionization sputtering. If the coverage (coverage) of the
これまで述べたように、ウエハ面の全体で膜質（配向性）が一様になるように窒化チタン膜をバリア層６として形成し、その上にタングステン膜７を形成することでウエハ面の全体でタングステン膜７の膜質（配向性）が一様になる。タングステン膜７の結晶構造は、下地材料の表面状態の影響を受けるためである。したがって、タングステン膜７に対してＣＭＰを行うと、半導体ウエハ１の中心部と周辺部とにおいて同じ研磨速度でタングステン膜７が除去される。研磨不足によるタングステン膜７の膜残り、及び過剰研磨によるヴィアホール５ａの周囲におけるディッシングの問題が解決される。ゆえに、チップ歩留まりが向上する。
As described above, the titanium nitride film is formed as the
窒化チタン膜は、ＣＶＤ法により形成することも可能である。ＣＶＤ法では原料ガスに由来する残留不純物の処理に注意を払う必要がある。チタンの有機物を含む原料ガスを用いると残留不純物としてカーボンが残るので、その後にプラズマ処理や加熱処理が必要である。チタンの塩化物を含む原料ガスを用いると塩素が窒化チタン膜の中に残留するので、その後に水素ガスを含む雰囲気中でのプラズマ処理が必要である。これらの処理を適切に行うことにより、ＣＶＤ法をバリア層６の形成方法として適用できる。
The titanium nitride film can also be formed by a CVD method. In the CVD method, it is necessary to pay attention to the treatment of residual impurities derived from the source gas. When a source gas containing an organic material of titanium is used, carbon remains as a residual impurity, and plasma treatment or heat treatment is necessary thereafter. When a raw material gas containing titanium chloride is used, chlorine remains in the titanium nitride film, and plasma treatment in an atmosphere containing hydrogen gas is required thereafter. By performing these treatments appropriately, the CVD method can be applied as a method for forming the
次に、図１３及び図１４を参照して、本発明の実施形態に係る半導体装置の製造方法の変形例について説明する。 Next, with reference to FIG. 13 and FIG. 14, a modification of the method for manufacturing a semiconductor device according to the embodiment of the present invention will be described.
図１３は、本発明の実施形態に係る半導体製造装置の製造方法の変形例を示すフロー図である。図１３に示された工程Ｓ９から工程Ｓ１４は、図１に示された工程Ｓ８のかわりに実行される。工程Ｓ９から工程Ｓ１４は、上層配線層８のかわりに上層配線層１３ａを形成する工程である。上層配線層１３ａは、ダマシン法により形成される銅配線である。
FIG. 13 is a flowchart showing a modification of the manufacturing method of the semiconductor manufacturing apparatus according to the embodiment of the present invention. Steps S9 to S14 shown in FIG. 13 are executed instead of step S8 shown in FIG. Steps S <b> 9 to S <b> 14 are steps for forming the
図１４Ａから１４Ｄは、本発明の実施形態に係る半導体製造装置の製造方法の変形例において、上層配線層１３ａを形成する工程を説明するための半導体ウエハの断面図である。
14A to 14D are cross-sectional views of a semiconductor wafer for explaining a process of forming an
（工程Ｓ９）
図２Ｅに示された半導体ウエハ１に絶縁膜９を形成する。絶縁膜９は、シリコン酸化膜であり、タングステンプラグ７ａを覆うように絶縁膜５の上に形成される。
(Process S9)
An insulating
（工程Ｓ１０）
次に、絶縁膜９の上にシリコン窒化膜（ＳｉＮ膜）１０を形成する。
(Step S10)
Next, a silicon nitride film (SiN film) 10 is formed on the insulating
（工程Ｓ１１）
次に、絶縁膜９及びＳｉＮ膜１０の窪み（凹部）としての配線溝１１を形成する。絶縁膜９及びＳｉＮ膜１０に配線溝１１が形成された半導体ウエハ１が図１４Ａに示されている。配線溝１１の底にはタングステンプラグ７ａが露出している。配線溝１１が形成されていないＳｉＮ膜１０の部分は平坦部１０ｂである。
(Process S11)
Next, a
（工程Ｓ１２）
次に、図１４Ｂに示されるように、ＳｉＮ膜１０の上にバリア層１２を形成する。バリア層１２は、反応性スパッタ法で形成される窒化タンタル膜（ＴａＮ膜）である。バリア層１２は、上述の窒化チタン膜を形成する方法と同様の方法により、配向性がウエハ面の全体で一様になるように形成される。この場合、タンタル（Ｔａ）のターゲット２４が用いられる。
(Process S12)
Next, as shown in FIG. 14B, the
（工程Ｓ１３）
次に、図１４Ｃに示されるように、バリア層１２の上に銅膜１３を形成する。銅膜１３は、メッキ法又はスパッタ法により形成される。銅膜１３は、その一部が配線溝１１に埋め込まれ、他の部分が平坦部１０ｂの上に配置されている。銅膜１３は、その結晶構造が下地であるバリア層１２の状態の影響を受けるため、配向性がウエハ面の全体で一様になるように形成される。
(Process S13)
Next, as shown in FIG. 14C, a
（工程Ｓ１４）
次に、銅膜１３をＣＭＰ法により研磨し、平坦部１０ｂの上に配置されている他の部分を除去する。これにより、図１４Ｄに示されるように、配線溝１１に埋め込まれた上層配線層１３ａが形成される。上層配線層１３ａは、タングステンプラグ７ａと接続されている。このとき、銅膜１３の配向性がウエハ面の全体で一様であるため、半導体ウエハ１の中心部と周辺部とにおいて同じ研磨速度で銅膜１３が除去される。したがって、研磨不足による銅膜１３の膜残り、及び過剰研磨による配線溝１１の周囲におけるディッシングの問題が解決される。ゆえに、チップ歩留まりが向上する。
(Step S14)
Next, the
タングステンプラグ７ａ及び上層配線層１３ａをデュアルダマシン法により形成してもよい。
The
１…半導体ウエハ
２…基板
３、５、９…絶縁膜
４…下層配線層
４ａ…ＴｉＮ／Ｔｉ膜
４ｂ…ＡｌＣｕ膜
４ｃ…ＴｉＮ膜
５ａ…ヴィアホール
５ｂ…平坦部
６、１２…バリア層
７…タングステン膜
７ａ…タングステンプラグ
８…上層配線層
８ａ…ＴｉＮ／Ｔｉ膜
８ｂ…ＡｌＣｕ膜
８ｃ…ＴｉＮ膜
１０…ＳｉＮ膜
１０ｂ…平坦部
１１…配線溝
１３…銅膜
１３ａ…上層配線層
２０…反応性スパッタ装置
２１…反応室
２１ａ…ガス導入口
２１ｂ…ガス導出口
２２…サセプタ
２３…シールド
２４…ターゲット
２５…マグネット
２６、２７…直流電源
２８…高周波電源
３１、３２…曲線
DESCRIPTION OF
Claims (12)
金属膜の第１部分が前記窪みに埋め込まれるように前記バリア層の上に前記金属膜を形成する工程と、
前記第１部分を残すように前記金属膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨する工程と
を具備し、
前記絶縁膜は、半導体ウエハに形成され、
前記バリア層を形成する前記工程において、前記バリア層は、その配向性が前記半導体ウエハのウエハ面の全体で一様になるように形成される
半導体装置の製造方法。 Forming a barrier layer on the insulating film provided with the depression;
Forming the metal film on the barrier layer such that a first portion of the metal film is embedded in the depression;
Polishing the metal film by a CMP (Chemical Mechanical Polishing) method so as to leave the first portion,
The insulating film is formed on a semiconductor wafer;
In the step of forming the barrier layer, the barrier layer is formed so that the orientation thereof is uniform over the entire wafer surface of the semiconductor wafer.
前記バリア層を形成する前記工程は、配向性が前記ウエハ面の全体で一様になるように前記金属窒化物膜を形成する工程を含む
請求項１に記載の半導体装置の製造方法。 The barrier layer includes a metal nitride film as a refractory metal nitride film,
The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the barrier layer includes a step of forming the metal nitride film so that orientation is uniform over the entire wafer surface.
前記反応性スパッタ法において、
前記半導体ウエハと前記高融点金属のターゲットとが互いに対向するように反応室内に配置され、
アルゴンガスと窒素ガスとを含む混合ガスが、前記半導体ウエハの周辺部から中心部に向かう方向に流れるように、前記半導体ウエハと前記ターゲットとの間に導入され、
前記ターゲットに直流の負電位が印加され、
前記半導体ウエハに高周波電力が印加され、
前記混合ガスが含む窒素ガスの比率としての窒素ガス流量比は、０％より大きく１００％より小さい範囲から所定の範囲を除いた範囲に属し、
前記所定の範囲は、前記窒素ガス流量比の変化に対する前記金属窒化物膜の成膜速度の変化において履歴現象が観察される範囲である
請求項２に記載の半導体装置の製造方法。 In the step of forming the metal nitride film, the metal nitride film is formed by reactive sputtering,
In the reactive sputtering method,
The semiconductor wafer and the refractory metal target are disposed in a reaction chamber so as to face each other,
A mixed gas containing argon gas and nitrogen gas is introduced between the semiconductor wafer and the target so as to flow in a direction from the peripheral part to the central part of the semiconductor wafer,
A negative DC potential is applied to the target,
High frequency power is applied to the semiconductor wafer,
The nitrogen gas flow rate ratio as a ratio of nitrogen gas contained in the mixed gas belongs to a range excluding a predetermined range from a range larger than 0% and smaller than 100%,
The method for manufacturing a semiconductor device according to claim 2, wherein the predetermined range is a range in which a hysteresis phenomenon is observed in a change in the deposition rate of the metal nitride film with respect to a change in the nitrogen gas flow rate ratio.
前記所定の範囲を予備実験により求める前記工程は、
前記半導体ウエハとは別の半導体ウエハを、前記別の半導体ウエハと前記ターゲットとが対向するように前記反応室内に配置する工程と、
アルゴンガスと窒素ガスとを含む予備実験用の混合ガスを、前記別の半導体ウエハの周辺部から中心部に向かう方向に流れるように、前記別の半導体ウエハと前記ターゲットとの間に導入する工程と、
前記ターゲットに直流の負電位を印加する工程と、
前記別の半導体ウエハに高周波電力を印加する工程と、
前記別の半導体ウエハ上に形成される前記高融点金属の窒化物膜の成膜速度を測定する工程と、
前記成膜速度に基づいて前記所定の範囲を決定する工程と
を含み、
前記別の半導体ウエハと前記ターゲットとの間に導入する前記工程は、前記予備実験用の混合ガスが含む窒素ガスの比率を増加させながら前記予備実験用の混合ガスを導入する工程と、前記予備実験用の混合ガスが含む窒素ガスの比率を減少させながら前記予備実験用の混合ガスを導入する工程とを含む
請求項３に記載の半導体装置の製造方法。 Comprising the step of determining the predetermined range by a preliminary experiment,
The step of obtaining the predetermined range by a preliminary experiment includes:
Disposing a semiconductor wafer different from the semiconductor wafer in the reaction chamber such that the other semiconductor wafer and the target face each other;
A step of introducing a mixed gas for a preliminary experiment including argon gas and nitrogen gas between the another semiconductor wafer and the target so as to flow in a direction from the peripheral part to the central part of the other semiconductor wafer. When,
Applying a negative DC potential to the target;
Applying high frequency power to the other semiconductor wafer;
Measuring a deposition rate of the refractory metal nitride film formed on the another semiconductor wafer;
Determining the predetermined range based on the deposition rate,
The step of introducing between the another semiconductor wafer and the target includes the step of introducing the preliminary experimental mixed gas while increasing the ratio of the nitrogen gas contained in the preliminary experimental mixed gas; The method for manufacturing a semiconductor device according to claim 3, further comprising: introducing the mixed gas for the preliminary experiment while reducing the ratio of the nitrogen gas included in the mixed gas for the experiment.
前記金属膜はタングステン膜であり、
前記金属膜を形成する前記工程において、
前記タングステン膜がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される
請求項２に記載の半導体装置の製造方法。 The metal nitride film is a titanium nitride film;
The metal film is a tungsten film;
In the step of forming the metal film,
The method for manufacturing a semiconductor device according to claim 2, wherein the tungsten film is formed by a CVD (Chemical Vapor Deposition) method.
請求項５に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 5, wherein in the step of forming the metal nitride film, the titanium nitride film is formed by a sputtering method using self-ionized plasma.
前記半導体ウエハとチタンターゲットとが反応室内に配置され、
前記半導体ウエハの基板温度が室温より高く５０℃より低くなるように制御され、
アルゴンガスと窒素ガスとを含む混合ガスが前記反応室内に導入され、
前記チタンターゲットに直流の負電位が印加され、
前記半導体ウエハに高周波電力が印加され、
前記高周波電力の周波数が４０ＭＨｚより高く２００ＭＨｚより低くなるように制御され、
前記反応室内の圧力が０．５ｍＴｏｒｒより高く２ｍＴｏｒｒより低くなるように制御される
請求項６に記載の半導体装置の製造方法。 In the sputtering method,
The semiconductor wafer and the titanium target are disposed in a reaction chamber,
The substrate temperature of the semiconductor wafer is controlled to be higher than room temperature and lower than 50 ° C .;
A mixed gas containing argon gas and nitrogen gas is introduced into the reaction chamber,
A negative DC potential is applied to the titanium target,
High frequency power is applied to the semiconductor wafer,
The frequency of the high frequency power is controlled to be higher than 40 MHz and lower than 200 MHz,
The method for manufacturing a semiconductor device according to claim 6, wherein the pressure in the reaction chamber is controlled to be higher than 0.5 mTorr and lower than 2 mTorr.
前記バリア層を形成する前記工程は、自己イオン化プラズマを用いたスパッタ法により前記チタン膜を形成する工程を含み、
前記チタン膜を形成する前記工程は、前記高融点金属の窒化物膜を形成する前記工程の前に実行される
請求項６又は７に記載の半導体装置の製造方法。 The barrier layer includes a titanium film,
The step of forming the barrier layer includes a step of forming the titanium film by sputtering using self-ionized plasma,
The method of manufacturing a semiconductor device according to claim 6, wherein the step of forming the titanium film is performed before the step of forming the nitride film of the refractory metal.
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the recess is a via hole of a multilayer wiring.
請求項２に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 2, wherein the recess is a groove for forming a wiring.
請求項１０に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 10, wherein the metal film is a copper film.
請求項１１に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 11, wherein the nitride film of the refractory metal is a tantalum nitride film.
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