JP2008103657A - Circuit module, and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a circuit module capable of reducing the amount of loss produced by the incorporation of a defective chip component and reducing malfunction caused by failure in joining, and to provide its manufacturing method. <P>SOLUTION: The circuit module 1 of the invention comprises a multilayer wiring board 2 having a first cavity 2a and an interposer 4 on which a chip component 3 is mounted. The interposer 4 is joined to the multilayer wiring board 2 so that the chip component 3 is arranged in the first cavity 2a and the first cavity 2a is sealed with the interposer. When the circuit module 1 is manufactured, inspection voltage is supplied to the interposer 4 and the conduction of the chip component 3 is previously inspected before the interposer 4 and the multilayer wiring board 2 are joined to each other. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、回路モジュールおよびその製造方法に係り、特に、チップ型圧電素子を備える回路に好適に利用できる回路モジュールおよびその製造方法に関する。   The present invention relates to a circuit module and a manufacturing method thereof, and more particularly to a circuit module that can be suitably used for a circuit including a chip-type piezoelectric element and a manufacturing method thereof.

一般的に、ハイブリットモジュールなどの回路モジュールは、コンデンサ、インダクタ、フィルタ、共振器、遅延素子などのチップ型回路素子を多層配線板に電気接合させることにより形成されている。   In general, a circuit module such as a hybrid module is formed by electrically bonding a chip circuit element such as a capacitor, an inductor, a filter, a resonator, and a delay element to a multilayer wiring board.

前述したフィルタ、共振器、遅延素子などとして用いられる圧電素子は温度や湿度などの環境の変化に敏感に反応してしまうため、圧電素子の周辺を一定の環境にしなければならない。したがって、図７に示すように、従来の回路モジュール１０１においては多層配線板１０２に穿設された凹状の空洞部１０２ａの内部に圧電素子１０３が搭載されており、金属リッド１０７や封止樹脂（図示せず）を用いてその空洞部１０２ａを封止することにより多層配線板１０２に搭載される圧電素子１０３の周辺を一定の環境に保持していた（特許文献１を参照）。   Since the piezoelectric elements used as the above-described filters, resonators, delay elements, etc. are sensitive to changes in the environment such as temperature and humidity, the surroundings of the piezoelectric elements must be in a certain environment. Therefore, as shown in FIG. 7, in the conventional circuit module 101, the piezoelectric element 103 is mounted inside the concave cavity 102a formed in the multilayer wiring board 102, and the metal lid 107 or the sealing resin ( The cavity 102a is sealed using a not-shown) to keep the periphery of the piezoelectric element 103 mounted on the multilayer wiring board 102 in a constant environment (see Patent Document 1).

また、搭載される圧電素子１０３は小型チップ部品であるので、多層配線板１０２への搭載前に導通検査を行うことが困難である。そのため、一般的に圧電素子１０３の導通検査は多層配線板１０２への搭載後に行なわれていた。   Further, since the mounted piezoelectric element 103 is a small chip component, it is difficult to perform a continuity test before mounting on the multilayer wiring board 102. Therefore, in general, the continuity test of the piezoelectric element 103 is performed after mounting on the multilayer wiring board 102.

特開２０００−５８７４１号公報JP 2000-58741 A

しかしながら、圧電素子１０３を搭載した回路モジュール１０１の導通検査においてその圧電素子１０３が不良品であることが判明した場合、圧電素子１０３はすでに封入されてしまっていることから、回路モジュール１０１ごと廃棄せざるを得ないという問題があった。廃棄する回路モジュール１０１に他の半導体チップ部品１１、１２、１３、１４が搭載されている場合、一度搭載した半導体チップ部品１１、１２、１３、１４を分離して再利用することはできず、正常動作する半導体チップ部品１１、１２、１３、１４も併せて廃棄せざるを得ないので不経済である。   However, if the continuity inspection of the circuit module 101 on which the piezoelectric element 103 is mounted reveals that the piezoelectric element 103 is defective, the piezoelectric element 103 has already been enclosed, and therefore the circuit module 101 must be discarded. There was a problem that had to be done. When other semiconductor chip components 11, 12, 13, and 14 are mounted on the circuit module 101 to be discarded, the semiconductor chip components 11, 12, 13, and 14 once mounted cannot be separated and reused. Since the semiconductor chip parts 11, 12, 13, and 14 that normally operate must be discarded together, it is uneconomical.

また、従来の回路モジュール１０１においては、圧電素子１０３は空洞部１０２ａの内部に搭載しなければならないため、圧電素子１０３と多層配線板１０２との接合が大変困難であり、接合不良により回路モジュール１０１が動作不良を起こしてしまうという問題があった。接合不良により動作不良を起こした回路モジュール１０１は再利用することができず、上記と同様、回路モジュール１０１ごと廃棄せざるを得ない。   Further, in the conventional circuit module 101, since the piezoelectric element 103 must be mounted inside the cavity portion 102a, it is very difficult to bond the piezoelectric element 103 and the multilayer wiring board 102. However, there was a problem that caused malfunction. The circuit module 101 that has caused an operation failure due to a bonding failure cannot be reused, and the circuit module 101 must be discarded as described above.

さらに、金属リッド１０７の周縁は多層配線板１０２の接合棚１０２ｂに接合されるが、多層配線板１０２がＬＴＣＣ（低温共焼成セラミック）を用いて形成されている場合、ＬＴＣＣの焼成工程において行なわれるＷＩＰ(温水等方圧プレス)は段差部分のプレスを不得意とすることから、ＷＩＰにより接合棚１０２ｂを高精度に形成することは困難であった。   Further, the peripheral edge of the metal lid 107 is bonded to the bonding shelf 102b of the multilayer wiring board 102. When the multilayer wiring board 102 is formed using LTCC (low temperature co-fired ceramic), it is performed in the LTCC firing process. Since WIP (warm water isostatic pressing) is not good at pressing the stepped portion, it is difficult to form the joining shelf 102b with high accuracy by WIP.

そこで、本発明はこれらの点に鑑みてなされたものであり、不良チップ部品の組込による損失額を減少させることができるとともに、接合ミスにより動作不良が生じることを減少させることができる回路モジュールを提供することをその目的としている。   Therefore, the present invention has been made in view of these points, and it is possible to reduce the amount of loss due to incorporation of defective chip parts and to reduce the occurrence of malfunction due to a joining error. The purpose is to provide.

また、本発明は、不良チップ部品の組込または接合ミスにより動作不良を起こしてしまう回路モジュールが製造されてしまうことを防止することができる回路モジュールの製造方法を提供することを他の目的としている。   Another object of the present invention is to provide a method of manufacturing a circuit module that can prevent a circuit module that causes an operation failure due to a defective chip component being incorporated or misconnected. Yes.

前述した目的を達成するため、本発明の回路モジュールは、その第１の態様として、第１の空洞部を有する多層配線板と、チップ部品を搭載するインターポーザとを備えているとともに、インターポーザは、チップ部品が第１の空洞部の内部に配置されつつ多層配線板に電気的に接続されるように、多層配線板に接合されていることを特徴としている。   In order to achieve the above-described object, the circuit module of the present invention includes, as a first aspect thereof, a multilayer wiring board having a first cavity and an interposer on which chip components are mounted. The chip component is bonded to the multilayer wiring board so as to be electrically connected to the multilayer wiring board while being disposed inside the first cavity.

第１の態様の回路モジュールによれば、チップ部品をインターポーザに搭載することにより、チップ部品を搭載する配線板の単価を下げることができる。また、チップ部品をインターポーザに搭載し、そのインターポーザを多層配線板に接合することにより、チップ部品を第１の空洞部に直接搭載するよりもチップ部品の接合性を容易にすることができる。   According to the circuit module of the first aspect, the unit price of the wiring board on which the chip component is mounted can be reduced by mounting the chip component on the interposer. Further, by mounting the chip component on the interposer and bonding the interposer to the multilayer wiring board, the chip component can be more easily joined than mounting the chip component directly in the first cavity.

本発明の第２の態様の回路モジュールは、第１の態様の回路モジュールにおいて、チップ部品は、インターポーザにフリップチップ接続されていることを特徴としている。   A circuit module according to a second aspect of the present invention is characterized in that, in the circuit module according to the first aspect, the chip component is flip-chip connected to the interposer.

第２の態様の回路モジュールによれば、チップ部品を搭載するインターポーザを薄型化することができるので、回路モジュールの薄型化に貢献することができる。また、フリップチップ接続はワイヤボンディングによる接続よりも接合不良を起こす確率が高いので、インターポーザを介在させることにより得られる廃棄損失額の減少という作用を効果的に得ることができる。   According to the circuit module of the second aspect, it is possible to reduce the thickness of the interposer on which the chip component is mounted, which can contribute to reducing the thickness of the circuit module. Further, since the flip-chip connection has a higher probability of causing a bonding failure than the connection by wire bonding, it is possible to effectively obtain the effect of reducing the amount of waste loss obtained by interposing the interposer.

本発明の第３の態様の回路モジュールは、第１または第２の態様の回路モジュールにおいて、インターポーザは多層構造になっていることを特徴としている。   A circuit module according to a third aspect of the present invention is the circuit module according to the first or second aspect, wherein the interposer has a multilayer structure.

第３の態様の回路モジュールによれば、インターポーザの機械的強度が高められるため、インターポーザのひずみによりチップ部品に加わる外力を低減することができる。   According to the circuit module of the third aspect, since the mechanical strength of the interposer is increased, the external force applied to the chip component due to the strain of the interposer can be reduced.

本発明の第４の態様の回路モジュールは、第１から第３のいずれか１の態様の回路モジュールにおいて、チップ部品は圧電素子であり、インターポーザは第１の空洞部を気密封止するように接合されていることを特徴としている。   The circuit module according to a fourth aspect of the present invention is the circuit module according to any one of the first to third aspects, wherein the chip component is a piezoelectric element, and the interposer hermetically seals the first cavity. It is characterized by being joined.

第４の態様の回路モジュールによれば、多層配線板の第１の空洞部を封止することにより、チップ部品である圧電素子の特性が湿度変化により変化してしまうことを防止することができる。   According to the circuit module of the fourth aspect, by sealing the first cavity of the multilayer wiring board, it is possible to prevent the characteristics of the piezoelectric element that is the chip component from being changed due to a change in humidity. .

本発明の第５の態様の回路モジュールは、第４の態様の回路モジュールにおいて、多層配線板およびインターポーザは、第１の空洞部の周縁付近およびインターポーザにおける多層配線板との対向面の周縁付近にそれぞれ枠状に形成された共晶接合用金属膜を用いて共晶接合されているとともに、それぞれの共晶接合用金属膜の枠内もしくは枠外に形成されたスルーホールにより電気的に接続されていることを特徴としている。   The circuit module according to a fifth aspect of the present invention is the circuit module according to the fourth aspect, wherein the multilayer wiring board and the interposer are near the periphery of the first cavity and the periphery of the surface facing the multilayer wiring board in the interposer. Eutectic bonding is performed using eutectic bonding metal films formed in a frame shape, and is electrically connected by through holes formed inside or outside the frame of each eutectic bonding metal film. It is characterized by being.

第５の態様の回路モジュールによれば、インターポーザと多層配線板とを共晶接合して枠状の共晶接合面を形成することができるので、優れた接合信頼性および気密性を有して接合させることができる。   According to the circuit module of the fifth aspect, the interposer and the multilayer wiring board can be subjected to eutectic bonding to form a frame-like eutectic bonding surface, and thus has excellent bonding reliability and airtightness. Can be joined.

本発明の第６の態様の回路モジュールは、第１から第４のいずれか１の態様の回路モジュールにおいて、前記インターポーザは、前記チップ部品を囲繞する側壁を有する第２の空洞部を有しているとともに、前記多層配線板の第１の空洞部よりも小さい寸法に形成されており、前記チップ部品は、前記第２の空洞部の内部に配置されており、前記多層配線板は、前記第１の空洞部に前記第２の空洞部を対向させて前記インターポーザを前記第１の空洞部に内在させていることを特徴としている。   The circuit module according to a sixth aspect of the present invention is the circuit module according to any one of the first to fourth aspects, wherein the interposer has a second cavity having a side wall surrounding the chip component. And the chip component is disposed inside the second cavity portion, and the multilayer wiring board includes the first cavity portion and the second cavity portion. The second cavity portion is opposed to the first cavity portion, and the interposer is included in the first cavity portion.

第６の態様の回路モジュールによれば、インターポーザを第１の空洞部に内在させて接合しているので、インターポーザとの接合のために多層配線板に接合棚を設ける必要がなくなる。   According to the circuit module of the sixth aspect, since the interposer is bonded inside the first cavity, it is not necessary to provide a bonding shelf on the multilayer wiring board for bonding with the interposer.

本発明の第７の態様の回路モジュールは、第６の態様の回路モジュールにおいて、前記インターポーザは、前記第２の空洞部の側壁における前記第１の空洞部との対向面にバンプを有しているとともに、前記バンプを介して前記多層配線板の第１の空洞部の内部にフリップチップ接続していることを特徴としている。   The circuit module according to a seventh aspect of the present invention is the circuit module according to the sixth aspect, wherein the interposer has a bump on a side surface of the second cavity portion facing the first cavity portion. And flip-chip connection inside the first cavity of the multilayer wiring board via the bumps.

第７の態様の回路モジュールによれば、実装面積の縮小化を図ることができる。また、インターポーザの寸法を第１の空洞部の寸法に近づけやすくなるため、チップ部品を気密封止する場合にインターポーザに配置されたチップ部品を第１の空洞部に気密封止しやすくなる。   According to the circuit module of the seventh aspect, the mounting area can be reduced. In addition, since the dimensions of the interposer can be easily approximated to the dimensions of the first cavity, it is easy to hermetically seal the chip component disposed in the interposer in the first cavity when the chip component is hermetically sealed.

本発明の第８の態様の回路モジュールは、第６または第７の態様の回路モジュールにおいて、前記インターポーザは、前記多層配線板の第１の空洞部の内側面と前記第２の空洞部の側壁の外側面との間に樹脂接着剤を充填することにより、前記多層配線板の第１の空洞部の内部に固着されていることを特徴としている。   The circuit module according to an eighth aspect of the present invention is the circuit module according to the sixth or seventh aspect, wherein the interposer includes an inner surface of the first cavity portion of the multilayer wiring board and a side wall of the second cavity portion. It is characterized by being fixed inside the first cavity portion of the multilayer wiring board by filling a resin adhesive between the outer surface of the multilayer wiring board.

第８の態様の回路モジュールによれば、インターポーザに配置されたチップ部品を第１の空洞部に気密封止することができる。   According to the circuit module of the eighth aspect, the chip component disposed in the interposer can be hermetically sealed in the first cavity.

本発明の第９の態様の回路モジュールは、第１から第８のいずれか１の態様の回路モジュールにおいて、前記インターポーザに用いられる絶縁基板は、前記多層配線板に用いられる絶縁基板と同一の材料を用いて形成されていることを特徴としている。   A circuit module according to a ninth aspect of the present invention is the circuit module according to any one of the first to eighth aspects, wherein the insulating substrate used for the interposer is made of the same material as the insulating substrate used for the multilayer wiring board. It is characterized by being formed using.

第９の態様の回路モジュールによれば、インターポーザおよび多層配線板の熱膨張率が同一になるため、それらが熱膨張しても接合部分が断線するおそれがなくなる。   According to the circuit module of the ninth aspect, since the thermal expansion coefficients of the interposer and the multilayer wiring board are the same, there is no possibility that the joint portion is disconnected even if they thermally expand.

本発明の第１０の態様の回路モジュールは、第９の態様の回路モジュールにおいて、前記多層配線板の絶縁基板および前記インターポーザの絶縁基板は、低温共焼成セラミック（ＬＴＣＣ）を用いて形成されていることを特徴としている。   A circuit module according to a tenth aspect of the present invention is the circuit module according to the ninth aspect, wherein the insulating substrate of the multilayer wiring board and the insulating substrate of the interposer are formed using low-temperature co-fired ceramic (LTCC). It is characterized by that.

第１０の態様の回路モジュールによれば、絶縁基板を９００℃以下で低温焼成することができるので、Ａｇなどの低融点高導電金属を配線パターンや電極に用いることができる。   According to the circuit module of the tenth aspect, since the insulating substrate can be fired at a low temperature of 900 ° C. or lower, a low-melting-point highly conductive metal such as Ag can be used for the wiring pattern or electrode.

本発明の第１１の態様の回路モジュールは、第１から第１０のいずれか１の態様の回路モジュールにおいて、前記多層配線板における第１の空洞部形成側の表面および前記インターポーザにおける第２の空洞部形成側と反対側の裏面は、平滑に形成されているとともに、前記インターポーザが前記多層配線板に接合されたときに同一面上に配置されていることを特徴としている。   The circuit module according to an eleventh aspect of the present invention is the circuit module according to any one of the first to tenth aspects, wherein the surface of the multilayer wiring board on the first cavity portion forming side and the second cavity in the interposer. The back surface opposite to the part forming side is formed smoothly and is disposed on the same surface when the interposer is joined to the multilayer wiring board.

第１１の態様の回路モジュールによれば、多層配線板の表面とインターポーザの裏面とにまたがって他のチップ部品を接続することができる。   According to the circuit module of the eleventh aspect, other chip components can be connected across the front surface of the multilayer wiring board and the back surface of the interposer.

本発明の第１２の態様の回路モジュールは、第１から第１１のいずれか１の態様の回路モジュールにおいて、 前記インターポーザは、前記チップ部品に前記チップ部品の特性を変化させる電子部品をあわせて配置することにより、モジュール化されていることを特徴としている。   The circuit module according to a twelfth aspect of the present invention is the circuit module according to any one of the first to eleventh aspects, wherein the interposer is arranged so that an electronic component that changes the characteristic of the chip component is arranged on the chip component. By doing so, it is characterized by being modularized.

第１２の態様の回路モジュールによれば、回路モジュール全体の回路設計を変えなくても、モジュール化されたインターポーザの回路設計を変えることにより回路モジュール全体の仕様を変更することができる。   According to the circuit module of the twelfth aspect, the specification of the entire circuit module can be changed by changing the circuit design of the modularized interposer without changing the circuit design of the entire circuit module.

また、本発明の回路モジュールの製造方法は、インターポーザにチップ部品を搭載する第１工程と、インターポーザに検査電圧を供給することによりチップ部品を導通検査する第２工程と、導通検査に合格したチップ部品を搭載するインターポーザを用いて多層配線板に穿設された第１の空洞部の内部にチップ部品を封入するように第１の空洞部を封止するとともに、インターポーザを多層配線板に電気的に接続させる第３工程とを備えていることを特徴としている。   The circuit module manufacturing method of the present invention includes a first step of mounting a chip component on the interposer, a second step of inspecting the chip component by supplying a test voltage to the interposer, and a chip that has passed the continuity test. The first cavity is sealed so as to enclose the chip component inside the first cavity formed in the multilayer wiring board using the interposer on which the component is mounted, and the interposer is electrically connected to the multilayer wiring board. And a third step of connecting to the device.

本発明の回路モジュールの製造方法によれば、チップ部品を多層配線板に電気的に接続する前にチップ部品の導通検査を行ない、不良品でないことを確かめてからチップ部品を搭載したインターポーザを多層配線板に接続することができる。また、チップ部品とインターポーザとの接合およびインターポーザと多層配線板との接合はチップ部品と多層配線板との直接接合よりも容易なため、回路モジュールに係る接合を容易にすることができる。   According to the method for manufacturing a circuit module of the present invention, a continuity test of the chip component is performed before the chip component is electrically connected to the multilayer wiring board, and it is confirmed that the chip component is not defective before the interposer on which the chip component is mounted is multilayered. Can be connected to a wiring board. Further, since the joining between the chip component and the interposer and the joining between the interposer and the multilayer wiring board are easier than the direct joining between the chip part and the multilayer wiring board, the joining relating to the circuit module can be facilitated.

本発明の回路モジュールによれば、チップ部品を搭載する配線板の単価を下げることができるので、不良チップ部品の組込による損失額を減少させることができるという効果を奏する。また、本発明の回路モジュールによれば、インターポーザを介することによりチップ部品と多層配線板との接合が容易となるので、接合ミスにより回路モジュールが動作不良を起こしてしまうことを減少させることができるという効果を奏する。さらに、本発明の回路モジュールによれば、接合棚を形成する必要が無くなるため、多層配線板にＬＴＣＣを用いた場合でも多層配線板の形成が容易になる。   According to the circuit module of the present invention, since the unit price of the wiring board on which the chip component is mounted can be lowered, there is an effect that the amount of loss due to the incorporation of the defective chip component can be reduced. In addition, according to the circuit module of the present invention, the chip component and the multilayer wiring board can be easily joined through the interposer, so that the malfunction of the circuit module due to the joining mistake can be reduced. There is an effect. Furthermore, according to the circuit module of the present invention, since it is not necessary to form a junction shelf, it is easy to form a multilayer wiring board even when LTCC is used for the multilayer wiring board.

また、本発明の回路モジュールの製造方法によれば、不良品でないことを確かめてからチップ部品を搭載したインターポーザを多層配線板に接続することができるとともに、回路モジュールに係る接合を容易にすることができる。これにより、不良チップ部品の組込または接合ミスにより動作不良を起こしてしまう回路モジュールが製造されてしまうことを防止することができるという効果を奏する。   In addition, according to the method for manufacturing a circuit module of the present invention, it is possible to connect the interposer on which the chip component is mounted to the multilayer wiring board after confirming that it is not a defective product, and to facilitate the joining related to the circuit module. Can do. Thereby, there is an effect that it is possible to prevent the manufacture of a circuit module that causes an operation failure due to incorporation of a defective chip component or a joining error.

以下、図１および図２を用いて、本発明の回路モジュールを以下の実施形態により説明する。ここで、図１は第１の実施形態の回路モジュールを示す縦断面図であり、図２は第１の実施形態の多層配線板２を示す斜視図である。   Hereinafter, the circuit module of the present invention will be described with reference to FIGS. 1 and 2 according to the following embodiments. Here, FIG. 1 is a longitudinal sectional view showing the circuit module of the first embodiment, and FIG. 2 is a perspective view showing the multilayer wiring board 2 of the first embodiment.

第１の実施形態の回路モジュール１は、図１に示すように、多層配線板２、チップ部品３およびインターポーザ４を備えている。   As shown in FIG. 1, the circuit module 1 of the first embodiment includes a multilayer wiring board 2, a chip component 3, and an interposer 4.

第１の実施形態の多層配線板２は、最上層の第１層２Ａ１から最下層の第８層２Ａ８まで８枚の配線板２Ａ１〜２Ａ８を積層させることにより形成されている。また、これら８枚の配線板２Ａ１〜２Ａ８は図示しないスルーホールを介して電気的に相互に接続されている。この多層配線板２においては、コンデンサ、インダクタ、フィルタ回路などの複数のチップ部品１１、１２、１３、１４が最上層となる第１層２Ａ１の上面に搭載されてカバー１５に覆われているとともに、その最下層となる第８層２Ａ８の表面には外部信号を入出力する平板電極１６が形成されている。   The multilayer wiring board 2 of the first embodiment is formed by laminating eight wiring boards 2A1 to 2A8 from the uppermost first layer 2A1 to the lowermost eighth layer 2A8. The eight wiring boards 2A1 to 2A8 are electrically connected to each other through through holes (not shown). In this multilayer wiring board 2, a plurality of chip parts 11, 12, 13, 14 such as capacitors, inductors, and filter circuits are mounted on the upper surface of the first layer 2 A 1 that is the uppermost layer and covered with a cover 15. A plate electrode 16 for inputting / outputting external signals is formed on the surface of the eighth layer 2A8 which is the lowest layer.

また、図１および図２に示すように、この多層配線板２の下面には空洞部２ａが穿設されている。空洞部２ａは配置されるチップ部品３にあわせて多層配線板２の４層分の厚みと同程度の深さを有して形成されている。第１の実施形態の回路モジュール１においては、空洞部２ａにおける最外層となる最下層の第８層２Ａ８の開口幅をその下層の第７層２Ａ７の開口幅よりも大きくすることにより、第７層２Ａ７の表面にインターポーザ４と接合するための接合棚２Ａ７ａが空洞部２ａの周縁２ｂに形成されている。この接合棚２Ａ７ａには共晶接合用金属膜５がＡｕ−Ｓｎ系共晶材やＳｎ−Ａｇ系共晶材、Ａｕ−Ａｇ系共晶材などの共晶材を用いて枠状に形成されている。   As shown in FIGS. 1 and 2, a cavity 2 a is formed in the lower surface of the multilayer wiring board 2. The cavity 2a is formed to have a depth equivalent to the thickness of the four layers of the multilayer wiring board 2 in accordance with the chip component 3 to be arranged. In the circuit module 1 of the first embodiment, the opening width of the lowermost eighth layer 2A8, which is the outermost layer in the cavity 2a, is made larger than the opening width of the lowermost seventh layer 2A7, so that the seventh A joining shelf 2A7a for joining with the interposer 4 is formed on the peripheral edge 2b of the cavity 2a on the surface of the layer 2A7. The eutectic bonding metal film 5 is formed in a frame shape on the bonding shelf 2A7a using a eutectic material such as an Au—Sn eutectic material, a Sn—Ag eutectic material, or an Au—Ag eutectic material. ing.

チップ部品３は、図１に示すようなインターポーザ４に搭載されており、空洞部２ａの内部に配置されている。第１の実施形態のチップ部品３においては ＳＡＷフィルタ（Surface Acoustic Wave：表面弾性波）やＢＡＷフィルタ（Bulk Acoustic Wave：バルク弾性波）などの圧電素子が用いられている。また、このチップ部品３はインターポーザ４との対向面３ａにバンプ３ｂを有しており、インターポーザ４にフリップチップ接続されている。   The chip component 3 is mounted on an interposer 4 as shown in FIG. 1, and is disposed inside the cavity 2a. In the chip component 3 of the first embodiment, a piezoelectric element such as a SAW filter (Surface Acoustic Wave) or a BAW filter (Bulk Acoustic Wave) is used. The chip component 3 has bumps 3 b on the surface 3 a facing the interposer 4 and is flip-chip connected to the interposer 4.

インターポーザ４は、チップ部品３と多層配線板２とを電気的に接続する中継配線板であり、第１の実施形態においては多層構造になっている。また、このインターポーザ４はチップ部品３が空洞部２ａの内部に配置されるように空洞部２ａの接合棚２Ａ７ａに接合されている。具体的には、第１の実施形態のインターポーザ４は、多層配線板２との対向面４ａの周縁４ｂに枠状の共晶接合用金属膜５が形成されており、それらの共晶接合用金属膜５を用いて共晶接合することにより、空洞部２ａを気密封止するように接合されている。その際、封入されるチップ部品３の環境を一定にするため、空洞部２ａの内部を窒素雰囲気にすることが好ましい。そして、このインターポーザ４は、図１および図２に示すように、共晶接合用金属膜５の枠内に形成されたスルーホール６を介して、多層配線板２の内部にある配線パターン１７および第８層２Ａ８に形成された平板電極１６に電気的に接続されている。   The interposer 4 is a relay wiring board that electrically connects the chip component 3 and the multilayer wiring board 2, and has a multilayer structure in the first embodiment. The interposer 4 is joined to the joining shelf 2A7a of the cavity 2a so that the chip component 3 is arranged inside the cavity 2a. Specifically, in the interposer 4 of the first embodiment, a frame-like eutectic bonding metal film 5 is formed on the peripheral edge 4b of the facing surface 4a facing the multilayer wiring board 2, and for the eutectic bonding. By eutectic bonding using the metal film 5, the cavity 2a is bonded so as to be hermetically sealed. At that time, in order to make the environment of the chip component 3 to be sealed constant, it is preferable to make the inside of the cavity 2a a nitrogen atmosphere. As shown in FIGS. 1 and 2, the interposer 4 has a wiring pattern 17 and a wiring pattern 17 in the multilayer wiring board 2 through through holes 6 formed in the frame of the eutectic bonding metal film 5. The plate electrode 16 formed on the eighth layer 2A8 is electrically connected.

次に、図３を用いて、前述した回路モジュール１の製造方法を説明する。ここで、図３は第１の実施形態の回路モジュールの製造方法をＡ〜Ｃの順に示している。この回路モジュール１は、第１工程から第３工程を経て製造される。   Next, the manufacturing method of the circuit module 1 mentioned above is demonstrated using FIG. Here, FIG. 3 shows a method of manufacturing the circuit module of the first embodiment in the order of A to C. The circuit module 1 is manufactured through a first process to a third process.

第１工程においては、図３Ａおよび図３Ｂに示すように、インターポーザ４にチップ部品３を搭載する。チップ部品３のバンプ３ｂとインターポーザ４の接続端子７との接合方法は、半田や共晶接合などの一般的に用いられる電気的な接合方法を採用することができる。また、前述したとおり、第１の実施形態のチップ部品３はフリップチップ接続方式によりインターポーザ４に接続される。   In the first step, the chip component 3 is mounted on the interposer 4 as shown in FIGS. 3A and 3B. As a bonding method between the bump 3b of the chip component 3 and the connection terminal 7 of the interposer 4, a generally used electric bonding method such as solder or eutectic bonding can be employed. Further, as described above, the chip component 3 of the first embodiment is connected to the interposer 4 by the flip chip connection method.

第２工程においては、図３Ｂに示すようなインターポーザ４に検査電圧を供給することによりチップ部品３を導通検査する。この導通検査は封入される空洞部２ａの内部（図１参照）と同じ環境にすることが好ましい。すなわち、空洞部２ａの内部を窒素雰囲気にする場合には窒素雰囲気下においてチップ部品３の導通検査を行なうことが好ましい。この導通検査に合格した場合には第３工程を行う。導通検査が不合格の場合、不良品のチップ部品３を搭載したインターポーザ４を廃棄し、新しいチップ部品３を新しいインターポーザ４に搭載して導通検査を再度行う。   In the second step, the chip component 3 is inspected for continuity by supplying an inspection voltage to the interposer 4 as shown in FIG. 3B. This continuity test is preferably performed in the same environment as the inside of the enclosed cavity 2a (see FIG. 1). That is, when the inside of the cavity 2a is made a nitrogen atmosphere, it is preferable to conduct a continuity test of the chip component 3 in the nitrogen atmosphere. If the continuity test is passed, the third step is performed. If the continuity test fails, the interposer 4 on which the defective chip component 3 is mounted is discarded, and a new chip component 3 is mounted on the new interposer 4 and the continuity test is performed again.

第３工程においては、図３Ｃに示すように、導通検査に合格したチップ部品３を搭載するインターポーザ４を多層配線板２に接合する。その際、インターポーザ４に搭載されたチップ部品３が多層配線板２に穿設された空洞部２ａの内部に封入されるようにインターポーザ４の位置合わせを行い、その後にインターポーザ４を多層配線板２に接合する。   In the third step, as shown in FIG. 3C, the interposer 4 on which the chip component 3 that has passed the continuity test is mounted is joined to the multilayer wiring board 2. At that time, the interposer 4 is aligned so that the chip component 3 mounted on the interposer 4 is enclosed in the cavity 2 a formed in the multilayer wiring board 2, and then the interposer 4 is attached to the multilayer wiring board 2. To join.

第１の実施形態の第３工程においては、インターポーザ４の周縁４ｂおよび空洞部２ａの周縁２ｂに枠状の共晶接合用金属膜５を予め形成しておき、インターポーザ４の位置あわせ後にチップ部品３を内包する空洞部２ａを封止するようにインターポーザ４を多層配線板２に共晶接合する。インターポーザ４を多層配線板２に接合し終えたら、共晶接合により形成された枠状の共晶接合面よりも内側にインターポーザ４と多層配線板２とを電気的に接続させるスルーホール６を形成する。   In the third step of the first embodiment, a frame-shaped eutectic bonding metal film 5 is formed in advance on the peripheral edge 4b of the interposer 4 and the peripheral edge 2b of the cavity 2a. The interposer 4 is eutectic bonded to the multilayer wiring board 2 so as to seal the cavity 2 a containing 3. After the interposer 4 has been joined to the multilayer wiring board 2, a through hole 6 for electrically connecting the interposer 4 and the multilayer wiring board 2 is formed inside the frame-shaped eutectic joining surface formed by eutectic bonding. To do.

なお、スルーホール６による電気的接続でなくても、共晶接合面の内側に形成されたインターポーザ４および多層配線板２の各接続端子（図示せず）を半田接合もしくは共晶接合してインターポーザ４と多層配線板２とを電気的に接合してもよい。   In addition, even if it is not the electrical connection by the through-hole 6, the interposer 4 formed inside the eutectic bonding surface and each connection terminal (not shown) of the multilayer wiring board 2 are joined by solder bonding or eutectic bonding. 4 and the multilayer wiring board 2 may be electrically joined.

次に、図１および図３を用いて、第１の実施形態の回路モジュール１の作用を説明する。   Next, the operation of the circuit module 1 according to the first embodiment will be described with reference to FIGS. 1 and 3.

第１の実施形態の回路モジュール１においては、図１に示すように、チップ部品３と多層配線板２とを電気的に接続させるためにインターポーザ４を介在させている。つまり、チップ部品３をインターポーザ４に搭載することにより、チップ部品３を直接に搭載する配線板（第１の実施形態においてはインターポーザ４のことである）の単価を下げることができる。   In the circuit module 1 according to the first embodiment, as shown in FIG. 1, an interposer 4 is interposed to electrically connect the chip component 3 and the multilayer wiring board 2. That is, by mounting the chip component 3 on the interposer 4, the unit price of the wiring board (which is the interposer 4 in the first embodiment) on which the chip component 3 is directly mounted can be reduced.

チップ部品３の歩留まりを良くしても不良品を完全になくすことは不可能である。また、チップ部品３は小型であり、それ自体を単体で導通検査することが大変に困難である。つまり、搭載されたチップ部品３が導通検査により不良品であることが判明したとしても、チップ部品３を搭載する配線板の単価を下げることにより、廃棄にかかる損害額を低廉にすることができる。もちろん、従来よりも廃棄物の大きさを小さくすることができるので、環境に対しても配慮することができる。   Even if the yield of the chip component 3 is improved, it is impossible to eliminate defective products completely. Further, the chip component 3 is small, and it is very difficult to conduct a continuity test on itself. That is, even if the mounted chip component 3 is found to be defective by the continuity test, the amount of damage for disposal can be reduced by reducing the unit price of the wiring board on which the chip component 3 is mounted. . Of course, since the size of the waste can be made smaller than before, it is possible to consider the environment.

また、チップ部品３を接合作業性の良いインターポーザ４に搭載することにより、小さくて接合作業しづらい凹状の空洞部２ａにチップ部品３を直接搭載することよりもチップ部品３の接合性を容易にすることができる。さらに、インターポーザ４と多層配線板２との接合面については設計段階において拡大自在であるため、インターポーザ４と多層配線板２との接合不良をほぼゼロに近づけることができる。つまり、チップ部品３をインターポーザ４に搭載し、そのインターポーザ４を多層配線板２に接合することにより、チップ部品３を凹状の空洞部２ａに直接搭載するよりもチップ部品３の接合性を容易にすることができるので、接合ミスにより回路モジュール１が動作不良を起こすことを防止することができる。   In addition, by mounting the chip component 3 on the interposer 4 having good bonding workability, the chip component 3 can be more easily bonded than by directly mounting the chip component 3 in the concave cavity 2a that is difficult to bond. can do. Furthermore, since the joint surface between the interposer 4 and the multilayer wiring board 2 can be enlarged at the design stage, the joint failure between the interposer 4 and the multilayer wiring board 2 can be brought close to almost zero. That is, by mounting the chip component 3 on the interposer 4 and bonding the interposer 4 to the multilayer wiring board 2, the chip component 3 can be joined more easily than directly mounting the chip component 3 in the concave cavity 2a. Therefore, it is possible to prevent the circuit module 1 from malfunctioning due to a joining error.

このチップ部品３はフリップチップ接続方式によりインターポーザ４に接続されている。このフリップチップ接続によりチップ部品３を搭載したインターポーザ４を薄型にすることができるので、回路モジュール１の薄型化に貢献することができる。ただし、フリップチップ接続はワイヤボンディング接続よりも接合不良を起こす確率が高い。そこで、前述したようにチップ部品３をインターポーザ４に搭載することにより、接合性を容易にすることができるので、フリップチップ接続により接合不良を起こす確率を下げることができる。つまり、フリップチップ接続を行なった場合、インターポーザ４を介在させることにより得られる作用を効果的に発揮することができる。   The chip component 3 is connected to the interposer 4 by a flip chip connection method. Since the interposer 4 on which the chip component 3 is mounted can be thinned by this flip chip connection, it is possible to contribute to the thinning of the circuit module 1. However, the flip-chip connection has a higher probability of bonding failure than the wire bonding connection. Therefore, by mounting the chip component 3 on the interposer 4 as described above, the bondability can be facilitated, so that the probability of causing a bonding failure due to flip chip connection can be reduced. That is, when the flip chip connection is performed, the action obtained by interposing the interposer 4 can be effectively exhibited.

また、このチップ部品３は空洞部２ａの内部に配置されているので、チップ部品３に外力が加わってチップ部品３が誤作動を起こしたり、破損したりすること防止することができる。この作用については仮にインターポーザ４が空洞部２ａを封止していなくても享受することができる。   Further, since the chip component 3 is disposed inside the cavity 2a, it is possible to prevent the chip component 3 from being malfunctioned or damaged due to an external force applied to the chip component 3. This action can be enjoyed even if the interposer 4 does not seal the cavity 2a.

また、チップ部品３が誤作動を起こしたり、破損したりすること防止するため、第１の実施形態の回路モジュール１においてはインターポーザ４が多層構造になっている。インターポーザ４が多層構造になれば曲げ剛性やねじり剛性などの機械的強度が高められるため、インターポーザ４のひずみによりチップ部品３に加わる外力を低減することができる。また、多層構造にすることにより複雑な配線パターンも形成しやすくなるので、図１に示すようなインターポーザ４におけるチップ部品３の裏面側４ｃに他のチップ部品３を搭載することもできるようになる。   Further, in order to prevent the chip component 3 from malfunctioning or being damaged, the interposer 4 has a multilayer structure in the circuit module 1 of the first embodiment. If the interposer 4 has a multi-layer structure, mechanical strength such as bending rigidity and torsional rigidity is increased, so that external force applied to the chip component 3 due to strain of the interposer 4 can be reduced. Further, since a multilayer wiring structure makes it easy to form a complicated wiring pattern, another chip component 3 can be mounted on the back side 4c of the chip component 3 in the interposer 4 as shown in FIG. .

第１の実施形態の回路モジュール１においては、チップ部品３としてＳＡＷフィルタやＢＡＷフィルタなどの圧電素子がインターポーザ４に搭載されているので、インターポーザ４は空洞部２ａを気密封止するように接合されている。圧電素子は環境変化、特に湿度変化に敏感に反応してその特性を変化させてしまうが、多層配線板２の空洞部２ａを封止することにより、チップ部品３である圧電素子の特性が湿度変化により変化してしまうことを防止することができる。さらに第１の実施形態においては空洞部２ａの内部を窒素雰囲気にしているので湿度変化の悪影響をできる限り少なくすることができる。   In the circuit module 1 of the first embodiment, since a piezoelectric element such as a SAW filter or a BAW filter is mounted on the interposer 4 as the chip component 3, the interposer 4 is joined so as to hermetically seal the cavity 2a. ing. The piezoelectric element reacts sensitively to changes in the environment, particularly humidity, and changes its characteristics. However, by sealing the cavity 2a of the multilayer wiring board 2, the characteristics of the piezoelectric element as the chip component 3 can be changed to humidity. It is possible to prevent changes due to changes. Furthermore, in the first embodiment, since the inside of the cavity 2a is in a nitrogen atmosphere, adverse effects of humidity change can be reduced as much as possible.

多層配線板２およびインターポーザ４の接合方法は多種多様な接合方法から任意に選択することもできるが、第１の実施形態の回路モジュール１においては、多層配線板２およびインターポーザ４の接合方法として共晶接合が選択されている。この共晶接合は、空洞部２ａの周縁２ｂ付近（第１の実施形態においては多層配線板２における第７層２Ａ７の接合棚２Ａ７ａ）およびインターポーザ４における多層配線板２との対向面４ａの周縁４ｂ付近にそれぞれ枠状に形成された共晶接合用金属膜５を用いて行われる。これにより、インターポーザ４と多層配線板２との間に枠状の共晶接合面を形成することができるので、優れた接合信頼性および気密性を有してインターポーザ４と多層配線板２とを接合させることができる。   The joining method of the multilayer wiring board 2 and the interposer 4 can be arbitrarily selected from a wide variety of joining methods, but in the circuit module 1 of the first embodiment, the joining method of the multilayer wiring board 2 and the interposer 4 is common. Crystal bonding is selected. This eutectic bonding is performed in the vicinity of the peripheral edge 2b of the cavity 2a (in the first embodiment, the bonding shelf 2A7a of the seventh layer 2A7 in the multilayer wiring board 2) and the peripheral edge of the surface 4a facing the multilayer wiring board 2 in the interposer 4. This is performed by using eutectic bonding metal films 5 each formed in a frame shape in the vicinity of 4b. As a result, a frame-shaped eutectic bonding surface can be formed between the interposer 4 and the multilayer wiring board 2, so that the interposer 4 and the multilayer wiring board 2 have excellent bonding reliability and airtightness. Can be joined.

前述した第１の実施形態の回路モジュール１は、図３Ａ〜Ｃに示すように、第１の工程から第３の工程を経て製造される。図３Ａおよび図３Ｂに示すように、第２工程においては、第１工程においてインターポーザ４に搭載されたチップ部品３に対して導通検査が行なわれる。   The circuit module 1 according to the first embodiment described above is manufactured through the first process to the third process as shown in FIGS. As shown in FIGS. 3A and 3B, in the second process, a continuity test is performed on the chip component 3 mounted on the interposer 4 in the first process.

従来においてはインターポーザがチップ部品と多層配線板との間に介在していなかったためにチップ部品を多層配線板に搭載するまでチップ部品の導通検査を行なうことができなかったが、第１の実施形態においてはチップ部品３をインターポーザ４に搭載するため、チップ部品３を多層配線板２に電気的に接続させる前にチップ部品３の良否を判断することができる。つまり、チップ部品３を多層配線板２に電気的に接続する前にチップ部品３の導通検査を行ない、不良品でないことを確かめてからチップ部品３を搭載したインターポーザ４を多層配線板２に接続することができる。そのため、不良品のチップ部品３が原因となって回路モジュール１を廃棄せざるを得ないといったことを防止することができる。   Conventionally, since the interposer was not interposed between the chip component and the multilayer wiring board, the continuity test of the chip component could not be performed until the chip component was mounted on the multilayer wiring board. The first embodiment Since the chip component 3 is mounted on the interposer 4, the quality of the chip component 3 can be determined before the chip component 3 is electrically connected to the multilayer wiring board 2. That is, before the chip component 3 is electrically connected to the multilayer wiring board 2, a continuity test is performed on the chip component 3 to confirm that it is not a defective product, and then the interposer 4 on which the chip component 3 is mounted is connected to the multilayer wiring board 2. can do. Therefore, it is possible to prevent the circuit module 1 from being discarded due to the defective chip component 3.

また、第３の工程においては、導通検査に合格したチップ部品３を搭載するインターポーザ４を用いて空洞部２ａを封止するようにインターポーザ４と多層配線板２とを接合させる。前述したとおり、チップ部品３とインターポーザ４との接合およびインターポーザ４と多層配線板２との接合はチップ部品３と多層配線板２との直接接合よりも容易なため、回路モジュール１に係る接合を容易にすることができる。そのため、チップ部品３の接合不良やインターポーザ４の接合不良が原因となって回路モジュール１を廃棄せざるを得ないといったことを防止することができる。   In the third step, the interposer 4 and the multilayer wiring board 2 are joined so as to seal the cavity 2a using the interposer 4 on which the chip component 3 that has passed the continuity test is mounted. As described above, the bonding between the chip component 3 and the interposer 4 and the bonding between the interposer 4 and the multilayer wiring board 2 are easier than the direct bonding between the chip component 3 and the multilayer wiring board 2. Can be easily. Therefore, it is possible to prevent the circuit module 1 from being discarded due to the bonding failure of the chip component 3 or the bonding failure of the interposer 4.

すなわち、第１の実施形態の回路モジュール１によれば、チップ部品３を搭載する配線板の単価を下げることができるので、不良チップ部品３の組込による損失額を減少させることができるという効果を奏する。また、第１の実施形態の回路モジュール１によれば、インターポーザ４を介することによりチップ部品３と多層配線板２との接合が容易となるので、接合ミスにより回路モジュール１が動作不良を起こしてしまうことを減少させることができるという効果を奏する。   That is, according to the circuit module 1 of the first embodiment, since the unit price of the wiring board on which the chip component 3 is mounted can be lowered, the loss due to the incorporation of the defective chip component 3 can be reduced. Play. In addition, according to the circuit module 1 of the first embodiment, the chip component 3 and the multilayer wiring board 2 can be easily joined via the interposer 4, so that the circuit module 1 malfunctions due to a joining mistake. There is an effect that it can be reduced.

また、第１の実施形態の回路モジュール１の製造方法によれば、不良品でないことを確かめてからチップ部品３を搭載したインターポーザ４を多層配線板２に接続することができるとともに、回路モジュール１に係る接合を容易にすることができる。これにより、不良チップ部品３の組込または接合ミスにより動作不良を起こしてしまう回路モジュール１が製造されてしまうことを防止することができるという効果を奏する。   Further, according to the method for manufacturing the circuit module 1 of the first embodiment, the interposer 4 on which the chip component 3 is mounted can be connected to the multilayer wiring board 2 after confirming that the circuit module 1 is not defective, and the circuit module 1 The joining which concerns on can be made easy. Thereby, there is an effect that it is possible to prevent the manufacture of the circuit module 1 that causes the operation failure due to the incorporation of the defective chip part 3 or the joining error.

次に、図４から図６を用いて、第２の実施形態の回路モジュールを説明する。ここで、図４は第２の実施形態の回路モジュール１Ｂを示す縦断面図であり、図５は第２の実施形態のインターポーザ４Ｂおよびチップ部品３を示す斜視図である。また、図６は、第２の実施形態の回路モジュール１Ｂにおいて多層配線板２Ｂとインターポーザ４Ｂとにまたがって他のチップ部品３Ｂを配置した状態を示す縦断面図である。なお、図４および図６におけるスルーホール６Ｂは一部のみ現されている。   Next, a circuit module according to the second embodiment will be described with reference to FIGS. Here, FIG. 4 is a longitudinal sectional view showing the circuit module 1B of the second embodiment, and FIG. 5 is a perspective view showing the interposer 4B and the chip component 3 of the second embodiment. FIG. 6 is a longitudinal sectional view showing a state in which another chip component 3B is arranged across the multilayer wiring board 2B and the interposer 4B in the circuit module 1B of the second embodiment. Note that only a part of the through hole 6B in FIGS. 4 and 6 is shown.

第２の実施形態の回路モジュール１Ｂは、図４に示すように、多層配線板２Ｂ、チップ部品３およびインターポーザ４Ｂを備えている。   As shown in FIG. 4, the circuit module 1B according to the second embodiment includes a multilayer wiring board 2B, a chip component 3, and an interposer 4B.

第２の実施形態の多層配線板２Ｂは、図４に示すように、図４上方から順に８枚の配線板２Ｂ１〜２Ｂ８を有している。また、この配線板は、絶縁基板２０、配線パターン１７、電極１６、スルーホール６Ｂを有している。第２の実施形態の絶縁基板２０としては低温共焼成セラミック（ＬＴＣＣ）が用いられている。焼成前の絶縁基板（グリーンシート）２０に配線パターン１７、電極１６、接地電極２１およびスルーホール６Ｂを印刷形成もしくは埋込形成した後にそのグリーンシート２０を積層させ、積層されたグリーンシート２０をＷＩＰにより圧縮してから焼成することにより多層配線板２Ｂが矩形平板状に形成されている。この多層配線板２Ｂの幅および長さは１００ｍｍ×１００ｍｍ程度になっている。   As shown in FIG. 4, the multilayer wiring board 2 </ b> B of the second embodiment has eight wiring boards 2 </ b> B <b> 1 to 2 </ b> B <b> 8 in order from the top of FIG. 4. Further, this wiring board has an insulating substrate 20, a wiring pattern 17, an electrode 16, and a through hole 6B. As the insulating substrate 20 of the second embodiment, low temperature co-fired ceramic (LTCC) is used. After the wiring pattern 17, the electrode 16, the ground electrode 21 and the through hole 6B are printed or embedded on the insulating substrate (green sheet) 20 before firing, the green sheet 20 is laminated, and the laminated green sheet 20 is formed into a WIP. The multilayer wiring board 2B is formed in a rectangular flat plate shape by being compressed and fired. The width and length of the multilayer wiring board 2B are about 100 mm × 100 mm.

また、図４に示すように、この多層配線板２Ｂの表面２Ｂｃには矩形状の第１の空洞部２Ｂａが形成されている。第１の空洞部２Ｂａは内在させるインターポーザ４Ｂの寸法よりも少し大きな寸法になっており、インターポーザ４Ｂと接続する平板電極１６Ｂがインターポーザ４Ｂとの対向面２Ｂｂに形成されている。また、この多層配線板２Ｂにおける第１の空洞部２Ｂａが形成されている側の表面２Ｂｃは平滑に形成されている。   Further, as shown in FIG. 4, a rectangular first cavity 2Ba is formed on the surface 2Bc of the multilayer wiring board 2B. The first cavity 2Ba has a size slightly larger than the size of the interposer 4B to be included, and a flat plate electrode 16B connected to the interposer 4B is formed on the surface 2Bb facing the interposer 4B. Further, the surface 2Bc on the side where the first cavity 2Ba is formed in the multilayer wiring board 2B is formed smoothly.

インターポーザ４Ｂは、図５に示すように、矩形状の第２の空洞部４Ｂａを有しており、側壁２５を有する矩形容器状に形成されている。インターポーザ４Ｂの第２の空洞部４Ｂａの内部には幅および長さが０．６ｍｍ×０．６ｍｍ程度のチップ部品３がバンプ３ａおよび電極１６Ｃを介してフリップチップ接続されており、チップ部品３の高さよりも高い側壁２５がチップ部品３を囲繞している。このチップ部品３は第１の実施形態と同様、圧電素子が用いられている。第２の空洞部４Ｂａ形成側と反対側の裏面４Ｂｃは平滑に形成されている。   As shown in FIG. 5, the interposer 4 </ b> B has a rectangular second cavity 4 </ b> Ba and is formed in a rectangular container shape having side walls 25. Inside the second cavity 4Ba of the interposer 4B, the chip component 3 having a width and length of about 0.6 mm × 0.6 mm is flip-chip connected via the bump 3a and the electrode 16C. A side wall 25 higher than the height surrounds the chip component 3. The chip component 3 uses a piezoelectric element as in the first embodiment. The back surface 4Bc opposite to the second cavity 4Ba formation side is formed smoothly.

このインターポーザ４Ｂの寸法は、図４に示すように、多層配線板２Ｂの第１の空洞部２Ｂａよりも小さい寸法になっており、多層配線板２Ｂの第１の空洞部２Ｂａに第２の空洞部４Ｂａを対向させて第１の空洞部２Ｂａに内在している。具体的には、このインターポーザ４Ｂの幅および長さは１ｍｍ×１ｍｍ程度になっており、チップ部品３よりも一回り大きな大きさになっている。多層配線板２Ｂの幅および長さと比較すると、このインターポーザ４Ｂの幅および長さは１／１００程度になっている。   As shown in FIG. 4, the dimension of the interposer 4B is smaller than the first cavity 2Ba of the multilayer wiring board 2B, and the second cavity is formed in the first cavity 2Ba of the multilayer wiring board 2B. The part 4Ba is opposed to each other and is inherent in the first cavity part 2Ba. Specifically, the width and length of the interposer 4 </ b> B are about 1 mm × 1 mm, which is slightly larger than the chip component 3. Compared to the width and length of the multilayer wiring board 2B, the width and length of the interposer 4B are about 1/100.

また、インターポーザ４Ｂは、図５に示すように、第２の空洞部４Ｂａの側壁２５における第１の空洞部２Ｂａとの対向面４Ｂｄに半田製のバンプ２７を有している。図４に示すように、この半田バンプ２７が第１の空洞部２Ｂａの対向面２Ｂｂの平板電極１６Ｂと対向することにより、インターポーザ４Ｂはバンプ２７を介して多層配線板２Ｂの第１の空洞部２Ｂａの内部にフリップチップ接続されている。バンプ２７の高さは、インターポーザ４Ｂが第１の空洞部２Ｂａの内部にフリップチップ接続されたときに、第２の空洞部４Ｂａ形成側と反対側の裏面４Ｂｃが第１の空洞部２Ｂａ形成側の表面２Ｂｃと同一面上に配置される高さになっている。   Further, as shown in FIG. 5, the interposer 4B has solder bumps 27 on the side surface 25B of the second cavity 4Ba facing the first cavity 2Ba. As shown in FIG. 4, the solder bump 27 faces the flat plate electrode 16B on the facing surface 2Bb of the first cavity 2Ba, so that the interposer 4B has the first cavity of the multilayer wiring board 2B through the bump 27. Flip chip connection is made inside 2Ba. The height of the bump 27 is such that when the interposer 4B is flip-chip connected to the inside of the first cavity 2Ba, the back surface 4Bc on the side opposite to the second cavity 4Ba formation side is the first cavity 2Ba formation side. It is the height arrange | positioned on the same surface as the surface 2Bc.

そして、インターポーザ４Ｂは、図４に示すように、多層配線板２Ｂの第１の空洞部２Ｂａの内側面２Ｂｄと第２の空洞部４Ｂａの側壁２５の外側面２５ａとの間に樹脂接着剤２６を充填することにより、多層配線板２Ｂの第１の空洞部２Ｂａの内部に固着されている。この樹脂接着剤２６の充填により、インターポーザ４Ｂの第２の空洞部４Ｂａの内部に配置されたチップ部品３は気密封止される。その際、封入されるチップ部品３の環境を一定にするため、第２の空洞部４Ｂａの内部を窒素雰囲気にすることが好ましい。樹脂接着剤２６の充填時期はインターポーザ４Ｂが第１の空洞部２Ｂａの内部にフリップチップ接続された後である。   As shown in FIG. 4, the interposer 4B has a resin adhesive 26 between the inner surface 2Bd of the first cavity 2Ba of the multilayer wiring board 2B and the outer surface 25a of the side wall 25 of the second cavity 4Ba. Is fixed to the inside of the first cavity 2Ba of the multilayer wiring board 2B. By filling the resin adhesive 26, the chip component 3 disposed inside the second cavity 4Ba of the interposer 4B is hermetically sealed. At this time, in order to make the environment of the chip component 3 to be sealed constant, it is preferable to make the inside of the second cavity 4Ba a nitrogen atmosphere. The filling time of the resin adhesive 26 is after the interposer 4B is flip-chip connected to the inside of the first cavity 2Ba.

インターポーザ４Ｂに用いられる絶縁基板２４は、多層配線板２Ｂに用いられる絶縁基板２０と同一の材料を用いて形成されていることが好ましい。すなわち、第２の実施形態においては、インターポーザ４Ｂの絶縁基板２４および多層配線板２Ｂの絶縁基板２０としては、低温共焼成セラミック（ＬＴＣＣ）が用いられることが好ましい。   The insulating substrate 24 used for the interposer 4B is preferably formed using the same material as the insulating substrate 20 used for the multilayer wiring board 2B. That is, in the second embodiment, it is preferable to use low temperature co-fired ceramic (LTCC) as the insulating substrate 24 of the interposer 4B and the insulating substrate 20 of the multilayer wiring board 2B.

また、インターポーザ４Ｂは、抵抗（図示せず）、キャパシタ（図示せず）、他のチップ部品３Ｂなどの第２の空洞部４Ｂａに配置されたチップ部品３の特性を変化させる電子部品を裏面４Ｂｃに配置することにより、モジュール化されていることが好ましい。なお、図６に示すように、他のチップ部品３Ｂなどの電子部品に関しては、インターポーザ４Ｂのみに配置せず、多層配線板２Ｂの表面２Ｂｃとインターポーザ４Ｂの裏面４Ｂｃとにまたがって他のチップ部品３Ｂを接続させてもよい。   Further, the interposer 4B has a back surface 4Bc that changes the characteristics of the chip component 3 arranged in the second cavity 4Ba such as a resistor (not shown), a capacitor (not shown), and other chip components 3B. It is preferable that it is modularized by arrange | positioning. As shown in FIG. 6, regarding other electronic components such as other chip components 3B, other chip components are not arranged only in the interposer 4B but straddle the surface 2Bc of the multilayer wiring board 2B and the back surface 4Bc of the interposer 4B. 3B may be connected.

第２の実施形態の回路モジュール１Ｂにおけるその他の部品等については、第１の実施形態と同様にして形成されている。   Other components and the like in the circuit module 1B of the second embodiment are formed in the same manner as in the first embodiment.

次に、図４から図６を用いて、第２の実施形態の回路モジュール１Ｂの作用を説明する。なお、以下においては、第１の実施形態と異なる作用のみ記載する。   Next, the operation of the circuit module 1B according to the second embodiment will be described with reference to FIGS. In the following, only operations different from those of the first embodiment will be described.

第２の実施形態の回路モジュール１Ｂにおいては、図４に示すように、矩形容器状に形成されたインターポーザ４Ｂに係る第２の空洞部４Ｂａの内部にチップ部品３がフリップチップ接続されており、そのインターポーザ４Ｂが多層配線板２Ｂの第１の空洞部２Ｂａの内部に第２の空洞部４Ｂａを第１の空洞部２Ｂａに対向させて接合されている。そのため、インターポーザ４Ｂの側壁２５の外側面２５ａ、内側面２５ｂまたは対向面４Ｂｄを第１の空洞部２Ｂａの内側面２Ｂｄまたは対向面２Ｂｂに直接接続することができるので、インターポーザ４Ｂとの接合のために多層配線板２Ｂに接合棚（図２を参照）を設ける必要がなくなる。これにより、ＷＩＰを利用して多層配線板２Ｂを形成しても、多層配線板２Ｂを容易に形成することができる。   In the circuit module 1B of the second embodiment, as shown in FIG. 4, the chip component 3 is flip-chip connected to the inside of the second cavity 4Ba related to the interposer 4B formed in a rectangular container shape, The interposer 4B is joined to the inside of the first cavity 2Ba of the multilayer wiring board 2B with the second cavity 4Ba facing the first cavity 2Ba. Therefore, the outer surface 25a, the inner surface 25b, or the opposing surface 4Bd of the side wall 25 of the interposer 4B can be directly connected to the inner surface 2Bd or the opposing surface 2Bb of the first cavity 2Ba, so that the interposer 4B can be joined. In addition, there is no need to provide a junction shelf (see FIG. 2) on the multilayer wiring board 2B. Thereby, even if the multilayer wiring board 2B is formed using WIP, the multilayer wiring board 2B can be easily formed.

ここで、第２の実施形態のインターポーザ４Ｂは、図４および図５に示すように、第２の空洞部４Ｂａの側壁２５における第１の空洞部２Ｂａとの対向面４Ｂｄにバンプ２７を有しており、バンプ２７を介して第１の空洞部２Ｂａにおける第２の空洞部４Ｂａとの対向面２Ｂｂに形成された平板電極１６Ｂにフリップチップ接続している。そのため、多層配線板２Ｂにインターポーザ４Ｂをワイヤボンディングする必要がなくなり、実装面積の縮小化を図ることができる。また、第１の空洞部２Ｂａの寸法にインターポーザ４Ｂの寸法を近づけることができるため、多層配線板２Ｂの第１の空洞部２Ｂａの内側面２Ｂｄとインターポーザ４Ｂの側壁２５の外側面２５ａとの間隙が小さくなり、インターポーザ４Ｂに配置されたチップ部品３を第１の空洞部２Ｂａに気密封止しやすくなる。   Here, as shown in FIGS. 4 and 5, the interposer 4B of the second embodiment has bumps 27 on the surface 4Bd of the side wall 25 of the second cavity 4Ba facing the first cavity 2Ba. The bumps 27 are flip-chip connected to the plate electrode 16B formed on the surface 2Bb of the first cavity 2Ba facing the second cavity 4Ba. Therefore, it is not necessary to wire bond the interposer 4B to the multilayer wiring board 2B, and the mounting area can be reduced. Further, since the dimension of the interposer 4B can be made closer to the dimension of the first cavity 2Ba, the gap between the inner surface 2Bd of the first cavity 2Ba of the multilayer wiring board 2B and the outer surface 25a of the sidewall 25 of the interposer 4B. And the chip component 3 arranged in the interposer 4B can be easily hermetically sealed in the first cavity 2Ba.

また、第２の実施形態のインターポーザ４Ｂは、この多層配線板２Ｂの第１の空洞部２Ｂａの内側面２Ｂｄと第２の空洞部４Ｂａの側壁２５の外側面２５ａとの間に樹脂接着剤２６を充填することにより、多層配線板２Ｂの第１の空洞部２Ｂａの内部に固着されている。インターポーザ４Ｂに配置されたチップ部品３を第１の空洞部２Ｂａに気密封止することができる。   In the interposer 4B of the second embodiment, the resin adhesive 26 is provided between the inner surface 2Bd of the first cavity 2Ba and the outer surface 25a of the side wall 25 of the second cavity 4Ba of the multilayer wiring board 2B. Is fixed to the inside of the first cavity 2Ba of the multilayer wiring board 2B. The chip component 3 disposed in the interposer 4B can be hermetically sealed in the first cavity 2Ba.

ただし、インターポーザ４Ｂと多層配線板２Ｂとの熱膨張率が異なってしまうと、その違いによりインターポーザ４Ｂと多層配線板２Ｂとのフリップチップ接続部分に応力が生じてしまい、多層配線板２Ｂからインターポーザ４Ｂが断線してしまう。そのため、インターポーザ４Ｂに用いられる絶縁基板２４は、多層配線板２Ｂに用いられる絶縁基板２０と同一の材料を用いて形成されている。これにより、インターポーザ４Ｂおよび多層配線板２Ｂの熱膨張率が同一になるため、それらが熱膨張してもフリップチップ接続部分に応力が生じて断線するおそれをなくすことができる。   However, if the coefficient of thermal expansion between the interposer 4B and the multilayer wiring board 2B is different, a stress is generated at the flip chip connecting portion between the interposer 4B and the multilayer wiring board 2B, and the interposer 4B is then transferred from the multilayer wiring board 2B. Will break. Therefore, the insulating substrate 24 used for the interposer 4B is formed using the same material as the insulating substrate 20 used for the multilayer wiring board 2B. Thereby, since the thermal expansion coefficients of the interposer 4B and the multilayer wiring board 2B are the same, it is possible to eliminate the possibility of stress being generated at the flip chip connecting portion even if they are thermally expanded.

特に、多層配線板２Ｂの絶縁基板２０およびインターポーザ４Ｂの絶縁基板２４に低温共焼成セラミック（ＬＴＣＣ）を用いることが好ましい。これにより、それらの絶縁基板２０、２４を９００℃以下で低温焼成することができるので、Ａｇなどの低融点高導電金属を配線パターン１７や電極１６、平板電極１６Ｂに用いることができる。   In particular, it is preferable to use low temperature co-fired ceramic (LTCC) for the insulating substrate 20 of the multilayer wiring board 2B and the insulating substrate 24 of the interposer 4B. Thereby, since those insulating substrates 20 and 24 can be fired at a low temperature of 900 ° C. or lower, a low-melting-point high-conductivity metal such as Ag can be used for the wiring pattern 17, the electrode 16, and the plate electrode 16 B.

また、チップ部品３は使用により発熱するが、インターポーザ４Ｂの幅および長さはチップ部品３よりも一回り大きな大きさになっているため、チップ部品３の熱がインターポーザ４Ｂの全体に伝わり、伝熱効率の悪いＬＴＣＣ製のインターポーザ４Ｂであっても熱膨張むらを生じさせないようにすることができる。また、インターポーザ４Ｂに熱膨張むらが生じないので、多層配線板２Ｂに対してインターポーザ４Ｂが１／１００倍程度大きくなっても、チップ部品３に不要な応力を加えることがない。この効果は、ＳＡＷ素子のように応力によってその特性が変化してしまうチップ部品３に対して最も効果的である。実施形態によってこの倍率は異なるが、多層配線板２Ｂに対してインターポーザ４Ｂが１／１０倍以下の値になるとインターポーザ４Ｂを別個に形成するメリットが生じやすい。   Although the chip part 3 generates heat by use, the width and length of the interposer 4B are slightly larger than the chip part 3, so that the heat of the chip part 3 is transmitted to the entire interposer 4B. Even in the case of the interposer 4B made of LTCC having poor thermal efficiency, it is possible to prevent the occurrence of uneven thermal expansion. Further, since the thermal expansion unevenness does not occur in the interposer 4B, unnecessary stress is not applied to the chip component 3 even if the interposer 4B is about 1/100 times larger than the multilayer wiring board 2B. This effect is most effective for the chip component 3 whose characteristics change due to stress like a SAW element. Although this magnification varies depending on the embodiment, when the interposer 4B has a value of 1/10 or less of the multilayer wiring board 2B, a merit of forming the interposer 4B separately tends to occur.

さらに、インターポーザ４Ｂは、チップ部品３にチップ部品３の特性を変化させる他のチップ部品３Ｂなどの電子部品をあわせて配置することにより、モジュール化されていることが好ましい。回路モジュール１Ｂの設計変更をする際にチップ部品３の特性を変更して新たな回路モジュール１Ｂとすることがあるが、多層配線板２Ｂおよびインターポーザ４Ｂに配置された回路要素（図示せず）や配線パターン１７等の全てを変更するのは非効率である。そのため、インターポーザ４Ｂをモジュール化し、インターポーザ４Ｂに配置された他のチップ部品３Ｂなどの電子部品を変更することによりチップ部品３の特性を変更すれば、回路モジュール１Ｂ全体の回路設計を変えなくても回路モジュール１Ｂ全体の仕様を変更することができる。   Furthermore, the interposer 4B is preferably modularized by arranging electronic components such as another chip component 3B that changes the characteristics of the chip component 3 together with the chip component 3. When the design of the circuit module 1B is changed, the characteristics of the chip component 3 may be changed to a new circuit module 1B. However, circuit elements (not shown) arranged on the multilayer wiring board 2B and the interposer 4B It is inefficient to change all of the wiring patterns 17 and the like. Therefore, if the characteristics of the chip component 3 are changed by modularizing the interposer 4B and changing electronic components such as other chip components 3B arranged in the interposer 4B, the circuit design of the entire circuit module 1B does not have to be changed. The specifications of the entire circuit module 1B can be changed.

また、図６に示すように、多層配線板２Ｂにおける第１の空洞部２Ｂａ形成側の表面２Ｂｃおよびインターポーザ４Ｂにおける第２の空洞部４Ｂａ形成側と反対側の裏面４Ｂｃを平滑に形成し、インターポーザ４Ｂが多層配線板２Ｂに接合されたときに同一面上に配置されていることが好ましい。これによって、第１の空洞部２Ｂａ形成側の表面２Ｂｃおよび第２の空洞部４Ｂａ形成側と反対側の裏面４Ｂｃが他のチップ部品３Ｂなどの電子部品の接続面となるので、多層配線板２Ｂの表面２Ｂｃとインターポーザ４Ｂの裏面４Ｂｃとにまたがって他のチップ部品３Ｂを接続することができる。   Further, as shown in FIG. 6, the surface 2Bc on the first cavity 2Ba formation side in the multilayer wiring board 2B and the back surface 4Bc on the side opposite to the second cavity 4Ba formation side in the interposer 4B are formed smoothly, and the interposer 4B is preferably disposed on the same surface when bonded to multilayer wiring board 2B. As a result, the surface 2Bc on the first cavity 2Ba formation side and the back surface 4Bc on the opposite side to the second cavity 4Ba formation side serve as connection surfaces for electronic components such as other chip components 3B, so that the multilayer wiring board 2B The other chip component 3B can be connected across the front surface 2Bc and the back surface 4Bc of the interposer 4B.

すなわち、第２の実施形態の回路モジュール１Ｂによれば、接合棚を形成する必要が無くなるため、多層配線板２ＢにＬＴＣＣを用いた場合でも多層配線板２Ｂの形成が容易になる。   That is, according to the circuit module 1B of the second embodiment, it is not necessary to form a junction shelf, so that the multilayer wiring board 2B can be easily formed even when LTCC is used for the multilayer wiring board 2B.

なお、本発明は、前述した実施形態などに限定されるものではなく、必要に応じて種々の変更が可能である。   In addition, this invention is not limited to embodiment mentioned above etc., A various change is possible as needed.

例えば、第１の実施形態においては、図２に示すようにインターポーザ４と多層配線板２とを電気的に接続させるスルーホール６は共晶接合用金属膜５の枠内に形成されているが、他の実施形態においては、そのスルーホール６は共晶接合用金属膜５の枠外に形成されていてもよい。その際には、そのスルーホール６とチップ部品３とを接続する配線パターンが共晶接合用金属膜５と接触して短絡することを防止するため、その配線パターンを共晶接合用金属膜５の形成面と別面に形成することが好ましい。   For example, in the first embodiment, the through hole 6 for electrically connecting the interposer 4 and the multilayer wiring board 2 is formed in the frame of the eutectic bonding metal film 5 as shown in FIG. In other embodiments, the through hole 6 may be formed outside the frame of the eutectic bonding metal film 5. In that case, in order to prevent the wiring pattern connecting the through hole 6 and the chip component 3 from coming into contact with the eutectic bonding metal film 5 and short-circuiting, the wiring pattern is connected to the eutectic bonding metal film 5. It is preferable to form it on a different surface from the formation surface.

また、第２の実施形態においては、図示はしないが、半田パンプ３ａの代わりに側壁２５に設けられた配線パターン１７と第１の空洞部２Ｂａに設けられた平板電極１６Ｂをワイヤボンディングしても良い。   In the second embodiment, although not shown, the wiring pattern 17 provided on the side wall 25 and the flat plate electrode 16B provided in the first cavity 2Ba may be wire-bonded instead of the solder bump 3a. good.

第１の実施形態の回路モジュールを示す縦断面図1 is a longitudinal sectional view showing a circuit module according to a first embodiment. 第１の実施形態の多層配線板を示す斜視図The perspective view which shows the multilayer wiring board of 1st Embodiment 第１の実施形態の回路モジュールの製造方法を示す縦断面図1 is a longitudinal sectional view showing a method for manufacturing a circuit module of a first embodiment 第２の実施形態の回路モジュールを示す部分縦断面図The fragmentary longitudinal cross-section which shows the circuit module of 2nd Embodiment 第２の実施形態のインターポーザを示す斜視図The perspective view which shows the interposer of 2nd Embodiment 第２の実施形態の回路モジュールにおいて多層配線板とインターポーザとにまたがって電子部品を配置した状態を示す斜視図The perspective view which shows the state which has arrange | positioned the electronic component across a multilayer wiring board and an interposer in the circuit module of 2nd Embodiment. 従来の回路モジュールを示す縦断面図A longitudinal sectional view showing a conventional circuit module

符号の説明Explanation of symbols

１ 回路モジュール
２ 多層配線板
２ａ 第１の空洞部
３ チップ部品
４ インターポーザ
５ 共晶接合用金属膜
６ スルーホール DESCRIPTION OF SYMBOLS 1 Circuit module 2 Multilayer wiring board 2a 1st cavity part 3 Chip component 4 Interposer 5 Metal film for eutectic bonding 6 Through hole

Claims (13)

第１の空洞部を有する多層配線板と、
チップ部品を搭載するインターポーザと
を備えているとともに、
前記インターポーザは、前記チップ部品が前記第１の空洞部の内部に配置されつつ前記多層配線板に電気的に接続されるように、前記多層配線板に接合されている
ことを特徴とする回路モジュール。 A multilayer wiring board having a first cavity,
It has an interposer for mounting chip parts,
The interposer is bonded to the multilayer wiring board so that the chip component is electrically connected to the multilayer wiring board while being disposed inside the first cavity. . 前記チップ部品は、前記インターポーザにフリップチップ接続されている
ことを特徴とする請求項１に記載の回路モジュール。 The circuit module according to claim 1, wherein the chip component is flip-chip connected to the interposer. 前記インターポーザは多層構造になっている
ことを特徴とする請求項１または請求項２に記載の回路モジュール。 The circuit module according to claim 1, wherein the interposer has a multilayer structure. 前記チップ部品は圧電素子であり、
前記インターポーザは前記第１の空洞部を気密封止するように接合されている
ことを特徴とする請求項１から請求項３のいずれか１項に記載の回路モジュール。 The chip component is a piezoelectric element,
The circuit module according to any one of claims 1 to 3, wherein the interposer is joined so as to hermetically seal the first cavity. 前記多層配線板および前記インターポーザは、前記第１の空洞部の周縁付近および前記インターポーザにおける前記多層配線板との対向面の周縁付近にそれぞれ枠状に形成された共晶接合用金属膜を用いて共晶接合されているとともに、それぞれの前記共晶接合用金属膜の枠内もしくは枠外に形成されたスルーホールを介して電気的に接続されている
ことを特徴とする請求項４に記載の回路モジュール。 The multilayer wiring board and the interposer use eutectic bonding metal films formed in a frame shape near the periphery of the first cavity and the periphery of the surface of the interposer facing the multilayer wiring board, respectively. 5. The circuit according to claim 4, wherein the circuit is eutectic bonded and is electrically connected through a through hole formed inside or outside the frame of the eutectic bonding metal film. module. 前記インターポーザは、前記チップ部品を囲繞する側壁を有する第２の空洞部を有しているとともに、前記多層配線板の第１の空洞部よりも小さい寸法に形成されており、
前記チップ部品は、前記第２の空洞部の内部に配置されており、
前記多層配線板は、前記第１の空洞部に前記第２の空洞部を対向させて前記インターポーザを前記第１の空洞部に内在させている
ことを特徴とする請求項１から請求項４のいずれか１項に記載の回路モジュール。 The interposer has a second cavity having a side wall surrounding the chip component, and is formed in a size smaller than the first cavity of the multilayer wiring board,
The chip component is disposed inside the second cavity,
5. The multilayer wiring board according to claim 1, wherein the interposer is included in the first cavity portion with the second cavity portion opposed to the first cavity portion. 6. The circuit module according to any one of claims. 前記インターポーザは、前記第２の空洞部の側壁における前記第１の空洞部との対向面にバンプを有しているとともに、前記バンプを介して前記多層配線板の第１の空洞部の内部にフリップチップ接続している
ことを特徴とする請求項６に記載の回路モジュール。 The interposer has a bump on a side surface of the second cavity portion facing the first cavity portion, and is disposed inside the first cavity portion of the multilayer wiring board via the bump. The circuit module according to claim 6, wherein the circuit module is flip-chip connected. 前記インターポーザは、前記多層配線板の第１の空洞部の内側面と前記第２の空洞部の側壁の外側面との間に樹脂接着剤を充填することにより、前記多層配線板の第１の空洞部の内部に固着されている
ことを特徴とする請求項６または請求項７に記載の回路モジュール。 The interposer is filled with a resin adhesive between the inner surface of the first cavity of the multilayer wiring board and the outer surface of the side wall of the second cavity, whereby the first of the multilayer wiring board is filled. The circuit module according to claim 6 or 7, wherein the circuit module is fixed inside the cavity. 前記インターポーザに用いられる絶縁基板は、前記多層配線板に用いられる絶縁基板と同一の材料を用いて形成されている
ことを特徴とする請求項１から請求項８のいずれか１項に記載の回路モジュール。 9. The circuit according to claim 1, wherein the insulating substrate used for the interposer is formed using the same material as the insulating substrate used for the multilayer wiring board. module. 前記多層配線板の絶縁基板および前記インターポーザの絶縁基板は、低温共焼成セラミック（ＬＴＣＣ）を用いて形成されている
ことを特徴とする請求項９記載の回路モジュール。 The circuit module according to claim 9, wherein the insulating substrate of the multilayer wiring board and the insulating substrate of the interposer are formed using low-temperature co-fired ceramic (LTCC). 前記多層配線板における第１の空洞部形成側の表面および前記インターポーザにおける第２の空洞部形成側と反対側の裏面は、平滑に形成されているとともに、前記インターポーザが前記多層配線板に接合されたときに同一面上に配置されている
ことを特徴とする請求項１から請求項１０のいずれか１項に記載の回路モジュール。 The front surface of the multilayer wiring board on the first cavity portion forming side and the back surface of the interposer opposite to the second cavity portion forming side are formed smoothly, and the interposer is joined to the multilayer wiring board. The circuit module according to claim 1, wherein the circuit modules are arranged on the same plane. 前記インターポーザは、前記チップ部品に前記チップ部品の特性を変化させる電子部品をあわせて配置することにより、モジュール化されている
ことを特徴とする請求項１から請求項１１のいずれか１項に記載の回路モジュール。 The said interposer is modularized by arrange | positioning together the electronic component which changes the characteristic of the said chip component in the said chip component, The any one of Claims 1-11 characterized by the above-mentioned. Circuit module. インターポーザにチップ部品を搭載する第１工程と、
前記インターポーザに検査電圧を供給することにより前記チップ部品を導通検査する第２工程と、
前記導通検査に合格した前記チップ部品を搭載する前記インターポーザを用いて多層配線板に穿設された第１の空洞部の内部に前記チップ部品を封入するように前記第１の空洞部を封止するとともに、前記インターポーザを前記多層配線板に電気的に接続させる第３工程と
を備えていることを特徴とする回路モジュールの製造方法。 A first step of mounting chip components on the interposer;
A second step of inspecting the continuity of the chip component by supplying an inspection voltage to the interposer;
Sealing the first cavity so as to enclose the chip component inside the first cavity formed in the multilayer wiring board using the interposer on which the chip component that has passed the continuity test is mounted. And a third step of electrically connecting the interposer to the multilayer wiring board.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115332225A (en) * 2022-10-14 2022-11-11 北京华封集芯电子有限公司 Inorganic interposer structure and method for fabricating the same

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