JP2008103547A - Solder paste applying method, and electronic circuit board - Google Patents
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Abstract
Description
本発明は、半田ペースト塗布方法及び電子回路基板に関し、詳しくは、リフロー方式によって半導体集積回路を電子回路基板に接続するための半田ペースト塗布方法及び当該半田ペースト塗布方法を用いて半導体集積回路を接続した電子回路基板に関する。 The present invention relates to a solder paste coating method and an electronic circuit board, and more particularly, to a solder paste coating method for connecting a semiconductor integrated circuit to an electronic circuit board by a reflow method and to connecting a semiconductor integrated circuit using the solder paste coating method. The present invention relates to an electronic circuit board.
半導体集積回路(半導体IC)などの実装部品を電子回路基板(プリント配線板)に半田付けによって実装する技術は、回路の高集積化、実装の自動化、電気特性面の利点などのために、SIP、DIPなどの実装部品の端子を基板上のランドの穴に挿入して接続する穴実装の方法から、図9に示すようなQFP(Quad Flat Package)200などのフラットパック型の実装部品を平面状のランドに接続する面実装の方法に移行してきている。このようなフラットパック型の実装部品は、高集積化が進み、多くの端子(リード)を備えている。 The technology for mounting a mounting component such as a semiconductor integrated circuit (semiconductor IC) on an electronic circuit board (printed wiring board) by soldering is based on the SIP, because of the high integration of the circuit, automation of mounting, and advantages of electrical characteristics. A flat pack type mounting part such as a QFP (Quad Flat Package) 200 as shown in FIG. The method of surface mounting to connect to the land of the shape is moving. Such a flat pack type mounting component is highly integrated and has many terminals (leads).
QFP200などの面実装部品の電子回路基板への接続は、リフロー方式の半田付けによって行われることが多い。リフロー方式では、例えば、電子回路基板上に、所定の穴が穿たれステンレスなどで形成されたメタルマスクを被せ、その上からスキージ(へら)を使って半田ペーストをしごくことにより、ランドなどの必要箇所に一定の厚みで半田ペーストを塗布する。そして、半田ペーストが塗布されたランドに実装部品を実装し、ランドに実装部品が実装された電子回路基板を炉の中で加熱することによって半田ペーストを溶融させ、その後半田を冷却することによって実装部品の端子をランドに接続する。
Connection of surface mount components such as
特許文献1に記載されているような従来のリフロー方式のためのランドへの半田ペーストの塗布方法(当該文献の図1参照)では、図7の(a)に示すような電子回路基板100上のランド50に対し、図7の(b)に示すようにランド50の全領域に半田ペースト70が塗布される。
ところで、図9に示したような、高集積化され、多くの端子を備えるQFP200などのフラットパック型の実装部品は、端子200aの間隔が非常に狭くなっており、この端子を接続するために電子回路基板100上に設けられるランド50の間隔も当然に狭くなっている。このように端子200aの間隔が非常に狭いQFP200を、特許文献1に記載されているような従来の半田ペーストの塗布方法を使用して電子回路基板に接続する場合には、配置された間隔の狭い各ランド50の全領域に半田ペースト70が塗布されるため、炉により加熱した際に、溶融した半田ペースト70がランド50の領域外に押し出され、隣接するランド50の半田70と接触し、図8に示すようなブリッジが形成されやすいという問題がある。このようなブリッジ形成の防止策として、ランド50の間隔を広げるためにランド50の幅を狭くしたり、ランド50の長さを短くしたりすることが考えられるが、このような対策を施すことにより却って未半田不良が発生する場合がある。
By the way, as shown in FIG. 9, a flat pack type mounting component such as the QFP 200 which is highly integrated and has a large number of terminals has a very narrow interval between the
本発明は、かかる問題に鑑みてなされたものであり、ブリッジや未半田不良が発生することなく適切に半田接続を行うことができる半田ペーストの塗布方法、及び、適切に半田接続が行われた電子回路基板を提供することを目的とする。 The present invention has been made in view of such a problem, and a solder paste application method capable of performing appropriate solder connection without causing a bridge or unsolder failure, and an appropriate solder connection. An object is to provide an electronic circuit board.
上記目的を達成するために、請求項1に記載の半田ペースト塗布方法は、リフロー方式による表面実装部品の電子回路基板への接続のための半田ペースト塗布方法であって、前記電子回路基板上に設けられた、前記部品の端子が接続されるランドの表面における、少なくとも前記端子との重なり領域に部分的に半田ペーストを塗布することを特徴としている。
In order to achieve the above object, a solder paste application method according to
この方法では、リフロー方式による表面実装部品の電子回路基板への接続のための半田ペースト塗布方法であって、電子回路基板上に設けられた表面実装部品の端子が接続されるランドの表面における、少なくとも表面実装部品の端子との重なり領域に部分的に半田ペーストが塗布される。ここで、「重なり領域」とは、ランドの表面における領域であって、ランドに表面実装部品の端子が接続された際に、表面実装部品の端子が当接する領域のことを意味する。 In this method, a solder paste application method for connecting a surface mounting component to an electronic circuit board by a reflow method, on the surface of a land to which a terminal of the surface mounting component provided on the electronic circuit board is connected, Solder paste is applied at least partially in the overlapping region with the terminals of the surface mount component. Here, the “overlapping region” is a region on the surface of the land, and means a region where the terminal of the surface mounting component abuts when the terminal of the surface mounting component is connected to the land.
このように、ランドの表面の表面実装部品の端子との重なり領域に部分的に半田ペーストが塗布されるので、炉の中で半田ペーストが溶融した際に、部分的に塗布されたそれぞれの半田ペーストが一体となって多量の溶融半田を形成することがなく、溶融半田がランドの領域外に押し出されて隣接するランドの溶融半田と接触してブリッジを形成することを防ぐことができる。したがって、表面実装部品の端子をランドに適切に半田接続することができる。 In this way, since the solder paste is partially applied to the overlapping area of the land surface with the terminals of the surface mount components, each solder applied partially when the solder paste melts in the furnace. A large amount of molten solder is not formed integrally with the paste, and it is possible to prevent the molten solder from being pushed out of the land area and coming into contact with the molten solder of the adjacent land to form a bridge. Accordingly, the terminals of the surface mount component can be appropriately soldered to the land.
請求項2に記載の半田ペースト塗布方法は、請求項1に記載の半田ペースト塗布方法であって、前記ランドの前記重なり領域の端部に少なくとも半田ペーストを塗布することを特徴としている。 A solder paste application method according to a second aspect is the solder paste application method according to the first aspect, wherein at least the solder paste is applied to an end portion of the overlapping region of the land.
この方法によれば、ランドの表面における表面実装部品の端子との重なり領域の端部に少なくとも半田ペーストが塗布される。したがって、表面実装部品の端部においてフィレットが形成可能となるので、表面実装部品の端子とランドとの接続を強固なものにすることができる。 According to this method, at least the solder paste is applied to the end of the overlapping region with the surface-mounted component terminal on the surface of the land. Therefore, the fillet can be formed at the end portion of the surface mount component, so that the connection between the terminal of the surface mount component and the land can be strengthened.
請求項3に記載の半田ペースト塗布方法は、請求項1に記載の半田ペースト塗布方法であって、前記ランドの前記重なり領域において、提材によって他の領域と区画された前記重なり領域の端部に対して少なくとも半田ペーストの塗布を行うことを特徴としている。
The solder paste application method according to
この方法によれば、ランドの表面における表面実装部品の端子との重なり領域において、提材によって他の領域と区画された重なり領域の端部に対して少なくとも半田ペーストが塗布される。 According to this method, at least the solder paste is applied to the end portion of the overlapping area partitioned from the other area by the material in the overlapping area with the surface-mounted component terminal on the surface of the land.
このように、提材によって他の領域と区画された重なり領域の端部に少なくとも半田ペーストが塗布されるので、半田ペーストが炉において溶融した際に、溶融した半田のランドの表面の他の部分への移動が提により防止され、重なり領域の端部における半田の量が十分に確保されるので、フィレットが形成されやすくなる。表面実装部品の端子とランドとの接続を強固なものにすることができる。 In this way, since at least the solder paste is applied to the end of the overlapping region partitioned from the other region by the material, when the solder paste is melted in the furnace, the other part of the surface of the melted solder land Therefore, the fillet can be easily formed because the amount of solder at the end of the overlapping region is sufficiently secured. The connection between the terminal and the land of the surface mount component can be strengthened.
請求項4に記載の電子回路基板は、請求項1乃至3のいずれかの記載の半田ペースト塗布方法を使用して、表面実装部品が接続されたことを特徴としている。 An electronic circuit board according to a fourth aspect is characterized in that surface-mounted components are connected by using the solder paste application method according to any one of the first to third aspects.
このような電子回路基板は、請求項1乃至3のいずれかの記載の半田ペースト塗布方法を使用して表面実装部品が接続されているので、ブリッジが発生せず、フィレットが形成され、適切に半田接続がされた電子回路基板である。
In such an electronic circuit board, since the surface mount components are connected using the solder paste coating method according to any one of
上記目的を達成するために、請求項5に記載の電子回路基板は、リフロー方式によって表面実装部品が半田接続された電子回路基板であって、電子回路基板上に設けられたランドの表面の少なくとも前記部品の端子との重なり領域に部分的に施された半田によって前記部品の端子が接続されていることを特徴としている。
In order to achieve the above object, an electronic circuit board according to
この構成によれば、電子回路基板上に設けられたランドの表面の少なくとも表面実装部品の端子との重なり領域に部分的に施された半田によって表面実装部品の端子が接続されている。ここで、「重なり領域」とは、ランドの表面における領域であって、ランドに接続された表面実装部品の端子が当接している領域のことを意味する。 According to this configuration, the terminals of the surface mount components are connected by the solder partially applied to at least the overlapping area of the surface of the land provided on the electronic circuit board with the terminals of the surface mount components. Here, the “overlapping region” means a region on the surface of the land and a region where terminals of surface-mounted components connected to the land are in contact.
このように、ランドの表面の少なくとも表面実装部品の端子との重なり領域に部分的に施された半田によって表面実装部品の端子が接続されているので、ランド間にブリッジが発生しにくく、表面実装部品の端子とランドとが適切に半田接続されている。 In this way, since the terminals of the surface-mounted components are connected by solder partially applied to the area of the surface of the land that overlaps at least the terminals of the surface-mounted components, surface-mounting is unlikely to occur between the lands. The component terminals and lands are properly soldered.
請求項6に記載の電子回路基板は、請求項5に記載の電子回路基板であって、前記ランドの前記重なり領域の端部に少なくとも施された半田によって前記部品の端子が接続されていることを特徴としている。
The electronic circuit board according to
この構成によれば、ランドの表面実装部品の端子との重なり領域の端部に少なくとも施された半田によって表面実装部品の端子が接続されている。したがって、表面実装部品の端子の端部にフィレットが形成されており、表面実装部品の端子とランドとの接続が強固である。 According to this configuration, the terminals of the surface mount component are connected by the solder applied at least to the end of the overlapping area with the terminal of the surface mount component of the land. Therefore, the fillet is formed at the end of the terminal of the surface mount component, and the connection between the terminal of the surface mount component and the land is strong.
請求項7に記載の電子回路基板は、請求項6に記載の電子回路基板であって、前記ランドの前記重なり領域には、前記端部と他の領域とを区画する提材が設けられていることを特徴としている。
The electronic circuit board according to
この構成によれば、ランドの表面実装部品の端子との重なり領域には、当該重なり領域の端部と他の領域とを区画する提財が設けられている。したがって、重なり領域の端部における半田の量が十分であり、フィレットが形成されているので、表面実装部品の端子とランドとの接続が強固である。 According to this configuration, in the overlapping region of the land with the terminal of the surface-mounted component, the provision for partitioning the end of the overlapping region and the other region is provided. Therefore, the amount of solder at the end of the overlapping region is sufficient and the fillet is formed, so that the connection between the terminal of the surface mount component and the land is strong.
以下、本発明に係る半田ペーストの塗布方法、及び、電子回路基板の例について、図面を参照しつつ説明する。なお、以下の説明に使用する図は、発明に係る半田ペーストの塗布方法、及び、電子回路基板に関する事項を模式的に表したものであり、図示した事物の寸法、及び、事物の相互間の相対的寸法などは、実際の値や関係を示すものではない。 Hereinafter, a solder paste application method and an example of an electronic circuit board according to the present invention will be described with reference to the drawings. In addition, the figure used for the following description is a schematic representation of the solder paste application method according to the invention and the items related to the electronic circuit board. Relative dimensions do not indicate actual values or relationships.
なお、本発明の半田ペーストの塗布方法は、ランドに対する半田ペーストの塗布の位置(及び範囲)に特徴があり、また、本発明の電子回路基板は、ランドにおける半田の設え位置(及び範囲)に特徴があり、その他の部分については、従来の半田ペーストの塗布方法や電子回路基板と同じとすることができるので、この特徴部分についてのみ説明する。 The solder paste application method of the present invention is characterized by the position (and range) of applying the solder paste to the land, and the electronic circuit board of the present invention is located at the position (and range) of solder on the land. Since there are features and the other parts can be the same as the conventional solder paste coating method and electronic circuit board, only these feature parts will be described.
〔第1の実施形態〕
図1の(a)は、電子回路基板1上に面実装部品の端子を接続するために設けられた複数のランド2の一部を示す説明図である。ランド2は、例えば、ガラス不織布エポキシ樹脂積層板Eの表面に、周知の方法などによって、銅箔によるパターンを形層することにより形成されている。ガラス不織布エポキシ樹脂積層板Eの表面は、ランド2の形成部分を除いて、絶縁性のレジスト塗料Rによって覆われている。このレジスト塗料Rとしては、既存のものを採用することができる。
[First Embodiment]
FIG. 1A is an explanatory diagram showing a part of a plurality of
このランド2は、図9に示すような、フラットパッケージ型の半導体集積回路であるQFP(Quad Flat Package)200の端子(リード)200aを半田付けによって接続するためのものである。図9に示すように、QFP200は、パッケージ200bの4つの周辺のそれぞれに複数の端子200aを非常に狭い間隔で備えている。ランド2はこの端子200aを接続するものであるため、端子200aと同様に、隣接するランド2の間隔が狭くなっている。
The
リフロー方式の半田付けによって、このようなランド2にQFP200の端子200aを接続する場合には、例えば、半田ペーストを塗布する部分に対応した穴を穿いたメタルマスク(不図示)を電子回路基板1の上に被せ、その上からスキージ(不図示)を使って半田ペーストをしごくことによりランド2に半田ペーストを塗布するという塗布工程が実施される。
When the terminal 200a of the
第1の実施の形態では、半田ペーストの塗布工程(方法)において、メタルマスクとスキージを用いて、図1の(b)に示すように、ランド2の表面に、部分的に半田ペースト3を塗布する。ランド2にQFP200の端子200aを接続した際に、ランド2の表面の全領域がQFP200の端子200aに当接(接続)しない場合には、少なくともランド2の表面の端子200aと重なる(当接する)領域に、部分的に半田ペースト3を塗布するようにする。なお、図1の(b)に示す例のように、ランド2の表面の端子200aとの重なり領域の端部2a、つまり、ランド2の長手方向(図面の左右方向)の両端2aに、少なくとも半田ペースト3(a)を塗布することが好ましい。
In the first embodiment, in the solder paste application process (method), using a metal mask and a squeegee, the
図2は、第1の実施の形態の半田ペースト塗布方法により半田ペースト3を塗布した後に、半田ペースト3を溶融させてから冷却することによってQFP200が接続された電子回路基板1のランド2付近の断面図である。この図からわかるように、ランド2とQFP200の端子200aとは、ランド2と端子200aとの間に部分的に設けられた半田4によって接続されている。上述したように、ランド2には、部分的に半田ペースト3が塗布されるので、炉の中で半田ペースト3が溶融した際に、部分的に塗布されたそれぞれの半田ペースト3が一体となって多量の溶融半田を形成することがなく、溶融半田がランド2の領域外に押し出されて隣接するランド2の溶融半田と接触してブリッジを形成することが防止される。したがって、QFP200の端子200aをランド2に適切に半田接続することができる。
FIG. 2 shows the area around the
また、ランド2の端子200aとの重なり領域の端部2aに半田ペースト3(a)が塗布されるので、半田ペースト3(a)が溶融後に冷却された際に、QFP200の端子200aの端部にフィレット5が形成されるので、半田4(5)によるランド2と端子200aの接続がより強固なものとなる。
Also, since the solder paste 3 (a) is applied to the
〔第2の実施形態〕
図3の(a)は、電子回路基板1’上に面実装部品の端子を接続するために設けられた複数のランド6の一部を示す説明図である。第2の実施の形態の半田ペーストの塗布工程(方法)においては、第1の実施の形態と同様に、ランド6の表面に、部分的に半田ペースト3を塗布する。ただし、ランド6の表面の端子200aとの重なり領域の端部6aは、レジスト塗料Rの塗布により設けられた堤7により、ランド6の表面のその他の部分と区画されており、この提7によって区画された端部6aに少なくとも半田ペースト3(a)を塗布する。
[Second Embodiment]
FIG. 3A is an explanatory view showing a part of the plurality of
図4は、第2の実施の形態の半田ペースト塗布方法により半田ペースト3を塗布した後に、半田ペースト3を溶融させてから冷却することによってQFP200が接続された電子回路基板1’のランド6付近の断面図である。この図からわかるように、ランド6とQFP200の端子200aとは、ランド6と端子200aとの間に部分的に設けられた半田4によって接続されている。上述したように、ランド6には、部分的に半田ペースト3が塗布されるので、炉の中で半田ペースト3が溶融した際に、部分的に塗布されたそれぞれの半田ペースト3が一体となって多量の溶融半田を形成することがなく、溶融半田がランド6の領域外に押し出されて隣接するランド6の溶融半田と接触してブリッジを形成することが防止される。したがって、QFP200の端子200aをランド6に適切に半田接続することができる。
FIG. 4 shows the vicinity of the
また、ランド6の端部6aは、提7により、ランド6の表面のその他の部分と区画されており、半田ペースト3(a)が溶融した際に、溶融した半田のランド6の表面の他の部分への移動が提7により防止されるので、端部6aにおける半田の量が十分に確保され、フィレット5が形成されやすくなる。したがって、ブリッジの形成を防止しつつ半田接続を強固なものとすることができる。
Further, the
なお、本発明の実施形態は上述の形態に限らず、本発明の技術的思想の範囲内において種々に変更してもよい。例えば、上述の実施の形態では、ランド2,6には半田ペースト3をランド2,6の長手方向(図面の左右方向)に一列に塗布することとしたが、これに替えて、図5に示すように、個々の半田ペースト3が複数の列をなすように塗布してもよい。また、半田ペースト3は、必ずしも列を成すように規則的に塗布しなくてもよい。
The embodiment of the present invention is not limited to the above-described embodiment, and various modifications may be made within the scope of the technical idea of the present invention. For example, in the above-described embodiment, the
さらに、上述の実施の形態では、ランド2,6毎の半田ペースト3を塗布する位置を同一としたが、これに替えて、ランド2,6毎に半田ペースト3を塗布する位置が異なるようにしてもよい。この場合、例えば、図6に示すように、隣接するランド2,6の1つおきに半田ペースト3を塗布する位置や数を異ならせ、隣接するランド2,6に塗布された半田ペースト3同士の距離が遠くなるようにするとよい。このようにすれば、溶融してランド2,6の領域外に押し出された半田ペースト3が接触しにくくなるので、ブリッジが発生することをより効果的に防止することができる。
Furthermore, in the above-described embodiment, the position where the
なお、ランド2,6に塗布する半田ペースト3の数、位置、形状などや、提7の形状は、上述の実施形態の具体例に限定されるものではない。
Note that the number, position, shape, and the like of the
本発明は、リフロー方式によって半導体集積回路を電子回路基板に接続するための半田ペースト塗布方法及び当該半田ペースト塗布方法を用いて半導体集積回路を接続した電子回路基板に適用可能である。 The present invention can be applied to a solder paste coating method for connecting a semiconductor integrated circuit to an electronic circuit board by a reflow method and an electronic circuit board to which a semiconductor integrated circuit is connected using the solder paste coating method.
1 電子回路基板
1’ 電子回路基板
2 ランド
2a 端部
3 半田ペースト
4 半田
5 フィレット
6 ランド
6a 端部
7 提
E ガラス不織布エポキシ樹脂積層板
R レジスト塗料
DESCRIPTION OF
Claims (7)
前記電子回路基板上に設けられた、前記部品の端子が接続されるランドの表面における、少なくとも前記端子との重なり領域に部分的に半田ペーストを塗布することを特徴とする半田ペースト塗布方法。 A solder paste application method for connecting a surface mount component to an electronic circuit board by a reflow method,
A solder paste coating method, wherein a solder paste is partially coated on at least an overlapping area with the terminal on a surface of a land provided on the electronic circuit board to which a terminal of the component is connected.
電子回路基板上に設けられたランドの表面の少なくとも前記部品の端子との重なり領域に部分的に施された半田によって前記部品の端子が接続されていることを特徴とする電子回路基板。 An electronic circuit board in which surface mount components are soldered by a reflow method,
An electronic circuit board, wherein the terminals of the component are connected by solder partially applied to at least an overlapping region of the surface of a land provided on the electronic circuit board with the terminal of the component.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014160265A1 (en) * | 2013-03-14 | 2014-10-02 | Hiq Solar, Inc. | Electrical circuit board trace pattern to minimize capacitor cracking and improve reliability |
US9815133B2 (en) | 2014-08-05 | 2017-11-14 | Canon Kabushiki Kaisha | Method for producing a module |
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- 2006-10-19 JP JP2006285127A patent/JP2008103547A/en active Pending
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