JP2008103459A - Field effect transistor and its manufacturing method - Google Patents
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Abstract
Description
本発明は、ゲートドレイン間およびゲートソース間のそれぞれにトレンチを有する電界効果トランジスタおよびその製造方法に関する。 The present invention relates to a field effect transistor having a trench between a gate drain and between a gate source and a method for manufacturing the same.
携帯電話のRFフロントエンド部に使用されているスイッチICは、一般的に図25(A)に示したように、入力ポートP1と出力ポートP2との間に直列挿入されたFET1(Field effect transistor:電界効果トランジスタ)と、P1とグラウンドとの間に直列挿入されたFET2とで主に構成されており、P1とP2との間がオンの場合、その等価回路は、図25(B)に示したようなCR回路となっている。 As shown in FIG. 25A, the switch IC used in the RF front end portion of a cellular phone is generally an FET 1 (series-inserted between an input port P 1 and an output port P 2 ). Field effect transistor), and FET 2 inserted in series between P 1 and ground, and when P 1 and P 2 are on, the equivalent circuit is The CR circuit as shown in FIG.
このスイッチICに必要とされる特性の一つに挿入損失特性がある。スイッチICの挿入損失は、DC的な抵抗損とAC的な容量損との和で表される。そのため、スイッチICにとって、DC的な抵抗損を抑えるためにFET1のオン抵抗R3を低減することが重要であり、AC的な容量損を抑えるためにFET2のオフ容量C1を低減することが重要であると言える。 One of the characteristics required for this switch IC is an insertion loss characteristic. The insertion loss of the switch IC is represented by the sum of DC resistance loss and AC capacitance loss. Therefore, it is important for the switch IC to reduce the on-resistance R3 of the FET 1 in order to suppress DC resistance loss, and to reduce the off-capacitance C1 of the FET 2 in order to suppress AC capacitance loss. It can be said that it is important.
また、第2世代から第3世代携帯電話にシステムが移り変わることによって、挿入損失特性だけでなく、歪み特性も重要になってきた。今後の携帯電話のフロントエンド部は、例えば、図26に示したように第2世代のGSMシステム(SGSM)と、第3世代のW−CDMAシステム(SW−CDMA)が混在する、マルチモード且つマルチバンドシステムになるか、あるいは、図示しないが第3世代のW−CDMAシステム(SW−CDMA)のみのマルチバンドシステムになると考えられる。 In addition, not only the insertion loss characteristic but also the distortion characteristic has become important as the system is changed from the second generation to the third generation mobile phone. For example, as shown in FIG. 26, the front-end unit of a future mobile phone is a multi - function system in which a second generation GSM system (S GSM ) and a third generation W-CDMA system (S W-CDMA ) are mixed. It may be a mode and multi-band system, or a multi-band system of only a third generation W-CDMA system (S W-CDMA ) (not shown).
第3世代携帯で採用されているSW−CDMAのように、デュプレクサDPXによって送受信信号を選別するシステムでは、スイッチSW1として非線形性を有するものを使うと、大気中に存在する妨害波と送信波とがミキシングされて、相互変調歪み(IMD)が発生し、受信経路Rx1内に侵入するという問題が生じる。例えば、送信波(fTX1)が1.95GHz、受信波(fRX1)が2.14GHzとする。デュプレクサDPXはこの2つの周波数の信号しか通さないものとする。ここでアンテナANTから190MHzの妨害波(fblock)が入ってきたとする。スイッチSW1の非線形性によって周波数のミキシングが起こり、fIMD=fTX1+fblock=1.95GHz+190MHz=2.14GHzの2次IMD信号が発生する。この2次IMD信号の周波数は、受信波(fRX1)と同じ周波数なので、2次IMD信号がデュプレクサDPXを通過し、受信経路Rx1内にノイズとして侵入してしまう。また、スイッチSW1の非線形性によって高調波が発生するが、この高調波歪みの問題は第2世代携帯電話システムの問題の一つとして挙がっている。 In a system for selecting transmission / reception signals by duplexer DPX, such as SW -CDMA adopted in third-generation mobile phones, if a switch SW 1 having non-linearity is used, interference waves existing in the atmosphere and transmission are transmitted. The wave is mixed and intermodulation distortion (IMD) is generated, which causes a problem of entering the reception path R x1 . For example, the transmission wave (f TX1 ) is 1.95 GHz and the reception wave (f RX1 ) is 2.14 GHz. It is assumed that the duplexer DPX passes only signals of these two frequencies. Here, it is assumed that an interference wave (f block ) of 190 MHz enters from the antenna ANT. The non-linearity of the switch SW 1 causes frequency mixing, and a secondary IMD signal of f IMD = f TX1 + f block = 1.95 GHz + 190 MHz = 2.14 GHz is generated. Since the frequency of the secondary IMD signal is the same as that of the received wave (f RX1 ), the secondary IMD signal passes through the duplexer DPX and enters the reception path R x1 as noise. Although harmonics generated by the nonlinear properties of the switch SW 1, a problem of the harmonic distortion is raised as one of the problems second generation mobile phone system.
これらの歪み問題を解決するためには、FET2のオフ容量C1の非線形性を抑制することが有効であると考えられる。これを裏付ける例として、図27(A),(B)に示したシミュレーション結果から推測できる。なお、図27(A),(B)は、キャパシタに周波数の異なる2つの波(fTX1,fblock)を同時に入力したときの反射波のスペクトルであり、図27(A)は容量が電圧に依存しない線形のキャパシタの結果であり、図27(B)は容量が電圧に依存する非線形のキャパシタの結果である。 In order to solve these distortion problems, it is considered effective to suppress the non-linearity of the off capacitance C 1 of the FET 2 . As an example to support this, it can be estimated from the simulation results shown in FIGS. 27 (A) and 27 (B). FIGS. 27A and 27B are spectra of reflected waves when two waves (f TX1 and f block ) having different frequencies are input to the capacitor at the same time. FIG. FIG. 27B shows the result of a non-linear capacitor whose capacitance depends on the voltage.
図27(A),(B)から、線形のキャパシタに周波数の異なる2つの波を入れても入力した波と同じ周波数の反射波しか出てこないが、容量が電圧に依存する、例えば容量が電圧に比例する非線形の容量)にキャパシタに周波数の異なる2つの波を入れると、IMDや高調波歪みが発生することがわかる。このことから、FET2のオフ容量C1の非線形性がIMDや高調波を発生させる要因の一つであると言える。 27A and 27B, even if two waves having different frequencies are put into a linear capacitor, only a reflected wave having the same frequency as the input wave is output, but the capacitance depends on the voltage, for example, the capacitance is It can be seen that IMD and harmonic distortion occur when two waves with different frequencies are put into the capacitor (nonlinear capacitance proportional to the voltage). From this, it can be said that the non-linearity of the off-capacitance C 1 of the FET 2 is one of the factors that generate IMD and harmonics.
従って、挿入損失が少なく、IMDや高調波歪みの少ない高性能なスイッチICを提供するためには、以下の3点が重要である。
(1)FET1のオン抵抗R3の低減
(2)FET2のオフ容量C1の低減
(3)FET2のオフ容量C1の非線形性の低減
Therefore, the following three points are important in order to provide a high-performance switch IC with low insertion loss and low IMD and harmonic distortion.
(1) Reduction of on-resistance R3 of FET1 (2) Reduction of off-capacitance C1 of FET2 (3) Reduction of non-linearity of off-capacitance C1 of FET2
ところで、無線通信機器向けのスイッチICの1つとして、pHEMT(高電子移動度トランジスタ、pseudomorphic High Electron Mobility Transistor)プロセスを採用したpn接合ゲート型FETがある。このpn接合ゲート型FETには、ゲートソース間の寄生容量Cgs、ゲートドレイン間の寄生容量Cgd、ドレインソース間の寄生容量Cdsが存在し、このFETのオフ容量(Coff)は、図28から、数(1)のように表現できる。
数(1)から、Coffを低減するためには、寄生容量Cgs、CgdおよびCdsを低減する必要があることが分かる。また、Coffの非線形性を抑制するためには、寄生容量Cgs、CgdおよびCdsの非線形性を抑制することが重要であるこということも分かる。 From equation (1), it can be seen that the parasitic capacitances C gs , C gd and C ds need to be reduced in order to reduce C off . It can also be seen that it is important to suppress the non-linearity of the parasitic capacitances C gs , C gd and C ds in order to suppress the non-linearity of C off .
なお、pn接合ゲート型FETは、例えば特許文献1に開示されている。
これまでに、pn接合ゲート型FETにおいて、オン抵抗の上昇を極力抑えつつ、寄生容量Cgdを低減する方法が報告されている。これは、ゲートドレイン間にトレンチを設けるというものである。 So far, there has been reported a method of reducing the parasitic capacitance C gd while suppressing an increase in on-resistance as much as possible in a pn junction gate type FET. This is to provide a trench between the gate and drain.
具体的には、基板1010上に、バッファ層1011、下部ドーピング層1012、下部スペーサ層1013、チャネル層1014、上部スペーサ層1015、上部ドーピング層1016、拡散層1017をこの順にエピタキシャルに積層したのち、その上に絶縁膜1018Aを積層する(図29(A))。次に、絶縁膜1018A上に後述のトレンチ1019に対応する部分に開口を有するレジスト層R1をリソグラフィ工程により形成する(図29(B))。そして、そのレジスト層R1をマスクとして、反応性イオンエッチング(RIE)法により例えばCF4にH2またはO2を添加した混合ガスを用いて、絶縁膜1018Aのトレンチ1019に対応する部分をエッチングしたのち、RIE法またはウエットエッチング法により拡散層1017のトレンチ1019に対応する部分をエッチングし、トレンチ1019を形成する(図30(A))。
Specifically, after the
次に、レジスト層R1を除去したのち、トレンチ1019を含む表面全体に絶縁膜1018Bを形成する(図30(B))。続いて、絶縁膜1018B上に後述のゲート領域1020に対応する部分に開口を有するレジスト層R2をリソグラフィ工程により形成する(図31(A))。そして、そのレジスト層R2をマスクとして、RIE法により絶縁膜1018A,1018Bのゲート領域1020に対応する部分をエッチングし、開口部1018Dを形成する(図31(B))。これにより、開口部1018Dの底部に拡散層1017が露出する。
Next, after removing the resist layer R1, an
次に、レジスト層R2を除去したのち、基板1010を拡散炉(図示せず)内に入れ、ジエチルジンク(DEZ)と砒素(As)を含む雰囲気中で600℃前後の温度に加熱することによりp型不純物であるZnを開口部1018Dを通じて拡散層1017中に拡散させて、p型のゲート領域1020を形成する(図32(A))。続いて、開口部1018Dを通じてゲート領域1020上にTi/Pt/Au膜からなるゲート電極1021を形成する(図32(B))。
Next, after removing the resist layer R2, the
次に、ゲート電極1021を含む表面全体に絶縁膜1018Cを形成し、絶縁膜1018A,1018Bと共に絶縁層1018を形成する(図33(A))。その後、絶縁層1018の所定部分をエッチングして、開口部(図示せず)を2つ形成し、これらの開口部を通じて拡散層1017上にAuGe/Ni/Au膜からなるソース電極1022およびドレイン電極1023を形成する(図33(B))。続いて、アロイすることにより、ソース電極1022およびドレイン電極1023とチャネル層1014とを互いに電気的に接続する反応領域1024を形成する。このようにして、従来のpn接合ゲート型FETは製造される。
Next, an insulating film 1018C is formed over the entire surface including the
このように、pn接合ゲート型FETにおいて、ゲートドレイン間にトレンチ1019を設けることにより、抵抗が上昇するのはトレンチ1019直下の部分だけであり、オン抵抗の上昇を極力抑えることができる。また、図34に示したように、ゲートドレイン間にトレンチ1019を設けることにより、寄生容量Cgdを低減することができ、さらに、寄生容量Cgdの電圧依存性が少なく、寄生容量Cgdがほぼ一定の電圧範囲(図中で丸で囲んだ範囲)が存在している。従って、この範囲では、寄生容量Cgdの非線形性が抑制されていることがわかる。
Thus, in the pn junction gate type FET, by providing the
これらのことから、挿入損失が少なく、IMDや高調波歪みも少ない高性能なスイッチICを提供するためには、トレンチを設けることが好ましいと言える。ここで、トレンチを設けるにあたって、鍵となるポイントは以下の2点である。
(1)ゲート電極1021とトレンチ1019との間の距離Laが短いこと
(2)トレンチ1019の開口幅Lbが狭いこと
From these facts, it can be said that it is preferable to provide a trench in order to provide a high-performance switch IC with low insertion loss and low IMD and harmonic distortion. Here, the following two points are key when providing the trench.
(1) The distance La between the
距離Laの最短距離は理論的にはゼロであるが、距離Laをゼロにするためには、トレンチ1019をゲート電極1021に接して設けることが必要となる。しかし、上記したように、トレンチ1019を形成するために用いるレジスト層R1と、ゲート電極1021を形成するために用いるレジスト層R2とは共通化することができず、別個に形成することが必要となるので、位置合わせの精度の関係で、現在の量産技術では距離Laを0.2μm程度にまでしか縮めることができない。また、トレンチ1019の開口幅Lbは、ステッパーの開口能力に依存し、i線ステッパーでは0.4μm程度にまでしか狭めることができない。従って、上記の作り方では、理想的なトレンチ構造を有するpn接合ゲート型FETを量産することが容易ではないという問題がある。
Although the shortest distance La is theoretically zero, in order to make the distance La zero, it is necessary to provide the
本発明はかかる問題点に鑑みてなされたものであり、その第1の目的は、位置合わせの精度に依存しないでゲート電極とトレンチとの間の距離をゼロにすることができ、さらにステッパーの開口能力に依存しないでトレンチの開口幅を狭くすることの可能な電界効果トランジスタの製造方法を提供することにある。また、第2の目的は、挿入損失が少なく、IMDや高調波歪みも少ない電界効果トランジスタを提供することにある。 The present invention has been made in view of such a problem, and a first object of the present invention is to make the distance between the gate electrode and the trench zero without depending on the alignment accuracy. An object of the present invention is to provide a method of manufacturing a field effect transistor capable of narrowing the opening width of a trench without depending on the opening capability. A second object is to provide a field effect transistor with low insertion loss and low IMD and harmonic distortion.
本発明の電界効果トランジスタの製造方法は、以下の(A)〜(E)の各工程を含むものである。
(A)半導体層上に絶縁膜を形成する工程
(B)絶縁膜上に所定の大きさの第1開口部を有する第1マスクを形成したのち、絶縁膜のうち第1開口部内の露出部分を除去して半導体層を露出させる工程
(C)第1マスクを除去したのち、第1開口部よりも小さな第2開口部を半導体層の露出部分に対応して有する第2マスクを形成する工程
(D)第2開口部の部位にゲート電極を形成すると共に第2マスクを除去する工程
(E)絶縁膜およびゲート電極をマスクとして半導体層をエッチングして、半導体層のうちゲート電極直下の部分に接するトレンチをゲート電極直下の部分の両側に形成する工程
The manufacturing method of the field effect transistor of the present invention includes the following steps (A) to (E).
(A) Step of forming an insulating film on the semiconductor layer (B) After forming a first mask having a first opening of a predetermined size on the insulating film, an exposed portion in the first opening of the insulating film (C) forming a second mask having a second opening smaller than the first opening corresponding to the exposed portion of the semiconductor layer after removing the first mask (D) A step of forming a gate electrode at a portion of the second opening and removing the second mask (E) A portion of the semiconductor layer directly under the gate electrode is etched by etching the semiconductor layer using the insulating film and the gate electrode as a mask. Forming trenches on both sides of the portion directly under the gate electrode
本発明の電界効果トランジスタの製造方法では、絶縁膜およびゲート電極をマスクとして半導体層をエッチングして一対のトレンチが形成される。 In the field effect transistor manufacturing method of the present invention, a pair of trenches is formed by etching a semiconductor layer using an insulating film and a gate electrode as a mask.
本発明の電界効果トランジスタは、半導体層上にソース電極、ゲート電極およびドレイン電極がこの順に配列されて構成されたものである。このトランジスタは、半導体層のうち、ゲート電極とソース電極との間およびゲート電極とドレイン電極との間に一対のトレンチを有しており、これらのトレンチが半導体層のうちゲート電極直下の部分に接している。 The field effect transistor of the present invention is configured by arranging a source electrode, a gate electrode, and a drain electrode in this order on a semiconductor layer. This transistor has a pair of trenches between a gate electrode and a source electrode and between a gate electrode and a drain electrode in a semiconductor layer, and these trenches are located in a portion of the semiconductor layer immediately below the gate electrode. Touching.
本発明の電界効果トランジスタでは、ゲート電極とソース電極との間およびゲート電極とドレイン電極との間に形成された一対のトレンチがゲート電極直下の部分に接している。 In the field effect transistor of the present invention, a pair of trenches formed between the gate electrode and the source electrode and between the gate electrode and the drain electrode are in contact with a portion immediately below the gate electrode.
本発明の電界効果トランジスタの製造方法によれば、絶縁膜およびゲート電極をマスクとして半導体層をエッチングして一対のトレンチを形成するようにしたので、ゲート電極と、一対のトレンチとの位置合わせをせずに、ゲート電極直下の部分に接して一対のトレンチを形成することができる。また、トレンチを形成する際に、絶縁膜およびゲート電極をマスクとして用いているので、ステッパーの開口能力に依存しないでトレンチの開口幅、ひいてはトレンチの内壁間の幅を狭くすることもできる。 According to the method for manufacturing a field effect transistor of the present invention, the semiconductor layer is etched using the insulating film and the gate electrode as a mask to form the pair of trenches. Therefore, the alignment between the gate electrode and the pair of trenches is performed. Without this, a pair of trenches can be formed in contact with the portion directly under the gate electrode. Further, since the insulating film and the gate electrode are used as a mask when forming the trench, the opening width of the trench and thus the width between the inner walls of the trench can be reduced without depending on the opening ability of the stepper.
本発明の電界効果トランジスタによれば、ソース電極およびドレイン電極と、ゲート電極との間に形成された一対のトレンチをゲート電極直下の部分に接して設けるようにしたので、ソース電極またはドレイン電極からの入力信号に対して挿入損失を少なくすることができ、さらにIMDや高調波歪みも少なくすることができる。特に、一対のトレンチを上記の製造方法を用いて形成した場合には、位置合わせの精度に依存しないで一対のトレンチをゲート電極直下の部分に精確に接して設けることができ、さらに、ステッパーの開口能力に依存しないでトレンチの開口幅を狭くすることができ、これにより、挿入損失、IMDおよび高調波歪みを大幅に少なくすることができる。 According to the field effect transistor of the present invention, the pair of trenches formed between the source electrode and the drain electrode and the gate electrode are provided in contact with the portion immediately below the gate electrode. Insertion loss can be reduced, and IMD and harmonic distortion can also be reduced. In particular, when the pair of trenches is formed using the above manufacturing method, the pair of trenches can be provided in exact contact with the portion directly under the gate electrode without depending on the alignment accuracy. The trench opening width can be reduced without depending on the opening capability, which can greatly reduce insertion loss, IMD, and harmonic distortion.
以下、本発明の実施の形態について、図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係る電界効果トランジスタ1の断面構成を表すものである。この電界効果トランジスタ1は、pHEMTプロセスを採用したpn接合ゲート型FETであり、基板10の一面側に、バッファ層11、下部ドーピング層12、下部スペーサ層13、チャネル層14、上部スペーサ層15、上部ドーピング層16、拡散層17をこの順にエピタキシャルに積層して構成されている。
[First Embodiment]
FIG. 1 shows a cross-sectional configuration of a
基板10は、半絶縁性基板、例えばGaAs基板である。バッファ層11は、結晶成長性を良くするために基板10の表面に形成されたものであり、例えば、AlGaAsとGaAsとを交互に繰り返し積層して構成されており、この周期構造の最上層にはGaAsが形成されている。下部ドーピング層12は例えばn型AlGaAsからなり、下部スペーサ層13は例えばアンドープAlGaAsからなり、チャネル層14は例えばアンドープInGaAsからなり、上部スペーサ層15は例えばアンドープAlGaAsからなり、上部ドーピング層16は例えばn型AlGaAsからなり、拡散層17は例えばAlGaAsからなる。
The
この電界効果トランジスタ1には、ゲート電極21、ソース電極22およびドレイン電極23が拡散層17上に設けられている。ソース電極22およびドレイン電極23は所定の間隔を空けてゲート電極21の両側に設けられている。また、上部スペーサ層15、上部ドーピング層16および拡散層17のうちソース電極22およびドレイン電極23と対向する領域に、反応領域24が形成されており、ソース電極22およびドレイン電極23は反応領域24を介してチャネル層14とコンタクトをとれるようになっている。
In this
ここで、ゲート電極21はTi、PtおよびAuをこの順に積層して構成されており、ソース電極22およびドレイン電極23はAuGe、NiおよびAuをこの順に積層して構成されている。反応領域24は後述するように拡散層17上にソース電極22およびドレイン電極23を形成したのちアロイを行うことにより形成されたものである。
Here, the
この電界効果トランジスタ1にはさらに、拡散層17のうちゲート電極21直下の部分にゲート領域20が形成されており、ゲート領域20の上部がゲート電極21の下部と接している。このゲート領域20は例えばp型AlGaAsからなり、後述するように拡散層17の表面にp型不純物(例えばZn)を導入して形成されたものである。ゲート領域20の幅(ゲート長)Lgはゲート電極21の幅L3と等しくてもよいが、それよりも狭くなっていることが好ましい。なお、図1には、ゲート長Lgがゲート電極21の幅L3よりも狭くなっているケースが例示されている。
In the
また、このゲート領域20の両側(具体的にはゲート領域20とソース電極22との間、およびゲート領域20とドレイン電極23との間)には一対のトレンチ19が形成されている。このトレンチ19はゲート電極21直下の部分であるゲート領域20に接して形成されている。つまり、ゲート電極21とトレンチ19との間の距離Laがゼロとなっている。このトレンチ19の開口幅Lbはゲート電極21の幅L3よりも広くてもよいが、ゲート電極21の幅L3と等しいことが好ましく、それよりも狭いことがより好ましい。また、トレンチ19の深さはゲート領域20の深さよりも浅くてもよいが、ゲート領域20の深さと等しいことが好ましく、それよりも深いことがより好ましい。なお、図1には、トレンチ19の深さがゲート領域20の深さよりも深くなっているケースが例示されている。
A pair of
また、基板20とは反対側の表面全体に絶縁層18が形成されている。この絶縁層18は一対のトレンチ19の内部空間にまで及んでおり、トレンチ19の内部空間が絶縁層18を構成する絶縁性材料で充填されている。また、ゲート領域20およびゲート電極21についてはその全体が絶縁層18中に埋め込まれている。ソース電極22およびドレイン電極23についてはこれらの側面が絶縁層18で覆われている。ここで、絶縁層18は誘電率の低い材料で構成されており、窒化シリコンよりも誘電率の低い材料で構成されていることが好ましい。その場合には、寄生容量を大幅に低減することができる。
An insulating
このような構成の電界効果トランジスタ1は、例えば次のようにして製造することができる。
The
図2および図3は本実施の形態の電界効果トランジスタ1の製造方法の一例をフローチャートで表したものである。図4〜図9はこの製造過程を説明するための断面構成図である。
2 and 3 are flowcharts showing an example of the manufacturing method of the
まず、基板10上に、バッファ層11、下部ドーピング層12、下部スペーサ層13、チャネル層14、上部スペーサ層15、上部ドーピング層16、拡散層17をこの順に、分子線エピタキシー(MBE)法や、有機金属化学気相成長(MOCVD,MOVPE)法などによりエピタキシャルに積層したのち、その上にCVD法(Chemical Vapor Deposition)などによって絶縁膜18Aを積層する(S1、図4(A))。次に、絶縁膜18A上にゲート領域20A(図5(B)参照)を形成することとなる部分に開口径L1(>Lg)の開口部H1を有するレジスト層R1をリソグラフィ工程により形成する(S2、図4(B))。なお、開口径L1は後述の開口部H2をゲート領域20Aに形成する際の位置合わせ精度を考慮した大きさとすることが好ましい。
First, the
次に、そのレジスト層R1をマスクとして、反応性イオンエッチング(RIE)法により例えばCF4にH2またはO2を添加した混合ガスを用いて、絶縁膜18Aを選択的にエッチングして、絶縁膜18Aに開口部を形成する(S3、図5(A))。これにより、絶縁膜18Aの開口部の底部に拡散層17が露出する。
Next, using the resist layer R1 as a mask, the insulating
次に、レジスト層R1を除去したのち、絶縁膜18Aをマスクとして、拡散層17の露出部分にZnの有機金属化合物であるジエチルジンク(DEZ)を用いて気相拡散を行ってZnを導入し、拡散層17の露出部分にゲート領域20Aを形成する(S4、図5(B))。
Next, after removing the resist layer R1, using the insulating
次に、ゲート領域20Aに対応する部分に開口径L2(Lg≦L2<L1)の開口部H2を有するレジスト層R2をリソグラフィ工程により形成する(S5、図6(A))。このとき、開口部H2をゲート領域20Aの中央部分に設けた場合には、後述の開口部H3がゲート電極21の両側に対称に形成されるので、一対のトレンチ19を左右対称に形成することができる。なお、一対のトレンチ19を左右非対称に形成したい場合には、開口部H2をゲート領域20Aの中央部分以外の部分に設ければよい。
Next, a resist layer R2 having an opening H2 having an opening diameter L2 (Lg ≦ L2 <L1) is formed in a portion corresponding to the
次に、開口部H2を含む表面全体にTi/Pt/Au金属膜を形成したのち、リフトオフによりレジスト層R2を剥離して、開口部H2の部位にゲート電極21を形成する(S6、図6(B))。このとき、ゲート電極21の幅L3は開口部H2の開口径L2と等しい。また、リフトオフに伴い、ゲート電極21の両脇に、開口部H3が形成される。これにより、開口部H3の底部にゲート領域20Aが露出する。
Next, after forming a Ti / Pt / Au metal film on the entire surface including the opening H2, the resist layer R2 is peeled off by lift-off to form the
次に、ゲート電極21および絶縁膜18Aをマスクとして、開口部H3を通じてゲート領域20Aをエッチングし、ゲート電極21の両脇に一対のトレンチ19を形成すると共に、ゲート電極21直下にゲート領域20を形成する(S7、図7(A))。このとき、例えばクエン酸などを用いて等方的にエッチングした場合には、ゲート電極21直下の部分が少し削れるので、ゲート領域20の幅(ゲート長)Lgがゲート電極21の幅L3よりも狭くなる。このように、一対のトレンチ19を形成する際に等方的なエッチング法を用いることによりゲート長Lgを狭く形成することができる。なお、例えばRIE法などを用いて異方的にエッチングした場合には、ゲート電極21直下の部分はほとんど削れないので、ゲート領域20の幅(ゲート長)Lgをゲート電極21の幅L3と等しくすることもできる。
Next, using the
なお、トレンチ19を形成する際に、トレンチ19の深さを構造で制御したい場合には、拡散層17中にAl組成の高いAlGaAsやInGaPなどからなるエッチングストップ層(図示せず)を設けておくことが好ましい。
When the
次に、トレンチ19を含む表面全体にCVD法などによって絶縁膜18Bを形成する(S8、図7(B))。これにより、トレンチ19内に絶縁性物質が充填される。また、絶縁膜18Aと共に絶縁層18が形成されるので、ゲート電極21はこの絶縁層18内に埋め込まれる。
Next, an insulating film 18B is formed on the entire surface including the
次に、絶縁層18上に、ソース電極22およびドレイン電極23がそれぞれ形成される部分に開口を有するレジスト層R3をリソグラフィ工程により形成する(S9、図8(A))。その後、このレジスト層R3をマスクとして、RIEにより絶縁層18を選択的にエッチングして絶縁層18に開口部を2つ形成する(S10、図8(B))。これにより、各開口部の底部に拡散層17が露出する。
Next, a resist layer R3 having openings in portions where the source electrode 22 and the
次に、拡散層17の露出部分を含む表面全体にAuGe/Ni/Au金属膜を形成したのち、リフトオフによりレジスト層R3を剥離して、開口部の部位にソース電極22Aおよびドレイン電極23Aを形成する(S11、図9(A))。続いて、アロイを行って反応領域24を形成したのち(S12、図9(B))、表面を平坦化する(S13、図1)。このようにして、本実施の形態の電界効果トランジスタ1が形成される。
Next, after an AuGe / Ni / Au metal film is formed on the entire surface including the exposed portion of the
本実施の形態の電界効果トランジスタ1の製造方法では、絶縁膜18Aおよびゲート電極21をマスクとして拡散層17をエッチングして一対のトレンチ19を形成するようするようにしたので、ゲート電極21と、一対のトレンチ19との位置合わせをせずに、ゲート電極21直下のゲート領域20に接して一対のトレンチ19を形成することができる。また、トレンチ19を形成する際に、絶縁膜18Aおよびゲート電極21をマスクとして用いているので、ステッパーの開口能力に依存しないでトレンチ19の開口幅Lb(開口部H3の開口径)を狭くすることができる。
In the method of manufacturing the
これにより、本実施の形態の電界効果トランジスタ1では、一対のトレンチ19がゲート電極21直下のゲート領域20に精確に接して設けられており、ゲート電極21とトレンチ19との距離Laがゼロとなっているので、オン抵抗の上昇を極力抑えて、寄生容量Cgs,Cgdを低減することができる。さらに、寄生容量Cgs,Cgdの電圧依存性(非線形性)も少なくすることができる。その結果、ソース電極22またはドレイン電極23からの入力信号に対する挿入損失、IMDおよび高調波歪みを少なくすることができる。
As a result, in the
ところで、例えば、i線ステッパーの開口能力が0.4μm程度である場合には、従来の方法では、ゲート電極1021の幅L3およびトレンチ1019の開口径Lbは0.4μm程度にまでしか狭めることができなかった。また、ゲート電極1021とトレンチ1019との間の距離Laは位置合わせの精度の関係で、現在の量産技術では0.2μm程度にまでしか縮めることができなかった。そのため、従来はオン抵抗を効果的に低減することができなかった。
By the way, for example, when the opening capability of the i-line stepper is about 0.4 μm, the width L3 of the
他方、本実施の形態では、ステッパーの開口能力に依存しないでトレンチ19の開口幅Lb(開口部H3の開口径)を狭く(例えば0.25μm程度)することができるので、オン抵抗を効果的に低減することができる。これにより、挿入損失をより一層少なくすることができる。
On the other hand, in this embodiment, since the opening width Lb (opening diameter of the opening H3) of the
また、本実施の形態では、トレンチ19を形成する際に等方性エッチャントを用いることにより、ゲート長Lgをゲート電極21の幅L3よりも狭くすることができるので、ゲート長Lgをゲート電極21の幅L3と等しいか、それよりも大きくした場合と比べて取り扱い可能な周波数の上限を上げることができる。
In the present embodiment, by using an isotropic etchant when forming the
以下に、上記実施の形態とは異なる他の実施の形態について説明する。ただし、以下では、上記実施の形態と異なる構成、作用、効果について特に詳細に説明し、上記実施の形態と同様の構成、作用、効果についての記載を適宜省略するものとする。 Hereinafter, other embodiments different from the above-described embodiment will be described. However, in the following, configurations, operations, and effects different from those in the above embodiment will be described in detail, and descriptions of configurations, operations, and effects similar to those in the above embodiment will be omitted as appropriate.
[第2の実施の形態]
図10は、本発明の第2の実施の形態に係る電界効果トランジスタ2の断面構成を表すものである。本実施の形態の電界効果トランジスタ2は、基板30に選択イオン注入などを行うことによりトランジスタの層構造を形成したものであり、基板10上にエピタキシャルに結晶成長させることによりトランジスタの層構造を形成した上記実施の形態と相違する。
[Second Embodiment]
FIG. 10 shows a cross-sectional configuration of the
この電界効果トランジスタ2は、基板30内部に、イオン注入により形成されたチャネル層31、オーミックコンタクト層32および埋め込み層33と、気相拡散により形成されたゲート領域35とを備えている。
This
基板30は、半絶縁性基板、例えばGaAs基板である。チャネル層31は、基板30のうち一面側の表層に、例えば加速電圧80kV、ドーズ量1.5×1013cm−2でSiを選択イオン注入することにより形成されている。オーミックコンタクト層32は、基板30のうち一面側の表層であって、チャネル層31の両側にチャネル層31に接して形成されている。このオーミックコンタクト層32は、チャネル層31の深さよりも深く形成されており、例えば加速電圧150kV、ドーズ量3×1013cm−2でSiを基板30の表面に選択イオン注入することにより形成されている。埋め込み層33は、基板30のうちチャネル層31およびオーミックコンタクト層32の形成されている領域と、これらの形成されていない領域との境界に形成されており、チャネル層31およびオーミックコンタクト層32の底面および側面を覆うように形成されている。この埋め込み層33は、例えば加速電圧220kV、ドーズ量1.2×1012cm−2でMgを基板30の表面に選択イオン注入することにより形成されている。ゲート領域35はチャネル層31の表層に、選択的に気相拡散を行って形成されたものである。
The
この電界効果トランジスタ2には、ゲート電極36がゲート領域35上に設けられており、ソース電極38およびドレイン電極39がチャネル層31上にそれぞれ設けられている。ソース電極38およびドレイン電極39は所定の間隔を空けてゲート電極36の両側に設けられている。ここで、ゲート電極36はTi、PtおよびAuをこの順に積層して構成されており、ソース電極38およびドレイン電極39はAuGe、NiおよびAuをこの順に積層して構成されている。
In the
この電界効果トランジスタ2において、ゲート電極36の両側(具体的にはゲート電極36とソース電極38との間、およびゲート電極36とドレイン電極39との間)には、一対のトレンチ37がゲート電極36に接して形成されている。つまり、ゲート電極36とトレンチ37との間の距離Laがゼロとなっている。このトレンチ37の開口幅Lbはゲート電極36の幅L6よりも広くてもよいが、ゲート電極36の幅L6と等しいことが好ましく、それよりも狭いことがより好ましい。また、トレンチ37の深さはゲート電極36直下のゲート領域35の底面よりも浅くてもよいが、ゲート領域35の底面と等しいことが好ましく、それよりも深いことがより好ましい。なお、図10には、トレンチ37の深さがゲート領域35の底面よりも深くなっているケースが例示されている。
In the
なお、トレンチ37の深さがゲート電極36の底面よりも深くなっている場合には、ゲート領域35の幅(ゲート長)Lgがゲート電極45の幅L3と等しくてもよいが、それよりも狭くなっていることが好ましい。なお、図10には、ゲート長Lgがゲート電極21の幅L6よりも狭くなっているケースが例示されている。
When the depth of the
また、基板30とは反対側の表面全体に絶縁層34が形成されている。この絶縁層34は一対のトレンチ37の内部空間にまで及んでおり、トレンチ37の内部空間が絶縁層34を構成する絶縁性材料で充填されている。また、ゲート電極36およびその直下のゲート領域35についてはその全体が絶縁層34中に埋め込まれている。ソース電極38およびドレイン電極39についてはこれらの側面が絶縁層34で覆われている。ここで、絶縁層34は誘電率の低い材料で構成されており、窒化シリコンよりも誘電率の低い材料で構成されていることが好ましい。その場合には、寄生容量を大幅に低減することができる。
An insulating
このような構成の電界効果トランジスタ2は、例えば次のようにして製造することができる。
The
図11〜図14は本実施の形態の電界効果トランジスタ1の製造製造過程を説明するための断面構成図である。まず、例えば加速電圧80kV、ドーズ量1.5×1013cm−2でSiを基板30の表面の所定の領域に選択イオン注入したのち、例えば加速電圧150kV、ドーズ量3×1013cm−2でSiを先にイオン注入した領域の両側に選択イオン注入し、さらに例えば加速電圧220kV、ドーズ量1.2×1012cm−2でMgをSiをイオン注入した表面に選択イオン注入する。その後、基板30を例えばAsH3/Ar/H2ガス中に入れて、840度に加熱してキャップレスアニールをすることにより、チャネル層31、オーミックコンタクト層32および埋め込み層33を基板30の表層にそれぞれ形成する(図11(A))。
FIG. 11 to FIG. 14 are cross-sectional configuration diagrams for explaining a manufacturing process of the
次に、CVD法などによって表面全体に絶縁膜34Aを積層したのち(図11(B))、絶縁膜34A上にゲート電極36およびトレンチ37を形成することとなる部分に開口径L4(>Lg)の開口部H4を有するレジスト層R4をリソグラフィ工程により形成する(図11(C))。なお、開口径L4は後述の開口部H5をゲート領域35Aに形成する際の位置合わせ精度を考慮した大きさとすることが好ましい。
Next, after the insulating
次に、そのレジスト層R4をマスクとして、RIE法により絶縁膜34Aを選択的にエッチングして、絶縁膜34Aに開口部を形成する(図12(A))。これにより、絶縁膜34Aの開口部の底部にチャネル層31が露出する。
Next, with the resist layer R4 as a mask, the insulating
次に、レジスト層R4を除去したのち、絶縁膜34Aをマスクとして、チャネル層31の露出部分にジエチルジンク(DEZ)を用いて気相拡散を行ってZnを導入し、チャネル層31の露出部分にゲート領域35Aを形成する(図12(B))。
Next, after removing the resist layer R4, using the insulating
次に、ゲート領域35Aに対応する部分に開口径L5(Lg≦L5<L4)の開口部H5を有するレジスト層R5をリソグラフィ工程により形成する(図12(C))。このとき、開口部H5をゲート領域35Aの中央部分に設けた場合には、後述の開口部H6がゲート電極36の両側に対称に形成されるので、一対のトレンチ37を左右対称に形成することができる。なお、一対のトレンチ37を左右非対称に形成したい場合には、開口部H5をゲート領域35Aの中央部分以外の部分に設ければよい。
Next, a resist layer R5 having an opening H5 having an opening diameter L5 (Lg ≦ L5 <L4) is formed in a portion corresponding to the
次に、開口部H6を含む表面全体にTi/Pt/Au金属膜を形成したのち、リフトオフによりレジスト層R5を剥離して、開口部H6の部位にゲート電極36を形成する(図13(A))。このとき、ゲート電極36の幅L6は開口部H5の開口径L5と等しい。また、リフトオフに伴い、ゲート電極36の両脇に、開口部H6が形成される。これにより、開口部H6の底部にチャネル層31が露出する。
Next, after a Ti / Pt / Au metal film is formed on the entire surface including the opening H6, the resist layer R5 is peeled off by lift-off to form a
次に、ゲート電極36および絶縁膜34Aをマスクとして、開口部H6を通じてチャネル層31をエッチングし、ゲート電極36の両脇に一対のトレンチ37を形成すると共に、ゲート電極36直下にゲート領域35を形成する(図13(B))。このとき、例えばクエン酸などを用いて等方的にエッチングした場合には、ゲート電極36直下の部分が少し削れるので、ゲート電極36直下の部分(ゲート領域35)の幅(ゲート長)Lgがゲート電極36の幅L6よりも狭くなる。このように、一対のトレンチ37を形成する際に等方的なエッチング法を用いることによりゲート長Lgを狭く形成することができる。なお、例えばRIE法などを用いて異方的にエッチングした場合には、ゲート電極36直下の部分はほとんど削れないので、ゲート電極36直下の部分(ゲート領域35)の幅(ゲート長)Lgをゲート電極36の幅L6と等しくすることもできる。
Next, using the
なお、トレンチ37を形成する際に、トレンチ37の深さを構造で制御したい場合には、チャネル層31中にAl組成の高いAlGaAsやInGaPなどからなるエッチングストップ層(図示せず)を設けておくことが好ましい。
When forming the
次に、トレンチ37を含む表面全体にCVD法などによって絶縁膜34Bを形成する(図13(C))。これにより、トレンチ37内に絶縁性物質が充填される。また、絶縁膜34Aと共に絶縁層34が形成されるので、ゲート電極36はこの絶縁層34内に埋め込まれる。
Next, an insulating
次に、絶縁層34の上面に、ソース電極38およびドレイン電極39がそれぞれ形成される部分に開口を有するレジスト層R6をリソグラフィ工程により形成する(図14(A))。その後、このレジスト層R6をマスクとして、RIEにより絶縁層34を選択的にエッチングする(図14(B))。これにより、絶縁層34の開口部の底部にオーミックコンタクト層32が露出する。
Next, a resist layer R6 having openings in portions where the
次に、オーミックコンタクト層32の露出部分を含む表面全体にAuGe/Ni/Au金属膜を形成したのち、リフトオフによりレジスト層R6を剥離して、開口部の部位にソース電極38Aおよびドレイン電極39Aを形成する(図14(C))。続いて、アロイを行って、ソース電極38Aおよびドレイン電極39Aとオーミックコンタクト層32とのコンタクトを取ったのち、表面を平坦化する(図10)。このようにして、本実施の形態の電界効果トランジスタ2が形成される。
Next, after an AuGe / Ni / Au metal film is formed on the entire surface including the exposed portion of the
本実施の形態の電界効果トランジスタ2の製造方法では、絶縁膜34Aおよびゲート電極36をマスクとしてチャネル層31をエッチングして一対のトレンチ37を形成するようするようにしたので、ゲート電極36と、一対のトレンチ37との位置合わせをせずに、ゲート電極36およびその直下のゲート領域35に接して一対のトレンチ37を形成することができる。また、トレンチ37を形成する際に、絶縁膜34Aおよびゲート電極36をマスクとして用いているので、ステッパーの開口能力に依存しないでトレンチ37の開口幅Lb(開口部H6の開口径)を狭くすることができる。
In the method of manufacturing the
これにより、本実施の形態の電界効果トランジスタ2では、一対のトレンチ37がゲート電極36およびその直下のゲート領域35に精確に接して設けられており、ゲート電極36とトレンチ37との距離Laがゼロとなっているので、オン抵抗の上昇を極力抑えて、寄生容量Cgs,Cgdを低減することができる。さらに、寄生容量Cgs,Cgdの電圧依存性(非線形性)も少なくすることができる。その結果、ソース電極38またはドレイン電極39からの入力信号に対する挿入損失、IMDおよび高調波歪みを少なくすることができる。
As a result, in the
さらに、本実施の形態では、ステッパーの開口能力に依存しないでトレンチ37の開口幅Lb(開口部H3の開口径)を狭く(例えば0.25μm程度)することができるので、オン抵抗を効果的に低減することができる。これにより、挿入損失をより一層少なくすることができる。 Furthermore, in this embodiment, the on-resistance can be effectively reduced because the opening width Lb of the trench 37 (opening diameter of the opening H3) can be narrowed (for example, about 0.25 μm) without depending on the opening ability of the stepper. Can be reduced. Thereby, insertion loss can be further reduced.
また、本実施の形態では、トレンチ37を形成する際に等方性エッチャントを用いることにより、ゲート長Lgをゲート電極36の幅L6よりも狭くすることができるので、ゲート長Lgをゲート電極36の幅L3と等しいか、それよりも大きくした場合と比べて取り扱い可能な周波数の上限を上げることができる。
Further, in the present embodiment, by using an isotropic etchant when forming the
[第3の実施の形態]
図15は、本発明の第3の実施の形態に係る電界効果トランジスタ3の断面構成を表すものである。本実施の形態の電界効果トランジスタ3は、上部ドーピング層16上のバリア層40(後述)の表面にゲート電極45を形成した、ショットキーゲート型FETであり、その点で、ゲート領域20上にゲート電極21を形成したpn接合ゲート型FETである上記第1の実施の形態と相違する。
[Third Embodiment]
FIG. 15 illustrates a cross-sectional configuration of a
この電界効果トランジスタ3は、基板10の一面側に、バッファ層11、下部ドーピング層12、下部スペーサ層13、チャネル層14、上部スペーサ層15、上部ドーピング層16、バリア層40、第1キャップ層41、エッチングストップ層42および第2キャップ層43をこの順にエピタキシャルに積層して構成されている。
The
バリア層40は例えばアンドープAlGaAsからなり、第1キャップ層41は例えばアンドープGaAsからなり、エッチングストップ層42は例えばアンドープAlGaAsからなり、第2キャップ層43は例えばn型GaAsからなる。
The
この電界効果トランジスタ3はまた、ゲート電極45、ソース電極47およびドレイン電極48を備えている。ゲート電極45は第2キャップ層43、エッチングストップ層42および第1キャップ層41を選択的にエッチングして露出させたバリア層40上に設けられており、ソース電極47およびドレイン電極48は第2キャップ層43上に設けられている。ソース電極47およびドレイン電極48は所定の間隔を空けてゲート電極45の両側に設けられている。上部スペーサ層15、上部ドーピング層16、バリア層40、第1キャップ層41、エッチングストップ層42および第2キャップ層43のうちソース電極47およびドレイン電極48と対向する領域に反応領域49が形成されており、ソース電極47およびドレイン電極48は反応領域49を介してチャネル層14とコンタクトをとれるようになっている。
The
ここで、ゲート電極45はTi、PtおよびAuをこの順に積層して構成されており、ソース電極47およびドレイン電極48はAuGe、NiおよびAuをこの順に積層して構成されている。反応領域49は後述するように第2キャップ層43上にソース電極47およびドレイン電極48を形成したのちアロイを行うことにより形成されたものである。
Here, the
この電界効果トランジスタ3において、ゲート電極45の両側(具体的にはゲート電極45とソース電極47との間、およびゲート電極45とドレイン電極48との間)には、一対のトレンチ46がゲート電極45に接して形成されている。つまり、ゲート電極45とトレンチ46との間の距離Laがゼロとなっている。このトレンチ46の開口幅Lbはゲート電極45の幅L9よりも広くてもよいが、ゲート電極45の幅L9と等しいことが好ましく、それよりも狭いことがより好ましい。また、トレンチ46の深さはゲート電極45の底面よりも深くなっている(図15参照)。
In this
なお、トレンチ46の深さがゲート電極45の底面よりも深くなっている場合には、バリア層40のうちゲート電極45直下の部分の幅(ゲート長)Lgがゲート電極45の幅L3と等しくてもよいが、それよりも狭くなっていることが好ましい。なお、図15には、ゲート長Lgがゲート電極21の幅L6よりも狭くなっているケースが例示されている。
When the depth of the
また、第1キャップ層41、エッチングストップ層42および第2キャップ層43のうちソース電極47およびドレイン電極48の形成されていない表面上には絶縁層44が形成されている。この絶縁層44は一対のトレンチ46の内部空間にまで及んでおり、トレンチ46の内部空間が絶縁層44を構成する絶縁性材料で充填されている。また、ゲート電極45およびその直下の部分についてはその全体が絶縁層44中に埋め込まれている。ソース電極47およびドレイン電極48についてはこれらの側面が絶縁層44で覆われている。ここで、絶縁層44は誘電率の低い材料で構成されており、窒化シリコンよりも誘電率の低い材料で構成されていることが好ましい。その場合には、寄生容量を大幅に低減することができる。
An insulating
このような構成の電界効果トランジスタ3は、例えば次のようにして製造することができる。
The
上記の構成で例示した各半導体層を、分子線エピタキシー(MBE)法や、有機金属化学気相成長(MOCVD,MOVPE)法により形成する。 Each semiconductor layer exemplified in the above structure is formed by a molecular beam epitaxy (MBE) method or a metal organic chemical vapor deposition (MOCVD, MOVPE) method.
まず、基板10上に、バッファ層11、下部ドーピング層12、下部スペーサ層13、チャネル層14、上部スペーサ層15、上部ドーピング層16、バリア層40、第1キャップ層41、エッチングストップ層42および第2キャップ層43をこの順にエピタキシャルに積層する(図16(A))。その後、その上に所定の径の開口部を有するレジスト層R7をリソグラフィ工程により形成する(図16(B))。
First, on the
次に、レジスト層R7をマスクとして、例えばクエン酸などにより第2キャップ層43をウエットエッチングしたのち、エッチングストップ層42をエッチングする(図17(A))。これにより、第1キャップ層41の一部が露出する。次に、CVD法などによって絶縁膜44Aを積層したのち(図17(B))、絶縁膜44A上にゲート電極45およびトレンチ46を形成することとなる部分に開口径L7(>Lg)の開口部H7を有するレジスト層R8をリソグラフィ工程により形成する(図18(A))。なお、開口径L7は後述の開口部H8を開口部H7の内部に形成する際の位置合わせ精度を考慮した大きさとすることが好ましい。
Next, using the resist layer R7 as a mask, the
次に、そのレジスト層R8をマスクとして、RIE法により絶縁膜44Aを選択的にエッチングして、絶縁膜44Aに開口部を形成したのち、例えばクエン酸などによりエッチングストップ層42のうち開口部内に露出している部分をウエットエッチングする(図18(B))。これにより、絶縁膜44Aの開口部の底部にバリア層40が露出する。
Next, using the resist layer R8 as a mask, the insulating
次に、レジスト層R8を除去したのち、ゲート電極45の形成されることとなる部分に開口径L8(Lg≦L8<L7)の開口部H8を有するレジスト層R9をリソグラフィ工程により形成する(図19(A))。このとき、開口部H8を開口部H7の中央部分に設けた場合には、後述の開口部H9がゲート電極45の両側に対称に形成されるので、一対のトレンチ46を左右対称に形成することができる。なお、一対のトレンチ46を左右非対称に形成したい場合には、開口部H8を開口部H7の中央部分以外の部分に設ければよい。
Next, after removing the resist layer R8, a resist layer R9 having an opening H8 having an opening diameter L8 (Lg ≦ L8 <L7) in a portion where the
次に、開口部H8を含む表面全体にTi/Pt/Au金属膜を形成したのち、リフトオフによりレジスト層R9を剥離して、開口部H9の部位にゲート電極45を形成する(図19(B))。このとき、ゲート電極45の幅L9は開口部H8の開口径L8と等しい。また、リフトオフに伴い、ゲート電極45の両脇に、開口部H9が形成される。これにより、開口部H9の底部にバリア層40が露出する。
Next, after a Ti / Pt / Au metal film is formed on the entire surface including the opening H8, the resist layer R9 is peeled off by lift-off to form a
次に、ゲート電極45および絶縁膜44Aをマスクとして、開口部H9を通じてバリア層40をエッチングし、ゲート電極45の両脇に一対のトレンチ46を形成すると共に、ゲート電極45直下に柱状の部分を形成する(図20(A))。このとき、例えばクエン酸などを用いて等方的にエッチングした場合には、ゲート電極45直下の部分が少し削れるので、ゲート電極45直下の部分の幅(ゲート長)Lgがゲート電極45の幅L9よりも狭くなる。このように、一対のトレンチ46を形成する際に等方的なエッチング法を用いることによりゲート長Lgを狭く形成することができる。なお、例えばRIE法などを用いて異方的にエッチングした場合には、ゲート電極45直下の部分はほとんど削れないので、ゲート電極45直下の部分の幅(ゲート長)Lgをゲート電極45の幅L9と等しくすることもできる。
Next, using the
なお、トレンチ46を形成する際に、トレンチ46の深さを構造で制御したい場合には、バリア層40中にAl組成の高いAlGaAsやInGaPなどからなるエッチングストップ層(図示せず)を設けておくことが好ましい。
When forming the
次に、トレンチ46を含む表面全体にCVD法などによって絶縁膜44Bを形成する(図20(B))。これにより、トレンチ46内に絶縁性物質が充填される。また、絶縁膜44Aと共に絶縁層44が形成されるので、ゲート電極45はこの絶縁層44内に埋め込まれる。
Next, an insulating
次に、上記第1の実施の形態と同様にして、ソース電極47、ドレイン電極48および反応領域49を形成する(図15)。このようにして、本実施の形態の電界効果トランジスタ3が形成される。
Next, in the same manner as in the first embodiment, a source electrode 47, a
本実施の形態の電界効果トランジスタ3の製造方法では、絶縁膜44Aおよびゲート電極45をマスクとしてバリア層40をエッチングして一対のトレンチ46を形成するようするようにしたので、ゲート電極45と、一対のトレンチ46との位置合わせをせずに、ゲート電極45およびその直下の部分に接して一対のトレンチ46を形成することができる。また、トレンチ46を形成する際に、絶縁膜44Aおよびゲート電極45をマスクとして用いているので、ステッパーの開口能力に依存しないでトレンチ46の開口幅Lb(開口部H9の開口径)を狭くすることができる。
In the method of manufacturing the
これにより、本実施の形態の電界効果トランジスタ3では、一対のトレンチ46がゲート電極45およびその直下の部分に精確に接して設けられており、ゲート電極45とトレンチ46との距離Laがゼロとなっているので、オン抵抗の上昇を極力抑えて、寄生容量Cgs,Cgdを低減することができる。さらに、寄生容量Cgs,Cgdの電圧依存性(非線形性)も少なくすることができる。その結果、ソース電極47またはドレイン電極48からの入力信号に対する挿入損失、IMDおよび高調波歪みを少なくすることができる。
As a result, in the
さらに、本実施の形態では、ステッパーの開口能力に依存しないでトレンチ46の開口幅Lb(開口部H6の開口径)を狭く(例えば0.25μm程度)することができるので、オン抵抗を効果的に低減することができる。これにより、挿入損失をより一層少なくすることができる。 Furthermore, in the present embodiment, since the opening width Lb of the trench 46 (opening diameter of the opening H6) can be narrowed (for example, about 0.25 μm) without depending on the opening capability of the stepper, the on-resistance is effective. Can be reduced. Thereby, insertion loss can be further reduced.
また、本実施の形態では、トレンチ46を形成する際に等方性エッチャントを用いることにより、ゲート長Lgをゲート電極45の幅L9よりも狭くすることができるので、ゲート長Lgをゲート電極45の幅L9と等しいか、それよりも大きくした場合と比べて取り扱い可能な周波数の上限を上げることができる。
In the present embodiment, the gate length Lg can be made narrower than the width L9 of the
[第4の実施の形態]
図21は、本発明の第4の実施の形態に係る電界効果トランジスタ4の断面構成を表すものである。本実施の形態の電界効果トランジスタ4は、第1キャップ層41上にエピタキシャルに再成長させることにより形成されたゲート層50(後述)の表面にゲート電極51を有するpn接合ゲート型FETであり、その点で、拡散層17の表面に不純物を導入することにより形成されたゲート領域21の表面にゲート電極21を有するpn接合ゲート型FETである第1の実施の形態と相違し、また、バリア層40上にゲート電極45を有するショットキーゲート型FETである第3の実施の形態とも相違する。
[Fourth Embodiment]
FIG. 21 shows a cross-sectional configuration of a
この電界効果トランジスタ4において、ゲート電極51の両側(具体的にはゲート電極51とソース電極47との間、およびゲート電極51とドレイン電極48との間)には、一対のトレンチ52がゲート電極51に接して形成されている。このトレンチ52の開口幅Lbはゲート電極51の幅L11よりも広くてもよいが、ゲート電極51の幅L11と等しいことが好ましく、それよりも狭いことがより好ましい。また、トレンチ52の深さはゲート電極51直下のゲート層50の底面よりも深くなっている。
In this
ゲート層50の幅(ゲート長)Lgはゲート電極51の幅L11と等しくてもよいが、それよりも狭くなっていることが好ましい。なお、図20には、ゲート長Lgがゲート電極51の幅L11よりも狭くなっているケースが例示されている。
The width (gate length) Lg of the
また、基板10とは反対側の表面には絶縁層53が形成されている。この絶縁層53は一対のトレンチ52の内部空間にまで及んでおり、トレンチ52の内部空間が絶縁層53を構成する絶縁性材料で充填されている。また、ゲート電極51およびその直下のゲート層50についてはその全体が絶縁層53中に埋め込まれている。ソース電極47およびドレイン電極48についてはこれらの側面が絶縁層53で覆われている。ここで、絶縁層53は誘電率の低い材料で構成されており、窒化シリコンよりも誘電率の低い材料で構成されていることが好ましい。その場合には、寄生容量を大幅に低減することができる。
An insulating
このような構成の電界効果トランジスタ4は、例えば次のようにして製造することができる。なお、上記第3の実施の形態の図18(A)までの工程は同一であることから、それ以降の工程について主に説明する。
The
CVD法などによって例えばSiO2からなる絶縁膜44Aを積層したのち、絶縁膜44A上にゲート電極51およびトレンチ52を形成することとなる部分に開口径L7(>Lg)の開口部H7を有するレジスト層R8をリソグラフィ工程により形成する(図17(A))。次に、レジスト層R8を除去したのち(図22(A))、MOCVD法などにより例えばC(炭素)をドーパントとするp型GaAsからなるゲート層50Aを再成長させる(図22(B))。
A resist having an opening H7 having an opening diameter L7 (> Lg) at a portion where the
次に、ゲート電極51の形成されることとなる部分に開口径L10(Lg≦L10<L7)の開口部H10を有するレジスト層R10をリソグラフィ工程により形成する(図23(A))。このとき、開口部H10をゲート層50Aの中央部分に設けた場合には、後述の開口部H11がゲート電極51の両側に対称に形成されるので、一対のトレンチ52を左右対称に形成することができる。なお、一対のトレンチ52を左右非対称に形成したい場合には、開口部H10をゲート層50Aの中央部分以外の部分に設ければよい。
Next, a resist layer R10 having an opening H10 having an opening diameter L10 (Lg ≦ L10 <L7) is formed in a portion where the
次に、開口部H8を含む表面全体にTi/Pt/Au金属膜を形成したのち、リフトオフによりレジスト層R10を剥離して、開口部H10の部位にゲート電極51を形成する(図23(B))。このとき、ゲート電極51の幅L11は開口部H10の開口径L10と等しい。また、リフトオフに伴い、ゲート電極51の両脇に、開口部H11が形成される。これにより、開口部H11の底部にゲート層50Aが露出する。
Next, after forming a Ti / Pt / Au metal film on the entire surface including the opening H8, the resist layer R10 is peeled off by lift-off, and a
次に、ゲート電極51および絶縁膜44Aをマスクとして、開口部H11を通じてゲート層50A(さらに第1キャップ層41)をエッチングし、ゲート電極51の両脇に一対のトレンチ52を形成する(図24(A))。これにより、ゲート電極51直下の部分にゲート層50が形成される。このとき、例えばクエン酸などを用いて等方的にエッチングした場合には、ゲート電極51直下の部分が少し削れるので、ゲート電極51直下のゲート層50の幅(ゲート長)Lgがゲート電極51の幅L11よりも狭くなる。このように、一対のトレンチ52を形成する際に等方的なエッチング法を用いることによりゲート長Lgを狭く形成することができる。なお、例えばRIE法などを用いて異方的にエッチングした場合には、ゲート電極51直下の部分はほとんど削れないので、ゲート電極51直下のゲート層50の幅(ゲート長)Lgをゲート電極51の幅L11と等しくすることもできる。
Next, using the
なお、トレンチ52を形成する際に、トレンチ52の深さを構造で制御したい場合には、第1キャップ層41中にAl組成の高いAlGaAsやInGaPなどからなるエッチングストップ層(図示せず)を設けておくことが好ましい。
When the
次に、トレンチ52を含む表面全体にCVD法などによって絶縁膜53Aを形成する(図24(B))。これにより、トレンチ52内に絶縁性物質が充填される。また、絶縁膜44Aと共に絶縁層53が形成されるので、ゲート電極51はこの絶縁層53内に埋め込まれる。
Next, an insulating film 53A is formed over the entire surface including the
次に、上記第1の実施の形態と同様にして、ソース電極47、ドレイン電極48および反応領域49を形成する(図21)。このようにして、本実施の形態の電界効果トランジスタ4が形成される。
Next, a source electrode 47, a
本実施の形態の電界効果トランジスタ4の製造方法では、絶縁膜44Aおよびゲート電極51をマスクとして第1キャップ層41をエッチングして一対のトレンチ52を形成するようするようにしたので、ゲート電極51と、一対のトレンチ52との位置合わせをせずに、ゲート電極51およびその直下のゲート層50に接して一対のトレンチ52を形成することができる。また、トレンチ52を形成する際に、絶縁膜44Aおよびゲート電極51をマスクとして用いているので、ステッパーの開口能力に依存しないでトレンチ52の開口幅Lb(開口部H11の開口径)を狭くすることができる。
In the method of manufacturing the
これにより、本実施の形態の電界効果トランジスタ4では、一対のトレンチ52がゲート電極51およびその直下のゲート層50に精確に接して設けられており、ゲート電極51とトレンチ52との距離Laがゼロとなっているので、オン抵抗の上昇を極力抑えて、寄生容量Cgs,Cgdを低減することができる。さらに、寄生容量Cgs,Cgdの電圧依存性(非線形性)も少なくすることができる。その結果、ソース電極47またはドレイン電極48からの入力信号に対する挿入損失、IMDおよび高調波歪みを少なくすることができる。
As a result, in the
さらに、本実施の形態では、ステッパーの開口能力に依存しないでトレンチ52の開口幅Lb(開口部H11の開口径)を狭く(例えば0.25μm程度)することができるので、オン抵抗を効果的に低減することができる。これにより、挿入損失をより一層少なくすることができる。 Furthermore, in this embodiment, the on-resistance can be effectively reduced because the opening width Lb of the trench 52 (opening diameter of the opening H11) can be narrowed (for example, about 0.25 μm) without depending on the opening capability of the stepper. Can be reduced. Thereby, insertion loss can be further reduced.
また、本実施の形態では、トレンチ52を形成する際に等方性エッチャントを用いることにより、ゲート長Lgをゲート電極51の幅L11よりも狭くすることができるので、ゲート長Lgをゲート電極51の幅L11と等しいか、それよりも大きくした場合と比べて取り扱い可能な周波数の上限を上げることができる。
Further, in the present embodiment, by using an isotropic etchant when forming the
以上、複数の実施の形態を挙げて本発明を説明したが、本発明は上記の実施の形態に限定されるものではなく、種々変形可能である。 The present invention has been described with reference to a plurality of embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made.
1〜4…電界効果トランジスタ、10,30…基板、11…バッファ層、12…下部ドーピング層、13…下部スペーサ層、14,31…チャネル層、15…上部スペーサ層、16…上部ドーピング層、17…拡散層、18,34,44,53…絶縁層、18A,18B,34A,34B,44A,44B,53A…絶縁膜、19,37,46,52…トレンチ、20,20A,35,35A…ゲート領域、21,36,45,51…ゲート電極、22,22A,38,38A,47…ソース電極、23,23A,39,39A,48…ドレイン電極、24,49…反応領域、32…オーミックコンタクト層、33…埋め込み層、40…バリア層、41…第1キャップ層、42…エッチングストップ層、43…第2キャップ層、50,50A…ゲート層、H1,H2,H4,H5,H7,H8…レジスト層の開口部、H3,H6,H9…ゲート電極と絶縁膜との間の開口部、La…ゲート電極とトレンチとの距離、Lb…トレンチの開口幅、Lg…ゲート長、L1,L2,L4,L5,L7,L8,L10…レジスト層の開口部の幅、L3,L6,L9,L11…ゲート電極の幅、R1〜R10…レジスト層。
DESCRIPTION OF SYMBOLS 1-4 ...
Claims (11)
前記絶縁膜上に所定の大きさの第1開口部を有する第1マスクを形成したのち、前記絶縁膜のうち前記第1開口部内の露出部分を除去して前記半導体層を露出させ、
前記第1マスクを除去したのち、前記第1開口部よりも小さな第2開口部を前記半導体層の露出部分に対応して有する第2マスクを形成し、
前記第2開口部の部位にゲート電極を形成すると共に前記第2マスクを除去し、
前記絶縁膜およびゲート電極をマスクとして前記半導体層をエッチングして、前記半導体層のうち前記ゲート電極直下の部分に接するトレンチを前記ゲート電極直下の部分の両側に形成する
ことを特徴とする電界効果トランジスタの製造方法。 Forming an insulating film on the semiconductor layer;
After forming a first mask having a first opening of a predetermined size on the insulating film, the exposed portion in the first opening of the insulating film is removed to expose the semiconductor layer,
After removing the first mask, a second mask having a second opening smaller than the first opening corresponding to the exposed portion of the semiconductor layer is formed,
Forming a gate electrode at a portion of the second opening and removing the second mask;
Etching the semiconductor layer using the insulating film and the gate electrode as a mask to form trenches in contact with the portion immediately below the gate electrode of the semiconductor layer on both sides of the portion immediately below the gate electrode. A method for manufacturing a transistor.
ことを特徴とする請求項1に記載の電界効果トランジスタの製造方法。 2. The method of manufacturing a field effect transistor according to claim 1, wherein after forming a metal film on the entire surface including the second opening, a gate electrode is formed at a site of the second opening by lift-off. 3.
ことを特徴とする請求項1に記載の電界効果トランジスタの製造方法。 The gate region containing p or n conductivity type impurities is formed in the exposed portion of the semiconductor layer after the semiconductor layer is exposed and before the first mask is removed. A method for producing the field effect transistor according to 1.
ことを特徴とする請求項3に記載の電界効果トランジスタの製造方法。 The method of manufacturing a field effect transistor according to claim 3, wherein the gate region is formed by vapor phase diffusion.
ことを特徴とする請求項3に記載の電界効果トランジスタの製造方法。 The method of manufacturing a field effect transistor according to claim 3, wherein the gate region is formed by crystal growth.
ことを特徴とする請求項3に記載の電界効果トランジスタの製造方法。 The method of manufacturing a field effect transistor according to claim 3, wherein the trench is formed shallower, equal, or deeper than the gate region.
ことを特徴とする請求項1に記載の電界効果トランジスタの製造方法。 2. The method of manufacturing a field effect transistor according to claim 1, wherein a width of a portion immediately below the gate electrode is equal to or less than a width of the gate electrode.
前記半導体層のうち、前記ゲート電極とソース電極との間およびゲート電極とドレイン電極との間に設けられた一対のトレンチを有し、
前記トレンチは、前記半導体層のうち前記ゲート電極直下の部分に接して設けられている
ことを特徴とする電界効果トランジスタ。 A field effect transistor comprising a gate electrode on a semiconductor layer, and a source electrode and a drain electrode provided on both sides of the gate electrode,
Of the semiconductor layer, having a pair of trenches provided between the gate electrode and the source electrode and between the gate electrode and the drain electrode,
The trench is provided in contact with a portion of the semiconductor layer immediately below the gate electrode.
ことを特徴とする請求項8に記載の電界効果トランジスタ。 The field effect transistor according to claim 8, wherein a portion immediately below the gate electrode is a gate region containing p or n conductivity type impurities.
ことを特徴とする請求項9に記載の電界効果トランジスタ。 The field effect transistor according to claim 9, wherein the trench has a depth shallower than the gate region, a depth equal to the gate region, or a depth deeper than the gate region.
ことを特徴とする請求項8に記載の電界効果トランジスタ。 The field effect transistor according to claim 8, wherein a width of a portion immediately below the gate electrode is equal to or less than a width of the gate electrode.
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JP2012134345A (en) * | 2010-12-22 | 2012-07-12 | Toshiba Corp | Semiconductor device and method of manufacturing the same |
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