JP2008098286A - Semiconductor device - Google Patents

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Keiji Wada
恵治 和田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that can ensure the flatness of the surface of an upper layer formed on a semiconductor substrate on at least on an element formation area, as well as reduce the quantity of pattern data necessary to form a pattern for ensuring the flatness. <P>SOLUTION: The semiconductor device 1 is provided with a semiconductor substrate 2. An element formation area 3 wherein a plurality of elements such as a transistor or the like is set in the semiconductor substrate 2. A trench pattern is formed in the element formation area 3 on the surface layer part of the semiconductor substrate 2, so as to isolate areas for forming the respective elements. In addition, a band circular recess 5 surrounding the outer circumference of the element formation area 3 is formed around the outer circumference of the element formation area 3 in the surface layer part of the semiconductor substrate 2. Furthermore, a band circular dummy pattern 6 surrounding the outer circumference of the band circular recess 5 is formed around the outer circular recess 5 in the surface layer part of the semiconductor substrate 2. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

集積回路素子の高集積化および微細化に伴い、素子分離技術として、トレンチ素子分離技術の開発が進められている。トレンチ素子分離技術は、素子が形成される素子形成領域において、基板の表面に絶縁材料が埋設された微細なトレンチ（溝）のパターンを形成し、このトレンチパターンにより各素子を分離する技術である。
図３は、トレンチ素子分離技術が適用された半導体装置の製造工程の一部を示す模式的な断面図である。 With the high integration and miniaturization of integrated circuit elements, development of a trench element isolation technique is being promoted as an element isolation technique. The trench element isolation technique is a technique for forming a fine trench (groove) pattern in which an insulating material is embedded on the surface of a substrate in an element formation region where an element is formed, and isolating each element by this trench pattern. .
FIG. 3 is a schematic cross-sectional view showing a part of the manufacturing process of the semiconductor device to which the trench element isolation technique is applied.

トレンチ素子分離技術が適用された半導体装置の製造工程では、トランジスタなどの素子が形成される素子形成領域９０において、基板９１の表面上にレジストパターンが形成され、これをマスクとしたエッチングにより、図３（ａ）に示すように、その基板９１の表層部に微細なトレンチパターン９２が形成される。
つづいて、レジストパターンが除去された後、基板の表面上に絶縁膜９３が堆積される。絶縁膜９３は、トレンチパターン９２を埋め尽くし、基板の表面全域を覆うような厚さに堆積される。 In the manufacturing process of the semiconductor device to which the trench element isolation technology is applied, a resist pattern is formed on the surface of the substrate 91 in an element formation region 90 where elements such as transistors are formed, and etching is performed using the resist pattern as a mask. As shown in FIG. 3A, a fine trench pattern 92 is formed in the surface layer portion of the substrate 91.
Subsequently, after the resist pattern is removed, an insulating film 93 is deposited on the surface of the substrate. The insulating film 93 is deposited to a thickness that fills the trench pattern 92 and covers the entire surface of the substrate.

その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、基板９１の表面上の絶縁膜９３が研磨される。この絶縁膜９３の研磨は、基板９１の表面が露出するまで続けられる。これにより、図３（ｂ）に示すように、絶縁膜９３が埋設されたトレンチパターン９２が得られる。そして、トレンチパターン９２に囲まれる各領域は、トレンチパターン９２の底面から突出する凸部９４となり、この各凸部９４にトランジスタなどの素子が形成される。   Thereafter, the insulating film 93 on the surface of the substrate 91 is polished by a CMP (Chemical Mechanical Polishing) method. The polishing of the insulating film 93 is continued until the surface of the substrate 91 is exposed. As a result, as shown in FIG. 3B, a trench pattern 92 in which the insulating film 93 is embedded is obtained. Each region surrounded by the trench pattern 92 becomes a convex portion 94 protruding from the bottom surface of the trench pattern 92, and an element such as a transistor is formed in each convex portion 94.

ところが、素子形成領域９０に、凸部９４が形成されているのに対し、素子形成領域９０外の領域は、エッチングによりトレンチパターン９２と同じ深さに掘り下げられ、凹凸を有していないので、ＣＭＰ法により絶縁膜９３を研磨すると、その素子形成領域９０外の領域上の絶縁膜９３の表面が緩やかに窪む、いわゆるディッシングが発生する。また、これとは逆に、素子形成領域９０外の広い領域が掘り下げられず、その領域の表面と凸部９４との表面が面一に形成されている場合、ＣＭＰ法により絶縁膜９３を研磨すると、素子形成領域９０における研磨が過剰に進行し、凸部９４まで研磨によって除去される、いわゆるエロージョンが発生する。このようなディッシングやエロージョンが発生すると、基板９１の表面上に積層される層間膜や配線などの表面の平坦性が低下し、それらのパターニングのためのフォトリソグラフィー工程における焦点深度のばらつきを招いてしまう。   However, since the convex portion 94 is formed in the element forming region 90, the region outside the element forming region 90 is dug down to the same depth as the trench pattern 92 by etching and has no unevenness. When the insulating film 93 is polished by the CMP method, so-called dishing occurs in which the surface of the insulating film 93 on the region outside the element formation region 90 is gently depressed. On the other hand, when the large area outside the element formation region 90 is not dug down and the surface of the region and the surface of the projection 94 are formed flush with each other, the insulating film 93 is polished by the CMP method. As a result, polishing in the element formation region 90 proceeds excessively, and so-called erosion is generated in which the convex portions 94 are removed by polishing. When such dishing or erosion occurs, the flatness of the surface of the interlayer film or wiring laminated on the surface of the substrate 91 is lowered, resulting in variations in the depth of focus in the photolithography process for patterning them. End up.

そのため、素子形成領域９０外の領域において、基板の表面にトレンチパターン９２と同じ深さの凹部を格子状に形成し、この凹部によって区画形成される矩形状ダミーパターンを格子点状に配置することにより、ディッシングおよびエロージョンの発生を防止することが提案されている。
特開平９−１８１１５９号公報 特開２０００−１５０８０６号公報 Therefore, in the region outside the element formation region 90, concave portions having the same depth as the trench pattern 92 are formed in a lattice shape on the surface of the substrate, and rectangular dummy patterns partitioned by the concave portions are arranged in a lattice point shape. Therefore, it has been proposed to prevent the occurrence of dishing and erosion.
JP-A-9-181159 JP 2000-150806 A

少なくとも素子形成領域９０上において層間膜や配線などの表面の平坦性を確保するためには、素子形成領域９０の間際にも矩形状ダミーパターンが配置されるように凹部を形成し、素子形成領域９０の境界付近でのディッシングおよびエロージョンの発生を防止しなければならない。
しかしながら、素子形成領域９０の種々の形状に対応して、素子形成領域９０の間際に矩形状ダミーパターンを配置するためには、矩形状ダミーパターンの平面サイズを小さくしなければならず、矩形状ダミーパターンの形成に必要なパターンデータ（絶縁膜９３のエッチングでマスクとして使用するレジストパターンを形成するためのデータ）の量が過大となる。 In order to ensure the flatness of the surface of the interlayer film or the wiring at least on the element formation region 90, a recess is formed so that a rectangular dummy pattern is arranged just before the element formation region 90, and the element formation region Occurrence of dishing and erosion near the 90 boundary must be prevented.
However, in order to arrange a rectangular dummy pattern just before the element formation region 90 corresponding to various shapes of the element formation region 90, the planar size of the rectangular dummy pattern has to be reduced. The amount of pattern data (data for forming a resist pattern used as a mask for etching the insulating film 93) necessary for forming the dummy pattern becomes excessive.

そこで、本発明の目的は、少なくとも素子形成領域上において、半導体基板上に形成される上層の表面の平坦性を確保することができながら、その平坦性の確保のためのパターンの形成に必要なパターンデータの量の低減を図ることができる、半導体装置を提供することである。   Therefore, an object of the present invention is necessary to form a pattern for ensuring the flatness while ensuring the flatness of the surface of the upper layer formed on the semiconductor substrate at least on the element formation region. To provide a semiconductor device capable of reducing the amount of pattern data.

前記の目的を達成するための請求項１記載の発明は、半導体基板と、複数の素子が形成される素子形成領域において、前記半導体基板の表面を掘り下げて形成され、各素子が形成される領域を分離するためのトレンチパターンと、前記素子形成領域外において、前記半導体基板の表面を掘り下げて形成され、前記素子形成領域の外周に沿って当該外周を取り囲む帯環状凹部と、前記帯環状凹部の深さに等しい高さを有し、前記帯環状凹部の外周に沿って当該外周を取り囲む帯環状ダミーパターンとを備えている、半導体装置である。   According to a first aspect of the present invention for achieving the above object, a semiconductor substrate and an element formation region where a plurality of elements are formed are formed by digging down the surface of the semiconductor substrate, and each element is formed. A trench pattern for separating the semiconductor substrate, a band annular recess formed by digging down the surface of the semiconductor substrate outside the element formation region, and surrounding the outer periphery along the outer periphery of the element formation region, A semiconductor device comprising: a band annular dummy pattern having a height equal to the depth and surrounding the outer periphery of the belt annular recess.

この構成によれば、素子形成領域外には、帯環状ダミーパターンが、素子形成領域の外周から帯環状凹部の幅だけ隔てて形成されている。そのため、半導体基板上に堆積される絶縁膜をＣＭＰ法などにより研磨しても、少なくとも素子形成領域および素子形成領域外における素子形成領域との境界付近において、ディッシングおよびエロージョンの発生を生じるおそれがない。その結果、半導体基板上に層間膜や配線などの上層が形成される場合に、少なくとも素子形成領域上において、その上層の表面の平坦性を確保することができる。また、素子形成領域との境界付近に微細な矩形状ダミーパターンなどを多量に配置する必要がないので、その矩形状ダミーパターンを形成するための多量のパターンデータを不要とすることができる。したがって、半導体基板上に形成される上層の表面の平坦性を確保することができながら、その平坦性の確保のためのパターンの形成に必要なパターンデータの量の低減を図ることができる。   According to this configuration, the band-shaped dummy pattern is formed outside the element formation region and separated from the outer periphery of the element formation region by the width of the band-shaped recess. Therefore, even if the insulating film deposited on the semiconductor substrate is polished by CMP or the like, there is no possibility that dishing and erosion occur at least near the boundary between the element formation region and the element formation region outside the element formation region. . As a result, when an upper layer such as an interlayer film or wiring is formed on the semiconductor substrate, the flatness of the surface of the upper layer can be ensured at least on the element formation region. Further, since it is not necessary to arrange a large amount of fine rectangular dummy patterns near the boundary with the element formation region, a large amount of pattern data for forming the rectangular dummy pattern can be made unnecessary. Therefore, while the flatness of the surface of the upper layer formed on the semiconductor substrate can be ensured, the amount of pattern data required for forming a pattern for ensuring the flatness can be reduced.

請求項２記載の発明は、前記帯環状ダミーパターンより外側の領域において分散して配置され、前記帯環状ダミーパターンと等しい高さを有する凸状ダミーパターンをさらに備えている、請求項１に記載の半導体装置である。
この構成によれば、帯環状ダミーパターンより外側の領域には、凸状ダミーパターンが分散して配置されている。これにより、帯環状ダミーパターンの外側の領域におけるディッシングおよびエロージョンの発生を防止することができる。そのため、帯環状凸部より外側の領域におけるディッシングの発生による上層の表面の平坦性の低下を防止することができる。また、凸状ダミーパターンは、帯環状ダミーパターンより内側の領域（帯環状凸部が配置される領域を含む。）にエロージョンなどを生じない程度に粗く配置されていればよいので、微細な矩形状ダミーパターンを素子形成領域外の領域に密に配置する構成と比較して、パターンデータの量の低減を図ることができる。 The invention according to claim 2 further includes convex dummy patterns arranged in a distributed manner in a region outside the belt annular dummy pattern and having a height equal to the belt annular dummy pattern. This is a semiconductor device.
According to this configuration, the convex dummy patterns are distributed and arranged in the area outside the belt-shaped annular dummy pattern. As a result, dishing and erosion can be prevented in the region outside the belt-shaped annular dummy pattern. For this reason, it is possible to prevent a decrease in flatness of the surface of the upper layer due to the occurrence of dishing in a region outside the band-shaped convex portion. Further, the convex dummy pattern only needs to be arranged so roughly as not to cause erosion or the like in the inner region (including the region where the belt annular convex portion is disposed) from the belt annular dummy pattern. The amount of pattern data can be reduced as compared with a configuration in which the shape dummy patterns are densely arranged in a region outside the element formation region.

なお、前記帯環状ダミーパターンは、幅が３０μｍ以上１５０μｍ以下に形成されていることが好ましい。また、前記帯環状凹部は、幅が３０μｍ以下に形成されていることが好ましい。このような幅で帯環状ダミーパターンを形成し、帯環状凹部を形成することにより、少なくとも素子形成領域および素子形成領域外における素子形成領域との境界付近におけるディッシングおよびエロージョンの発生を確実に防止することができる。また、帯環状ダミーパターンの幅が適当であるため、帯環状ダミーパターン上に絶縁膜が残ることを防止することができる。   The band-shaped dummy pattern is preferably formed to have a width of 30 μm to 150 μm. Moreover, it is preferable that the said band annular recessed part is formed in width | variety 30 micrometers or less. By forming a band-shaped dummy pattern with such a width and forming a band-shaped recess, it is possible to reliably prevent dishing and erosion at least near the boundary between the element formation region and the element formation region outside the element formation region. be able to. Further, since the width of the belt-shaped dummy pattern is appropriate, it is possible to prevent the insulating film from remaining on the belt-shaped dummy pattern.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を模式的に示す平面図である。また、図２は、図１に示す半導体装置の模式的な断面図であり、その半導体装置の製造工程の一部を示している。
この半導体装置１は、半導体基板（たとえば、シリコン基板）２を備えている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a plan view schematically showing a configuration of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a schematic cross-sectional view of the semiconductor device shown in FIG. 1 and shows a part of the manufacturing process of the semiconductor device.
The semiconductor device 1 includes a semiconductor substrate (for example, a silicon substrate) 2.

半導体基板２には、トランジスタなどの複数の素子が形成される素子形成領域３が設定されている。図１では、識別を容易にするために、素子形成領域３にハッチングが付して示されている。素子形成領域３において、半導体基板２の表層部には、図２に示すように、各素子が形成される領域を分離するためのトレンチパターン４が形成されている。トレンチパターン４は、半導体基板２の表面を掘り下げて形成されており、その内部は、酸化シリコンまたは窒化シリコンなどの絶縁材料で埋め尽くされている。   An element formation region 3 in which a plurality of elements such as transistors are formed is set on the semiconductor substrate 2. In FIG. 1, the element formation region 3 is hatched for easy identification. In the element formation region 3, a trench pattern 4 is formed in the surface layer portion of the semiconductor substrate 2 to separate the region where each element is formed, as shown in FIG. 2. The trench pattern 4 is formed by digging down the surface of the semiconductor substrate 2, and the inside thereof is filled with an insulating material such as silicon oxide or silicon nitride.

また、半導体基板２の表層部には、素子形成領域３の外周を取り囲む帯環状凹部５が素子形成領域３の外周に沿って形成されている。帯環状凹部５は、半導体基板２の表面をトレンチパターン４と同じ深さに掘り下げて形成されており、その内部は、酸化シリコンまたは窒化シリコンなどの絶縁材料で埋め尽くされている。
さらに、半導体基板２の表層部には、帯環状凹部５の外周を取り囲む帯環状ダミーパターン６が帯環状凹部５の外周に沿って形成されている。帯環状ダミーパターン６は、帯環状凹部５の深さに等しい高さを有しており、その表面は、トレンチパターン４に囲まれた領域の表面と同一平面上に配置されている。 A band annular recess 5 surrounding the outer periphery of the element forming region 3 is formed in the surface layer portion of the semiconductor substrate 2 along the outer periphery of the element forming region 3. The band-shaped recess 5 is formed by digging the surface of the semiconductor substrate 2 to the same depth as the trench pattern 4, and the inside thereof is filled with an insulating material such as silicon oxide or silicon nitride.
Further, on the surface layer portion of the semiconductor substrate 2, a band annular dummy pattern 6 surrounding the outer periphery of the band annular recess 5 is formed along the outer periphery of the band annular recess 5. The band-shaped dummy pattern 6 has a height equal to the depth of the band-shaped recess 5, and the surface thereof is arranged on the same plane as the surface of the region surrounded by the trench pattern 4.

また、帯環状ダミーパターン６より外側の領域には、格子状凹部７が半導体基板２の表面をトレンチパターン４と同じ深さに掘り下げて形成され、この格子状凹部７によって区画形成される矩形凸状ダミーパターン８が格子点状に配置されている。格子状凹部７の内部は、酸化シリコンまたは窒化シリコンなどの絶縁材料で埋め尽くされている。
このような半導体装置の製造工程では、半導体基板２の表面上に、レジストパターンが形成され、これをマスクとしたエッチングにより、図２（ａ）に示すように、その半導体基板２の表層部にトレンチパターン４、帯環状凹部５および格子状凹部７が形成される。 Further, in the region outside the belt-shaped dummy pattern 6, a lattice-shaped recess 7 is formed by digging the surface of the semiconductor substrate 2 to the same depth as the trench pattern 4. The dummy patterns 8 are arranged in a lattice point shape. The inside of the lattice-shaped recess 7 is filled with an insulating material such as silicon oxide or silicon nitride.
In the manufacturing process of such a semiconductor device, a resist pattern is formed on the surface of the semiconductor substrate 2, and etching is performed on the resist pattern as a mask to form a surface layer portion of the semiconductor substrate 2 as shown in FIG. A trench pattern 4, an annular ring recess 5 and a lattice recess 7 are formed.

つづいて、レジストパターンが除去された後、基板の表面上に絶縁材料からなる絶縁膜９が堆積される。絶縁膜９は、トレンチパターン４、帯環状凹部５および格子状凹部７を埋め尽くし、半導体基板２の表面全域を覆うような厚さに堆積される。
その後、ＣＭＰ法により、半導体基板２の表面上の絶縁膜９が研磨される。この絶縁膜９の研磨は、半導体基板２の表面が露出するまで続けられる。これにより、図２（ｂ）に示すように、絶縁膜９の材料が埋設されたトレンチパターン４、帯環状凹部５および格子状凹部７が得られる。そして、トレンチパターン４に囲まれる各領域は、トレンチパターン４の底面から突出する凸部となり、この各凸部に、トランジスタなどの素子が形成される。 Subsequently, after the resist pattern is removed, an insulating film 9 made of an insulating material is deposited on the surface of the substrate. The insulating film 9 is deposited to a thickness that fills the trench pattern 4, the belt-shaped annular recess 5 and the lattice-shaped recess 7 and covers the entire surface of the semiconductor substrate 2.
Thereafter, the insulating film 9 on the surface of the semiconductor substrate 2 is polished by CMP. The polishing of the insulating film 9 is continued until the surface of the semiconductor substrate 2 is exposed. As a result, as shown in FIG. 2B, the trench pattern 4, the band-shaped concave portion 5 and the lattice-shaped concave portion 7 in which the material of the insulating film 9 is embedded are obtained. Each region surrounded by the trench pattern 4 becomes a protrusion protruding from the bottom surface of the trench pattern 4, and an element such as a transistor is formed on each protrusion.

以上の構成によれば、素子形成領域３外の領域には、帯環状ダミーパターン６が、素子形成領域３の外周から帯環状凹部５の幅だけ隔てて形成されている。そのため、半導体基板２上に堆積される絶縁膜９をＣＭＰ法などにより研磨しても、図２（ｂ）に示すように、少なくとも素子形成領域３および素子形成領域外における素子形成領域との境界付近において、ディッシングおよびエロージョンの発生を生じるおそれがない。その結果、半導体基板２上に層間膜や配線などの上層が形成される場合に、少なくとも素子形成領域３上において、その上層の表面の平坦性を確保することができる。   According to the above configuration, the annular dummy pattern 6 is formed in the region outside the element formation region 3 so as to be separated from the outer periphery of the element formation region 3 by the width of the annular recess 5. Therefore, even if the insulating film 9 deposited on the semiconductor substrate 2 is polished by CMP or the like, as shown in FIG. 2B, at least the boundary between the element formation region 3 and the element formation region outside the element formation region There is no risk of dishing and erosion occurring in the vicinity. As a result, when an upper layer such as an interlayer film or wiring is formed on the semiconductor substrate 2, the flatness of the surface of the upper layer can be ensured at least on the element formation region 3.

また、素子形成領域３との境界付近に微細な矩形状凸部などを多量に配置する必要がないので、その矩形状凸部を形成するための多量のパターンデータを不要とすることができる。したがって、半導体基板２上に形成される上層の表面の平坦性を確保することができながら、その平坦性の確保のためのパターンの形成に必要なパターンデータの量の低減を図ることができる。   In addition, since it is not necessary to arrange a large amount of fine rectangular projections in the vicinity of the boundary with the element formation region 3, a large amount of pattern data for forming the rectangular projections can be made unnecessary. Therefore, while the flatness of the surface of the upper layer formed on the semiconductor substrate 2 can be ensured, the amount of pattern data required for forming a pattern for ensuring the flatness can be reduced.

なお、帯環状ダミーパターン６は、幅Ａが３０μｍ以上１５０μｍ以下に形成されていることが好ましい。また、帯環状凹部５は、幅Ｂが３０μｍ以下に形成されていることが好ましい。このような幅で帯環状ダミーパターン６を形成し、帯環状凹部６を形成することにより、少なくとも素子形成領域３および素子形成領域３外における素子形成領域３との境界付近におけるディッシングおよびエロージョンの発生を確実に防止することができる。また、帯環状ダミーパターン６の幅Ａが適当であるので、帯環状ダミーパターン６上に絶縁膜９が残ることを防止することができる。   The belt-shaped dummy pattern 6 is preferably formed with a width A of 30 μm or more and 150 μm or less. Moreover, it is preferable that the width | variety annular recessed part 5 is formed in width B below 30 micrometers. By forming the band annular dummy pattern 6 with such a width and forming the band annular recess 6, dishing and erosion occur at least near the boundary between the element formation region 3 and the element formation region 3 outside the element formation region 3. Can be reliably prevented. Further, since the width A of the belt-shaped dummy pattern 6 is appropriate, it is possible to prevent the insulating film 9 from remaining on the belt-shaped dummy pattern 6.

また、帯環状ダミーパターン６より外側の領域には、格子状凹部７が形成されることにより、その格子状凹部７によって区画形成される矩形凸状ダミーパターン８が格子点状に配置されている。これにより、帯環状ダミーパターン６の外側の領域におけるディッシングの発生を防止することができる。そのため、帯環状ダミーパターン６より外側の領域におけるディッシングの発生による上層の表面の平坦性の低下を防止することができる。   In addition, in the region outside the band-shaped dummy pattern 6, rectangular convex dummy patterns 8 that are partitioned by the lattice-shaped concave portions 7 are arranged in lattice points by forming the lattice-shaped concave portions 7. . Thereby, the occurrence of dishing in the region outside the belt-shaped annular dummy pattern 6 can be prevented. Therefore, it is possible to prevent a decrease in flatness of the surface of the upper layer due to dishing in a region outside the band-shaped dummy pattern 6.

さらに、矩形凸状ダミーパターン８は、帯環状ダミーパターン６より内側の領域（帯環状ダミーパターン６が配置される領域を含む。）にエロージョンなどを生じない程度に粗く配置されていればよいので、矩形凸状ダミーパターン８を粗く配置することにより、半導体基板２の表層部にトレンチパターン４、帯環状凹部５および格子状凹部７を形成するためのエッチング工程でマスクとして使用されるレジストパターンを形成するために必要なデータが膨大な量となるのを防止することができる。その結果、レジストパターンの形成に必要な時間が短く済み、製造時間短縮によるコスト低減を図ることができる。   Furthermore, the rectangular convex dummy pattern 8 is only required to be arranged roughly so as not to cause erosion or the like in the inner region (including the region where the belt annular dummy pattern 6 is disposed) from the belt annular dummy pattern 6. The resist pattern used as a mask in the etching process for forming the trench pattern 4, the ring-shaped concave portion 5 and the lattice-shaped concave portion 7 in the surface layer portion of the semiconductor substrate 2 by roughly arranging the rectangular convex dummy pattern 8. It is possible to prevent an enormous amount of data necessary for formation. As a result, the time required for forming the resist pattern can be shortened, and the cost can be reduced by shortening the manufacturing time.

帯環状ダミーパターン６より内側の領域にエロージョンなどが生じるのを防止しながら、矩形凸状ダミーパターン８（格子状凹部７）を形成するためのパターンデータの量を抑制するために、矩形凸状ダミーパターン８は、１辺の長さＣが２μｍ以上１０μｍ以下である平面視正方形状に形成され、その面積が、矩形凸状ダミーパターン８の行方向（図１における横方向）の１辺の長さと行方向に隣り合う矩形凸状ダミーパターン８間の間隔との和を１辺の長さとし、矩形凸状ダミーパターン８の列方向（図１における縦方向）の１辺の長さと列方向に隣り合う矩形凸状ダミーパターン８間の間隔との和を１辺の長さとする、矩形状領域１０の面積に対して３０％以上９０％以下となるように形成されていることが好ましい。より好ましくは、矩形凸状ダミーパターン８は、１辺の長さＣが５μｍ以上８μｍ以下である平面視正方形状に形成され、その面積が矩形状領域１０の面積に対して５０％以上７０％以下となるように形成されるとよい。   In order to suppress the amount of pattern data for forming the rectangular convex dummy pattern 8 (lattice concave portion 7) while preventing the occurrence of erosion or the like in the area inside the belt-shaped dummy pattern 6, the rectangular convex shape The dummy pattern 8 is formed in a square shape in plan view in which the length C of one side is 2 μm or more and 10 μm or less, and the area thereof is that of one side in the row direction (lateral direction in FIG. 1) of the rectangular convex dummy pattern 8. The sum of the length and the interval between the rectangular convex dummy patterns 8 adjacent in the row direction is the length of one side, and the length of one side and the column direction in the column direction (vertical direction in FIG. 1) of the rectangular convex dummy pattern 8 It is preferable that it is formed so as to be 30% or more and 90% or less with respect to the area of the rectangular region 10 in which the sum of the interval between the adjacent rectangular convex dummy patterns 8 is one side length. More preferably, the rectangular convex dummy pattern 8 is formed in a square shape in plan view in which the length C of one side is 5 μm or more and 8 μm or less, and the area thereof is 50% or more and 70% with respect to the area of the rectangular region 10. It is good to form so that it may become the following.

以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、帯環状ダミーパターン６より外側の領域に、帯環状ダミーパターン６の外周に沿って、帯環状の凹部が形成され、さらにその外周に沿って、第２の帯環状ダミーパターンが形成されて、その第２の帯環状ダミーパターンの外側の領域に、格子状凹部７によって区画形成される矩形凸状ダミーパターン８が格子点状に配置されてもよい、
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 While one embodiment of the present invention has been described above, the present invention can be implemented in other forms. For example, an annular recess is formed along the outer periphery of the annular loop dummy pattern 6 in a region outside the annular loop dummy pattern 6, and a second annular loop dummy pattern is formed along the outer periphery. In addition, rectangular convex dummy patterns 8 defined by the lattice-shaped concave portions 7 may be arranged in lattice points in the region outside the second belt-shaped dummy pattern.
In addition, various design changes can be made within the scope of matters described in the claims.

この発明の一実施形態に係る半導体装置の構成を模式的に示す平面図である。1 is a plan view schematically showing a configuration of a semiconductor device according to an embodiment of the present invention. 図１に示す半導体装置の模式的な断面図であり、その半導体装置の製造工程の一部を示している。It is typical sectional drawing of the semiconductor device shown in FIG. 1, and has shown a part of manufacturing process of the semiconductor device. トレンチ素子分離技術が適用された従来の半導体装置の模式的な断面図であり、その製造工程の一部を示している。It is typical sectional drawing of the conventional semiconductor device to which the trench element isolation technique was applied, and has shown a part of the manufacturing process.

符号の説明Explanation of symbols

１ 半導体装置
２ 半導体基板
３ 素子形成領域
４ トレンチパターン
５ 帯環状凹部
６ 帯環状ダミーパターン
８ 格子凸状ダミーパターン DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor substrate 3 Element formation area 4 Trench pattern 5 Band annular recessed part 6 Band annular dummy pattern 8 Lattice convex dummy pattern

Claims (2)

半導体基板と、
複数の素子が形成される素子形成領域において、前記半導体基板の表面を掘り下げて形成され、各素子が形成される領域を分離するためのトレンチパターンと、
前記素子形成領域外において、前記半導体基板の表面を掘り下げて形成され、前記素子形成領域の外周に沿って当該外周を取り囲む帯環状凹部と、
前記帯環状凹部の深さに等しい高さを有し、前記帯環状凹部の外周に沿って当該外周を取り囲む帯環状ダミーパターンとを備えている、半導体装置。 A semiconductor substrate;
In an element formation region where a plurality of elements are formed, a trench pattern is formed by digging down the surface of the semiconductor substrate, and for separating the region where each element is formed,
Outside the element formation region, it is formed by digging down the surface of the semiconductor substrate, and encircling the outer periphery along the outer periphery of the element formation region,
A semiconductor device comprising: a band annular dummy pattern having a height equal to the depth of the band annular recess and surrounding the outer periphery along the outer periphery of the band annular recess. 前記帯環状ダミーパターンより外側の領域において分散して配置され、前記帯環状ダミーパターンと等しい高さを有する凸状ダミーパターンをさらに備えている、請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, further comprising a convex dummy pattern arranged in a distributed manner in a region outside the belt-shaped dummy pattern and having a height equal to the belt-shaped dummy pattern.
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