JP2008085199A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、低抵抗化されたカソード領域を有するダイオードを実現する半導体装置に関する。 The present invention relates to a semiconductor device that realizes a diode having a cathode region with reduced resistance.
従来の半導体装置の一実施例として、下記の可変容量ダイオードが知られている。Ｎ型の不純物が導入された半導体基板上には、Ｎ型の不純物が導入されたエピタキシャル層が形成されている。そして、エピタキシャル層の第１領域には、カソード領域として用いられるＮ型の拡散層が半導体基板に達するまで拡散されている。当該Ｎ型の拡散層は、Ｎ型のエピタキシャル層よりも高不純物濃度の拡散層である。一方、エピタキシャル層の第２領域には、Ｎ型の拡散層及びＰ型の拡散層が形成され、当該Ｎ型の拡散層及びＰ型の拡散層によりＰＮ接合が形成されている。そして、エピタキシャル層の第２領域のＰ型の拡散層上にはアノード電極が形成され、アノード電極上にはバンプが形成されている。また、エピタキシャル層の第１領域のＮ型の拡散層上には一対のカソード電極が形成され、カソード電極上にはバンプが形成されている。（例えば、特許文献１参照。）。
上述したように、従来の半導体装置では、エピタキシャル層の第２領域に形成されたＰＮ接合を介して可変容量ダイオードが形成されている。可変容量ダイオードでは、エピタキシャル層の第１領域に形成されたＮ型の拡散層が半導体基板まで拡散されることで、半導体基板が電流経路として用いられる。Ｎ型の半導体基板は、Ｎ型のエピタキシャル層よりも高不純物濃度で形成されているが、そのシート抵抗値は高く、カソード領域でのシート抵抗値を低減し難いという問題がある。 As described above, in the conventional semiconductor device, the variable capacitance diode is formed through the PN junction formed in the second region of the epitaxial layer. In the variable capacitance diode, the semiconductor substrate is used as a current path by diffusing the N-type diffusion layer formed in the first region of the epitaxial layer to the semiconductor substrate. The N-type semiconductor substrate is formed with a higher impurity concentration than the N-type epitaxial layer, but has a problem that the sheet resistance value is high and it is difficult to reduce the sheet resistance value in the cathode region.
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、カソード領域として用いられる半導体層と、前記半導体層の一主面側に形成されたカソード電極と、前記半導体層の一主面側にショットキー接合するショットキーバリア用金属層と、前記ショットキーバリア用金属層と接続するアノード電極とを有し、前記一主面と対向する前記半導体層の他の主面側には、カソード領域として用いられる金属層が形成されていることを特徴とする。従って、本発明では、カソード領域では、金属層を電流経路とすることで、カソード領域でのシート抵抗値が大幅に低減される。 The present invention has been made in view of the above circumstances, and in the semiconductor device of the present invention, a semiconductor layer used as a cathode region, a cathode electrode formed on one main surface side of the semiconductor layer, and the semiconductor layer The other main surface side of the semiconductor layer having the Schottky barrier metal layer that is Schottky-bonded to one main surface side and the anode electrode that is connected to the Schottky barrier metal layer and facing the one main surface Is characterized in that a metal layer used as a cathode region is formed. Therefore, in the present invention, in the cathode region, the sheet resistance value in the cathode region is greatly reduced by using the metal layer as a current path.
また、本発明では、前記半導体層は、一導電型の基板上に一導電型のエピタキシャル層が堆積されて成り、前記カソード電極は前記エピタキシャル層に形成された一導電型の拡散層と接続し、前記一導電型の拡散層は前記基板まで拡散されていることを特徴とする。従って、本発明では、カソード領域では、エピタキシャル層よりもシート抵抗値の小さい基板が電流経路となる。この構造により、カソード領域では、半導体基板裏面側の金属層が電流経路となり、カソード領域でのシート抵抗値が大幅に低減される。 In the present invention, the semiconductor layer is formed by depositing an epitaxial layer of one conductivity type on a substrate of one conductivity type, and the cathode electrode is connected to a diffusion layer of one conductivity type formed in the epitaxial layer. The one conductivity type diffusion layer is diffused to the substrate. Therefore, in the present invention, in the cathode region, a substrate having a sheet resistance value smaller than that of the epitaxial layer is a current path. With this structure, in the cathode region, the metal layer on the back side of the semiconductor substrate serves as a current path, and the sheet resistance value in the cathode region is greatly reduced.
また、本発明では、前記エピタキシャル層上には絶縁層が形成され、前記絶縁層に開口された開口部を介して前記ショットキーバリア用金属層は前記エピタキシャル層とショットキー接合し、前記開口部内の前記ショットキーバリア用金属層の周辺部下方に位置する前記エピタキシャル層には、逆導電型の拡散層が形成されていることを特徴とする。従って、本発明では、ショットキーバリア用金属層の周辺部下方での空乏層の曲率変化を小さくし、電界集中を防ぎ、半導体装置の耐圧特性の劣化が防止される。 In the present invention, an insulating layer is formed on the epitaxial layer, and the Schottky barrier metal layer is in Schottky junction with the epitaxial layer through the opening formed in the insulating layer, and the inside of the opening is formed. A reverse conductivity type diffusion layer is formed in the epitaxial layer located below the periphery of the Schottky barrier metal layer. Therefore, in the present invention, the change in curvature of the depletion layer below the periphery of the Schottky barrier metal layer is reduced, electric field concentration is prevented, and the breakdown voltage characteristics of the semiconductor device are prevented from deteriorating.
また、本発明では、カソード領域として用いられる半導体層と、前記半導体層の一主面側に形成されたカソード電極と、前記半導体層の一主面側にショットキー接合するショットキーバリア用金属層と、前記ショットキーバリア用金属層と接続するアノード電極と、前記半導体層の一主面上に前記カソード電極及び前記アノード電極を被覆するように形成された樹脂封止体とを有し、前記一主面と対向する前記半導体層の他の主面側には、カソード領域として用いられる金属層が形成されていることを特徴とする。従って、本発明では、実装基板への実装構造において、アンダーフィルが不要となり、リワーク性が向上される。 Further, in the present invention, a semiconductor layer used as a cathode region, a cathode electrode formed on one main surface side of the semiconductor layer, and a Schottky barrier metal layer that forms a Schottky junction on one main surface side of the semiconductor layer And an anode electrode connected to the metal layer for Schottky barrier, and a resin sealing body formed on one main surface of the semiconductor layer so as to cover the cathode electrode and the anode electrode, A metal layer used as a cathode region is formed on the other main surface side of the semiconductor layer facing one main surface. Therefore, in the present invention, underfill is not required in the mounting structure on the mounting substrate, and reworkability is improved.
また、本発明では、前記樹脂封止体に形成されたコンタクトホールを介して前記カソード電極及び前記アノード電極と接続するバンプが形成されていることを特徴とする。従って、本発明では、半導体層の一主面側にカソード電極及びアノード電極が形成されることで、フリップチップ実装が可能となる。そして、金属層はヒートスプレッダーとして用いられ、半導体装置の放熱性が向上される。 In the present invention, a bump connected to the cathode electrode and the anode electrode is formed through a contact hole formed in the resin sealing body. Accordingly, in the present invention, the cathode electrode and the anode electrode are formed on the one main surface side of the semiconductor layer, thereby enabling flip chip mounting. And a metal layer is used as a heat spreader and the heat dissipation of a semiconductor device is improved.
また、本発明では、カソード領域として用いられる半導体層と、前記半導体層に形成されたアノード領域として用いられる拡散層と、前記半導体層の一主面側に形成されたカソード電極及びアノード電極とを有し、前記一主面と対向する前記半導体層の他の主面側には、カソード領域として用いられる金属層が形成されていることを特徴とする。従って、本発明では、カソード領域では、金属層を電流経路とすることで、カソード領域でのシート抵抗値が大幅に低減される。 In the present invention, a semiconductor layer used as a cathode region, a diffusion layer used as an anode region formed in the semiconductor layer, and a cathode electrode and an anode electrode formed on one main surface side of the semiconductor layer are provided. And a metal layer used as a cathode region is formed on the other main surface side of the semiconductor layer facing the one main surface. Therefore, in the present invention, in the cathode region, the sheet resistance value in the cathode region is greatly reduced by using the metal layer as a current path.
また、本発明では、カソード領域として用いられる半導体層と、前記半導体層に形成されたアノード領域として用いられる拡散層と、前記半導体層の一主面側に形成されたカソード電極及びアノード電極と、前記半導体層の一主面上に前記カソード電極及び前記アノード電極を被覆するように形成された樹脂封止体とを有し、前記一主面と対向する前記半導体層の他の主面側には、カソード領域として用いられる金属層が形成されていることを特徴とする。従って、本発明では、実装基板への実装構造において、アンダーフィルが不要となり、リワーク性が向上される。 In the present invention, a semiconductor layer used as a cathode region, a diffusion layer used as an anode region formed in the semiconductor layer, a cathode electrode and an anode electrode formed on one main surface side of the semiconductor layer, A resin sealing body formed on one main surface of the semiconductor layer so as to cover the cathode electrode and the anode electrode, on the other main surface side of the semiconductor layer facing the one main surface; Is characterized in that a metal layer used as a cathode region is formed. Therefore, in the present invention, underfill is not required in the mounting structure on the mounting substrate, and reworkability is improved.
また、本発明では、前記樹脂封止体に形成されたコンタクトホールを介して前記カソード電極及び前記アノード電極と接続するバンプが形成されていることを特徴とする。従って、本発明では、半導体層の一主面側にカソード電極及びアノード電極が形成されることで、フリップチップ実装が可能となる。そして、金属層はヒートスプレッダーとして用いられ、半導体装置の放熱性が向上される。 In the present invention, a bump connected to the cathode electrode and the anode electrode is formed through a contact hole formed in the resin sealing body. Accordingly, in the present invention, the cathode electrode and the anode electrode are formed on the one main surface side of the semiconductor layer, thereby enabling flip chip mounting. And a metal layer is used as a heat spreader and the heat dissipation of a semiconductor device is improved.
本発明では、半導体基板の一主面側にカソード電極及びアノード電極が形成されている。半導体基板の他の主面側に金属層が形成されている。この構造により、金属層はカソード領域の電流経路として用いられ、カソード領域でのシート抵抗値が大幅に低減される。 In the present invention, a cathode electrode and an anode electrode are formed on one main surface side of the semiconductor substrate. A metal layer is formed on the other main surface side of the semiconductor substrate. With this structure, the metal layer is used as a current path in the cathode region, and the sheet resistance value in the cathode region is greatly reduced.
また、本発明では、エピタキシャル層にカソード領域としての拡散層が形成され、当該拡散層は基板まで拡散されている。この構造により、カソード領域での電流経路は、シート抵抗値の低い半導体基板及び金属層となり、カソード領域でのシート抵抗値が大幅に低減される。 In the present invention, a diffusion layer as a cathode region is formed in the epitaxial layer, and the diffusion layer is diffused to the substrate. With this structure, the current path in the cathode region becomes a semiconductor substrate and a metal layer having a low sheet resistance value, and the sheet resistance value in the cathode region is greatly reduced.
また、本発明では、エピタキシャル層とショットキー接合するショットキーバリア用金属層の周辺部の下方にＰ型の拡散層が形成されている。この構造により、ショットキーバリア用金属層の周辺部近傍では、空乏層の終端領域での曲率変化が小さくなり、ダイオードの耐圧特性が向上される。 In the present invention, a P-type diffusion layer is formed below the periphery of the Schottky barrier metal layer that is in Schottky junction with the epitaxial layer. With this structure, in the vicinity of the peripheral portion of the Schottky barrier metal layer, the curvature change in the termination region of the depletion layer is reduced, and the breakdown voltage characteristics of the diode are improved.
また、本発明では、半導体基板の一主面側にカソード電極及びアノード電極が形成されている。この構造により、フリップチップ実装が可能となり、ワイヤボンディング方式と比較して、半導体装置の小型化及び薄型化が実現される。 In the present invention, the cathode electrode and the anode electrode are formed on one main surface side of the semiconductor substrate. With this structure, flip chip mounting is possible, and the semiconductor device can be made smaller and thinner than the wire bonding method.
また、本発明では、半導体基板の他の主面側に金属層が形成されている。この構造により、金属層はヒートスプレッダーとして用いられ、半導体装置の放熱性が向上される。 In the present invention, a metal layer is formed on the other main surface side of the semiconductor substrate. With this structure, the metal layer is used as a heat spreader, and the heat dissipation of the semiconductor device is improved.
また、本発明では、半導体基板の一主面側に樹脂封止体が形成され、樹脂封止体に形成されたコンタクトホールを介してバンプが形成されている。この構造により、ワイヤボンディング方式と比較して、使用される材料（半田）の低融点化が図れ、実装時の熱応力が低減される。 Moreover, in this invention, the resin sealing body is formed in the one main surface side of a semiconductor substrate, and the bump is formed through the contact hole formed in the resin sealing body. With this structure, the melting point of the material (solder) used can be lowered and the thermal stress during mounting can be reduced as compared with the wire bonding method.
また、本発明では、半導体基板の一主面側に樹脂封止体及びバンプが形成されている。この構造により、実装基板への実装構造において、アンダーフィルが不要となり、リワーク性が向上される。 Moreover, in this invention, the resin sealing body and bump are formed in the one main surface side of the semiconductor substrate. This structure eliminates the need for underfill in the mounting structure on the mounting substrate, and improves reworkability.
以下に、本発明の一実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１は、本実施の形態であるショットキーバリアダイオードを説明するための断面図である。図２（Ａ）は、本実施の形態であるショットキーバリアダイオードを説明するための断面図である。図２（Ｂ）は、図２（Ａ）に示すショットキーバリアダイオードの実装された構造を説明するための断面図である。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. FIG. 1 is a cross-sectional view for explaining the Schottky barrier diode according to the present embodiment. FIG. 2A is a cross-sectional view for describing the Schottky barrier diode according to this embodiment. FIG. 2B is a cross-sectional view illustrating a structure in which the Schottky barrier diode illustrated in FIG.
図１に示す如く、ショットキーバリアダイオード１は、主に、Ｎ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、カソード領域として用いられるＮ型の拡散層４、５と、Ｐ型の拡散層６、７と、絶縁層８と、ショットキーバリア用金属層９と、アノード電極１０と、カソード電極１１、１２と、金属層１３とから構成されている。 As shown in FIG. 1, the Schottky barrier diode 1 mainly includes an N-type single crystal silicon substrate 2, an N-type epitaxial layer 3, N-type diffusion layers 4 and 5 used as a cathode region, P The mold diffusion layers 6 and 7, the insulating layer 8, the Schottky barrier metal layer 9, the anode electrode 10, the cathode electrodes 11 and 12, and the metal layer 13 are formed.
Ｎ型のエピタキシャル層３が、Ｎ型の単結晶シリコン基板２上面に堆積されている。そして、基板２の厚みは、例えば、５０〜２００（μｍ）であり、４００（μｍ）の基板２を、例えば、ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）法により研磨し、その膜厚が調整されている。また、エピタキシャル層３の膜厚は、例えば、１．５〜１０（μｍ）である。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。 An N type epitaxial layer 3 is deposited on the upper surface of the N type single crystal silicon substrate 2. The thickness of the substrate 2 is, for example, 50 to 200 (μm), and the 400 (μm) substrate 2 is polished by, for example, a BG (Back Grinding) method, and the film thickness is adjusted. Moreover, the film thickness of the epitaxial layer 3 is 1.5-10 (micrometer), for example. In this embodiment, the case where one epitaxial layer 3 is formed on the substrate 2 is shown, but the present invention is not limited to this case. For example, a plurality of epitaxial layers may be stacked on the upper surface of the substrate.
Ｎ型の拡散層４、５が、エピタキシャル層３に形成されている。Ｎ型の拡散層４、５は、ショットキーバリアダイオード１のカソード領域として用いられる。そして、Ｎ型の拡散層４、５は、エピタキシャル層３よりも高不純物濃度となるように形成され、基板２と連結するように拡散されている。尚、Ｎ型の拡散層４、５は、アニュラリングとしても用いられ、例えば、基板２及びエピタキシャル層３の周囲に一環状に形成されている。 N-type diffusion layers 4 and 5 are formed in the epitaxial layer 3. The N type diffusion layers 4 and 5 are used as a cathode region of the Schottky barrier diode 1. The N type diffusion layers 4 and 5 are formed to have a higher impurity concentration than the epitaxial layer 3 and are diffused so as to be connected to the substrate 2. The N-type diffusion layers 4 and 5 are also used as an annular ring, and are formed in a ring around the substrate 2 and the epitaxial layer 3, for example.
Ｐ型の拡散層６、７が、エピタキシャル層３に形成されている。Ｐ型の拡散層６、７は、アノード電極となるショットキーバリア用金属層９の端部１４、１５下方に形成されている。そして、Ｐ型の拡散層６、７は、例えば、１〜２（μｍ）の拡散深さを有する。この構造により、ショットキーバリア用金属層９の端部１４、１５での電界集中が緩和され、ショットキーバリアダイオード１の耐圧特性が向上される。 P-type diffusion layers 6 and 7 are formed in the epitaxial layer 3. The P-type diffusion layers 6 and 7 are formed below the end portions 14 and 15 of the Schottky barrier metal layer 9 serving as an anode electrode. The P-type diffusion layers 6 and 7 have a diffusion depth of 1 to 2 (μm), for example. With this structure, electric field concentration at the end portions 14 and 15 of the Schottky barrier metal layer 9 is alleviated, and the breakdown voltage characteristics of the Schottky barrier diode 1 are improved.
絶縁層８が、エピタキシャル層３上に形成されている。絶縁層８は、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層８にコンタクトホール１６、１７、１８が形成されている。 An insulating layer 8 is formed on the epitaxial layer 3. The insulating layer 8 is formed of a PSG (Phospho Silicate Glass) film or the like. Then, contact holes 16, 17, and 18 are formed in the insulating layer 8 by dry etching using a known photolithography technique, for example, CHF 3 or CF 4 gas.
ショットキーバリア用金属層９が、エピタキシャル層３上面に形成されている。ショットキーバリア用金属層９は、例えば、チタン（Ｔｉ）層である。ショットキーバリア用金属層９は、Ｐ型の拡散層６とＰ型の拡散層７との間に位置し、絶縁層８に形成されたコンタクトホール１７を埋設するように形成されている。ショットキーバリア用金属層９とエピタキシャル層３とが接する面には、チタンシリサイド（ＴｉＳｉ２）層のシリサイド層１９が形成されている。そして、ショットキーバリア用金属層９のシリサイド層１９とエピタキシャル層３とでショットキーバリアダイオードが構成されている。尚、チタン（Ｔｉ）層に替えて、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の金属を用いても良い。この場合には、シリサイド層１９として、タングステンシリサイド（ＷＳｉ２）層、モリブデンシリサイド（ＭｏＳｉ２）層、コバルトシリサイド（ＣｏＳｉ２）層、ニッケルシリサイド（ＮｉＳｉ２）層、プラチナシリサイド（ＰｔＳｉ２）層等が形成される。 A Schottky barrier metal layer 9 is formed on the upper surface of the epitaxial layer 3. The Schottky barrier metal layer 9 is, for example, a titanium (Ti) layer. The Schottky barrier metal layer 9 is located between the P-type diffusion layer 6 and the P-type diffusion layer 7 and is formed so as to bury the contact hole 17 formed in the insulating layer 8. A silicide layer 19 of a titanium silicide (TiSi 2 ) layer is formed on the surface where the Schottky barrier metal layer 9 and the epitaxial layer 3 are in contact with each other. The silicide layer 19 of the Schottky barrier metal layer 9 and the epitaxial layer 3 constitute a Schottky barrier diode. In place of the titanium (Ti) layer, a metal such as tungsten (W), molybdenum (Mo), tantalum (Ta), cobalt (Co), nickel (Ni), or platinum (Pt) may be used. In this case, as the silicide layer 19, a tungsten silicide (WSi 2 ) layer, a molybdenum silicide (MoSi 2 ) layer, a cobalt silicide (CoSi 2 ) layer, a nickel silicide (NiSi 2 ) layer, a platinum silicide (PtSi 2 ) layer, etc. Is formed.
アノード電極１０が、ショットキーバリア用金属層９と接続するように形成されている。アノード電極８は、例えば、バリアメタル層上にアルミ（Ａｌ）層、あるいは、アルミシリコン（ＡｌＳｉ）層が積層された構造である。 An anode electrode 10 is formed so as to be connected to the Schottky barrier metal layer 9. The anode electrode 8 has a structure in which, for example, an aluminum (Al) layer or an aluminum silicon (AlSi) layer is laminated on a barrier metal layer.
カソード電極１１、１２が、絶縁層８に形成されたコンタクトホール１６、１８を埋設するように、エピタキシャル層３上に形成されている。カソード電極１１、１２は、例えば、チタン（Ｔｉ）とアルミ（Ａｌ）層、あるいは、アルミシリコン（ＡｌＳｉ）層が積層された構造である。 Cathode electrodes 11 and 12 are formed on epitaxial layer 3 so as to bury contact holes 16 and 18 formed in insulating layer 8. The cathode electrodes 11 and 12 have a structure in which, for example, a titanium (Ti) and an aluminum (Al) layer or an aluminum silicon (AlSi) layer is laminated.
金属層１３が、基板２の裏面２０側に形成されている。金属層１３は、例えば、チタン（Ｔｉ）とアルミ（Ａｌ）膜から成り、ショットキーバリアダイオード１のカソード領域として用いられる。そして、矢印（一点鎖線）で図示したように、カソード領域であるＮ型の拡散層４、５から注入された自由キャリア（電子）は、カソード領域であるＮ型の単結晶シリコン基板２、金属層１３、Ｎ型の単結晶シリコン基板２、Ｎ型のエピタキシャル層３の順序に通過する。尚、矢印（一点鎖線）の方向は電流通過の方向を示している。この構造により、ショットキーバリアダイオード１のカソード領域でのシート抵抗値は大幅に低減される。 A metal layer 13 is formed on the back surface 20 side of the substrate 2. The metal layer 13 is made of, for example, a titanium (Ti) and aluminum (Al) film, and is used as a cathode region of the Schottky barrier diode 1. As indicated by arrows (dashed lines), free carriers (electrons) injected from the N-type diffusion layers 4 and 5 serving as the cathode region are converted into the N-type single crystal silicon substrate 2 and the metal serving as the cathode region. The layer 13 passes through the N-type single crystal silicon substrate 2 and the N-type epitaxial layer 3 in this order. In addition, the direction of the arrow (dashed line) indicates the direction of current passage. With this structure, the sheet resistance value in the cathode region of the Schottky barrier diode 1 is greatly reduced.
尚、本実施の形態では、金属層１３が基板２の裏面２０側に露出する場合について説明したが、この場合に限定するものではない。例えば、基板２の裏面２０側には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜が形成され、基板２の裏面２０の絶縁性が実現される場合でもよい。また、本実施の形態では、金属層１３が、アルミ（Ａｌ）膜から形成される場合について説明したが、この場合に限定するものではない。例えば、金属層１３として、アルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜またはチタン−チタンナイトライド−アルミ（Ｔｉ−ＴｉＮ−Ａｌ）膜を用いる場合でも、同様な効果を得ることができる。また、金属層１３の膜厚も使用目的等に応じて任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In the present embodiment, the case where the metal layer 13 is exposed on the back surface 20 side of the substrate 2 has been described. However, the present invention is not limited to this case. For example, a silicon oxide film may be formed on the back surface 20 side of the substrate 2 by a CVD (Chemical Vapor Deposition) method, and insulation of the back surface 20 of the substrate 2 may be realized. In the present embodiment, the case where the metal layer 13 is formed of an aluminum (Al) film has been described. However, the present invention is not limited to this case. For example, as the metal layer 13, an aluminum-silicon (Al-Si) film, an aluminum-silicon-copper (Al-Si-Cu) film, an aluminum-copper (Al-Cu) film, or titanium-titanium nitride-aluminum (Ti) Even when a -TiN-Al) film is used, the same effect can be obtained. The film thickness of the metal layer 13 can be arbitrarily changed according to the purpose of use. In addition, various modifications can be made without departing from the scope of the present invention.
図２（Ａ）に示す如く、ショットキーバリアダイオード３１は、主に、Ｎ型の単結晶シリコン基板３２と、Ｎ型のエピタキシャル層３３と、カソード領域として用いられるＮ型の拡散層３４、３５と、Ｐ型の拡散層３６、３７と、絶縁層３８と、ショットキーバリア用金属層３９と、アノード電極４０と、カソード電極４１、４２と、金属層４３とから構成されている。 As shown in FIG. 2A, the Schottky barrier diode 31 mainly includes an N-type single crystal silicon substrate 32, an N-type epitaxial layer 33, and N-type diffusion layers 34 and 35 used as a cathode region. And P-type diffusion layers 36 and 37, an insulating layer 38, a Schottky barrier metal layer 39, an anode electrode 40, cathode electrodes 41 and 42, and a metal layer 43.
Ｎ型のエピタキシャル層３３が、Ｎ型の単結晶シリコン基板３２上面に堆積されている。そして、基板３２の厚みは、例えば、５０〜２００（μｍ）であり、４００（μｍ）の基板を、例えば、ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）法により研磨し、その膜厚が調整されている。また、エピタキシャル層３３の膜厚は、例えば、１．５〜１０（μｍ）である。尚、本実施の形態では、基板３２上に１層のエピタキシャル層３３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。 An N type epitaxial layer 33 is deposited on the upper surface of the N type single crystal silicon substrate 32. The thickness of the substrate 32 is, for example, 50 to 200 (μm), and a 400 (μm) substrate is polished by, for example, a BG (Back Grinding) method, and the film thickness is adjusted. The film thickness of the epitaxial layer 33 is, for example, 1.5 to 10 (μm). In the present embodiment, the case where one epitaxial layer 33 is formed on the substrate 32 is shown, but the present invention is not limited to this case. For example, a plurality of epitaxial layers may be stacked on the upper surface of the substrate.
Ｎ型の拡散層３４、３５が、エピタキシャル層３３に形成されている。Ｎ型の拡散層３４、３５は、ショットキーバリアダイオード３１のカソード領域として用いられる。そして、Ｎ型の拡散層３４、３５は、エピタキシャル層３３よりも高不純物濃度となるように形成され、基板３２と連結するように拡散されている。尚、Ｎ型の拡散層３４、３５は、アニュラリングとしても用いられ、例えば、基板３２及びエピタキシャル層３３の周囲に一環状に形成されている。 N-type diffusion layers 34 and 35 are formed in the epitaxial layer 33. The N type diffusion layers 34 and 35 are used as a cathode region of the Schottky barrier diode 31. The N type diffusion layers 34 and 35 are formed to have a higher impurity concentration than the epitaxial layer 33 and are diffused so as to be connected to the substrate 32. The N-type diffusion layers 34 and 35 are also used as an annular ring, and are formed in a ring around the substrate 32 and the epitaxial layer 33, for example.
Ｐ型の拡散層３６、３７が、エピタキシャル層３３に形成されている。Ｐ型の拡散層３６、３７は、アノード電極となるショットキーバリア用金属層３９の端部４４、４５下方に形成されている。そして、Ｐ型の拡散層３６、３７は、例えば、１〜２（μｍ）の拡散深さを有する。この構造により、ショットキーバリア用金属層３９の端部４４、４５での電界集中が緩和され、ショットキーバリアダイオード３１の耐圧特性が向上される。 P-type diffusion layers 36 and 37 are formed in the epitaxial layer 33. The P-type diffusion layers 36 and 37 are formed below the end portions 44 and 45 of the Schottky barrier metal layer 39 serving as an anode electrode. The P-type diffusion layers 36 and 37 have a diffusion depth of 1 to 2 (μm), for example. With this structure, electric field concentration at the end portions 44 and 45 of the Schottky barrier metal layer 39 is alleviated, and the breakdown voltage characteristics of the Schottky barrier diode 31 are improved.
絶縁層３８が、エピタキシャル層３３上に形成されている。絶縁層３８は、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層３８にコンタクトホール４６、４７、４８が形成されている。 An insulating layer 38 is formed on the epitaxial layer 33. The insulating layer 38 is formed of a PSG (Phospho Silicate Glass) film or the like. Then, contact holes 46, 47, and 48 are formed in the insulating layer 38 by dry etching using, for example, a CHF 3 or CF 4 gas using a known photolithography technique.
ショットキーバリア用金属層３９が、エピタキシャル層３３上面に形成されている。ショットキーバリア用金属層３９は、例えば、チタン（Ｔｉ）層である。ショットキーバリア用金属層３９は、Ｐ型の拡散層３６とＰ型の拡散層３７との間に位置し、絶縁層３８に形成されたコンタクトホール４７を埋設するように形成されている。ショットキーバリア用金属層３９とエピタキシャル層３３とが接する面には、チタンシリサイド（ＴｉＳｉ２）層のシリサイド層４９が形成されている。そして、ショットキーバリア用金属層３９のシリサイド層４９とエピタキシャル層３３とでショットキーバリアダイオードが構成されている。尚、チタン（Ｔｉ）層に替えて、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の金属を用いても良い。この場合には、シリサイド層４９として、タングステンシリサイド（ＷＳｉ２）層、モリブデンシリサイド（ＭｏＳｉ２）層、コバルトシリサイド（ＣｏＳｉ２）層、ニッケルシリサイド（ＮｉＳｉ２）層、プラチナシリサイド（ＰｔＳｉ２）層等が形成される。 A Schottky barrier metal layer 39 is formed on the upper surface of the epitaxial layer 33. The Schottky barrier metal layer 39 is, for example, a titanium (Ti) layer. The Schottky barrier metal layer 39 is located between the P-type diffusion layer 36 and the P-type diffusion layer 37 and is formed so as to bury the contact hole 47 formed in the insulating layer 38. A silicide layer 49 of a titanium silicide (TiSi 2 ) layer is formed on the surface where the Schottky barrier metal layer 39 and the epitaxial layer 33 are in contact with each other. The silicide layer 49 of the Schottky barrier metal layer 39 and the epitaxial layer 33 constitute a Schottky barrier diode. In place of the titanium (Ti) layer, a metal such as tungsten (W), molybdenum (Mo), tantalum (Ta), cobalt (Co), nickel (Ni), or platinum (Pt) may be used. In this case, as the silicide layer 49, a tungsten silicide (WSi 2 ) layer, a molybdenum silicide (MoSi 2 ) layer, a cobalt silicide (CoSi 2 ) layer, a nickel silicide (NiSi 2 ) layer, a platinum silicide (PtSi 2 ) layer, etc. Is formed.
アノード電極４０が、ショットキーバリア用金属層３９と接続するように形成されている。アノード電極４０は、例えば、バリアメタル層上にアルミ（Ａｌ）層、あるいは、アルミシリコン（ＡｌＳｉ）層が積層された構造である。 An anode electrode 40 is formed so as to be connected to the Schottky barrier metal layer 39. The anode electrode 40 has a structure in which, for example, an aluminum (Al) layer or an aluminum silicon (AlSi) layer is laminated on a barrier metal layer.
カソード電極４１、４２が、絶縁層３８に形成されたコンタクトホール４６、４８を埋設するように、エピタキシャル層３３上に形成されている。カソード電極４１、４２は、例えば、チタン（Ｔｉ）とアルミ（Ａｌ）層、あるいは、アルミシリコン（ＡｌＳｉ）が積層された構造である。 Cathode electrodes 41 and 42 are formed on the epitaxial layer 33 so as to bury the contact holes 46 and 48 formed in the insulating layer 38. The cathode electrodes 41 and 42 have a structure in which, for example, a titanium (Ti) and aluminum (Al) layer or an aluminum silicon (AlSi) layer is laminated.
金属層４３が、基板３２の裏面５０側に形成されている。金属層４３は、例えば、チタン（Ｔｉ）とアルミ（Ａｌ）膜から成り、ショットキーバリアダイオード３１のカソード領域として用いられる。そして、矢印（一点鎖線）で図示したように、カソード領域であるＮ型の拡散層３４、３５から注入された自由キャリア（電子）は、カソード領域であるＮ型の単結晶シリコン基板３２、金属層４３、Ｎ型の単結晶シリコン基板３２、Ｎ型のエピタキシャル層３３の順序に通過する。尚、矢印（一点鎖線）の方向は電流通過の方向を示している。この構造により、ショットキーバリアダイオード３１のカソード領域でのシート抵抗値は大幅に低減される。 A metal layer 43 is formed on the back surface 50 side of the substrate 32. The metal layer 43 is made of, for example, titanium (Ti) and aluminum (Al) film, and is used as a cathode region of the Schottky barrier diode 31. As indicated by arrows (dashed lines), free carriers (electrons) injected from the N-type diffusion layers 34 and 35 serving as the cathode region are converted into N-type single crystal silicon substrate 32 serving as the cathode region, metal The layer 43, the N-type single crystal silicon substrate 32, and the N-type epitaxial layer 33 are passed through in this order. In addition, the direction of the arrow (dashed line) indicates the direction of current passage. With this structure, the sheet resistance value in the cathode region of the Schottky barrier diode 31 is greatly reduced.
樹脂封止体５１が、エピタキシャル層３３上にアノード電極４０及びカソード電極４１、４２を被覆するように形成されている。樹脂封止体５１は、少なくとも、金属層４３が形成された面と対向する面を被覆するように形成されている。そして、樹脂封止体５１には、コンタクトホール５２、５３、５４が形成され、コンタクトホール５２、５３、５４からはアノード電極４０、カソード電極４１、４２の一部が露出している。コンタクトホール５２、５３、５４を介して露出するアノード電極４０、カソード電極４１、４２には、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）層５８、５９、６０が形成されている。ＵＢＭ層５８、５９、６０は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）から成り、スパッタ蒸着法、メッキ法等により形成されている。そして、樹脂封止体５１に形成されたコンタクトホール５２、５３、５４を介して、バンプ５５、５６、５７が形成されている。バンプ５５、５６、５７は、例えば、半田、金等から形成され、ＵＢＭ層５８、５９、６０と接続している。 A resin sealing body 51 is formed on the epitaxial layer 33 so as to cover the anode electrode 40 and the cathode electrodes 41 and 42. The resin sealing body 51 is formed so as to cover at least a surface facing the surface on which the metal layer 43 is formed. Contact holes 52, 53, 54 are formed in the resin sealing body 51, and parts of the anode electrode 40 and the cathode electrodes 41, 42 are exposed from the contact holes 52, 53, 54. UBM (Under Bump Metal) layers 58, 59 and 60 are formed on the anode electrode 40 and the cathode electrodes 41 and 42 exposed through the contact holes 52, 53 and 54. The UBM layers 58, 59, and 60 are made of, for example, titanium (Ti), nickel (Ni), or gold (Au), and are formed by a sputter deposition method, a plating method, or the like. Bumps 55, 56, 57 are formed through contact holes 52, 53, 54 formed in the resin sealing body 51. The bumps 55, 56, and 57 are made of, for example, solder, gold, and the like, and are connected to the UBM layers 58, 59, and 60.
図２（Ｂ）に示す如く、ショットキーバリアダイオード３１が、実装基板６１の導電パターン６２、６３、６４上に実装されている。導電パターン６２、６３、６４上には、例えば、スクリーン印刷により半田（図示せず）が塗布されている。そして、導電パターン６２、６３、６４上の半田を溶融させ、バンプ５５、５６、５７の一部を溶融させ、合金化させることで、実装基板６１上にショットキーバリアダイオード３１を固着させている。尚、実装基板６１としては、プリント基板、セラミック基板、フレキシブルシート基板または金属基板等である。また、導電パターン６２、６３、６４は、銅（Ｃｕ）配線、金（Ａｕ）配線、ニッケル（Ｎｉ）配線等である。 As shown in FIG. 2B, the Schottky barrier diode 31 is mounted on the conductive patterns 62, 63, 64 of the mounting substrate 61. On the conductive patterns 62, 63, 64, solder (not shown) is applied by screen printing, for example. Then, the solder on the conductive patterns 62, 63, 64 is melted, and a part of the bumps 55, 56, 57 is melted and alloyed to fix the Schottky barrier diode 31 on the mounting substrate 61. . The mounting board 61 is a printed board, a ceramic board, a flexible sheet board, a metal board, or the like. The conductive patterns 62, 63, 64 are copper (Cu) wiring, gold (Au) wiring, nickel (Ni) wiring, or the like.
この構造により、ショットキーバリアダイオード３１は、実装基板６１に対してフリップチップ実装となり、ワイヤボンディング方式と比較して小型化及び薄型化が可能となる。また、実装基板６１上に半田接合されることで、ワイヤボンディング方式と比較して低融点接合となり、実装時の熱応力が低減される。また、基板３２の裏面５０側である金属層４３が、実装基板６１に対して上側に配置されることで、金属層４３がヒートスプレッダーとしての役割を担い、放熱性が向上される。また、ショットキーバリアダイオード３１では、樹脂封止体５１が形成され、バンプ５５、５６、５７を介して実装される構造となり、アンダーフィルが不要となる。そして、例えば、実装基板６１上のショットキーバリアダイオード３１が不良となった場合には、ショットキーバリアダイオード３１のみを交換すればよく、リワーク性が向上される。 With this structure, the Schottky barrier diode 31 is flip-chip mounted on the mounting substrate 61, and can be reduced in size and thickness as compared with the wire bonding method. Also, solder bonding on the mounting substrate 61 results in a low melting point bonding as compared to the wire bonding method, and thermal stress during mounting is reduced. Further, since the metal layer 43 on the back surface 50 side of the substrate 32 is disposed on the upper side with respect to the mounting substrate 61, the metal layer 43 plays a role as a heat spreader, and heat dissipation is improved. Further, the Schottky barrier diode 31 has a structure in which the resin sealing body 51 is formed and is mounted via the bumps 55, 56, and 57, and the underfill is not necessary. For example, when the Schottky barrier diode 31 on the mounting substrate 61 becomes defective, only the Schottky barrier diode 31 needs to be replaced, and reworkability is improved.
尚、本実施の形態では、金属層４３が基板３２の裏面５０側に露出する場合について説明したが、この場合に限定するものではない。例えば、基板３２の裏面５０側には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜が形成され、基板３２の裏面５０の絶縁性が実現される場合でもよい。また、本実施の形態では、金属層４３が、アルミ（Ａｌ）膜から形成される場合について説明したが、この場合に限定するものではない。例えば、金属層４３として、アルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜またはチタン−チタンナイトライド−アルミ（Ｔｉ−ＴｉＮ−Ａｌ）膜を用いる場合でも、同様な効果を得ることができる。また、金属層４３の膜厚も使用目的等に応じて任意の設計変更が可能である。また、本実施の形態では、ショットキーバリアダイオード３１にバンプ５５、５６、５７が形成される場合について説明したが、この場合に限定するものではない。例えば、実装基板６１の導電パターン６２、６３、６４上にバンプを形成し、当該バンプ上にショットキーバリアダイオード３１を固着する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In the present embodiment, the case where the metal layer 43 is exposed on the back surface 50 side of the substrate 32 has been described. However, the present invention is not limited to this case. For example, a silicon oxide film may be formed on the back surface 50 side of the substrate 32 by a CVD (Chemical Vapor Deposition) method, and insulation of the back surface 50 of the substrate 32 may be realized. In the present embodiment, the case where the metal layer 43 is formed of an aluminum (Al) film has been described. However, the present invention is not limited to this case. For example, as the metal layer 43, an aluminum-silicon (Al-Si) film, an aluminum-silicon-copper (Al-Si-Cu) film, an aluminum-copper (Al-Cu) film, or titanium-titanium nitride-aluminum (Ti) Even when a -TiN-Al) film is used, the same effect can be obtained. The film thickness of the metal layer 43 can be arbitrarily changed according to the purpose of use. In this embodiment, the case where the bumps 55, 56, and 57 are formed on the Schottky barrier diode 31 has been described. However, the present invention is not limited to this case. For example, bumps may be formed on the conductive patterns 62, 63, 64 of the mounting substrate 61, and the Schottky barrier diode 31 may be fixed on the bumps. In addition, various modifications can be made without departing from the scope of the present invention.
次に、本発明の他の実施の形態である半導体装置について、図３〜図４を参照し、詳細に説明する。図３は、本実施の形態であるＰＮ接合ダイオードを説明するための断面図である。図４（Ａ）は、本実施の形態であるＰＮ接合ダイオードを説明するための断面図である。図４（Ｂ）は、図４（Ａ）に示すＰＮ接合ダイオードの実装された構造を説明するための断面図である。 Next, a semiconductor device according to another embodiment of the present invention will be described in detail with reference to FIGS. FIG. 3 is a cross-sectional view for explaining the PN junction diode according to the present embodiment. FIG. 4A is a cross-sectional view for explaining the PN junction diode according to this embodiment. FIG. 4B is a cross-sectional view for explaining a structure in which the PN junction diode shown in FIG.
図３に示す如く、ＰＮ接合ダイオード７１は、主に、Ｎ型の単結晶シリコン基板７２と、Ｎ型のエピタキシャル層７３と、カソード領域として用いられるＮ型の拡散層７４、７５と、アノード領域として用いられるＰ型の拡散層７６と、絶縁層７７と、アノード電極７８と、カソード電極７９、８０と、金属層８１とから構成されている。 As shown in FIG. 3, the PN junction diode 71 mainly includes an N-type single crystal silicon substrate 72, an N-type epitaxial layer 73, N-type diffusion layers 74 and 75 used as a cathode region, and an anode region. A P-type diffusion layer 76 used as the insulating layer 77, an insulating layer 77, an anode electrode 78, cathode electrodes 79 and 80, and a metal layer 81.
Ｎ型のエピタキシャル層７３が、Ｎ型の単結晶シリコン基板７２上面に堆積されている。そして、基板７２の厚みは、例えば、５０〜２００（μｍ）であり、４００（μｍ）の基板７２を、例えば、ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）法により研磨し、その膜厚が調整されている。また、エピタキシャル層７３の膜厚は、例えば、１．５〜１０（μｍ）である。尚、本実施の形態では、基板７２上に１層のエピタキシャル層７３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。 An N type epitaxial layer 73 is deposited on the upper surface of the N type single crystal silicon substrate 72. And the thickness of the board | substrate 72 is 50-200 (micrometer), for example, 400 (micrometer) board | substrate 72 is grind | polished by BG (Back Grinding) method, for example, and the film thickness is adjusted. The film thickness of the epitaxial layer 73 is, for example, 1.5 to 10 (μm). In the present embodiment, a case where one epitaxial layer 73 is formed on the substrate 72 is shown, but the present invention is not limited to this case. For example, a plurality of epitaxial layers may be stacked on the upper surface of the substrate.
Ｎ型の拡散層７４、７５が、エピタキシャル層７３に形成されている。Ｎ型の拡散層７４、７５は、ＰＮ接合ダイオード７１のカソード領域として用いられる。そして、Ｎ型の拡散層７４、７５は、エピタキシャル層７３よりも高不純物濃度となるように形成され、基板７２と連結するように拡散されている。尚、Ｎ型の拡散層７４、７５は、アニュラリングとしても用いられ、例えば、基板７２及びエピタキシャル層７３の周囲に一環状に形成されている。 N-type diffusion layers 74 and 75 are formed in the epitaxial layer 73. The N type diffusion layers 74 and 75 are used as the cathode region of the PN junction diode 71. The N type diffusion layers 74 and 75 are formed to have a higher impurity concentration than the epitaxial layer 73 and are diffused so as to be connected to the substrate 72. The N-type diffusion layers 74 and 75 are also used as an annular ring, and are formed in a ring around the substrate 72 and the epitaxial layer 73, for example.
Ｐ型の拡散層７６が、エピタキシャル層７３に形成されている。Ｐ型の拡散層７６は、ＰＮ接合ダイオード７１のアノード領域として用いられる。 A P type diffusion layer 76 is formed in the epitaxial layer 73. The P type diffusion layer 76 is used as an anode region of the PN junction diode 71.
絶縁層７７が、エピタキシャル層７３上に形成されている。絶縁層７７は、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層７７にコンタクトホール８２、８３、８４が形成されている。 An insulating layer 77 is formed on the epitaxial layer 73. The insulating layer 77 is formed of a PSG (Phospho Silicate Glass) film or the like. Then, contact holes 82, 83, and 84 are formed in the insulating layer 77 by dry etching using, for example, CHF 3 or CF 4 gas using a known photolithography technique.
アノード電極７８が、絶縁層７７に形成されたコンタクトホール８３を埋設するように、エピタキシャル層７３上に形成されている。アノード電極７８は、例えば、チタン（Ｔｉ）とアルミ（Ａｌ）層、あるいは、アルミシリコン（ＡｌＳｉ）層が積層された構造である。 An anode electrode 78 is formed on the epitaxial layer 73 so as to bury the contact hole 83 formed in the insulating layer 77. The anode electrode 78 has a structure in which, for example, a titanium (Ti) and an aluminum (Al) layer or an aluminum silicon (AlSi) layer is laminated.
カソード電極７９、８０が、絶縁層７７に形成されたコンタクトホール８２、８４を埋設するように、エピタキシャル層７３上に形成されている。カソード電極７９、８０は、例えば、チタン（Ｔｉ）とアルミ（Ａｌ）層、あるいは、アルミシリコン（ＡｌＳｉ）層が積層された構造である。 Cathode electrodes 79 and 80 are formed on the epitaxial layer 73 so as to bury the contact holes 82 and 84 formed in the insulating layer 77. The cathode electrodes 79 and 80 have a structure in which, for example, a titanium (Ti) and an aluminum (Al) layer or an aluminum silicon (AlSi) layer is laminated.
金属層８１が、基板７２の裏面８５側に形成されている。金属層８１は、例えば、チタン（Ｔｉ）とアルミ（Ａｌ）膜から成り、ＰＮ接合ダイオード７１のカソード領域として用いられる。そして、矢印（一点鎖線）で図示したように、カソード領域であるＮ型の拡散層７４、７５から注入された自由キャリア（電子）は、カソード領域であるＮ型の単結晶シリコン基板７２、金属層８１、Ｎ型の単結晶シリコン基板７２、Ｎ型のエピタキシャル層７３の順序に通過する。尚、矢印（一点鎖線）の方向は電流通過の方向を示している。この構造により、ＰＮ接合ダイオード７１のカソード領域でのシート抵抗値は大幅に低減される。 A metal layer 81 is formed on the back surface 85 side of the substrate 72. The metal layer 81 is made of, for example, titanium (Ti) and aluminum (Al) film, and is used as a cathode region of the PN junction diode 71. As shown by the arrows (dashed lines), free carriers (electrons) injected from the N-type diffusion layers 74 and 75 serving as the cathode region are converted into N-type single crystal silicon substrate 72 serving as the cathode region, metal The layer 81, the N-type single crystal silicon substrate 72, and the N-type epitaxial layer 73 are passed in this order. In addition, the direction of the arrow (dashed line) indicates the direction of current passage. With this structure, the sheet resistance value in the cathode region of the PN junction diode 71 is greatly reduced.
尚、本実施の形態では、金属層８１が基板７２の裏面８５側に露出する場合について説明したが、この場合に限定するものではない。例えば、基板７２の裏面８５側には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜が形成され、基板７２の裏面８５の絶縁性が実現される場合でもよい。また、本実施の形態では、金属層８１が、アルミ（Ａｌ）膜から形成される場合について説明したが、この場合に限定するものではない。例えば、金属層８１として、アルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜またはチタン−チタンナイトライド−アルミ（Ｔｉ−ＴｉＮ−Ａｌ）膜を用いる場合でも、同様な効果を得ることができる。また、金属層８１の膜厚も使用目的等に応じて任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In the present embodiment, the case where the metal layer 81 is exposed on the back surface 85 side of the substrate 72 has been described. However, the present invention is not limited to this case. For example, a silicon oxide film may be formed on the back surface 85 side of the substrate 72 by a CVD (Chemical Vapor Deposition) method, and insulation of the back surface 85 of the substrate 72 may be realized. In the present embodiment, the case where the metal layer 81 is formed of an aluminum (Al) film has been described. However, the present invention is not limited to this case. For example, as the metal layer 81, an aluminum-silicon (Al-Si) film, an aluminum-silicon-copper (Al-Si-Cu) film, an aluminum-copper (Al-Cu) film, or titanium-titanium nitride-aluminum (Ti) Even when a -TiN-Al) film is used, the same effect can be obtained. Further, the thickness of the metal layer 81 can be arbitrarily changed according to the purpose of use. In addition, various modifications can be made without departing from the scope of the present invention.
図４（Ａ）に示す如く、ＰＮ接合ダイオード９１は、主に、Ｎ型の単結晶シリコン基板９２と、Ｎ型のエピタキシャル層９３と、カソード領域として用いられるＮ型の拡散層９４、９５と、アノード領域として用いられるＰ型の拡散層９６と、絶縁層９７と、アノード電極９８と、カソード電極９９、１００と、金属層１０１とから構成されている。 As shown in FIG. 4A, the PN junction diode 91 mainly includes an N-type single crystal silicon substrate 92, an N-type epitaxial layer 93, and N-type diffusion layers 94 and 95 used as a cathode region. , A P-type diffusion layer 96 used as an anode region, an insulating layer 97, an anode electrode 98, cathode electrodes 99 and 100, and a metal layer 101.
Ｎ型のエピタキシャル層９３が、Ｎ型の単結晶シリコン基板９２上面に堆積されている。そして、基板９２の厚みは、例えば、５０〜２００（μｍ）であり、４００（μｍ）の基板を、例えば、ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）法により研磨し、その膜厚が調整されている。また、エピタキシャル層９３の膜厚は、例えば、１．５〜１０（μｍ）である。尚、本実施の形態では、基板９２上に１層のエピタキシャル層９３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。 An N type epitaxial layer 93 is deposited on the upper surface of the N type single crystal silicon substrate 92. The thickness of the substrate 92 is, for example, 50 to 200 (μm), and a 400 (μm) substrate is polished by, for example, a BG (Back Grinding) method, and the film thickness is adjusted. The film thickness of the epitaxial layer 93 is, for example, 1.5 to 10 (μm). In the present embodiment, a case where one epitaxial layer 93 is formed on the substrate 92 is shown, but the present invention is not limited to this case. For example, a plurality of epitaxial layers may be stacked on the upper surface of the substrate.
Ｎ型の拡散層９４、９５が、エピタキシャル層９３に形成されている。Ｎ型の拡散層９４、９５は、ＰＮ接合ダイオード９１のカソード領域として用いられる。そして、Ｎ型の拡散層９４、９５は、エピタキシャル層９３よりも高不純物濃度となるように形成され、基板９２と連結するように拡散されている。尚、Ｎ型の拡散層９４、９５は、アニュラリングとしても用いられ、例えば、基板９２及びエピタキシャル層９３の周囲に一環状に形成されている。 N-type diffusion layers 94 and 95 are formed in the epitaxial layer 93. The N type diffusion layers 94 and 95 are used as the cathode region of the PN junction diode 91. The N type diffusion layers 94 and 95 are formed to have a higher impurity concentration than the epitaxial layer 93 and are diffused so as to be connected to the substrate 92. The N-type diffusion layers 94 and 95 are also used as an annular ring, and are formed in a ring around the substrate 92 and the epitaxial layer 93, for example.
Ｐ型の拡散層９６が、エピタキシャル層９３に形成されている。Ｐ型の拡散層９６は、ＰＮ接合ダイオード９１のアノード領域として用いられる。 A P type diffusion layer 96 is formed in the epitaxial layer 93. The P type diffusion layer 96 is used as an anode region of the PN junction diode 91.
絶縁層９７が、エピタキシャル層９３上に形成されている。絶縁層９７は、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層９７にコンタクトホール１０２、１０３、１０４が形成されている。 An insulating layer 97 is formed on the epitaxial layer 93. The insulating layer 97 is formed of a PSG (Phospho Silicate Glass) film or the like. Then, contact holes 102, 103, and 104 are formed in the insulating layer 97 using a known photolithography technique, for example, by dry etching using a CHF 3 or CF 4 gas.
アノード電極９８が、絶縁層９７に形成されたコンタクトホール１０３を埋設するように、エピタキシャル層９３上に形成されている。アノード電極９８は、例えば、チタン（Ｔｉ）とアルミ（Ａｌ）層、あるいは、アルミシリコン（ＡｌＳｉ）層が積層された構造である。 An anode electrode 98 is formed on the epitaxial layer 93 so as to bury the contact hole 103 formed in the insulating layer 97. The anode electrode 98 has, for example, a structure in which a titanium (Ti) and aluminum (Al) layer or an aluminum silicon (AlSi) layer is laminated.
カソード電極９９、１００が、絶縁層９７に形成されたコンタクトホール１０２、１０４を埋設するように、エピタキシャル層９３上に形成されている。カソード電極９９、１００は、例えば、チタン（Ｔｉ）とアルミ（Ａｌ）層、あるいは、アルミシリコン（ＡｌＳｉ）が積層された構造である。 Cathode electrodes 99 and 100 are formed on the epitaxial layer 93 so as to bury the contact holes 102 and 104 formed in the insulating layer 97. The cathode electrodes 99 and 100 have, for example, a structure in which a titanium (Ti) and aluminum (Al) layer or aluminum silicon (AlSi) is laminated.
金属層１０１が、基板９２の裏面１０５側に形成されている。金属層１０１は、例えば、チタン（Ｔｉ）とアルミ（Ａｌ）膜から成り、ＰＮ接合ダイオード９１のカソード領域として用いられる。そして、矢印（一点鎖線）で図示したように、カソード領域であるＮ型の拡散層９４、９５から注入された自由キャリア（電子）は、カソード領域であるＮ型の単結晶シリコン基板９２、金属層１０１、Ｎ型の単結晶シリコン基板９２、Ｎ型のエピタキシャル層９３の順序に通過する。尚、矢印（一点鎖線）の方向は電流通過の方向を示している。この構造により、ＰＮ接合ダイオード９１のカソード領域でのシート抵抗値は大幅に低減される。 A metal layer 101 is formed on the back surface 105 side of the substrate 92. The metal layer 101 is made of, for example, titanium (Ti) and aluminum (Al) film, and is used as a cathode region of the PN junction diode 91. As shown by the arrows (dashed lines), free carriers (electrons) injected from the N-type diffusion layers 94 and 95 serving as the cathode region are converted into the N-type single crystal silicon substrate 92 and the metal serving as the cathode region. The layer 101 passes through the N-type single crystal silicon substrate 92 and the N-type epitaxial layer 93 in this order. In addition, the direction of the arrow (dashed line) indicates the direction of current passage. With this structure, the sheet resistance value in the cathode region of the PN junction diode 91 is greatly reduced.
樹脂封止体１０６が、エピタキシャル層９３上にアノード電極９８及びカソード電極９９、１００を被覆するように形成されている。樹脂封止体１０６は、少なくとも、金属層１０１が形成された面と対向する面を被覆するように形成されている。そして、樹脂封止体１０６には、コンタクトホール１０７、１０８、１０９が形成され、コンタクトホール１０７、１０８、１０９からはアノード電極９８、カソード電極９９、１００の一部が露出している。コンタクトホール１０７、１０８、１０９を介して露出するアノード電極９８、カソード電極９９、１００には、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）層１１０、１１１、１１２が形成されている。ＵＢＭ層１１０、１１１、１１２は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）から成り、スパッタ蒸着法、メッキ法等により形成されている。そして、樹脂封止体１０６に形成されたコンタクトホール１０７、１０８、１０９を介して、バンプ１１３、１１４、１１５が形成されている。バンプ１１３、１１４、１１５は、例えば、半田、金等から形成され、ＵＢＭ層１１０、１１１、１１２と接続している。 A resin sealing body 106 is formed on the epitaxial layer 93 so as to cover the anode electrode 98 and the cathode electrodes 99 and 100. The resin sealing body 106 is formed so as to cover at least a surface facing the surface on which the metal layer 101 is formed. Contact holes 107, 108, and 109 are formed in the resin sealing body 106, and part of the anode electrode 98 and the cathode electrodes 99 and 100 are exposed from the contact holes 107, 108, and 109. UBM (Under Bump Metal) layers 110, 111, and 112 are formed on the anode electrode 98 and the cathode electrodes 99 and 100 exposed through the contact holes 107, 108, and 109. The UBM layers 110, 111, and 112 are made of, for example, titanium (Ti), nickel (Ni), or gold (Au), and are formed by a sputter deposition method, a plating method, or the like. Bumps 113, 114 and 115 are formed through contact holes 107, 108 and 109 formed in the resin sealing body 106. The bumps 113, 114, and 115 are made of, for example, solder, gold, etc., and are connected to the UBM layers 110, 111, and 112.
図４（Ｂ）に示す如く、ＰＮ接合ダイオード９１が、実装基板１１６の導電パターン１１７、１１８、１１９上に実装されている。導電パターン１１７、１１８、１１９上には、例えば、スクリーン印刷により半田（図示せず）が塗布されている。そして、導電パターン１１７、１１８、１１９上の半田を溶融させ、バンプ１１３、１１４、１１５の一部を溶融させ、合金化させることで、実装基板１１６上にＰＮ接合ダイオード９１を固着させている。尚、実装基板１１６としては、プリント基板、セラミック基板、フレキシブルシート基板または金属基板等である。また、導電パターン１１７、１１８、１１９は、銅（Ｃｕ）配線、金（Ａｕ）配線、ニッケル（Ｎｉ）配線等である。 As shown in FIG. 4B, the PN junction diode 91 is mounted on the conductive patterns 117, 118, and 119 of the mounting substrate 116. On the conductive patterns 117, 118, and 119, for example, solder (not shown) is applied by screen printing. Then, the solder on the conductive patterns 117, 118, and 119 is melted, and a part of the bumps 113, 114, and 115 is melted and alloyed to fix the PN junction diode 91 on the mounting substrate 116. The mounting board 116 is a printed board, a ceramic board, a flexible sheet board, a metal board, or the like. The conductive patterns 117, 118, and 119 are copper (Cu) wiring, gold (Au) wiring, nickel (Ni) wiring, or the like.
この構造により、ＰＮ接合ダイオード９１は、実装基板１１６に対してフリップチップ実装となり、ワイヤボンディング方式と比較して小型化及び薄型化が可能となる。また、実装基板１１６上に半田接合されることで、ワイヤボンディング方式と比較して低融点接合となり、実装時の熱応力が低減される。また、基板９２の裏面１０５側である金属層１０１が、実装基板１１６に対して上側に配置されることで、金属層１０１がヒートスプレッダーとしての役割を担い、放熱性が向上される。また、ＰＮ接合ダイオード９１では、樹脂封止体１０６が形成され、バンプ１１３、１１４、１１５を介して実装される構造により、アンダーフィルが不要となる。そして、例えば、実装基板１１６上のＰＮ接合ダイオード９１が不良となった場合には、ＰＮ接合ダイオード９１のみを交換すればよく、リワーク性が向上される。 With this structure, the PN junction diode 91 is flip-chip mounted on the mounting substrate 116, and can be reduced in size and thickness as compared with the wire bonding method. Also, solder bonding onto the mounting substrate 116 results in a low melting point bonding compared to the wire bonding method, and thermal stress during mounting is reduced. In addition, the metal layer 101 on the back surface 105 side of the substrate 92 is disposed on the upper side with respect to the mounting substrate 116, so that the metal layer 101 serves as a heat spreader and heat dissipation is improved. Further, in the PN junction diode 91, the resin sealing body 106 is formed, and the underfill is not required due to the structure mounted via the bumps 113, 114, and 115. For example, when the PN junction diode 91 on the mounting substrate 116 becomes defective, only the PN junction diode 91 needs to be replaced, and reworkability is improved.
尚、本実施の形態では、金属層１０１が基板９２の裏面１０５側に露出する場合について説明したが、この場合に限定するものではない。例えば、基板９２の裏面１０５側には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜が形成され、基板９２の裏面１０５の絶縁性が実現される場合でもよい。また、本実施の形態では、金属層１０１が、アルミ（Ａｌ）膜から形成される場合について説明したが、この場合に限定するものではない。例えば、金属層１０１として、アルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜またはチタン−チタンナイトライド−アルミ（Ｔｉ−ＴｉＮ−Ａｌ）膜を用いる場合でも、同様な効果を得ることができる。また、金属層１０１の膜厚も使用目的等に応じて任意の設計変更が可能である。また、本実施の形態では、ＰＮ接合ダイオード９１にバンプ１１３、１１４、１１５が形成される場合について説明したが、この場合に限定するものではない。例えば、実装基板１１６の導電パターン１１７、１１８、１１９上にバンプを形成し、当該バンプ上にＰＮ接合ダイオード９１を固着する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In the present embodiment, the case where the metal layer 101 is exposed on the back surface 105 side of the substrate 92 has been described. However, the present invention is not limited to this case. For example, a silicon oxide film may be formed on the back surface 105 side of the substrate 92 by a CVD (Chemical Vapor Deposition) method so that insulation of the back surface 105 of the substrate 92 may be realized. In the present embodiment, the case where the metal layer 101 is formed of an aluminum (Al) film has been described. However, the present invention is not limited to this case. For example, as the metal layer 101, an aluminum-silicon (Al-Si) film, an aluminum-silicon-copper (Al-Si-Cu) film, an aluminum-copper (Al-Cu) film, or titanium-titanium nitride-aluminum (Ti) Even when a -TiN-Al) film is used, the same effect can be obtained. Also, the thickness of the metal layer 101 can be arbitrarily changed according to the purpose of use. In this embodiment, the case where the bumps 113, 114, and 115 are formed on the PN junction diode 91 has been described. However, the present invention is not limited to this case. For example, bumps may be formed on the conductive patterns 117, 118, and 119 of the mounting substrate 116, and the PN junction diode 91 may be fixed on the bumps. In addition, various modifications can be made without departing from the scope of the present invention.
１ ショットキーバリアダイオード
２ Ｎ型の単結晶シリコン基板
３ Ｎ型のエピタキシャル層
４ Ｎ型の拡散層
５ Ｎ型の拡散層
６ Ｐ型の拡散層
７ Ｐ型の拡散層
８ 絶縁層
９ ショットキーバリア用金属層
１０ アノード電極
１１ カソード電極
１２ カソード電極
１３ 金属層
１７ コンタクトホール
３１ ショットキーバリアダイオード
３２ Ｎ型の単結晶シリコン基板
３３ Ｎ型のエピタキシャル層
３４ Ｎ型の拡散層
３５ Ｎ型の拡散層
３６ Ｐ型の拡散層
３７ Ｐ型の拡散層
３８ 絶縁層
３９ ショットキーバリア用金属層
４０ アノード電極
４１ カソード電極
４２ カソード電極
４３ 金属層
４７ コンタクトホール
５１ 樹脂封止体
５２ コンタクトホール
５３ コンタクトホール
５４ コンタクトホール
５５ バンプ
５６ バンプ
５７ バンプ
７１ ＰＮ接合ダイオード
７２ Ｎ型の単結晶シリコン基板
７３ Ｎ型のエピタキシャル層
７４ Ｎ型の拡散層
７５ Ｎ型の拡散層
７６ Ｐ型の拡散層
７８ アノード電極
７９ カソード電極
８０ カソード電極
８１ 金属層
９１ ＰＮ接合ダイオード
９２ Ｎ型の単結晶シリコン基板
９３ Ｎ型のエピタキシャル層
９４ Ｎ型の拡散層
９５ Ｎ型の拡散層
９６ Ｐ型の拡散層
９８ アノード電極
９９ カソード電極
１００ カソード電極
１０１ 金属層
１０６ 樹脂封止体
１０７ コンタクトホール
１０８ コンタクトホール
１０９ コンタクトホール
１１３ バンプ
１１４ バンプ
１１５ バンプ
DESCRIPTION OF SYMBOLS 1 Schottky barrier diode 2 N type single crystal silicon substrate 3 N type epitaxial layer 4 N type diffusion layer 5 N type diffusion layer 6 P type diffusion layer 7 P type diffusion layer 8 Insulating layer 9 Schottky barrier Metal layer 10 Anode electrode 11 Cathode electrode 12 Cathode electrode 13 Metal layer 17 Contact hole 31 Schottky barrier diode 32 N-type single crystal silicon substrate 33 N-type epitaxial layer 34 N-type diffusion layer 35 N-type diffusion layer 36 P type diffusion layer 37 P type diffusion layer 38 Insulating layer 39 Schottky barrier metal layer 40 Anode electrode 41 Cathode electrode 42 Cathode electrode 43 Metal layer 47 Contact hole 51 Resin encapsulant 52 Contact hole 53 Contact hole 54 Contact hole 55 Bump 56 Bump 57 Bang 71 PN junction diode 72 N-type single crystal silicon substrate 73 N-type epitaxial layer 74 N-type diffusion layer 75 N-type diffusion layer 76 P-type diffusion layer 78 Anode electrode 79 Cathode electrode 80 Cathode electrode 81 Metal layer 91 PN Junction diode 92 N-type single crystal silicon substrate 93 N-type epitaxial layer 94 N-type diffusion layer 95 N-type diffusion layer 96 P-type diffusion layer 98 Anode electrode 99 Cathode electrode 100 Cathode electrode 101 Metal layer 106 Resin sealing Body 107 Contact hole 108 Contact hole 109 Contact hole 113 Bump 114 Bump 115 Bump
Claims (12)
前記半導体層の一主面側に形成されたカソード電極と、
前記半導体層の一主面側にショットキー接合するショットキーバリア用金属層と、
前記ショットキーバリア用金属層と接続するアノード電極とを有し、
前記一主面と対向する前記半導体層の他の主面側には、カソード領域として用いられる金属層が形成されていることを特徴とする半導体装置。 A semiconductor layer used as a cathode region;
A cathode electrode formed on one main surface side of the semiconductor layer;
A Schottky barrier metal layer for Schottky junction to one main surface side of the semiconductor layer;
An anode electrode connected to the metal layer for Schottky barrier,
A semiconductor device, wherein a metal layer used as a cathode region is formed on the other main surface side of the semiconductor layer facing the one main surface.
前記カソード電極は前記エピタキシャル層に形成された一導電型の拡散層と接続し、前記一導電型の拡散層は前記基板まで拡散されていることを特徴とする請求項１に記載の半導体装置。 The semiconductor layer is formed by depositing an epitaxial layer of one conductivity type on a substrate of one conductivity type,
2. The semiconductor device according to claim 1, wherein the cathode electrode is connected to a diffusion layer of one conductivity type formed in the epitaxial layer, and the diffusion layer of one conductivity type is diffused to the substrate.
前記開口部内の前記ショットキーバリア用金属層の周辺部下方に位置する前記エピタキシャル層には、逆導電型の拡散層が形成されていることを特徴とする請求項２に記載の半導体装置。 An insulating layer is formed on the epitaxial layer, and the Schottky barrier metal layer is in Schottky junction with the epitaxial layer through an opening formed in the insulating layer.
3. The semiconductor device according to claim 2, wherein a reverse conductivity type diffusion layer is formed in the epitaxial layer located below the periphery of the Schottky barrier metal layer in the opening.
前記半導体層の一主面側に形成されたカソード電極と、
前記半導体層の一主面側にショットキー接合するショットキーバリア用金属層と、
前記ショットキーバリア用金属層と接続するアノード電極と、
前記半導体層の一主面上に前記カソード電極及び前記アノード電極を被覆するように形成された樹脂封止体とを有し、
前記一主面と対向する前記半導体層の他の主面側には、カソード領域として用いられる金属層が形成されていることを特徴とする半導体装置。 A semiconductor layer used as a cathode region;
A cathode electrode formed on one main surface side of the semiconductor layer;
A Schottky barrier metal layer for Schottky junction to one main surface side of the semiconductor layer;
An anode connected to the Schottky barrier metal layer;
A resin sealing body formed on one main surface of the semiconductor layer so as to cover the cathode electrode and the anode electrode;
A semiconductor device, wherein a metal layer used as a cathode region is formed on the other main surface side of the semiconductor layer facing the one main surface.
前記カソード電極は前記エピタキシャル層に形成された一導電型の拡散層と接続し、前記一導電型の拡散層は前記基板まで拡散されていることを特徴とする請求項４に記載の半導体装置。 The semiconductor layer is formed by depositing an epitaxial layer of one conductivity type on a substrate of one conductivity type,
The semiconductor device according to claim 4, wherein the cathode electrode is connected to a diffusion layer of one conductivity type formed in the epitaxial layer, and the diffusion layer of one conductivity type is diffused to the substrate.
前記開口部内の前記ショットキーバリア用金属層の周辺部下方に位置する前記エピタキシャル層には、逆導電型の拡散層が形成されていることを特徴とする請求項５に記載の半導体装置。 An insulating layer is formed on the epitaxial layer, and the Schottky barrier metal layer is in Schottky junction with the epitaxial layer through an opening formed in the insulating layer.
The semiconductor device according to claim 5, wherein a diffusion layer of a reverse conductivity type is formed in the epitaxial layer located below the periphery of the Schottky barrier metal layer in the opening.
前記半導体層に形成されたアノード領域として用いられる拡散層と、
前記半導体層の一主面側に形成されたカソード電極及びアノード電極とを有し、
前記一主面と対向する前記半導体層の他の主面側には、カソード領域として用いられる金属層が形成されていることを特徴とする半導体装置。 A semiconductor layer used as a cathode region;
A diffusion layer used as an anode region formed in the semiconductor layer;
A cathode electrode and an anode electrode formed on one main surface side of the semiconductor layer;
A semiconductor device, wherein a metal layer used as a cathode region is formed on the other main surface side of the semiconductor layer facing the one main surface.
前記カソード電極は前記エピタキシャル層に形成された一導電型の拡散層と接続し、前記一導電型の拡散層は前記基板まで拡散されていることを特徴とする請求項８に記載の半導体装置。 The semiconductor layer is formed by depositing an epitaxial layer of one conductivity type on a substrate of one conductivity type,
9. The semiconductor device according to claim 8, wherein the cathode electrode is connected to a diffusion layer of one conductivity type formed in the epitaxial layer, and the diffusion layer of one conductivity type is diffused to the substrate.
前記半導体層に形成されたアノード領域として用いられる拡散層と、
前記半導体層の一主面側に形成されたカソード電極及びアノード電極と、
前記半導体層の一主面上に前記カソード電極及び前記アノード電極を被覆するように形成された樹脂封止体とを有し、
前記一主面と対向する前記半導体層の他の主面側には、カソード領域として用いられる金属層が形成されていることを特徴とする半導体装置。 A semiconductor layer used as a cathode region;
A diffusion layer used as an anode region formed in the semiconductor layer;
A cathode electrode and an anode electrode formed on one main surface side of the semiconductor layer;
A resin sealing body formed on one main surface of the semiconductor layer so as to cover the cathode electrode and the anode electrode;
A semiconductor device, wherein a metal layer used as a cathode region is formed on the other main surface side of the semiconductor layer facing the one main surface.
前記カソード電極は前記エピタキシャル層に形成された一導電型の拡散層と接続し、前記一導電型の拡散層は前記基板まで拡散されていることを特徴とする請求項１０に記載の半導体装置。 The semiconductor layer is formed by depositing an epitaxial layer of one conductivity type on a substrate of one conductivity type,
11. The semiconductor device according to claim 10, wherein the cathode electrode is connected to a diffusion layer of one conductivity type formed in the epitaxial layer, and the diffusion layer of one conductivity type is diffused to the substrate.
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